KR20230012468A - 집적 회로용 유기 스페이서 - Google Patents

집적 회로용 유기 스페이서 Download PDF

Info

Publication number
KR20230012468A
KR20230012468A KR1020227035945A KR20227035945A KR20230012468A KR 20230012468 A KR20230012468 A KR 20230012468A KR 1020227035945 A KR1020227035945 A KR 1020227035945A KR 20227035945 A KR20227035945 A KR 20227035945A KR 20230012468 A KR20230012468 A KR 20230012468A
Authority
KR
South Korea
Prior art keywords
silicon die
spacer
organic
die
silicon
Prior art date
Application number
KR1020227035945A
Other languages
English (en)
Inventor
빈 리우
펜 이
Original Assignee
인텔 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코포레이션 filed Critical 인텔 코포레이션
Publication of KR20230012468A publication Critical patent/KR20230012468A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3737—Organic materials with or without a thermoconductive filler
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4803—Insulating or insulated parts, e.g. mountings, containers, diamond heatsinks
    • H01L21/481—Insulating layers on insulating parts, with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48105—Connecting bonding areas at different heights
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06575—Auxiliary carrier between devices, the carrier having no electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71

Abstract

집적 회로용 유기 스페이서가 제공된다. 그 중에서도, 유기 스페이서는 열팽창 계수(CTE) 불일치, 동적 휨 및 솔더 조인트 신뢰성(solder joint reliability, SJR)과 같은 문제를 해결하기 위한 비용 효율적이고 효과적인 솔루션을 제공한다.

Description

집적 회로용 유기 스페이서
본 개시의 실시예는 일반적으로 집적 회로 분야에 관한 것으로, 보다 구체적으로는 집적 회로용 유기 스페이서에 관한 것이다.
집적 회로(IC)는 매우 다양한 응용례에서 사용된다. 몇몇 IC 패키지는 다른 지원 구성요소에 비해 돌출부(overhang)가 큰 구성요소를 가질 수 있다. 또한, 몇몇 IC 패키지는 기판과의 열팽창 계수(coefficient of thermal expansion: CTE) 불일치로 인해 모서리 응력 집중을 겪을 수 있다. 이러한 응력 집중은 종종 다이의 모서리에서 기판 트레이스 균열을 유발한다. 게다가, 몇몇 IC 패키지는 다이 크기가 비교적 크고 레이아웃이 불균형할 수 있으므로 동적 휨 및 솔더 조인트 신뢰성(solder joint reliability: SJR) 문제가 발생할 수 있다.
실시예는 첨부 도면과 함께 다음의 상세한 설명에 의해 쉽게 이해될 것이다. 이 설명을 용이하게 하기 위해, 동일한 참조 번호는 동일한 구조적 요소를 지정한다. 실시예는 첨부 도면에서 제한이 아니라 예로서 도시된다.
도 1a 내지 도 1c는 다양한 실시예에 따른 유기 스페이서를 이용하는 집적 회로의 단면도를 도시한다.
도 2a 및 도 2b는 다양한 실시예에 따른 유기 스페이서를 이용하는 집적 회로의 추가적인 단면도를 도시한다.
도 3은 몇몇 실시예에 따른 유기 스페이서를 제공하는 것과 관련된 공정의 예를 도시하는 흐름도이다.
도 4a 내지 도 4c는 도 3의 공정의 양상을 도시하는 등각도이다.
도 5는 다양한 실시예에 따른 집적 회로를 포함하는 컴퓨팅 디바이스의 예를 개략적으로 도시한다.
본 개시의 실시예는 IC 응용례에서 유기 스페이서를 이용하는 시스템, 방법 및 장치에 관한 것이다. 그 중에서도, 본 개시의 실시예의 유기 스페이서는 CTE 불일치, 동적 휨 및 SJR과 같은 문제를 해결하기 위한 비용 효율적이고 효과적인 솔루션을 제공하는 데 도움이 된다. 몇몇 경우에, IC는 반도체 기판, 실리콘 다이, 및 실리콘 다이와 반도체 기판 사이에 배치되는 스페이서를 포함하고, 스페이서는 유기 화합물을 포함하고, 스페이서는 반도체 기판과 실리콘 다이 사이의 열팽창 계수(CTE) 불일치를 감소시키기 위해 제공된다.
다음 설명에서, 예시적인 구현예의 다양한 양상은 당업자가 작업의 내용을 다른 당업자에게 전달하는 데 일반적으로 이용하는 용어를 사용하여 설명될 것이다. 그러나, 본 개시의 실시예가 설명된 양상 중 일부만으로 실시될 수 있음이 당업자에게 명백할 것이다. 설명의 목적으로, 예시적인 구현예에 대한 완전한 이해를 제공하기 위해 특정 숫자, 재료 및 구성이 제시된다. 그러나, 본 개시의 실시예는 특별한 세부사항 없이 실시될 수 있음은 당업자에게 자명할 것이다. 다른 예에서, 잘 알려진 특징부는 예시적인 구현예를 모호하게 하지 않기 위해 생략되거나 단순화된다.
본 명세서의 일부를 형성하며 본 개시의 출원 대상이 실시될 수 있는 예시적인 실시예에 의해 도시되는 첨부 도면을 참조하며, 도면 전체에 걸쳐 동일한 숫자는 동일한 부분을 표시한다. 본 개시의 범위를 벗어나지 않으면서 다른 실시예가 이용될 수 있고 구조적 또는 논리적 변경이 이루어질 수 있음을 이해해야 한다. 따라서, 다음의 상세한 설명은 제한적인 의미로 해석되어서는 안 되며, 실시예의 범위는 첨부된 청구항 및 이의 균등물에 의해 정의된다.
본 개시에 있어서, "A 및/또는 B"라는 문구는 (A), (B), (A 또는 B) 또는 (A 및 B)를 의미한다. 본 개시에 있어서, "A, B 및/또는 C"라는 문구는 (A), (B), (C), (A 및 B), (A 및 C), (B 및 C), 또는 (A, B 및 C)를 의미한다.
설명은 상/하, 내/외, 위/아래 등과 같은 관점 기반 설명을 사용할 수 있다. 그러한 설명은 논의를 용이하게 하기 위해 사용될 뿐이며 본 명세서에 설명된 실시 예의 응용을 임의의 특정 방향으로 제한하려는 것이 아니다.
설명은 "일 실시예에서" 또는 "실시예들에서"라는 문구를 사용할 수 있으며, 각각 동일하거나 상이한 실시예 중 하나 이상을 지칭할 수 있다. 또한, 본 개시의 실시예들과 관련하여 사용되는 "포함하는", "구비하는", "갖는" 등의 용어는 동의어이다.
본 명세서에서 "~와 결합된"이라는 용어는 그 파생어와 함께 사용될 수 있다. "결합된"은 다음 중 하나 이상을 의미할 수 있다. "결합된"은 두 개 이상의 요소가 물리적 또는 전기적으로 직접 접촉한다는 것을 의미할 수 있다. 그러나 "결합된"은 두 개 이상의 요소가 서로 간접적으로 접촉하지만, 여전히 서로 협력하거나 상호작용한다는 것도 의미할 수 있으며, 하나 이상의 다른 요소가 서로 결합되었다고 하는 요소들 사이에 결합되거나 연결된다는 것도 의미할 수 있다.
문제를 해결하기 위한 몇몇 이전 솔루션은 돌출부 구성요소를 높이고 IC 구조물의 균형을 유지하기 위해 실리콘 스페이서를 사용하는 것을 포함한다. 몇몇 이전 솔루션은 기판 응력을 견디고 SJR을 개선하기 위해 IC 패키지의 하단에 대형 실리콘 스페이서를 사용한다. 또한, 몇몇 이전 솔루션은 트레이스가 파손될 가능성을 줄이기 위해 기판 코어 CTE 및 에폭시 몰드 화합물(epoxy mold compound: EMC) CTE를 조정하는 것을 포함한다.
그러나, 실리콘 스페이서를 사용하면 보통 구현하는 데 비용이 월등히 많이 든다. 유사하게, 기판/EMC CTE를 조정하는 데에는 특수 EMC 및 기판 재료의 형성 및 적용이 포함되며, 이는 종종 마찬가지로 비용이 많이 든다. 또한, 대형 실리콘 스페이서를 사용하면 전형적으로 응력 집중 문제만 줄일 수 있다(제거하지는 않음).
이와 대조적으로, 본 개시의 실시예는 유기 스페이서를 사용하여 이러한 문제를 해결하기 위한 보다 비용 효율적이고 효과적인 솔루션을 제공하는 데 도움이 된다. 예를 들어, 본 개시의 유기 스페이서는 보다 효율적인 조립 공정 흐름을 가지며 기존의 실리콘 스페이서보다 저렴한 비용으로 생산될 수 있다. 또한, 유기 스페이서는 균형 잡힌 실리콘 대 EMC 비율을 제공하여 전술한 동적 휨 문제를 보다 효과적으로 해결할 수 있다.
도 1a는 다양한 실시예에 따른 유기 스페이서(이 예에서는 EMC 브릭 스페이서)를 이용하는 IC의 단면도를 도시한다. 이 예에서, 유기 스페이서는 IC 구조물이 변경되지 않은 상태로 유지되게 하면서, 기판과 다이 간의 CTE 불일치를 줄이거나 최소화한다. 구체적으로, 도 1a는 반도체 기판(105) 상에 배치된 실리콘 다이(D1, D2, D3 및 D4)를 포함하는 실리콘 다이 구조물(100)을 도시하며, D1, D2, D3 및 D4는 도시된 바와 같이 서로 위에 적층된다. 도 1a에서 알 수 있는 바와 같이, 다이(D3 및 D4)는 적층 구조물(101)로부터 연장되어 기판(105)의 영역(115) 위로 적어도 부분적으로 돌출된다.
다시 말해서, 실리콘 다이(D1-D4)의 레이아웃 구조물이 제공되는데, 실리콘 다이(D1)는 기판(205)과 접촉하여 배치되지만, 실리콘 다이(D3) 및 스페이서(102)와는 접촉하지 않는다. 실리콘 다이(D2)는 실리콘 다이(D1)와 실리콘 다이(D3) 사이에 배치되지만, 실리콘 다이(D3)는 (영역(115)에서) 실리콘 다이(D2) 위로 실질적으로 돌출되고, 스페이서(102)는 실리콘 다이(D3 및 D4)에 대한 지지를 제공한다. 기존 솔루션에서, 이러한 돌출은 구조물(101)의 다소 불균형 상태를 초래할 수 있다.
도 1a에 도시된 바와 같이, 스페이서(102)는 실리콘 다이(D3)와 반도체 기판(105) 사이에 배치되고, 스페이서는 유기 화합물을 포함하고, 스페이서는 반도체 기판(105)과 실리콘 다이(D3) 사이의 열팽창 계수(CTE) 불일치를 감소시키기 위해 제공된다. 이 예에서, 스페이서(102)는 유기 화합물 EMC를 포함한다. 그러나, 본 개시의 실시예와 함께 사용되는 스페이서는 유기 솔더 마스크 재료와 같은 다른 유기 화합물로도 형성될 수 있다. 몇몇 실시예에서, 유기 스페이서는 둘 이상의 상이한 유기 화합물로 형성될 수 있다.
도 1a에서, 실리콘 다이(D1-D4)의 레이아웃 구조물(100)이 제공될 수 있으며, 실리콘 다이(D1)는 기판(205)과 접촉하지만, 실리콘 다이(D3) 및 스페이서(102)와는 접촉하지 않는다. 실리콘 다이(D2)는 실리콘 다이(D3)와 실리콘 다이(D3) 사이에 배치되지만, 실리콘 다이(D3)는 실질적으로 실리콘 다이(D2) 위로 돌출되고, 스페이서(102)는 실리콘 다이(D3 및 D4)에 대한 지지를 제공한다.
도 1a에 도시된 바와 같이, 스페이서(102)는 실리콘 다이(D3)와 반도체 기판(105) 사이에 배치되어, 전술한 응력 및 휨 문제를 감소시키거나 최소화하고, 추가로 돌출 다이(D3 및 D4)를 안정시켜서 구조물(100)의 균형을 제공한다. 실시예에서, 스페이서(102)는 유기 화합물을 포함하고, 반도체 기판(105)과 실리콘 다이(D3) 사이의 열팽창 계수(CTE) 불일치의 감소를 제공할 수 있다. 이 예에서, 스페이서(102)는 유기 화합물 EMC를 포함한다. 그러나, 본 개시의 실시예와 함께 사용되는 스페이서는 유기 솔더 마스크 재료와 같은 다른 유기 화합물로도 형성될 수 있다. 몇몇 실시예에서, 유기 스페이서는 둘 이상의 상이한 유기 화합물로부터 형성될 수 있다.
도 1b 및 도 1c는 본 개시의 실시예에 따른 유기 스페이서의 사용을 도시한다. 도 1b는 실리콘 다이(121)가 스페이서(130)와 접촉하는 필름 층(122)을 포함하는 레이아웃 구조물(120)의 예를 도시한다. 이와 유사하게, 도 1a의 실리콘 다이(D1 내지 D4)도 마찬가지로 필름 층을 포함할 수 있다. 도 1a에서, 예를 들어, 실리콘 다이(D3)는 스페이서(102)와 접촉하는 필름 층(110)을 포함한다. 실리콘 다이(D4)의 하부 측 상의 필름 층(111)은 마찬가지로 실리콘 다이(D3)의 상부 측과 접촉한다. 도 1b에서, 유기 스페이서(130)는 실리콘 다이(121)와 기판(105) 사이의 CTE 불일치를 줄이는 데 도움이 되며, 따라서 실리콘 다이(121)의 모서리에서 코너 응력 집중 및 기판 트레이스 균열을 줄이는 데 도움이 된다.
도 1c는 실리콘 다이 구조물(140)의 바닥에 있는 세장형(elongated) 유기 스페이서(145)(예를 들어, EMC 브릭 스페이서)의 예를 도시한다. 그 중에서도, 세장형 유기 스페이서(145)는 구조물이 구조물(140)에서 큰 다이 크기를 지지하는 것을 돕고, 따라서 동적 휨 및 SJR의 문제를 해결하는 것을 지원한다.
몇몇 실시예에서, 유기 스페이서는 IC 패키지 레이아웃 설계 크기를 줄이기 위한 솔루션을 제공하는 것을 돕는 데 사용될 수 있다. 추가적으로, 본 개시의 유기 스페이서는 EMC 대 실리콘 비율의 변화와 함께 IC 패키지 레이아웃에서 수직 공간 및 수평 공간을 더 잘 활용하는 데 도움이 될 수 있다. 예를 들어, 일부 경우에, IC 레이아웃에 구성요소 사이의 수평 공간이 부족할 수 있지만, 수직 방향으로 사용되지 않은 공간이 있을 수 있다.
도 2a 및 도 2b는 다양한 실시예에 따른 유기 스페이서를 이용하는 집적 회로의 추가적인 단면도를 도시한다. 구체적으로, 도 2a는 몇몇 실시예에 따른 구성요소 사이의 증가된 수평 간격을 제공하는 IC의 예의 단면도를 도시한다. 도시된 바와 같이, 구조물(200)은 기판(205)과 실리콘 다이(D1) 사이에 배치된 유기 스페이서(202)(이 예에서는 EMC 스페이서)를 사용하여 실리콘 다이(D1)의 레벨을 상승시켜 실리콘 다이(D2) 위로 돌출시키고 구성요소 사이의 수평 간격 증가를 고려할 수 있다.
도 2b는 다른 실시예의 예를 도시한다. 이 예에서, 레이아웃 구조물(210)은 실리콘 다이(D1)의 수직 레벨을 높이기 위해 기판(205)과 실리콘 다이(D1) 사이에 배치된 제1 유기 스페이서(220)를 포함하지만, 제2 유기 스페이서(225)는 제1 스페이서(220)에 인접하고 기판(205)과 실리콘 다이(D2) 사이에 배치되어 실리콘 다이(D2)의 수직 레벨을 상승시킨다. 이러한 방식으로, 스페이서(220 및 225)는 레이아웃 구조물(210)의 수직 공간이 더 잘 이용될 수 있게 하고 실리콘 다이(D1, D2)가 다른 구성요소와 계속 접촉하지 않으면서 이와 중첩될 수 있게 한다.
도 3은 본 개시의 다양한 실시예에 따른 유기 스페이서를 제공하기 위한 공정(300)의 예를 도시하는 흐름도이다. 공정(300)의 설명은 도 4a 내지 도 4c에 도시된 등각도를 참조하여 제공된다.
도 3에 도시된 바와 같이, 공정(300)은 310에서, 유리 캐리어 상에 유기 스페이서를 포함하는 웨이퍼를 몰딩하는 단계를 포함하고, 유기 스페이서는 타깃 유형 및 타깃 두께를 갖는다. 도 4a는 타깃 EMC 유형 및 타깃 두께(420)를 갖는 웨이퍼(400)가 유리 캐리어(405) 상에 몰딩되는 이 단계의 예를 도시한다. 도 4b에 도시된 바와 같이, 몰딩된 웨이퍼(400)는 유리 캐리어(405)로부터 분리되어 필름(410) 상에 장착될 수 있다.
공정(300)은 320에서, 웨이퍼를 절단하여 도 4c에 도시된 바와 같은 타깃 두께(420)를 갖는 하나 이상의 유기 스페이서 브릭을 제공하는 단계를 더 포함한다. 유기 스페이서 브릭은 특정 회로에서의 적용을 위한 특정 타깃 크기로 (예를 들어, 도 4c에 도시된 바와 같은 격자 패턴으로) 절단될 수 있다. 따라서, 유기 스페이서 브릭은 타깃 두께(420) 및 임의의 적절한 타깃 길이 및 타깃 폭을 갖는 타깃 크기로 절단될 수 있다. 하나 이상의 유기 스페이서 브릭은 전자 디바이스의 기판 상에 배치되어 타깃 유형에 기초하여 기판과 전자 디바이스의 실리콘 다이 사이의 열팽창 계수(CTE) 불일치를 감소시킬 수 있다.
공정(300)은 330에서, 하나 이상의 유기 스페이서 브릭을 전자 디바이스의 기판에 부착하여 전자 디바이스의 기판과 실리콘 다이 사이에 스페이서 층을 제공하는 단계를 더 포함하고, 실리콘 다이는 기판 상에 배치되거나 또는 배치될 수 있다. 스페이서 브릭은 다양한 구성으로 디바이스의 기판에 부착될 수 있으며, 그 예는 도 1a 내지 도 1c 및 도 2a 및 도 2b에 도시되고 설명된다.
도 5는 본 명세서에 개시된 다양한 실시예에 따른 하나 이상의 유기 스페이서를 갖는 집적 회로를 포함할 수 있는 예시적인 컴퓨팅 디바이스를 개략적으로 도시한다. 컴퓨팅 디바이스(500)는 하나 이상의 프로세서(들)(504)에 결합된 시스템 제어 로직(508), 메모리 디바이스(512), 하나 이상의 통신 인터페이스(들)(516), 및 입출력(I/O) 디바이스(520)를 포함한다. 몇몇 실시예에서, 예를 들어, 하나 이상의 유기 스페이서를 포함하는 집적 회로(예를 들어, 도 1a 내지 도 1c 및 도 2a 및 도 2b에 도시된 바와 같음)가 메모리 디바이스(512) 또는 시스템(500)의 다른 구성요소에 포함될 수 있다.
예를 들어, 메모리 디바이스(512)는 회로 보드(513)에 결합된 패키지 다이(514)를 포함할 수 있고, 패키지 다이(514)는 반도체 기판, 실리콘 다이, 및 실리콘 다이와 반도체 기판 사이에 배치된 스페이서를 포함하고, 스페이서는 유기 화합물을 포함하고, 스페이서는 반도체 기판과 실리콘 다이 사이의 열팽창 계수(CTE) 불일치를 줄이기 위해 제공된다.
메모리 디바이스(512)는 비휘발성 컴퓨터 저장 칩(예를 들어, 다이 상에 제공됨)일 수 있다. 몇몇 실시예에서, 메모리 디바이스(512)는 패키지, 예컨대, 메모리 디바이스(512)가 내부에 배치된 IC 어셈블리, 드라이버 회로부(예를 들어, 드라이버), 메모리 디바이스(512)를 컴퓨팅 디바이스(500)의 다른 구성요소와 전기적으로 결합하기 위한 입출력 연결부 등을 포함한다. 메모리 디바이스(512)는 컴퓨팅 디바이스(500)와 탈착가능하게 또는 영구적으로 결합되도록 구성될 수 있다. 실시예에서, 메모리 디바이스(512)는 예를 들어, NAND 디바이스, 예컨대, 3D SLC, TLC(triple-level per cell), QLC(quad-level per cell) 또는 SLC NAND 디바이스를 포함한다.
몇몇 실시예에서, 메모리 디바이스(512)는 임의의 적절한 영구 메모리, 예를 들어, 수직으로 스케일링되는 임의의 메모리 디바이스와 같은, 실시예로부터 이익을 얻는 라이트 인 플레이스(write-in-place) 바이트 어드레싱가능 비휘발성 메모리를 포함한다. 몇몇 실시예에서, 메모리 디바이스(512)는 메모리 셀의 전기 저항을 변경함으로써 데이터를 저장하는 임의의 적절한 메모리를 포함할 수 있다. 실시예에서, 메모리 디바이스(512)는 바이트 어드레싱가능 라이트 인 플레이스 3차원 교차점 메모리 디바이스, 또는 다른 바이트 어드레싱가능 라이트 인 플레이스 NVM 디바이스, 예컨대, 단일 또는 다중 레벨 상변화 메모리(PCM) 또는 스위치가 있는 상변화 메모리(PCMS), 칼코겐화물 상변화 재료(예컨대, 칼코겐화물 유리)를 사용하는 NVM 디바이스, 금속 산화물 베이스, 산소 결핍 베이스 및 전도성 브리지 랜덤 액세스 메모리(CB-RAM)를 포함한 저항성 메모리, 나노와이어 메모리, 강유전체 랜덤 액세스 메모리(FeRAM, FRAM), 멤리스터 기술을 통합하는 자기 저항성 랜덤 액세스 메모리(MRAM), 스핀 전달 토크(STT)-MRAM, 스핀트로닉 자기 접합 메모리 기반 디바이스, 자기 터널링 접합(MTJ) 기반 디바이스, DW(Domain Wall) 및 SOT(Spin Orbit Transfer) 기반 디바이스, 사이리스터 기반 메모리 디바이스, 또는 위의 임의의 조합 또는 기타 메모리를 포함할 수 있다.
통신 인터페이스(들)(516)는 컴퓨팅 디바이스(1200)가 하나 이상의 네트워크(들)를 통해 및/또는 임의의 다른 적절한 디바이스와 통신하기 위한 인터페이스를 제공할 수 있다. 통신 인터페이스(들)(516)는 임의의 적절한 하드웨어 및/또는 펌웨어를 포함할 수 있다. 일 실시예에 대한 통신 인터페이스(들)(516)는 예를 들어, 네트워크 어댑터, 무선 네트워크 어댑터, 전화 모뎀, 및/또는 무선 모뎀을 포함할 수 있다. 무선 통신의 경우, 일 실시예에 대한 통신 인터페이스(들)(516)는 컴퓨팅 디바이스(500)를 무선 네트워크와 통신가능하게 결합하기 위해 하나 이상의 안테나를 사용할 수 있다.
일 실시예의 경우, 프로세서(들)(504) 중 적어도 하나는 시스템 제어 로직(508)의 하나 이상의 제어기(들)에 대한 로직과 함께 패키징될 수 있다. 일 실시예의 경우, 프로세서(들)(504) 중 적어도 하나는 시스템 제어 로직(508)의 하나 이상의 제어기를 위한 로직과 함께 패키징되어 시스템 인 패키지(SiP)를 형성할 수 있다. 일 실시예의 경우, 프로세서(들)(504) 중 적어도 하나는 시스템 제어 로직(508)의 하나 이상의 제어기(들)에 대한 로직과 동일한 다이 상에 통합될 수 있다. 일 실시예의 경우, 프로세서(들)(504) 중 적어도 하나는 시스템 제어 로직(508)의 하나 이상의 제어기(들)에 대한 로직과 동일한 다이 상에 통합되어 시스템 온 칩(SoC)을 형성할 수 있다.
일 실시예에 대한 시스템 제어 로직(508)은 프로세서(들)(504) 중 적어도 하나 및/또는 시스템 제어 로직(508)과 통신하는 임의의 적절한 디바이스 또는 구성요소에 대한 임의의 적절한 인터페이스를 제공하기 위한 임의의 적절한 인터페이스 제어기를 포함할 수 있다. 시스템 제어 로직(508)은 데이터를 컴퓨팅 디바이스(500)의 다양한 구성요소 내로 및/또는 외부로 이동시킬 수 있다.
일 실시예에 대한 시스템 제어 로직(508)은 다양한 메모리 액세스 동작을 제어하기 위해 메모리 디바이스(512)에 인터페이스를 제공하기 위한 메모리 제어기(824)를 포함할 수 있다. 메모리 제어기(524)는 구체적으로 메모리 디바이스(512)의 액세스를 제어하도록 구성될 수 있는 제어 로직(528)을 포함할 수 있다.
다양한 실시예에서, I/O 디바이스(520)는 컴퓨팅 디바이스(500)와의 사용자 상호작용을 가능하게 하도록 설계된 사용자 인터페이스, 컴퓨팅 디바이스(500)와 주변 구성요소 상호작용을 가능하게 하도록 설계된 주변 구성요소 인터페이스 및/또는 컴퓨팅 디바이스(500)와 관련된 환경 조건 및/또는 위치 정보를 결정하도록 설계된 센서를 포함할 수 있다. 다양한 실시예에서, 사용자 인터페이스는 디스플레이, 예를 들어, 액정 디스플레이, 터치 스크린 디스플레이 등, 스피커, 마이크로폰, 사진 및/또는 비디오를 캡처하기 위한 하나 이상의 디지털 카메라, 손전등(예컨대, 발광 다이오드 플래시) 및 키보드를 포함할 수 있지만, 이에 제한되지 않는다. 다양한 실시예에서, 주변 구성요소 인터페이스는 비휘발성 메모리 포트, 오디오 잭, 및 전원 인터페이스를 포함할 수 있지만, 이에 제한되지는 않는다. 다양한 실시예에서, 센서는 자이로 센서, 근접 센서, 주변 광 센서, 및 포지셔닝 유닛을 포함할 수 있지만, 이에 제한되지 않는다. 포지셔닝 유닛은 추가적으로/대안적으로 통신 인터페이스(들)(516)의 일부이거나 이와 상호작용하여 포지셔닝 네트워크, 예를 들어, GPS(global positioning system) 위성의 구성요소와 통신할 수 있다.
다양한 실시예에서, 컴퓨팅 디바이스(500)는 랩톱 컴퓨팅 디바이스, 태블릿 컴퓨팅 디바이스, 넷북, 스마트폰 등과 같으나 이에 한정되지 않는 모바일 컴퓨팅 디바이스, 데스크톱 컴퓨팅 디바이스, 워크스테이션, 서버 등일 수 있다. 컴퓨팅 디바이스(500)는 더 많거나 더 적은 구성요소, 및/또는 상이한 아키텍처를 가질 수 있다. 추가 구현예에서, 컴퓨팅 디바이스(500)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
예
다양한 실시예에 따르면, 본 개시는 다수의 예를 설명한다.
예 1은 반도체 기판과, 실리콘 다이와, 실리콘 다이와 반도체 기판 사이에 배치된 스페이서를 포함하는 장치를 포함하되, 스페이서는 유기 화합물을 포함하고, 스페이서는 반도체 기판과 실리콘 다이 사이의 열팽창 계수(coefficient of thermal expansion: CTE) 불일치를 줄이기 위해 제공된다.
예 2는 예 1 또는 본 명세서의 몇몇 다른 예의 장치를 포함하고, 유기 화합물은 에폭시 몰드 화합물(epoxy mold compound: EMC) 또는 유기 솔더 마스크 재료를 포함한다.
예 3은 예 1 또는 본 명세서의 몇몇 다른 예의 장치를 포함하고, 실리콘 다이는 필름 층을 포함하고, 필름 층은 스페이서와 접촉한다.
예 4는 예 1 또는 본 명세서의 몇몇 다른 예의 장치를 포함하고, 실리콘 다이는 제1 실리콘 다이이고, 장치는 반도체 기판과 접촉하는 제2 실리콘 다이를 더 포함한다.
예 5는 예 4 또는 본 명세서의 몇몇 다른 예의 장치를 포함하고, 제2 실리콘 다이는 제1 실리콘 다이 또는 스페이서와 접촉하지 않는다.
예 6은 예 4 또는 본 명세서의 몇몇 다른 예의 장치를 포함하고, 장치는 제1 실리콘 다이와 제2 실리콘 다이 사이에 배치된 제3 실리콘 다이를 더 포함한다.
예 7은 예 4 내지 6 중 어느 한 예 또는 본 명세서의 몇몇 다른 예의 장치를 포함하고, 각각의 실리콘 다이는 각각의 필름 층을 포함한다.
예 8은 예 1 또는 본 명세서의 몇몇 다른 예의 장치를 포함하고, 실리콘 다이는 제1 실리콘 다이이고, 제1 실리콘 다이의 제1 측은 스페이서와 접촉하고, 제1 실리콘 다이의 제2 측은 제2 실리콘 다이와 접촉한다.
예 9는 예 8 또는 본 명세서의 몇몇 다른 예의 장치를 포함하고, 제1 실리콘 다이는 스페이서와 접촉하는 자신의 제1 측 상에 제1 필름 층을 포함하고, 제2 실리콘 다이는 제1 실리콘 다이의 제2 측과 접촉하는 제2 필름 층을 포함한다.
예 10은 예 1 또는 본 명세서의 몇몇 다른 예의 장치를 포함하고, 실리콘 다이는 제1 실리콘 다이이고 스페이서는 제1 스페이서이며, 장치는 제2 실리콘 다이와, 제1 스페이서에 인접한 제2 스페이서를 더 포함하고, 제2 스페이서는 기판과 제2 실리콘 다이 사이에 배치된다.
예 11은 타깃 유형 및 타깃 두께를 갖는 유기 스페이서를 포함하는 웨이퍼를 유리 캐리어 상에 몰딩하는 단계와, 웨이퍼를 절단하여 타깃 두께를 갖는 하나 이상의 유기 스페이서 브릭을 제공하는 단계를 포함하는 방법을 포함하며, 하나 이상의 유기 스페이서 브릭은 전자 디바이스의 기판 상에 배치되어 타깃 유형에 기초하여 기판과 전자 디바이스의 실리콘 다이 사이의 열팽창 계수(CTE) 불일치를 감소시킨다.
예 12는 예 11 또는 본 명세서의 몇몇 다른 예의 방법을 포함하고, 하나 이상의 유기 스페이서 브릭을 전자 디바이스의 기판에 부착하여 전자 디바이스의 기판과 실리콘 다이 사이에 스페이서 층을 제공하는 단계를 더 포함하고, 실리콘 다이는 기판 상에 배치되거나 배치될 수 있다.
예 13은 예 11 또는 본 명세서의 몇몇 다른 예의 방법을 포함하고, 유기 스페이서는 에폭시 몰드 화합물(EMC) 또는 유기 솔더 마스크 재료를 포함하는 타깃 유형을 갖는다.
예 14는 예 11 또는 본 명세서의 몇몇 다른 예의 방법을 포함하고, 웨이퍼를 절단하는 단계는 타깃 크기를 가진 하나 이상의 스페이서 브릭을 제공하는 단계를 포함하고, 타깃 크기는 타깃 두께, 타깃 길이 및 타깃 폭을 포함한다.
예 15는 예 11 또는 본 명세서의 몇몇 다른 예의 방법을 포함하고, 실리콘 다이는 제1 실리콘 다이이고, 전자 디바이스는 기판과 접촉하는 제2 실리콘 다이를 더 포함한다.
예 16은 예 15 또는 본 명세서의 몇몇 다른 예의 방법을 포함하고, 제2 실리콘 다이는 제1 실리콘 다이 또는 유기 스페이서와 접촉하지 않는다.
예 17은 회로 보드와, 회로 보드와 결합된 패키지 다이를 포함하는 컴퓨팅 디바이스를 포함하고, 패키지 다이는 반도체 기판과, 실리콘 다이와, 실리콘 다이와 반도체 기판 사이에 배치된 스페이서를 포함하되, 스페이서는 유기 화합물을 포함하고, 스페이서는 반도체 기판과 실리콘 다이 사이의 열팽창 계수(CTE) 불일치를 줄이기 위해 제공된다.
예 18은 예 17 또는 본 명세서의 몇몇 다른 예의 컴퓨팅 디바이스를 포함하고, 유기 화합물은 에폭시 몰드 화합물(EMC) 또는 유기 솔더 마스크 재료를 포함한다.
예 19는 예 17 또는 본 명세서의 몇몇 다른 예의 컴퓨팅 디바이스를 포함하고, 실리콘 다이는 필름 층을 포함하고, 필름 층은 스페이서와 접촉한다.
예 20은 예 17 또는 본 명세서의 몇몇 다른 예의 컴퓨팅 디바이스를 포함하고, 실리콘 다이는 제1 실리콘 다이이고, 패키지 다이는 반도체 기판과 접촉하는 제2 실리콘 다이를 더 포함한다.
다양한 실시예는 앞에서 접속사 형태(및)로 설명된 실시예 중 대안적(또는) 실시예를 포함하는 전술된 실시예의 임의의 적절한 조합(예를 들어, "및"은 "및/또는"일 수 있음)을 포함할 수 있다. 또한, 몇몇 실시예는 실행될 때 전술한 실시예 중 임의의 실시예의 동작을 초래하는 명령어가 저장된 하나 이상의 제조 물품(예를 들어, 비일시적 컴퓨터 판독가능 매체)을 포함할 수 있다. 뿐만 아니라, 몇몇 실시예는 전술한 실시예의 다양한 동작을 수행하기 위한 임의의 적절한 수단을 갖는 장치 또는 시스템을 포함할 수 있다.
요약서에 기술된 것을 포함한, 예시된 구현예에 대한 앞에서의 설명은 포괄적이거나 본 개시의 실시예를 정확히 개시된 형태로 제한하고자 하는 것이 아니다. 특정 구현예 및 예가 본 명세서에서 예시적인 목적을 위해 설명되지만, 당업자는 알 수 있듯이, 균등한 다양한 변형이 본 개시의 범위 내에서 가능하다.
이들 변형은 전술한 상세한 설명에 비추어 본 개시의 실시예에 대해 이루어질 수 있다. 하기 청구범위에서 사용된 용어는 본 개시의 다양한 실시예를 명세서 및 청구항에 개시된 특정한 구현 형태들로 제한하는 것으로 해석되어서는 안 된다. 그보다는, 본 발명의 범위는 전적으로 하기의 청구범위에 의해 결정되어야 하고, 이 청구범위는 확립되어 있는 청구항 해석 원칙에 따라 해석되어야 한다.

Claims (20)

  1. 장치로서,
    반도체 기판과,
    실리콘 다이와,
    상기 실리콘 다이와 상기 반도체 기판 사이에 배치된 스페이서를 포함하되,
    상기 스페이서는 유기 화합물을 포함하고, 상기 스페이서는 상기 반도체 기판과 상기 실리콘 다이 사이의 열팽창 계수(coefficient of thermal expansion: CTE) 불일치를 줄이기 위해 제공되는
    장치.
  2. 제1항에 있어서,
    상기 유기 화합물은 에폭시 몰드 화합물(epoxy mold compound: EMC) 또는 유기 솔더 마스크 재료를 포함하는
    장치.
  3. 제1항에 있어서,
    상기 실리콘 다이는 필름 층을 포함하고, 상기 필름 층은 상기 스페이서와 접촉하는
    장치.
  4. 제1항에 있어서,
    상기 실리콘 다이는 제1 실리콘 다이이고, 상기 장치는 상기 반도체 기판과 접촉하는 제2 실리콘 다이를 더 포함하는
    장치.
  5. 제4항에 있어서,
    상기 제2 실리콘 다이는 상기 제1 실리콘 다이 또는 상기 스페이서와 접촉하지 않는
    장치.
  6. 제4항에 있어서,
    상기 장치는 상기 제1 실리콘 다이와 상기 제2 실리콘 다이 사이에 배치된 제3 실리콘 다이를 더 포함하는
    장치.
  7. 제4항 내지 제6항 중 어느 한 항에 있어서,
    각각의 실리콘 다이는 각각의 필름 층을 포함하는
    장치.
  8. 제1항에 있어서,
    상기 실리콘 다이는 제1 실리콘 다이이고, 상기 제1 실리콘 다이의 제1 측은 상기 스페이서와 접촉하고, 상기 제1 실리콘 다이의 제2 측은 제2 실리콘 다이와 접촉하는
    장치.
  9. 제8항에 있어서,
    상기 제1 실리콘 다이는 상기 스페이서와 접촉하는 자신의 제1 측 상에 제1 필름 층을 포함하고, 상기 제2 실리콘 다이는 상기 제1 실리콘 다이의 제2 측과 접촉하는 제2 필름 층을 포함하는
    장치.
  10. 제1항에 있어서,
    상기 실리콘 다이는 제1 실리콘 다이이고 상기 스페이서는 제1 스페이서이며, 상기 장치는
    제2 실리콘 다이와,
    상기 제1 스페이서에 인접한 제2 스페이서 - 상기 제2 스페이서는 상기 기판과 상기 제2 실리콘 다이 사이에 배치됨 - 를 더 포함하는
    장치.
  11. 타깃 유형 및 타깃 두께를 갖는 유기 스페이서를 포함하는 웨이퍼를 유리 캐리어 상에 몰딩하는 단계와,
    상기 웨이퍼를 절단하여 상기 타깃 두께를 갖는 하나 이상의 유기 스페이서 브릭(organic spacer brick)을 제공하는 단계를 포함하되,
    상기 하나 이상의 유기 스페이서 브릭은 전자 디바이스의 기판 상에 배치되어 상기 타깃 유형에 기초하여 상기 기판과 상기 전자 디바이스의 실리콘 다이 사이의 열팽창 계수(CTE) 불일치를 감소시키는
    방법.
  12. 제11항에 있어서,
    상기 하나 이상의 유기 스페이서 브릭을 상기 전자 디바이스의 상기 기판에 부착하여 상기 전자 디바이스의 상기 기판과 상기 실리콘 다이 사이에 스페이서 층을 제공하는 단계를 더 포함하고,
    상기 실리콘 다이는 상기 기판 상에 배치되거나 배치되는 것이 가능한
    방법.
  13. 제11항에 있어서,
    상기 유기 스페이서는 에폭시 몰드 화합물(EMC) 또는 유기 솔더 마스크 재료를 포함하는 타깃 유형을 갖는
    방법.
  14. 제11항에 있어서,
    상기 웨이퍼를 절단하는 단계는 타깃 크기를 가진 상기 하나 이상의 스페이서 브릭을 제공하는 단계를 포함하고, 상기 타깃 크기는 상기 타깃 두께, 타깃 길이 및 타깃 폭을 포함하는
    방법.
  15. 제11항에 있어서,
    상기 실리콘 다이는 제1 실리콘 다이이고, 상기 전자 디바이스는 상기 기판과 접촉하는 제2 실리콘 다이를 더 포함하는
    방법.
  16. 제15항에 있어서,
    상기 제2 실리콘 다이는 상기 제1 실리콘 다이 또는 상기 유기 스페이서와 접촉하지 않는
    방법.
  17. 컴퓨팅 디바이스로서,
    회로 보드와,
    상기 회로 보드와 결합된 패키지 다이를 포함하되,
    상기 패키지 다이는,
    반도체 기판과,
    실리콘 다이와,
    상기 실리콘 다이와 상기 반도체 기판 사이에 배치된 스페이서를 포함하되,
    상기 스페이서는 유기 화합물을 포함하고, 상기 스페이서는 상기 반도체 기판과 상기 실리콘 다이 사이의 열팽창 계수(CTE) 불일치를 줄이기 위해 제공되는
    컴퓨팅 디바이스.
  18. 제17항에 있어서,
    상기 유기 화합물은 에폭시 몰드 화합물(EMC) 또는 유기 솔더 마스크 재료를 포함하는
    컴퓨팅 디바이스
  19. 제17항에 있어서,
    상기 실리콘 다이는 필름 층을 포함하고, 상기 필름 층은 상기 스페이서와 접촉하는
    컴퓨팅 디바이스.
  20. 제17항에 있어서,
    상기 실리콘 다이는 제1 실리콘 다이이고, 상기 패키지 다이는 상기 반도체 기판과 접촉하는 제2 실리콘 다이를 더 포함하는
    컴퓨팅 디바이스.
KR1020227035945A 2020-05-19 2020-05-19 집적 회로용 유기 스페이서 KR20230012468A (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2020/090999 WO2021232224A1 (en) 2020-05-19 2020-05-19 Organic spacer for integrated circuits

Publications (1)

Publication Number Publication Date
KR20230012468A true KR20230012468A (ko) 2023-01-26

Family

ID=78708967

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020227035945A KR20230012468A (ko) 2020-05-19 2020-05-19 집적 회로용 유기 스페이서

Country Status (6)

Country Link
US (1) US20230163045A1 (ko)
EP (1) EP4154311A1 (ko)
JP (1) JP2023534090A (ko)
KR (1) KR20230012468A (ko)
CN (1) CN115769373A (ko)
WO (1) WO2021232224A1 (ko)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100280762B1 (ko) * 1992-11-03 2001-03-02 비센트 비.인그라시아 노출 후부를 갖는 열적 강화된 반도체 장치 및 그 제조방법
US9406660B2 (en) * 2014-04-29 2016-08-02 Micron Technology, Inc. Stacked semiconductor die assemblies with die support members and associated systems and methods
KR102532205B1 (ko) * 2018-07-09 2023-05-12 삼성전자 주식회사 반도체 칩 및 그 반도체 칩을 포함한 반도체 패키지
KR102571267B1 (ko) * 2018-09-19 2023-08-29 에스케이하이닉스 주식회사 부분 중첩 반도체 다이 스택 패키지

Also Published As

Publication number Publication date
CN115769373A (zh) 2023-03-07
US20230163045A1 (en) 2023-05-25
WO2021232224A1 (en) 2021-11-25
EP4154311A1 (en) 2023-03-29
JP2023534090A (ja) 2023-08-08

Similar Documents

Publication Publication Date Title
TWI718313B (zh) 具有不對稱晶片堆疊結構的半導體封裝
TWI732985B (zh) 包含堆疊晶片的半導體封裝
US10991640B2 (en) Semiconductor packages including bridge die
CN109727922B (zh) 包括绝热壁的半导体封装
CN102683331B (zh) 侧装控制器及其制造方法
TWI666735B (zh) 薄堆疊封裝
CN108307662B (zh) 存储设备中的双层电介质
TWI624965B (zh) 晶片堆疊封裝，製造其之方法，包含其之電子系統以及包含其之記憶卡
KR102527137B1 (ko) 전자 디바이스 패키지
KR102567974B1 (ko) 인쇄회로기판을 포함하는 메모리 시스템 및 스토리지 장치
CN108074912A (zh) 包括互连器的半导体封装
US20180286835A1 (en) Semiconductor packages and methods of manufacturing the same
CN110867434A (zh) 包括桥接晶片的堆叠封装
CN105321914A (zh) 芯片及使用该芯片的芯片堆叠封装件
US20170162545A1 (en) Stacked semiconductor device and a method of manufacturing the same
TWI692850B (zh) 具有凸塊接合結構的半導體封裝
TWI768119B (zh) 包含晶片堆疊的半導體封裝
TWI699860B (zh) 包含具有階梯狀邊緣的模製層疊晶粒的半導體封裝
US20160049176A1 (en) Semiconductor package
KR20130044052A (ko) 적층 반도체 패키지
KR20230012468A (ko) 집적 회로용 유기 스페이서
US10903189B2 (en) Stack packages including stacked semiconductor dies
US10559539B2 (en) Wafer level packages, semiconductor device units, and methods of fabricating the same
US20220189976A1 (en) 3d memory device with top wordline contact located in protected region during planarization
US9875995B2 (en) Stack chip package and method of manufacturing the same