KR20220124243A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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Abstract

트렌치(10)를 가진 반도체층(11)의 표면(11a)에 절연막(12)을 형성한다. 상기 트렌치 내에 도전체(13)를 메워넣고, 상기 트렌치에 인접한 반도체층 표면의 절연막을 에칭에 의해 제거해서 반도체층 표면을 노출시킨다. 또한 상기 반도체층 표면을 에칭해서 상기 트렌치의 내면을 덮는 절연막의 상단(12a)에 대해 상대적으로 낮춘다. 그 후에 상기 반도체층 표면에 쇼트키 접합을 형성한다.

Description

반도체 장치 및 반도체 장치의 제조 방법
본 개시는 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
종래, 일본 특허공개 평 9-232597호 공보에도 기재되는 바와 같이, 쇼트키 접합을 가진 반도체 디바이스가 있다. 이 반도체 디바이스에 있어서, 트렌치를 가진 반도체층 표면에 절연막을 형성하고, 트렌치 내에 도전체를 메워넣고, 트렌치에 인접한 반도체층 표면의 절연막을 에칭에 의해 제거해서 반도체층 표면을 노출시켜서, 상기 반도체층 표면에 쇼트키 접합을 형성하는 것이 행해진다.
본 개시의 하나의 양태의 반도체 장치의 제조 방법에 의하면, 트렌치를 가진 반도체층의 표면에 절연막을 형성하고, 상기 트렌치 내에 도전체를 메워넣고, 상기 트렌치에 인접한 반도체층 표면의 절연막을 에칭에 의해 제거해서 반도체층 표면을 노출시킨다. 또한, 상기 반도체층 표면을 에칭해서 상기 트렌치의 내면을 덮는 절연막의 상단에 대해서 상대적으로 낮춘다. 그 후에 상기 반도체층 표면에 쇼트키 접합을 형성한다.
본 개시의 하나의 양태의 반도체 장치는 트렌치를 가진 반도체층과, 상기 트렌치의 내면을 덮는 절연막과, 상기 절연막으로 덮여진 상기 트렌치 내에 매설된 도전체와, 상기 트렌치에 인접한 반도체층 표면과 쇼트키 접합을 형성하는 쇼트키 접합층을 구비한다. 그리고, 상기 쇼트키 접합이 상기 트렌치의 내면을 덮는 절연막의 상단보다 아래에 위치한다.
도 1은 본 개시의 일실시형태에 따른 반도체 장치의 제조 프로세스를 설명하기 위한 단면 모식도이다.
도 2는 도 1에 계속되는 제조 프로세스를 설명하기 위한 단면 모식도이다.
도 3은 도 2에 계속되는 제조 프로세스를 설명하기 위한 단면 모식도이다.
도 4는 도 3에 계속되는 제조 프로세스를 설명하기 위한 단면 모식도이다.
도 5는 도 4에 계속되는 제조 프로세스를 설명하기 위한 단면 모식도로서, 반도체 장치의 모델(A4)을 나타낸다.
도 6은 도 2에 대응한 확대도이다.
도 7은 도 3에 대응한 확대도이다.
도 8은 도 4에 대응한 확대도이다.
도 9는 도 5에 대응한 확대도이다.
도 10은 반도체 장치의 모델(A1)을 나타내는 단면 모식도이다.
도 11은 반도체 장치의 모델(A2)을 나타내는 단면 모식도이다.
도 12는 반도체 장치의 모델(A3)을 나타내는 단면 모식도이다.
도 13은 반도체 장치의 모델(A5)을 나타내는 단면 모식도이다.
도 14는 모델(A1-A5)의 역방향의 전압-전류 특성을 나타내는 그래프이다.
이하에 본 개시의 일실시형태에 대해서 도면을 참조해서 설명한다.
도면을 참조해서 반도체 장치의 제조 방법에 대해서 설명한다.
〔제조 방법의 개요〕
도 1에 나타낸 바와 같이 트렌치(10)를 가진 반도체층(11)의 표면에 절연막(12)을 형성하고, 상기 트렌치(10) 내에 도전체(13)를 메워넣는다. 도전체(13)로서는 예를 들면 폴리실리콘을 적용해도 좋다. 반도체층(11)은 실리콘, 절연막(12)은 실리콘 산화막을 예로서 들 수 있다.
(절연막 에칭 공정)
다음에 트렌치(10)에 인접한 반도체층 표면(11a)의 절연막(12)을 에칭에 의해 제거해서 도 2에 나타낸 바와 같이 반도체층 표면(11a)을 노출시킨다. 이 때, 반도체층 표면(11a)을 충분히 노출시키기 위해서 절연막(12)이 오버 에치되어 버려, 트렌치(10)의 내면(10a)을 덮는 절연막(12)의 상단(12a)이 보다 깊게 에칭되어 버리는 경우가 있다. 도 2에서는 반도체층 표면(11a)보다 상단(12a)이 아래에 위치하는 경우를 나타낸다. 이 경우, 반도체층 표면(11a) 상의 절연막은 충분히 제거된다. 또, 본 반도체 장치 및 그 제조 방법의 설명에 있어서의 상하는 반도체층(11)의 표면으로부터 트렌치(10)가 파 내려가고 있는 방향이 아래, 그 반대를 위로 하는 것이며, 본 반도체 장치의 제조시의 상하 방향(중력 방향)을 말하는 것은 아니다.
(반도체층 표면 에칭 공정)
또한 도 3에 나타낸 바와 같이 반도체층 표면(11a)을 에칭해서 트렌치(10)의 내면(10a)을 덮는 절연막(12)의 상단(12a)에 대해서 상대적으로 낮춘다. 즉, 반도체층 표면(11a)을 도 2에 있어서의 절연막(12)의 상단(12a)에 대한 위치보다 낮춘다. 여기에서는 도 3에 나타낸 바와 같이 반도체층 표면(11a)을 에칭해서 절연막(12)의 상단(12a)보다 아래로 낮춘다. 그러나, 반도체층 표면(11a)을 절연막(12)의 상단(12a)보다 위의 소정 위치 또는 상단(12a)과 동 위치까지 낮추는 것이라도 좋다. 절연막(12)의 상단(12a)에 대해서 반도체층 표면(11a)의 높이 레벨을 낮추는 것에 의미가 있다.
(쇼트키 접합 형성 공정)
그 후에 도 4에 나타낸 바와 같이 반도체층 표면(11a)에 쇼트키 접합층(14)을 형성해서 쇼트키 접합을 형성한다. 여기에서는 쇼트키 접합층(14)은 예를 들면 니켈실리사이드이어도 좋고, 니켈, 몰리브덴, 백금 등의 금속이어도 좋다.
다음에 상면 전극(15)으로서 알루미늄을 금속층(14), 도전체(13) 및 절연막(12)의 상단(12a)의 위에 형성한다. 기타 필요한 공정을 실시해서 반도체 장치를 완성시킨다.
〔제조 방법의 보충 설명과 반도체 장치의 설명〕
상기 각 공정시의 구조를 명시하기 위해서, 확대도를 나타낸다. 도 6은 도 2에 대응한 확대도, 도 7은 도 3에 대응한 확대도, 도 8은 도 4에 대응한 확대도, 도 9는 도 5에 대응한 확대도이다.
도 5 및 도 9에 나타내는 구조의 반도체 장치를 모델(A4)로 한다. 반도체층 표면(11a)과 절연막(12)의 상단부(12b)와 위치 관계의 차이에 의해, 도 10에 나타내는 구조의 반도체 장치를 모델(A1), 도 11에 나타내는 구조의 반도체 장치를 모델(A2), 도 12에 나타내는 구조의 반도체 장치를 모델(A3), 도 13에 나타내는 구조의 반도체 장치를 모델(A5)로 한다.
모든 모델(A1-A5)의 반도체 장치는 트렌치(10)를 가진 반도체층(11)과, 트렌치(10)의 내면을 덮는 절연막(12)과, 절연막(12)으로 덮여진 트렌치(10) 내에 매설된 도전체(13)와, 트렌치(10)에 인접한 반도체층 표면(11a)과 쇼트키 접합을 형성하는 쇼트키 접합층(14)을 구비한다.
모델(A1)의 반도체 장치에 있어서는 반도체층(11)과 쇼트키 접합층(14)의 쇼트키 접합이 트렌치(10)의 내면(10a)을 덮는 절연막(12)의 상단(12a)과, 상하 방향 위치에 대해서 동 위치이다. 도 10의 단면도에 있어서 절연막(12)과 쇼트키 접합층(14)이 점에서 접하는 구조이다. 바꿔 말하면, 반도체층(11)과 상면 전극(15)이 쇼트키 접합층(14)을 개재하지 않고 점에서 접하는 구조이다.
모델(A2-A5)의 반도체 장치에 있어서는 반도체층(11)과 쇼트키 접합층(14)의 쇼트키 접합이 트렌치(10)의 내면(10a)을 덮는 절연막(12)의 상단(12a)보다 아래에 위치한다.
모델(A4)에 있어서는 도 8의 쇼트키 접합 형성 공정에 있어서, 쇼트키 접합을 구성하는 쇼트키 접합층(14)의 끝면(14a)의 100%의 영역을, 절연막(12)의 상단부(12b)와, 두께 방향(T)에 대해서 오버랩시켜서 서로 접촉시킨다. 모델(A5)에 대해서도 같다.
그 결과, 도 9에 나타내는 모델(A4) 및 도 13에 나타내는 모델(A5)은 쇼트키 접합을 구성하는 쇼트키 접합층(14)의 끝면(14a)의 100%의 영역이 절연막(12)의 상단부(12b)와, 두께 방향(T)에 대해서 오버랩해서 서로 접촉하고 있다.
모델(A5)은 쇼트키 접합층(14)의 쇼트키 접합의 반대면인 상면보다 위로 절연막(12)의 상단부(12b)가 돌출하고 있다. 이러한 구조는 상기의 오버랩으로서 100%의 오버랩량을 확보하면서, 제조하는 것이 용이하다.
모델(A3-A5)을 제조할 때의 쇼트키 접합 형성 공정에 있어서, 쇼트키 접합을 구성하는 쇼트키 접합층(14)의 끝면(14a) 중 적어도 하부 50%의 하부영역을 절연막(12)의 상단부(12b)와, 두께 방향(T)에 대해서 오버랩시켜서 서로 접촉시킨다.
그 결과, 모델(A3-A5)은 쇼트키 접합을 구성하는 쇼트키 접합층(14)의 끝면(14a) 중 적어도 하부 50%의 하부영역이 절연막(12)의 상단부(12b)와, 두께 방향(T)에 대해서 오버랩해서 서로 접촉하고 있다.
모델(A3)은 쇼트키 접합을 구성하는 쇼트키 접합층(14)의 끝면(14a) 중 하부 50%의 하부영역이 절연막(12)의 상단부(12b)와, 두께 방향(T)에 대해서 오버랩해서 서로 접촉하고 있다.
모델(A2-A5)을 제조할 때의 쇼트키 접합 형성 공정에 있어서, 쇼트키 접합을 구성하는 쇼트키 접합층(14)의 끝면(14a)의 하부영역을 절연막(12)의 상단부(12b)와, 두께 방향(T)에 대해서 오버랩시켜서 서로 접촉시킨다.
모델(A2)은 쇼트키 접합을 구성하는 쇼트키 접합층(14)의 끝면(14a) 중 하부 50%에 미치지 않는 약간의 하부영역이 절연막(12)의 상단부(12b)와 두께 방향(T)에 대해서 오버랩해서 서로 접촉하고 있다. 오버랩하는 길이는 예를 들면 0.01㎛이다.
이상의 모델(A1-A5)의 쇼트키 다이오드에 관해서, 역방향의 전압-전류 특성을 조사한 결과 도 14에 나타내는 바와 같이 되었다.
가장 역방향 전류가 억제된 것은 모델(A5)이며, 이어서 모델(A4)이었다. 모델(A4)과 모델(A5)에서는 차는 얼마 안되었다. 모델(A4, A5)은 오버랩량이 100%인 모델이다. 쇼트키 접합이 상면 전극(15)으로부터 격절되어 있으므로, 리크 전류가 억제되었다고 생각된다.
다음에 역방향 전류가 억제된 것은 모델(A3)이며, 오버랩량이 50%인 모델이다. 계속해서, 모델(A2, A1)이 되었다. 모델(A1)과 모델(A2)에 대해서는 거의 같은 결과가 되었다.
상기의 반도체층 표면 에칭 공정을 실시한 것에 의한 역방향 특성의 개선 효과는 특히 오버랩량이 50% 이상이며, 현저한 효과가 확인되었다.
(실리사이드)
상기의 쇼트키 접합 형성 공정에 있어서는 쇼트키 접합을 실리사이드 프로세스에 의해 형성하고, 쇼트키 접합을 구성하는 쇼트키 접합층(14)을 실리사이드로 하는 방법을 적용했다.
즉, 모델(A1-A5)에 있어서 쇼트키 접합층(14)이 실리사이드이다.
(절연막 에칭 공정과 반도체층 표면 에칭 공정의 관계)
상기의 절연막의 에칭 공정 중에, 상기의 반도체층 표면의 에칭 공정을 행해도 좋다. 상기 절연막 에칭 공정을 실시하기 전의 구조를 갖는 웨이퍼를 에칭 챔버에 수용하고, 절연막(12)의 에칭의 후기에 있어서 반도체층(11)을 에칭하는 가스를 첨가함으로써, 절연막(12)의 에칭의 진행 기간의 후기에 반도체층(11)의 에칭을 진행시켜서 반도체층 표면(11a)을 에칭해도 좋다.
이것에 상관없이, 절연막(12)의 에칭 공정 후에, 반도체층 표면(11a)의 에칭 공정을 행해도 좋다. 그 경우, 절연막(12)의 에칭과 반도체층 표면(11a)의 에칭을 동일한 챔버에서 행해도 좋고, 별도의 챔버에 옮겨서 행해도 좋다.
또한 상기의 절연막 에칭 공정의 후이며 쇼트키 접합 형성 공정 전에 전극 형성 전의 세정을 행함에 있어서, 웨이퍼 표면에 이방성의 에칭액을 사용해서 반도체층 표면(11a)을 에칭해도 좋다.
이상의 본 발명의 실시형태의 제조 방법에 의하면, 상기의 반도체층 표면 에칭 공정에 의해, 반도체층 표면(11a)을, 트렌치(10)의 내면(10a)을 덮는 절연막(12)의 상단(12a)의 높이 레벨에 가깝게 하거나, 낮게 하거나 한다. 그것에 의해, 역전압 인가시에 쇼트키 접합층(14)의 끝면(14a) 부근의 쇼트키 접합의 가장자리부에서의 리크 전류를 낮게 억제할 수 있다.
또한 반도체층 표면(11a) 상의 절연막을 충분히 제거할 수 있으므로, 양호한 특성의 쇼트키 접합을 얻을 수 있다.
이상의 본 발명의 실시형태의 반도체 장치에 의하면, 역전압 인가시에 쇼트키 접합층(14)의 끝면(14a) 부근의 쇼트키 접합의 가장자리부에서의 리크 전류를 낮게 억제할 수 있다.
반도체층 표면(11a) 상의 절연막이 충분히 제거되어 있어 쇼트키 접합의 특성이 양호하다.
이상 본 개시의 실시형태를 설명했지만, 이 실시형태는 예로서 나타낸 것이며, 이 밖의 여러가지 형태로 실시가 가능하며, 발명의 요지를 일탈하지 않는 범위에서 구성요소의 생략, 치환, 변경을 행할 수 있다.
(산업상의 이용 가능성)
본 개시는 반도체 장치 및 반도체 장치의 제조 방법에 이용할 수 있다.
10: 트렌치
10a: 내면
11: 반도체층
11a: 반도체층 표면
12: 절연막
12a: 상단
12b: 상단부
13: 도전체
14: 쇼트키 접합층
14a: 끝면
15: 상면 전극
A1-A5: 반도체 장치의 각 모델

Claims (13)

  1. 트렌치를 가진 반도체층의 표면에 절연막을 형성하고, 상기 트렌치 내에 도전체를 메워넣고, 상기 트렌치에 인접한 반도체층 표면의 절연막을 에칭에 의해 제거해서 반도체층 표면을 노출시키고,
    또한 상기 반도체층 표면을 에칭해서 상기 트렌치의 내면을 덮는 절연막의 상단에 대해 상대적으로 낮추고,
    그 후에 상기 반도체층 표면에 쇼트키 접합을 형성하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 반도체층 표면을 에칭해서 상기 절연막의 상단보다 아래로 낮추는 반도체 장치의 제조 방법.
  3. 제 2 항에 있어서,
    상기 쇼트키 접합을 구성하는 쇼트키 접합층의 끝면 중 하부영역을 상기 절연막의 상단부와 두께 방향에 대해서 오버랩시켜서 서로 접촉시키는 반도체 장치의 제조 방법.
  4. 제 2 항에 있어서,
    상기 쇼트키 접합을 구성하는 쇼트키 접합층의 끝면 중 적어도 하부 50%의 하부영역을 상기 절연막의 상단부와 두께 방향에 대해서 오버랩시켜서 서로 접촉시키는 반도체 장치의 제조 방법.
  5. 제 2 항에 있어서,
    상기 쇼트키 접합을 구성하는 쇼트키 접합층의 끝면의 100%의 영역을 상기 절연막의 상단부와 두께 방향에 대해서 오버랩시켜서 서로 접촉시키는 반도체 장치의 제조 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 쇼트키 접합을 실리사이드 프로세스에 의해 형성하고, 상기 쇼트키 접합을 구성하는 쇼트키 접합층을 실리사이드로 하는 반도체 장치의 제조 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 절연막의 에칭 공정 중에 상기 반도체층 표면의 에칭 공정을 행하는 반도체 장치의 제조 방법.
  8. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 절연막의 에칭 공정 후에 상기 반도체층 표면의 에칭 공정을 행하는 반도체 장치의 제조 방법.
  9. 트렌치를 가진 반도체층과,
    상기 트렌치의 내면을 덮는 절연막과,
    상기 절연막으로 덮여진 상기 트렌치 내에 매설된 도전체와,
    상기 트렌치에 인접한 반도체층 표면과 쇼트키 접합을 형성하는 쇼트키 접합층을 구비하고,
    상기 쇼트키 접합이 상기 트렌치의 내면을 덮는 절연막의 상단보다 아래에 위치하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 쇼트키 접합을 구성하는 쇼트키 접합층의 끝면 중 적어도 하부 50%의 하부영역이 상기 절연막의 상단부와 두께 방향에 대해서 오버랩해서 서로 접촉하고 있는 반도체 장치.
  11. 제 9 항에 있어서,
    상기 쇼트키 접합을 구성하는 쇼트키 접합층의 끝면의 100%의 영역이 상기 절연막의 상단부와 두께 방향에 대해서 오버랩해서 서로 접촉하고 있는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 쇼트키 접합층의 상기 쇼트키 접합의 반대면인 상면보다 위로 상기 절연막의 상단부가 돌출되어 있는 반도체 장치.
  13. 제 9 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 쇼트키 접합층이 실리사이드인 반도체 장치.
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