JP2000174293A

JP2000174293A - ショットキーバリア半導体装置及びその製造方法

Info

Publication number: JP2000174293A
Application number: JP34471498A
Authority: JP
Inventors: Nobuo Inami; 信夫稲見; Yutaka Saito; 豊斉藤
Original assignee: Global Alliance Inc Japan
Current assignee: Global Alliance Inc Japan
Priority date: 1998-12-03
Filing date: 1998-12-03
Publication date: 2000-06-23

Abstract

(57)【要約】【課題】従来実現されたショットキーダイオードとは
特性が全く異なる、自己損失の少ないショットキーバリ
ア半導体装置及びその製造方法を提供する。【解決手段】シリコン半導体層１１の表面に当該半導
体層と接触してショットキーバリアを形成するショット
キーバリア層が設けられているショットキーバリア半導
体装置において、前記ショットキーバリア層が、少なく
とも前記半導体層との接触面がチタンシリサイド１４ａ
からなるチタン層１４であり、当該ショットキーバリア
層上に窒化チタン層１５が形成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、新規なショットキ
ーバリア半導体装置及びその製造方法に関する。

【０００２】

【従来の技術】従来より、シリコン半導体層の表面に当
該半導体層と接触してショットキーバリアを形成する金
属層を有するショットキーバリアダイオードが知られて
いる。このようなショットキーバリアダイオードとして
は、半導体集積回路（ＩＣ）の配線にアルミニウムが使
用されるので、シリコン半導体基板上にアルミニウムを
蒸着又はスパッタし、熱処理して合金化したショットキ
ーバリアダイオードが多く使用されている。しかしなが
ら、信頼性の面で難点があり、Ｐｔ（白金）シリサイド
をショットキーメタルとするものが一般的になってきて
いる。

【０００３】このようなショットキーバリアダイオード
を有する半導体装置の一例を図７に示す。この半導体装
置は、ｐ^-基板１０１にｎ⁺埋め込み層１０２を形成し、
ｎ^-エピタキシャル層１０３を形成した後、ｐ^-基板１０
１に届く分離ｐ形領域１０４を形成してｐｎ接合分離を
行った基板に、コレクタ電極取出部の直下にディーブコ
レクタと呼ばれるｎ⁺領域１０５を形成し、ベース形成
をエミッタ形成領域まで行うことによりｐ領域１０６を
形成し、エミッタ形成により形成されたｎ⁺領域１０７
を形成したものである。さらに、コンタクトホトエッチ
ングにより各電極取出し部分の酸化膜を開孔する際にベ
ースコンタクト孔をコレクタ領域まで開孔し、数百Åの
Ｐｔ薄膜を蒸着して５００℃前後の熱処理することによ
り形成された、Ｐｔシリサイド層１０８を形成したもの
である。そして、Ｐｔシリサイド層１０８と、コレクタ
電極取出部の直下にディーブコレクタと呼ばれるｎ⁺領
域１０５及びエミッタとなるｎ⁺領域１０７との間では
それぞれオーミックコンタクトが形成され、また、ベー
ス及びコレクタの両方に跨って開孔された部分では、ベ
ース上でオーミックコンタクト、コレクタ側、すなわ
ち、ｎ形エピタキシャル層１０３側には、金属側がアノ
ード、Ｓｉ側がカソードとなるショットキーバリアダイ
オード１０９が形成される。なお、このような半導体装
置は、Ｐｔシリサイド１０８上にＷ（タングステン）又
はＴｉＷ（チタンタングステン）合金などのバリア層１
１０を介してＡｌ配線パターン１１１が形成される。

【０００４】

【発明が解決しようとする課題】しかしながら、上述し
た従来のショットキーバリアダイオードは、通常のｐｎ
接合ダイオードより立ち上がり電圧は低いが、小数キャ
リアの注入を避けるためには、分離ｐ形領域１０４の濃
度を高めるなどの工夫が必要であった。

【０００５】また、その立ち上がり電流は、０．５Ｖ程
度であるので、整流時の効率に問題があった。したがっ
て、効率完全のために同期整流等の工夫が必要であり、
このため、コントロールＩＣが必要であり、しかも、高
価なＭＯＳＦＥＴが必要であるという問題がある。

【０００６】さらに、従来より、チタン（Ｔｉ）ショッ
トキーダイオードは立ち上がり電極が非常に低いものと
なることが考えられているが、現実的には、実際に使用
された実績はない。

【０００７】本発明はこのような事情に鑑み、従来実現
されたショットキーダイオードとは特性が全く異なる、
自己損失の少ないショットキーバリア半導体装置及びそ
の製造方法を提供することを課題とする。

【０００８】

【課題を解決するための手段】前記課題を解決する本発
明の第１の態様は、シリコン半導体層の表面に当該半導
体層と接触してショットキーバリアを形成するショット
キーバリア層が設けられているショットキーバリア半導
体装置において、前記ショットキーバリア層が、少なく
とも前記半導体層との接触面がチタンシリサイドからな
るチタン層であり、当該ショットキーバリア層上に窒化
チタン層が形成されたことを特徴とするショットキーバ
リア半導体装置にある。

【０００９】本発明の第２の態様は、第１の態様におい
て、前記シリコン半導体層と前記ショットキーバリア層
との接触部は、前記シリコン半導体層上に形成された酸
化膜に形成された開口部内に設けられていることを特徴
とするショットキーバリア半導体装置にある。

【００１０】本発明の第３の態様は、第１又は２の態様
において、前記シリコン半導体層の前記ショットキーバ
リア層との接触部の少なくとも中央部が、ｎ形シリコン
基板又はｐ形シリコン基板に形成されたｎ形ウェルから
なるｎ形拡散部であることを特徴とするショットキーバ
リア半導体装置にある。

【００１１】本発明の第４の態様は、第１〜３の何れか
の態様において、前記チタンシリサイドの厚みが、１０
０〜５００Åであることを特徴とするショットキーバリ
ア半導体装置にある。

【００１２】本発明の第５の態様は、第１〜４の何れか
の態様において、前記窒化チタンの厚さが１００Å以上
であることを特徴とするショットキーバリア半導体装
置。

【００１３】本発明の第６の態様は、第１〜５の何れか
の態様において、前記チタン層が、ベースプレッシャー
を１×１０^-8より高い真空度として形成されたものであ
ることを特徴とするショットキーバリア半導体装置にあ
る。

【００１４】本発明の第７の態様は、第１〜６の何れか
の態様において、前記チタン層は、スパッタリングによ
り形成されたものであることを特徴とするショットキー
バリア半導体装置にある。

【００１５】本発明の第８の態様は、第７の態様におい
て、前記チタン層は、スパッタリングの前にスパッタエ
ッチングすることなく形成されたものであることを特徴
とするショットキーバリア半導体装置にある。

【００１６】本発明の第９の態様は、第１〜８の何れか
の態様において、前記チタンシリサイドは、短時間熱処
理技術により形成されたものであることを特徴とするシ
ョットキーバリア半導体装置にある。

【００１７】本発明の第１０の態様は、第１〜９の何れ
かの態様において、前記チタンシリサイドは、前記シリ
コン半導体層上に設けられたチタン層を６５０℃近傍で
３０秒程度加熱処理することにより形成されたことを特
徴とするショットキーバリア半導体装置にある。

【００１８】本発明の第１１の態様は、第３〜１０の何
れかの態様において、前記ｎ形拡散部の表面濃度が、１
×１０¹⁵ｃｍ^-3以上であることを特徴とするショットキ
ーバリア半導体装置にある。

【００１９】本発明の第１２の態様は、第３〜１１の何
れかの態様において、前記ｎ形拡散部の周囲にはｐ形拡
散部が設けられ、前記シリコン半導体層と接触する前記
ショットキーバリア層の周囲部分は、前記ｐ形拡散部と
接触していることを特徴とするショットキーバリア半導
体装置にある。

【００２０】本発明の第１３の態様は、第１２の態様に
おいて、前記ｐ形拡散部と前記ショットキーバリア層と
の接触部分の幅が、０．２μｍ〜１μｍであることを特
徴とするショットキーバリア半導体装置にある。

【００２１】本発明の第１４の態様は、第１２又は１３
の態様において、前記ｐ形拡散部の表面濃度が、１×１
０¹⁸ｃｍ^-3以下であることを特徴とするショットキーバ
リア半導体装置にある。

【００２２】本発明の第１５の態様は、第３〜１４の何
れかの態様において、前記チタンシリサイドの厚みが１
５０Å〜１５００Åであり、前記窒化チタンの厚みが１
００Å〜２０００Åであることを特徴とするショットキ
ーバリア半導体装置にある。

【００２３】本発明の第１６の態様は、シリコン半導体
層の表面に当該半導体層と接触してショットキーバリア
を形成するショットキーバリア層が設けられているショ
ットキーバリア半導体装置の製造方法において、前記シ
リコン半導体層上に酸化膜を形成してその一部に開口部
を形成するステップと、少なくとも前記開口部及びその
周囲の前記酸化膜を覆うように前記ショットキーバリア
層としてチタン層を形成するステップと、このチタン層
の上に窒化チタン層を形成するステップと、前記開口部
を介して前記シリコン半導体基板に接触した前記チタン
層をシリサイド化するステップとを具備することを特徴
とするショットキーバリア半導体装置の製造方法にあ
る。

【００２４】本発明の第１７の態様は、第１６の態様に
おいて、前記シリコン半導体層の前記ショットキーバリ
ア層との接触部の少なくとも中央部が、ｎ形シリコン基
板又はｐ形シリコン基板に形成されたｎ形ウェルからな
るｎ形拡散部であることを特徴とするショットキーバリ
ア半導体装置の製造方法にある。

【００２５】本発明の第１８の態様は、第１６又は１７
の態様において、前記チタンシリサイドの厚みが、１０
０〜５００Åであることを特徴とするショットキーバリ
ア半導体装置の製造方法にある。

【００２６】本発明の第１９の態様は、第１６〜１８の
何れかの態様において、前記窒化チタンの厚さが１００
Å以上であることを特徴とするショットキーバリア半導
体装置の製造方法にある。

【００２７】本発明の第２０の態様は、第１６〜１９の
何れかの態様において、前記チタン層を、ベースプレッ
シャーを１×１０^-8より高い真空度として形成すること
を特徴とするショットキーバリア半導体装置の製造方法
にある。

【００２８】本発明の第２１の態様は、第１６〜２０の
何れかの態様において、前記チタンシリサイドは、短時
間熱処理技術により形成することを特徴とするショット
キーバリア半導体装置の製造方法にある。

【００２９】本発明の第２２の態様は、第１６〜２１の
何れかの態様において、前記チタンシリサイドは、前記
シリコン半導体層上に設けられたチタン層を６５０℃近
傍で３０秒程度加熱処理することにより形成することを
特徴とするショットキーバリア半導体装置の製造方法に
ある。

【００３０】

【発明の実施の形態】以下、本発明を実施形態に基づい
て詳細に説明する。

【００３１】図１には、本発明のショットキーバリア半
導体装置の基本構成を示す。図１に示すように、ｎ形Ｓ
ｉ基板１１上の酸化膜１２に形成された開口部１３内
に、Ｓｉ基板１１との接触面側がシリサイド化されてＴ
ｉシリサイド１４ａとなったＴｉ層１４を、さらに、こ
の上にＴｉＮ（窒化チタン）層１５を具備する。

【００３２】ここで、このような半導体装置の製造方法
を説明する。

【００３３】まず、酸化膜１２に開口部１３を開孔した
後には、必要に応じて、開口部１３内をリフローにより
平坦化し、０．１ＮのＨＦ（フッ酸）で開口部１３内の
酸化膜を軽く除去する。

【００３４】次に、真空中でＴｉ層１４を常温で、２０
０Åの厚さでスパッタリングし、さらに、ＴｉＮ層１５
を１０００Åの厚さでスパッタリングする。かかるスパ
ッタリングに際しては、スパッタ装置のベースプレッシ
ャーを１×１０^-8Ｔｏｒｒより高い真空度とし、Ｔｉス
パッタリングの前にスパッタエッチングを行わないこと
が重要となる。また、Ｔｉ層１４を形成した後、Ｔｉ層
１４を空気中に出すことなくＴｉＮ層１５の形成を連続
的行うことも重要である。

【００３５】続いて、このように形成したＴｉ層１４を
を短時間熱処理技術（ＲＴＡ）、例えば、ランプアニー
ラにより、窒素又はアルゴンなどの不活性ガス雰囲気中
で６５０℃で３０秒間処理してシリサイド化し、Ｔｉシ
リサイド１４ａを形成する。このように、ＲＴＡにより
Ｔｉシリサイド１４ａを形成することが重要である。

【００３６】ここで、ｎ形Ｓｉ基板１１の表面濃度は、
１×１０¹⁵ｃｍ^-3以上とする。また、Ｔｉ層１４の厚さ
は、１５０〜１５００Åの範囲になるようにするのが好
ましい。なお、図示したＴｉシリサイド１４ａは、Ｔｉ
層１４の一部であるが、Ｔｉ層１４の厚さの大部分をＴ
ｉシリサイド１４ａとするようにしてもよい。また、Ｔ
ｉＮ層１５の厚さは、１００〜２０００Åの範囲にする
のが好ましい。

【００３７】なお、図示は省略しているが、その後、例
えば、Ａｌ又はＡｌＳｉ等をスパッタで形成し、常法に
より配線を形成する。

【００３８】このようなショットキーバリアダイオード
は、立ち上がり電圧が０．１Ｖ程度と非常に低いもので
ある。

【００３９】図２には、ｎ形Ｓｉ基板１１の代わりに、
ｐ形半導体基板２１Ａに形成したｎ形ウェル２１Ｂ上に
同様なショットキーバリアダイオードを形成した例を示
す。この場合は、ｎ形Ｓｉ基板１１がｎ形ウェル２１Ｂ
となった以外は基本的には上述した例と同様であるの
で、同一作用を示す領域に同一符号を付して重複する説
明は省略する。

【００４０】図３には、図１の例にガードリングを設け
た例を示す。すなわち、この場合には、ｎ形Ｓｉ基板１
１上にｐ形領域１１ａがリング状に形成され、酸化膜１
２に形成する開口部１３の外縁部がｐ形領域１１ａに重
なるように形成されている。これ以外の基本的な構成は
上述した例と同様であるので、同一作用を示す領域に同
一符号を付して重複する説明は省略する。

【００４１】従って、かかる構成では、Ｔｉシリサイド
１４ａの外縁部がｐ形領域１１ａとオーバーラップし、
これにより、接合容量が増大する。

【００４２】ここで、ｐ形領域１１ａの表面濃度は、１
×１０¹⁸ｃｍ^-3以下であるのが好ましい。ｐ形領域１１
ａの幅Ｄ１は、０．５〜１．５μｍとするのが好まし
く、オーバーラップ領域の幅Ｄ２は、０．２〜１μｍと
するのが好ましい。

【００４３】なお、このような半導体装置に素子分離の
ためのフィールド酸化膜を形成する場合には、ｐ形領域
１１ａから離して設ける。すなわち、図４に示すよう
に、ｐ形領域１１ａとフィールド酸化膜１６とは、互い
に離して形成する。

【００４４】図５には、上述した図１に示す基本構成の
ショットキーバリアダイオード（Ｔｉ−ＳＢＤ）の立ち
上がり電圧（ＶＦ）を、アノード面積の異なるものにつ
いて測定した結果を示す。また、比較のため、従来のア
ルミニウムショットキーバリアダイオード（Ａｌ−ＳＢ
Ｄ）について、同様に測定した結果を示す。この結果、
本発明方法により製造されたショットキーバリアダイオ
ード（Ｔｉ−ＳＢＤ）は、理論的に予想されるとおりで
あり、従来のＡｌ−ＳＢＤと比較して立ち上がり電圧が
非常に低いことが認められた。

【００４５】また、図６には、本発明方法により製造さ
れたＴｉショットキーバリアダイオードでショットキー
部の面積が２０００μｍ²のＴｉ−ＳＢＤについての電
圧−電流特性を示す。このグラフから明らかなように、
本発明のＴｉ−ＳＢＤは、０．１Ｖと非常に低い電圧か
ら電流が流れ出すことが認められ、０．１ｍＡの電流の
ときに０．１９Ｖとほぼ理論通りの性能が得られたこと
が認められた。

【００４６】従って、本発明方法により製造されたショ
ットキーバリア半導体装置は、種々の用途に使用するこ
とができ、例えば、スイッチレギュレータの整流器とし
て使用して好適である。また、その使用形態も特に制限
されず、スイッチレギュレータなどの半導体装置内に一
緒に形成しても、個別素子としてスイッチレギュレータ
などに外付けで接続してもよい。

【００４７】

【発明の効果】以上説明したように、本発明によると、
立ち上がり電圧の非常に低いショットキーダイオードを
提供することができる。

【図面の簡単な説明】

【図１】本発明の一実施形態にかかるショットキーバリ
ア半導体装置の断面図である。

【図２】本発明の他の実施形態にかかるショットキーバ
リア半導体装置の断面図である。

【図３】本発明の他の実施形態にかかるショットキーバ
リア半導体装置の断面図である。

【図４】本発明の他の実施形態にかかるショットキーバ
リア半導体装置の断面図である。

【図５】ショットキーバリアダイオードの立ち上がり電
圧を比較するグラフである。

【図６】本発明のショットキーバリアダイオードの電圧
−電流特性を示すグラフである。

【図７】従来技術に係るショットキーバリアダイオード
を示す断面図である。

【符号の説明】

１１ｎ形Ｓｉ基板１２酸化膜１３開口部１４Ｔｉ層１４ａＴｉシリサイド１５ＴｉＮ層

Claims

【特許請求の範囲】

【請求項１】シリコン半導体層の表面に当該半導体層
と接触してショットキーバリアを形成するショットキー
バリア層が設けられているショットキーバリア半導体装
置において、前記ショットキーバリア層が、少なくとも
前記半導体層との接触面がチタンシリサイドからなるチ
タン層であり、当該ショットキーバリア層上に窒化チタ
ン層が形成されたことを特徴とするショットキーバリア
半導体装置。
【請求項２】請求項１において、前記シリコン半導体
層と前記ショットキーバリア層との接触部は、前記シリ
コン半導体層上に形成された酸化膜に形成された開口部
内に設けられていることを特徴とするショットキーバリ
ア半導体装置。
【請求項３】請求項１又は２において、前記シリコン
半導体層の前記ショットキーバリア層との接触部の少な
くとも中央部が、ｎ形シリコン基板又はｐ形シリコン基
板に形成されたｎ形ウェルからなるｎ形拡散部であるこ
とを特徴とするショットキーバリア半導体装置。
【請求項４】請求項１〜３の何れかにおいて、前記チ
タンシリサイドの厚みが、１００〜５００Åであること
を特徴とするショットキーバリア半導体装置。
【請求項５】請求項１〜４の何れかにおいて、前記窒
化チタンの厚さが１００Å以上であることを特徴とする
ショットキーバリア半導体装置。
【請求項６】請求項１〜５の何れかにおいて、前記チ
タン層が、ベースプレッシャーを１×１０^-8より高い真
空度として形成されたものであることを特徴とするショ
ットキーバリア半導体装置。
【請求項７】請求項１〜６の何れかにおいて、前記チ
タン層は、スパッタリングにより形成されたものである
ことを特徴とするショットキーバリア半導体装置。
【請求項８】請求項７において、前記チタン層は、ス
パッタリングの前にスパッタエッチングすることなく形
成されたものであることを特徴とするショットキーバリ
ア半導体装置。
【請求項９】請求項１〜８の何れかにおいて、前記チ
タンシリサイドは、短時間熱処理技術により形成された
ものであることを特徴とするショットキーバリア半導体
装置。
【請求項１０】請求項１〜９の何れかにおいて、前記
チタンシリサイドは、前記シリコン半導体層上に設けら
れたチタン層を６５０℃近傍で３０秒程度加熱処理する
ことにより形成されたことを特徴とするショットキーバ
リア半導体装置。
【請求項１１】請求項３〜１０の何れかにおいて、前
記ｎ形拡散部の表面濃度が、１×１０¹⁵ｃｍ^-3以上であ
ることを特徴とするショットキーバリア半導体装置。
【請求項１２】請求項３〜１１の何れかにおいて、前
記ｎ形拡散部の周囲にはｐ形拡散部が設けられ、前記シ
リコン半導体層と接触する前記ショットキーバリア層の
周囲部分は、前記ｐ形拡散部と接触していることを特徴
とするショットキーバリア半導体装置。
【請求項１３】請求項１２において、前記ｐ形拡散部
と前記ショットキーバリア層との接触部分の幅が、０．
２μｍ〜１μｍであることを特徴とするショットキーバ
リア半導体装置。
【請求項１４】請求項１２又は１３において、前記ｐ
形拡散部の表面濃度が、１×１０¹⁸ｃｍ^-3以下であるこ
とを特徴とするショットキーバリア半導体装置。
【請求項１５】請求項３〜１４の何れかにおいて、前
記チタンシリサイドの厚みが１５０Å〜１５００Åであ
り、前記窒化チタンの厚みが１００Å〜２０００Åであ
ることを特徴とするショットキーバリア半導体装置。
【請求項１６】シリコン半導体層の表面に当該半導体
層と接触してショットキーバリアを形成するショットキ
ーバリア層が設けられているショットキーバリア半導体
装置の製造方法において、前記シリコン半導体層上に酸
化膜を形成してその一部に開口部を形成するステップ
と、少なくとも前記開口部及びその周囲の前記酸化膜を
覆うように前記ショットキーバリア層としてチタン層を
形成するステップと、このチタン層の上に窒化チタン層
を形成するステップと、前記開口部を介して前記シリコ
ン半導体基板に接触した前記チタン層をシリサイド化す
るステップとを具備することを特徴とするショットキー
バリア半導体装置の製造方法。
【請求項１７】請求項１６において、前記シリコン半
導体層の前記ショットキーバリア層との接触部の少なく
とも中央部が、ｎ形シリコン基板又はｐ形シリコン基板
に形成されたｎ形ウェルからなるｎ形拡散部であること
を特徴とするショットキーバリア半導体装置の製造方
法。
【請求項１８】請求項１６又は１７において、前記チ
タンシリサイドの厚みが、１００〜５００Åであること
を特徴とするショットキーバリア半導体装置の製造方
法。
【請求項１９】請求項１６〜１８の何れかにおいて、
前記窒化チタンの厚さが１００Å以上であることを特徴
とするショットキーバリア半導体装置の製造方法。
【請求項２０】請求項１６〜１９の何れかにおいて、
前記チタン層を、ベースプレッシャーを１×１０^-8より
高い真空度として形成することを特徴とするショットキ
ーバリア半導体装置の製造方法。
【請求項２１】請求項１６〜２０の何れかにおいて、
前記チタンシリサイドは、短時間熱処理技術により形成
することを特徴とするショットキーバリア半導体装置の
製造方法。
【請求項２２】請求項１６〜２１の何れかにおいて、
前記チタンシリサイドは、前記シリコン半導体層上に設
けられたチタン層を６５０℃近傍で３０秒程度加熱処理
することにより形成することを特徴とするショットキー
バリア半導体装置の製造方法。