KR20220042175A - 패키징 디바이스 및 그 제조 방법, 및 전자 디바이스 - Google Patents

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KR20220042175A
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즈샹 후
강 예
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후아웨이 테크놀러지 컴퍼니 리미티드
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Abstract

본 출원은, 패키징 디바이스의 핀이 측면 표면 상에 위치되고, 그 결과 패키징 디바이스의 면적이 증가되어, 전자 디바이스의 경량 특징에 도움이 되지 않는 문제를 해결하기 위한 패키징 디바이스 및 그 제조 방법, 및 전자 디바이스를 제공하며, 전자 기술 분야에 관한 것이다. 패키징 디바이스는: 제1 표면을 갖는 회로 보드; 제1 표면을 덮는 제1 플라스틱 패키징 층 - 제1 플라스틱 패키징 층은 적어도 하나의 제1 채널을 포함하고, 제1 채널은 제1 방향으로 제1 플라스틱 패키징 층을 관통하고, 제1 방향은 제1 표면에 수직인 방향임 - ; 및 적어도 하나의 제1 핀 - 제1 핀은 회로 보드에 전기적으로 연결되고, 하나의 제1 핀은 하나의 제1 채널에 위치되고, 제1 핀의 적어도 일부는 제1 채널의 내벽에 연결되고, 회로 보드로부터 떨어져 있는 제1 핀의 제1 전도성 표면은 제1 채널로부터 노출되고, 제1 핀은 제1 전도성 표면을 사용하여 외부 디바이스에 전기적으로 연결됨 - 을 포함한다.

Description

패키징 디바이스 및 그 제조 방법, 및 전자 디바이스
본 출원은 2019년 7월 30일자로 중국 지적 재산권 관리국(China National Intellectual Property Administration)에 출원되고 발명의 명칭이 "PACKAGING DEVICE AND MANUFACTURING METHOD THEREFOR, AND ELECTRONIC DEVICE"인 중국 특허 출원 제201910696888.X호에 대한 우선권을 주장하며, 그 전체가 본 명세서에 참고로 포함된다.
기술분야
본 출원은 전자 기술 분야에 관한 것으로, 특히, 패키징 디바이스 및 그 제조 방법, 및 전자 디바이스에 관한 것이다.
과학과 기술의 급속한 발전으로, 모바일 폰들, 컴퓨터들, 태블릿 컴퓨터들, 및 기지국들과 같은 통신 디바이스들이 대중화되었다. 제품 성능 및 경쟁력을 개선하기 위해, 다양한 통신 디바이스 제조자들은 통신 디바이스들 내의 패키징 디바이스들과 같은 전자 컴포넌트들의 설계, 제조, 및 성능에 대한 더 높은 요건들을 제기한다.
도 1에 도시된 바와 같이, 패키징 디바이스는 일반적으로 회로 보드(1), 회로 보드(1)의 상부 표면과 하부 표면을 덮는 플라스틱 패키징 층들(2), 및 회로 보드(1)의 측면 표면 상에 배치된 핀(pin)(3)을 포함한다.
도 1에 도시된 패키징 디바이스의 제조 프로세스는 다음과 같다: 먼저, 회로 보드(1)를 패키징하고; 그 다음, 회로 보드(1)의 측면 표면을 절단하여 노출시키고; 마지막으로, 회로 보드(1)에 핀(3)을 납땜하여 패키징 디바이스를 획득한다.
이러한 방식으로, 도 1에 도시된 바와 같이, 핀(3)은 패키징 디바이스의 측면 표면 상에 위치되고, 핀(3)은 플라스틱 패키징 층(2)에 중첩하지 않고, 핀(3)은 개별 공간을 점유할 필요가 있다. 그 결과, 패키징 디바이스의 길이 또는 폭이 증가되고, 패키징 디바이스의 면적이 증가되며, 이는 전자 디바이스의 경량 특징에 도움이 되지 않는다.
본 출원의 실시예들은, 패키징 디바이스의 핀이 측면 표면 상에 위치되고, 그 결과 패키징 디바이스의 면적이 증가되어, 전자 디바이스의 경량 특징에 도움이 되지 않는 문제를 해결하기 위한 패키징 디바이스 및 그 제조 방법, 및 전자 디바이스를 제공한다.
전술한 목적을 달성하기 위해, 다음의 기술적 해결책들이 실시예들에서 사용된다.
제1 양태에 따르면, 패키징 디바이스가 제공되고, 패키징 디바이스는: 제1 표면을 갖는 회로 보드; 제1 표면을 덮는 제1 플라스틱 패키징 층 - 제1 플라스틱 패키징 층은 적어도 하나의 제1 채널을 포함하고, 제1 채널은 제1 방향으로 제1 플라스틱 패키징 층을 관통하고, 제1 방향은 제1 표면에 수직인 방향임 - ; 및 적어도 하나의 제1 핀 - 제1 핀은 회로 보드에 전기적으로 연결되고, 하나의 제1 핀은 하나의 제1 채널에 위치되고, 제1 핀의 적어도 일부는 제1 채널의 내벽에 연결되고, 회로 보드로부터 떨어져 있는 제1 핀의 제1 전도성 표면은 제1 채널로부터 노출되고, 제1 핀은 제1 전도성 표면을 사용하여 외부 디바이스에 전기적으로 연결됨 - 을 포함한다. 본 명세서에서 패키징 디바이스의 경우, 한편으로, 제1 핀은 회로 보드의 제1 표면 상에 배치되고, 제1 표면은 제1 플라스틱 패키징 층으로 덮인 표면이고, 제1 핀은 별개의 공간을 점유하지 않고서 제1 플라스틱 패키징 층에 의해 둘러싸인 영역에 위치된다. 제1 표면과 교차하는 측면 표면 상에 제1 핀을 배치하는 것과 비교하여, 제1 표면에 평행한 방향으로의 패키징 디바이스의 치수(길이 또는 폭)가 감소될 수 있어, 패키징 디바이스의 면적을 감소시킬 수 있다. 또한, 제1 핀은 회로 보드의 제1 표면 상에 배치되어, 패키징 디바이스와 외부 디바이스의 표면 실장 조립체(surface mounted assembly)가 구현될 수 있고, 상이한 구조적 요건들이 충족될 수 있다. 다른 한편으로, 제1 핀의 측면 표면의 적어도 일부가 제1 플라스틱 패키징 층에 연결되고, 제1 플라스틱 패키징 층은 제1 핀을 지지하여, 제1 핀과 회로 보드 사이의 연결의 안정성이 개선될 수 있고, 제1 핀이 느슨해지고 떨어지는 것이 방지되고, 제1 핀의 보드-레벨 신뢰성이 개선된다. 또 다른 한편으로, 회로 보드의 제1 표면의 표면적이 제1 표면과 교차하는 회로 보드의 측면 표면의 표면적보다 크기 때문에, 제1 표면과 교차하는 회로 보드의 측면 표면 상에 제1 핀을 배치하는 것과 비교하여, 회로 보드의 제1 표면 상에 제1 핀을 배치하는 공정 정밀도 및 공정 난이도가 더 낮고 제조 비용이 감소될 수 있다.
선택적으로, 제1 채널은 연결된 제1 하위채널과 제2 하위채널을 포함하고, 제2 하위채널은 제1 하위채널보다 회로 보드에 더 가깝게 배치되고; 제1 하위채널의 내벽을 향하는 제1 핀의 표면과 제1 하위채널의 내벽 사이에 갭이 있고; 제2 하위채널의 내벽을 향하는 제1 핀의 표면은 제2 하위채널의 내벽에 연결된다. 갭은 제1 하위채널의 내벽을 향하는 제1 핀의 표면과 제1 하위채널의 내벽 사이에 형성되어, 내벽을 향하는 제1 핀의 표면이 땜납으로 덮이도록 구성됨으로써, 제1 핀 상의 땜납의 양을 증가시키고, 제1 핀과 외부 디바이스 사이의 전기 연결의 안정성을 개선시킨다.
선택적으로, 제1 채널은 관통 구멍(through hole)이고, 제1 채널은 제1 플라스틱 패키징 층의 측면 표면들에 의해 둘러싸인 영역에 위치되고, 제1 플라스틱 패키징 층의 측면 표면들은 제1 표면과 교차한다. 구조가 간단하여, 제조가 편리하다.
선택적으로, 제1 채널은 제1 플라스틱 패키징 층의 측면 표면 상에 배치된 관통 홈(through groove)이고, 제1 플라스틱 패키징 층의 측면 표면은 제1 표면과 교차한다. 이 예에서의 패키징 디바이스가 외부 디바이스에 전기적으로 연결될 때, 땜납은 제1 채널로부터 노출되는 제1 핀의 제2 전도성 표면을 덮을 수 있어, 제1 핀 상의 땜납의 양을 증가시키고, 제1 핀과 외부 디바이스 사이의 전기 연결의 안정성을 개선시킨다.
선택적으로, 제1 핀은 제1 표면과 교차하는 회로 보드의 측면 표면과 동일 평면에 있는 제2 전도성 표면을 갖고, 제2 전도성 표면은 제1 전도성 하위표면 및 제2 전도성 하위표면을 포함하고, 제2 전도성 하위표면은 제1 전도성 하위표면보다 회로 보드에 더 가깝게 배치되고; 패키징 디바이스는 제2 전도성 하위표면을 덮는 땜납 마스크(solder mask)를 추가로 포함한다. 땜납 마스크는 제1 핀의 제2 전도성 하위표면 상에 배치되므로, 제2 전도성 표면으로의 땜납의 과도한 흐름이 방지될 수 있어, 제1 핀의 제1 전도성 표면 상의 땜납의 양을 보장할 수 있다. 이러한 방식으로, 제1 핀과 외부 디바이스를 연결하기 위한 충분한 양의 땜납이 보장되고, 제1 핀과 외부 디바이스 사이의 연결의 안정성이 보장된다.
선택적으로, 패키징 디바이스는 제1 전도성 하위표면을 덮는 제1 전도성 보호 층을 추가로 포함한다. 여기서, 제1 전도성 보호 층은 제1 전도성 하위표면의 산화를 방지하도록 구성된다. 따라서, 제1 전도성 보호 층은 제1 전도성 하위표면의 전도성 특성들을 보호할 수 있다.
선택적으로, 패키징 디바이스는 제1 전도성 표면을 덮는 제2 전도성 보호 층을 추가로 포함한다. 여기서, 제2 전도성 보호 층은 제1 전도성 표면의 산화를 방지하도록 구성된다. 따라서, 제2 전도성 보호 층은 제1 전도성 표면의 전도성 특성들을 보호할 수 있다.
선택적으로, 제1 전도성 표면은 회로 보드로부터 떨어져 있는 제1 플라스틱 패키징 층의 상부 표면과 동일 평면에 있다. 제조가 편리하다.
선택적으로, 패키징 디바이스는 제1 전자 컴포넌트를 추가로 포함하고; 제1 전자 컴포넌트는 제1 표면 상에 배치되고, 회로 보드에 전기적으로 연결된다.
선택적으로, 회로 보드로부터 떨어져 있는 제1 전자 컴포넌트의 상부 표면은 제1 플라스틱 패키징 층에 의해 덮인다. 제1 플라스틱 패키징 층이 제1 전자 컴포넌트를 안정화시키는 것이 보장된다.
선택적으로, 회로 보드로부터 떨어져 있는 제1 전자 컴포넌트의 상부 표면은 회로 보드로부터 떨어져 있는 제1 플라스틱 패키징 층의 상부 표면과 동일 평면에 있다. 제1 플라스틱 패키징 층이 제1 전자 컴포넌트를 안정화시키면서, 제1 플라스틱 패키징 층의 두께를 최대한 줄여, 패키징 디바이스의 경량 특징을 가능하게 한다.
선택적으로, 회로 보드는 제1 표면에 대향하여 배치된 제2 표면을 추가로 갖고; 패키징 디바이스는 제2 표면을 덮는 제2 플라스틱 패키징 층을 추가로 포함하고; 제1 플라스틱 패키징 층의 두께는 제2 플라스틱 패키징 층의 두께와 동일하다.
제2 양태에 따르면, 패키징 디바이스의 제조 방법이 제공되고, 이 방법은: 마더 보드의 제1 표면 상의 각각의 디바이스 영역 내에 적어도 하나의 제1 핀을 납땜하는 단계 - 제1 핀은 마더 보드에 전기적으로 연결되고, 수평 및 수직으로 교차하는 복수의 절단 경로(cutting path)들이 마더 보드 상에 배치되고, 복수의 절단 경로들은 교차하여 복수의 디바이스 영역들을 정의함 - ; 제1 표면 상에 제1 플라스틱 패키징 층을 형성하는 단계 - 제1 핀에 대응하는 위치에서 제1 플라스틱 패키징 층에 제1 채널이 형성되고, 제1 채널은 제1 방향으로 제1 플라스틱 패키징 층을 관통하고, 제1 방향은 제1 표면에 수직인 방향이고, 마더 보드로부터 떨어져 있는 제1 핀의 제1 전도성 표면은 제1 채널로부터 노출되고, 제1 핀은 제1 전도성 표면을 사용하여 외부 디바이스에 전기적으로 연결되고, 제1 핀의 적어도 일부는 제1 채널의 내벽에 연결됨 - ; 및 절단 경로들을 따라 제1 플라스틱 패키징 층이 형성된 마더 보드를 절단하여 패키징 디바이스를 형성하는 단계를 포함한다. 종래 기술에서, 제1 핀은 회로 보드가 패키징된 후에 납땜되고, 납땜 프로세스에서 발생된 비교적 높은 열에 의해 플라스틱 패키징 층에 대한 열 충격이 야기된다. 이는 플라스틱 패키징 층과 회로 보드의 분리로 이어지거나, 전자 컴포넌트와 회로 보드 사이의 땜납 접합(solder joint)의 재용융 후에 단락 회로로 이어져, 패키징 디바이스의 성능에 영향을 미친다. 그러나, 본 출원에 제공된 패키징 디바이스의 제조 방법에 따르면, 제1 플라스틱 패키징 층이 형성되기 전에, 제1 핀과 제1 전자 컴포넌트는 회로 보드 상에 납땜되어, 제1 플라스틱 패키징 층에 열 충격이 야기되지 않고, 제1 전자 컴포넌트와 회로 보드 사이의 땜납 접합의 재용융이 없고, 패키징 디바이스의 품질이 보장될 수 있다. 또한, 본 출원에서는, 제1 전자 컴포넌트를 납땜한 후 다른 공정에 진입한 후에 제1 핀을 납땜할 필요 없이, 제1 전자 컴포넌트와 제1 핀이 동일한 스테이지에서 회로 보드 상에 납땜되어, 패키징 디바이스의 제조 프로세스를 단축시킨다.
선택적으로, 제1 표면 상에 제1 플라스틱 패키징 층을 형성하는 것은: 마더 보드의 제1 표면 상에 플라스틱 패키징 필름을 형성하는 것 - 플라스틱 패키징 필름은 각각의 제1 핀을 감쌈 - ; 및 플라스틱 패키징 필름을 연마(grinding)하여 제1 전도성 표면을 노출시켜 제1 플라스틱 패키징 층을 형성하는 것을 포함한다.
선택적으로, 제1 표면 상에 제1 플라스틱 패키징 층을 형성하는 것은: 제1 핀의 제1 전도성 표면에 배리어 필름을 부착하는 것 - 배리어 필름은 각각의 제1 핀의 제1 전도성 표면에 부착됨 - ; 마더 보드와 배리어 필름 사이에 플라스틱 패키징 재료를 충전(filling)하는 것 - 플라스틱 패키징 재료는 제1 전도성 표면과 교차하는 각각의 제1 핀의 표면을 감싸서 플라스틱 패키징 필름을 형성함 - ; 및 배리어 필름을 제거하여 제1 전도성 표면을 노출시켜 제1 플라스틱 패키징 층을 형성하는 것을 포함한다.
선택적으로, 제1 전도성 표면을 노출시킨 후에 제1 표면 상에 제1 플라스틱 패키징 층을 형성하는 것은: 플라스틱 패키징 필름과 제1 핀 사이에 홈을 만들어 제1 핀과의 갭을 갖는 제1 하위채널 및 제1 핀에 연결된 제2 하위채널을 형성하는 것을 추가로 포함하고, 제2 하위채널은 제1 하위채널과 연통하고 제1 하위채널보다 마더 보드에 더 가깝게 배치된다.
선택적으로, 제1 플라스틱 패키징 층이 형성된 마더 보드를 절단한 후에, 패키징 디바이스의 제조 방법은: 절단 표면을 연마하여, 제1 전도성 표면과 교차하고 절단 표면에 가장 가까운 제1 핀의 표면을 노출시키는 단계를 추가로 포함한다.
제3 양태에 따르면, 제1 양태의 임의의 구현에 따른 패키징 디바이스를 포함하는 전자 디바이스가 제공된다.
도 1은 종래 기술에 따른 패키징 디바이스의 구조의 개략도이다.
도 2는 본 출원의 실시예에 따른 패키징 디바이스의 구조의 개략도이다.
도 3은 도 2의 B-B' 방향을 따라 취한 단면도이다.
도 4는 본 출원의 실시예에 따른 패키징 디바이스와 외부 디바이스 사이의 전기 연결의 구조의 개략도이다.
도 5는 본 출원의 실시예에 따른 제1 플라스틱 패키징 층의 구조의 개략도이다.
도 6은 도 5의 O-O' 방향을 따라 취한 단면도이다.
도 7a는 본 출원의 실시예에 따른 패키징 디바이스와 외부 디바이스 사이의 다른 유형의 전기 연결의 구조의 개략도이다.
도 7b는 본 출원의 실시예에 따른 패키징 디바이스와 외부 디바이스 사이의 또 다른 유형의 전기 연결의 구조의 개략도이다.
도 8a는 본 출원의 실시예에 따른 제1 플라스틱 패키징 층의 개략적인 평면도이다.
도 8b는 도 8a의 D-D' 방향을 따라 취한 단면도이다.
도 9a는 본 출원의 실시예에 따른 패키징 디바이스의 개략적인 평면도이다.
도 9b는 도 9a의 E-E' 방향을 따라 취한 단면도이다.
도 9c는 본 출원의 실시예에 따른 패키징 디바이스와 외부 디바이스 사이의 또 다른 유형의 전기 연결의 구조의 개략도이다.
도 10은 본 출원의 실시예에 따른 패키징 디바이스와 외부 디바이스 사이의 또 다른 유형의 전기 연결의 구조의 개략도이다.
도 11a는 본 출원의 실시예에 따른 다른 제1 플라스틱 패키징 층의 구조의 개략도이다.
도 11b는 본 출원의 실시예에 따른 제1 플라스틱 패키징 층의 개략적인 측면도이다.
도 12a는 본 출원의 실시예에 따른 또 다른 제1 플라스틱 패키징 층의 구조의 개략도이다.
도 12b는 본 출원의 실시예에 따른 제1 플라스틱 패키징 층의 개략적인 측면도이다.
도 13a는 본 출원의 실시예에 따른 패키징 디바이스의 구조의 개략도이다.
도 13b는 본 출원의 실시예에 따른 패키징 디바이스와 외부 디바이스 사이의 또 다른 유형의 전기 연결의 구조의 개략도이다.
도 14는 본 출원의 실시예에 따른 패키징 디바이스의 개략적인 측면도이다.
도 15는 본 출원의 실시예에 따른 다른 패키징 디바이스의 개략적인 측면도이다.
도 16은 본 출원의 실시예에 따른 또 다른 패키징 디바이스의 개략적인 측면도이다.
도 17은 본 출원의 실시예에 따른 또 다른 패키징 디바이스의 개략적인 측면도이다.
도 18은 본 출원의 실시예에 따른 또 다른 패키징 디바이스의 개략적인 측면도이다.
도 19는 본 출원의 실시예에 따른 또 다른 패키징 디바이스의 개략적인 측면도이다.
도 20은 본 출원의 실시예에 따른 패키징 디바이스의 제조 방법의 흐름도이다.
도 21 내지 도 28은 본 출원의 실시예에 따른 패키징 디바이스의 제조 프로세스들의 개략도들이다.
도 29는 본 출원의 실시예에 따른 다른 패키징 디바이스의 제조 방법의 흐름도이다.
참조 번호들:
410: 외부 디바이스; 420: 패키징 디바이스; 430: 땜납; 1: 회로 보드; 2: 플라스틱 패키징 층; 3: 핀; 4: 제1 핀; 5: 제1 플라스틱 패키징 층; 51: 제1 채널; 511: 제1 하위채널; 512: 제2 하위채널; 52: 플라스틱 패키징 필름; 53: 배리어 필름; 6: 땜납 마스크; 7: 제1 전도성 보호 층; 71: 니켈 필름 층; 72: 금 필름 층; 8: 제2 전도성 보호 층; 9: 제1 전자 컴포넌트; 10: 제2 플라스틱 패키징 층; 101: 제2 채널; 11: 제2 핀; 12: 제2 전자 컴포넌트; 13: 마더 보드; 131: 디바이스 영역; 132: 절단 경로.
달리 정의되지 않는 한, 본 출원에서 사용되는 기술 용어들 또는 과학 용어들은 본 기술분야의 통상의 기술자에 의해 이해되는 통상의 의미들을 가질 것이다. 본 출원의 명세서 및 청구항들에서 사용되는 용어들 "제1", "제2", "제3" 및 유사한 표현들은 임의의 순서, 수량, 또는 중요도를 지시하도록 의도되는 것이 아니라, 단지 상이한 컴포넌트들을 구별하기 위해 사용되는 것일 뿐이다. 따라서, "제1", "제2" 또는 "제3"에 의해 정의되는 특징은 하나 이상의 특징을 명시적으로 또는 암시적으로 포함할 수 있다. 본 출원의 실시예들의 설명에서, 달리 언급되지 않는 한, "복수의"는 2개 또는 2개보다 많은 것을 의미한다.
"좌", "우", "위" 및 "아래"와 같은 배향 용어들은 디바이스가 도면에서 개략적으로 배치되는 배향에 대해 정의된다. 이러한 방향성 용어들은 상대적 개념들이며, 상대적 설명 및 명료화를 위해 사용되며, 이는 액정 디스플레이 디바이스가 배치되는 배향의 변화에 기초하여 그에 따라 변경될 수 있다는 점이 이해되어야 한다.
본 출원의 실시예는 패키징 디바이스(420)를 제공한다. 도 2에 도시된 바와 같이, 패키징 디바이스(420)는: 회로 보드(1), 적어도 하나의 제1 핀(4), 제1 전자 컴포넌트(9), 및 제1 플라스틱 패키징 층(5)을 포함한다.
회로 보드(1)는 인쇄 회로 보드(printed circuit board, PCB)일 수 있다.
이에 기초하여, 회로 보드(1)는 단면 보드 또는 양면 보드 중 하나일 수 있다. 단면 보드는 다른 디바이스들과의 전기 연결을 위한 하나의 표면만을 가지고, 양면 보드는 다른 디바이스들과의 전기 연결을 위한 대향 표면들의 세트를 가진다. 회로 보드(1)는 하나의 재배선 층을 갖는 단층 회로 보드일 수 있거나, 복수의 재배선 층을 갖는 다층 회로 보드일 수 있다. 재분배 층은 적층된 전도성 층과 절연 층을 포함한다.
도 3(도 2의 B-B' 방향을 따라 취한 단면도)에 도시된 바와 같이, 회로 보드(1)는 제1 표면(a1)을 갖는다. 제1 플라스틱 패키징 층(5), 적어도 하나의 제1 핀(4), 및 제1 전자 컴포넌트(9)는 모두 제1 표면(a1) 상에 배치된다.
제1 핀(4)과 제1 전자 컴포넌트(9) 둘 다는 회로 보드(1)에 전기적으로 연결되고, 제1 플라스틱 패키징 층(5)은 제1 표면(a1)을 덮는다. 회로 보드(1)가 단면 보드일 때, 회로 보드(1)의 하나의 표면만이 다른 디바이스에 전기적으로 연결될 수 있기 때문에, 회로 보드(1)가 다른 디바이스에 전기적으로 연결될 수 있는 표면은 제1 표면(a1)이라는 점이 이해될 수 있다.
제1 전자 컴포넌트(9)는 능동 전자 컴포넌트(능동 컴포넌트), 예를 들어, 트랜지스터, 실리콘 제어 정류기(silicon controlled rectifier), 다이오드, 또는 밸브일 수 있다. 제1 전자 컴포넌트(9)는 대안적으로 수동 전자 컴포넌트(수동 컴포넌트), 예를 들어, 저항기, 커패시터, 또는 인덕터일 수 있다.
도 4에 도시된 바와 같이, 회로 보드(1)에 가까운 제1 핀(4)의 전도성 표면은 회로 보드(1)에 전기적으로 연결되고, 회로 보드(1)로부터 떨어져 있는 제1 핀(4)의 제1 전도성 표면(b1)은 제1 플라스틱 패키징 층(5) 외부에 노출되고 외부 디바이스(410)와의 전기 연결을 위해 사용되어 패키징 디바이스(420)와 외부 디바이스(410) 사이의 전기 연결을 달성한다. 예를 들어, 제1 전도성 표면(b1)은 땜납(430)을 사용하여 외부 디바이스(410)에 전기적으로 연결될 수 있다.
여기서 외부 디바이스(410)는, 예를 들어, 패키징 디바이스(420) 이외의 전자 컴포넌트, 칩, 또는 회로 구조체일 수 있다.
제1 핀(4)은 임의의 형상일 수 있다. 제1 핀(4)은, 예를 들어, 원통형 또는 사각형일 수 있다. 제1 핀(4)의 재료는 전도성 재료이고, 예를 들어, 금속일 수 있다. 일 예에서, 제1 핀(4)의 재료는 구리이다.
이에 기초하여, 도 5에 도시된 바와 같이, 제1 플라스틱 패키징 층(5)은 적어도 하나의 제1 채널(51)을 포함한다. 도 5에서, 제1 플라스틱 패키징 층(5)이 복수의 제1 채널들(51)을 포함하는 예가 예시를 위해 사용된다.
도 6(도 5의 O-O' 방향을 따라 취한 단면도)에 도시된 바와 같이, 제1 채널(51)은 제1 방향(X)으로 제1 플라스틱 패키징 층(5)을 관통하고, 제1 방향(X)은 제1 표면(a1)에 수직인 방향이다. 이 경우, 제1 방향(X)에서의 각각의 제1 채널(51)의 치수(h1)는 제1 방향(X)에서의 제1 플라스틱 패키징 층(5)의 치수와 동일하다.
본 출원에 설명된 "수직"은 대안적으로 절대 수직(absolute vertical)이 아닐 수 있다는 것을 이해해야 한다. 제1 방향(X)이 제1 표면(a1)에 수직인 것은 제1 방향(X)과 제1 표면(a1) 사이의 끼인각 범위가 [90-θ, 90+θ]°인 것일 수 있으며, 이는 특정 엔지니어링 오차를 포함할 수 있고 반드시 엄격하게 90°일 필요는 없다.
제1 플라스틱 패키징 층(5)의 재료는 절연 재료, 예를 들어, 그린 오일(green oil), 폴리벤족사졸(polybenzoxazole, PBO), 또는 폴리이미드(polyimide, PI)이다.
도 3에 도시된 바와 같이, 하나의 제1 핀(4)은 하나의 제1 채널(51) 내에 위치되고, 회로 보드(1)로부터 떨어져 있는 제1 핀(4)의 제1 전도성 표면(b1)은 제1 채널(51)로부터 노출된다.
다시 말해서, 제1 채널(51)은 제1 핀(4)을 수용하도록 구성되지만, 제1 채널(51)은 제1 전도성 표면(b1)을 사용함으로써 외부 디바이스(410)에 대한 제1 핀(4)의 전기 연결에, 또는 제1 전도성 표면(b1)에 대향하는 다른 전도성 표면을 사용함으로써 회로 보드(1)에 대한 제1 핀(4)의 전기 연결에 영향을 미치지 않는다.
제1 플라스틱 패키징 층(5)이 제1 핀(4)을 안정화시킬 수 있게 하기 위해, 일부 실시예들에서, 도 3에 도시된 바와 같이, 제1 핀(4)의 적어도 일부가 제1 채널(51)의 내벽(c)에 연결된다.
제1 핀(4)은 제1 채널(51) 내에 위치되어, 제1 핀(4)이 제1 채널(51)의 내벽(c)에 연결되는 표면이 제1 전도성 표면(b1)과 교차하는 제1 핀(4)의 측면 표면(b3)일 수 있다는 것을 이해할 수 있다. 제1 핀(4)의 제1 전도성 표면(b1)과 제1 전도성 표면(b1)에 대향하는 표면 중 어느 것도 제1 채널(51)의 내벽에 연결되지 않을 수 있다.
제1 핀의 측면 표면(b3)은 제1 전도성 표면(b1)의 윤곽 주위에 배치될 수 있다.
이에 기초하여, 도 3에 도시된 바와 같이, 제1 핀(4)의 측면 표면(b3)의 적어도 일부는 제1 채널(51)의 내벽(c)에 연결된다.
여기서의 연결은 제1 채널(51)의 내벽(c)이 제1 핀(4)에 간접적으로 연결되는 것일 수 있거나, 제1 채널(51)의 내벽(c)이 제1 핀(4)에 직접적으로 연결되는 것일 수 있다.
예를 들어, 제조 프로세스에서, 제1 핀(4) 및 제1 전자 컴포넌트(9)는 제1 플라스틱 패키징 층(5)이 형성되기 전에 회로 보드(1)의 제1 표면(a1) 상에 개별적으로 납땜될 수 있다.
이 경우에, 제1 플라스틱 패키징 층(5)은 연결을 달성하기 위해 제1 핀(4)의 측면 표면(b3)을 감쌀 수 있다. 또한, 도 3에 도시된 바와 같이, 제1 플라스틱 패키징 층(5)은 제1 전자 컴포넌트(9)를 덮을 수 있거나, 제1 플라스틱 패키징 층(5)은 제1 전자 컴포넌트(9)를 노출시킬 수 있다.
본 출원의 이 실시예에서 제공되는 패키징 디바이스(420)의 경우, 한편으로, 제1 핀(4)은 회로 보드(1)의 제1 표면(a1) 상에 배치되고, 제1 표면(a1)은 제1 플라스틱 패키징 층(5)으로 덮인 표면이고, 제1 핀(4)은 별개의 공간을 점유하지 않고서 제1 플라스틱 패키징 층(5)에 의해 둘러싸인 영역에 위치된다. 제1 표면(a1)과 교차하는 측면 표면 상에 제1 핀(4)을 배치하는 것과 비교하여, 제1 표면(a1)에 평행한 방향으로의 패키징 디바이스(420)의 치수(길이 또는 폭)가 감소될 수 있어, 패키징 디바이스(100)의 면적을 감소시킬 수 있다.
또한, 제1 핀(4)은 회로 보드(1)의 제1 표면(a1) 상에 배치되어, 패키징 디바이스(420)와 외부 디바이스의 표면 실장 조립체가 구현될 수 있고, 상이한 구조적 요건들이 충족될 수 있다.
다른 한편으로, 제1 핀(4)의 측면 표면(b3)의 적어도 일부가 제1 플라스틱 패키징 층(5)에 연결되고, 제1 플라스틱 패키징 층(5)은 제1 핀(4)을 지지하여, 제1 핀(4)과 회로 보드(1) 사이의 연결의 안정성이 개선될 수 있고, 제1 핀(4)이 느슨해지고 떨어지는 것이 방지되고, 제1 핀(4)과 회로 보드(1)의 보드-레벨 신뢰성이 개선된다.
또 다른 한편으로, 회로 보드(1)의 제1 표면(a1)의 표면적이 제1 표면(a1)과 교차하는 회로 보드(1)의 측면 표면의 표면적보다 크기 때문에, 제1 표면(a1)과 교차하는 회로 보드(1)의 측면 표면 상에 제1 핀(4)을 배치하는 것과 비교하여, 회로 보드(1)의 제1 표면(a1) 상에 제1 핀(4)을 배치하는 공정 정밀도 및 공정 난이도가 더 낮고 제조 비용이 감소될 수 있다.
이하에서는 본 출원의 이 실시예에서 제공되는 패키징 디바이스(420)의 구조를 여러 예를 사용하여 설명한다.
예 1
도 3에 도시된 바와 같이, 패키징 디바이스(420)는 회로 보드(1), 제1 핀(4), 제1 전자 컴포넌트(9), 및 제1 플라스틱 패키징 층(5)을 포함한다.
회로 보드(1)는 제1 표면(a1)을 갖는다.
제1 플라스틱 패키징 층(5)은 제1 표면(a1)을 덮고, 제1 플라스틱 패키징 층(5)은 적어도 하나의 제1 채널(51)을 포함하고, 제1 채널(51)은 제1 방향(X)으로 제1 플라스틱 패키징 층(5)을 관통한다.
제1 채널(51)은 관통 구멍이고, 제1 채널(51)은 제1 플라스틱 패키징 층(5)의 측면 표면들(d2)에 의해 둘러싸인 영역에 위치된다.
본 명세서에서 제1 채널(51)은 제1 플라스틱 패키징 층(5)에 대한 관통 구멍이고; 즉, 제1 채널(51)은 제1 플라스틱 패키징 층(5)을 관통한다는 것이 이해될 수 있다. 그러나, 전체 패키징 디바이스의 경우, 제1 채널(51)은 블라인드 구멍(blind hole)이고, 제1 채널(51)은 회로 보드(1)를 관통하지 않는다. 제1 플라스틱 패키징 층(5)의 측면 표면들(d2)은 회로 보드(1)로부터 떨어져 있는 제1 플라스틱 패키징 층(5)의 상부 표면(d1)과 제1 표면(a1) 둘 다와 교차한다.
하나의 제1 핀(4)은 하나의 제1 채널(5)에 위치되고, 제1 핀(4)의 적어도 일부는 제1 채널(51)의 내벽(c)에 연결된다. 제1 핀(4)은 회로 보드(1)에 전기적으로 연결된다.
회로 보드(1)로부터 떨어져 있는 제1 핀(4)의 제1 전도성 표면(b1)은 제1 채널(51)로부터 노출된다. 제1 방향(X)은 제1 표면(a1)에 수직인 방향이다.
제1 핀(4)은 제1 채널(51)에 위치되고, 제1 핀(4)과 제1 채널(51) 사이의 연결 관계는 2가지 경우를 포함할 수 있다.
제1 경우에, 도 3에 도시된 바와 같이, 제1 채널(51)은 제1 핀(4)의 측면 표면(b3)의 일부만을 감싸고, 제1 핀(4)의 측면 표면(b3)은 제1 채널(51)의 내벽(c)에 완전히 연결되지 않는다.
일부 실시예들에서, 도 3에 도시된 바와 같이, 제1 방향(X)에서의 제1 채널(51)의 치수(h1)는 제1 방향(X)에서의 제1 핀(4)의 치수(h2)(또는 제1 핀(4)의 두께라고 지칭됨)보다 작다. 즉, 제1 핀(4)의 제1 전도성 표면(b1)은 제1 방향(X)에서 제1 플라스틱 패키징 층(5)의 상부 표면(d1)보다 높다.
이 경우, 도 4에 도시된 바와 같이, 제1 핀(4)은 제1 채널(51) 밖으로 연장된다. 제1 핀(4)과 외부 디바이스(410) 사이의 땜납 프로세스에서, 제1 채널(51)의 내벽(c)에 연결되지 않은 제1 핀(4)의 측면 표면(b3)의 일부가 땜납(430)으로 덮일 수 있어, 외부 디바이스(410)에 가까운 제1 핀(4)의 측면 상의 땜납(430)의 피복량(amount of coverage)을 증가시킨다. 제1 핀(4)이 땜납(430)을 사용하여 외부 디바이스(410)에 전기적으로 연결되기 때문에, 제1 핀(4)과 외부 디바이스(410) 사이의 땜납(430)의 증가는 제1 핀(4)과 외부 디바이스(410) 사이의 전기 연결의 안정성을 증가시킬 수 있다.
제2 경우에, 제1 채널(51)은 제1 핀(4)의 측면 표면(b3)을 감싸고, 제1 핀(4)의 측면 표면(b3)은 제1 채널(51)의 내벽(c)에 완전히 연결된다.
일부 실시예들에서, 도 7a에 도시된 바와 같이, 제1 방향(X)에서의 제1 채널(51)의 치수(h1)는 제1 방향(X)에서의 제1 핀(4)의 치수(h2)보다 크다. 즉, 제1 핀(4)의 제1 전도성 표면(b1)은 제1 방향(X)에서 제1 플라스틱 패키징 층(5)의 상부 표면(d1)보다 낮다.
이 경우, 제1 채널(51)은 제1 핀(4)에 의해 완전히 충전되지 않는다. 제1 핀(4)이 외부 디바이스(410)에 전기적으로 연결될 때, 제1 채널(51) 내로 땜납(430)을 충전하여 제1 핀(4)과 외부 디바이스(410) 사이의 땜납의 양을 증가시킬 수 있어, 제1 핀(4)과 외부 디바이스(410) 사이의 전기 연결의 안정성을 증가시킬 수 있다.
일부 실시예들에서, 도 7b에 도시된 바와 같이, 제1 방향(X)에서의 제1 채널(51)의 치수(h1)는 제1 방향(X)에서의 제1 핀(4)의 치수(h2)와 동일하다. 즉, 제1 플라스틱 패키징 층(5)의 상부 표면(d1)은 제1 핀(4)의 제1 전도성 표면(b1)과 동일 평면에 있다.
도 7b에 도시된 패키징 디바이스(420)의 제조 방법의 경우, 일부 실시예들에서, 제1 플라스틱 패키징 층(5)은 연마 프로세스(grinding process)를 사용하여 처리된다.
예를 들어, 플라스틱 패키징 필름이 회로 보드(1)의 제1 표면(a1) 상에 형성되고, 플라스틱 패키징 필름은 각각의 제1 핀(4)을 감싼다.
여기서, 플라스틱 패키징 필름은 각각의 핀의 제1 전도성 표면(b1) 및 측면 표면(b3)을 감싼다.
플라스틱 패키징 필름은 연마되어 제1 전도성 표면(b1)을 노출시켜 도 7b에 도시된 패키징 디바이스(420)를 형성한다.
일부 다른 실시예들에서, 제1 플라스틱 패키징 층(5)은 테이프 몰딩(tape molding) 프로세스를 사용하여 형성될 수 있다.
예를 들어, 제조 프로세스에서, 배리어 필름이 먼저 제1 핀(4)의 제1 전도성 표면(b1)에 부착되고, 배리어 필름은 각각의 제1 핀(4)의 제1 전도성 표면(b1)에 부착된다.
배리어 필름은 각각의 제1 핀(4)의 제1 전도성 표면(b1)에 부착되어, 배리어 필름이 후속 제조 프로세스에서 제거된 후에, 각각의 제1 핀(4)의 제1 전도성 표면(b1)이 노출되어 완전한 전기 연결을 보장할 수 있는 것이 보장될 수 있다.
플라스틱 패키징 재료가 회로 보드(1)와 배리어 필름 사이에 충전되고, 플라스틱 패키징 재료는 각각의 제1 핀(4)의 측면 표면(b3)을 감싸서 제1 플라스틱 패키징 층(5)을 형성한다.
배리어 필름은 제거되어 제1 전도성 표면(b1)을 노출시킨다.
제1 플라스틱 패키징 층(5)과 제1 전자 컴포넌트(9) 사이의 치수 관계에 대하여, 제1 플라스틱 패키징 층(5)이 제1 전자 컴포넌트(9)를 보호하고 안정화할 수 있게 하기 위해, 일부 실시예들에서는, 도 3에 도시된 바와 같이, 회로 보드(1)로부터 떨어져 있는 제1 전자 컴포넌트(9)의 상부 표면(e)이 제1 플라스틱 패키징 층(5)에 의해 덮인다.
다시 말해서, 제1 방향(X)에서의 제1 전자 컴포넌트(9)의 치수(h3)(또는 제1 전자 컴포넌트(9)의 두께라고 지칭됨)는 제1 방향(X)에서의 제1 플라스틱 패키징 층(5)의 치수(h4)(또는 제1 플라스틱 패키징 층(5)의 두께라고 지칭됨)보다 작다. 제1 방향(X)에서의 제1 플라스틱 패키징 층(5)의 치수(h4)는 제1 방향(X)에서의 제1 채널(51)의 치수(h1)와 동일하다.
이는 회로 보드(1)에 가까운 제1 플라스틱 패키징 층(5)의 표면 상에 홈이 배치되고, 홈이 제1 전자 컴포넌트(9)를 수용하도록 구성되는 것과 동등하다.
제1 방향(X)에서의 제1 전자 컴포넌트(9)의 치수(h3)가 과도하게 클 때, 제1 방향(X)에서의 제1 플라스틱 패키징 층(5)의 치수(h4)가 또한 크고, 그 결과 제1 방향(X)에서의 패키징 디바이스(420)의 치수가 커지고, 패키징 디바이스(420)의 경량 특징에 도움이 되지 않는다.
일부 실시예들에서, 도 3에 도시된 바와 같이, 회로 보드(1)로부터 떨어져 있는 제1 전자 컴포넌트(9)의 상부 표면(e)은 회로 보드(1)로부터 떨어져 있는 제1 플라스틱 패키징 층(5)의 상부 표면(d1)과 동일 평면에 있다.
다시 말해서, 제1 방향(X)에서의 제1 전자 컴포넌트(9)의 치수(h3)는 제1 방향(X)에서의 제1 플라스틱 패키징 층(5)의 치수(h4)와 동일하다.
도 3에 도시된 바와 같이, 제1 전자 컴포넌트(9)의 상부 표면(e)은 제1 플라스틱 패키징 층(5)의 상부 표면(d1)과 동일 평면에 있어, 제1 플라스틱 패키징 층(5)이 제1 전자 컴포넌트(9)의 상부 표면(e)을 노출시킬 수 있다는 것을 이해할 수 있다. 이에 기초하여, 제1 핀(4)과 같이, 제1 전자 컴포넌트(9)는 제1 플라스틱 패키징 층(5) 상의 제1 채널(51)과 유사한 채널 내에 독립적으로 배치된다.
제1 채널(51) 내의 제1 전자 컴포넌트(9)의 안정화를 개선하기 위해, 일부 실시예들에서는, 도 3에 도시된 바와 같이, 제1 전자 컴포넌트(9)가 제1 채널(51)의 내벽에 연결된다.
제1 전자 컴포넌트(9)에는 또한 패키징 층이 제공되기 때문에, 제1 플라스틱 패키징 층(5)이 제1 전자 컴포넌트(9)의 상부 표면(e)을 노출시키더라도, 제1 전자 컴포넌트(9)의 성능은 영향을 받지 않는다.
도 3에 도시된 바와 같이, 패키징 디바이스(420)가 제1 방향(X)에서 동일하지 않은 치수들을 갖는 복수의 제1 전자 컴포넌트(9)를 포함할 때, 제1 플라스틱 패키징 층(5)은 복수의 제1 전자 컴포넌트들(9) 중에서 제1 방향(X)에서 가장 큰 치수를 갖는 제1 전자 컴포넌트(9)의 상부 표면(e)을 노출시킬 수 있고, 나머지 제1 전자 컴포넌트들(9)의 모든 상부 표면(e)은 제1 플라스틱 패키징 층(5)에 의해 덮인다는 점에 유의해야 한다.
이 예에서, 제1 핀(4)의 측면 표면(b3)은 제1 채널(51)의 내벽(c)에 완전히 연결되고, 제1 플라스틱 패키징 층(5)은 제1 핀(4)에 대한 지지를 제공하여, 제1 핀(4)의 흔들림을 회피하고, 제1 핀(4)과 회로 보드(1) 사이의 연결의 안정성을 개선시킨다.
예 2
도 8a 및 도 8b(도 8a의 D-D' 방향을 따라 취한 단면도)에 도시된 바와 같이, 예 2는, 제1 핀(4)을 배치하도록 구성되는 제1 채널(51)이 연결된 제1 하위채널(511)과 제2 하위채널(512)을 포함하고, 제2 하위채널(512)이 제1 하위채널(511)보다 회로 보드(1)에 더 가깝게 배치된다는 점에서, 예 1과 상이하다.
도 9a에 도시된 바와 같이, 제1 핀(4)과 제1 전자 컴포넌트(9)는 하나의 제1 채널(51) 내에 개별적으로 배치된다.
도 9b(도 9a의 E-E' 방향을 따라 취한 단면도)에 도시된 바와 같이, 제1 하위채널(511)의 내벽(c1)을 향하는 제1 핀(4)의 표면과 제1 하위채널(511)의 내벽(c1) 사이에 갭(z)이 있다.
일부 실시예들에서, 갭(z)은 레이저 홈 가공(laser grooving)을 통해 예 1의 제1 플라스틱 패키징 층(5)을 기반으로 형성될 수 있다.
제1 방향(X)에서의 갭(z)의 치수는 제1 방향(X)에서의 제1 채널(51)의 치수(h1)보다 작을 수 있다.
도 9b에 도시된 바와 같이, 제2 하위채널(512)의 내벽(c2)에을 향하는 제1 핀(4)의 표면은 제2 하위채널(512)의 내벽(c2)에 연결된다.
구체적으로, 제1 하위채널(511)은 관통 구멍이고, 제2 하위채널(512)은 또한 관통 구멍이며, 제2 하위채널(512)의 구경(aperture)은 제1 하위채널(511)의 구경보다 작다.
이러한 방식으로, 도 9c에 도시된 바와 같이, 제2 하위채널(512)의 내벽(c2)은 제1 핀(4)과 회로 보드(1) 사이의 연결을 안정화시킬 수 있다. 제1 하위채널(511)의 내벽(c1)과 제1 핀(4) 사이의 갭(z)은 내벽(c1)을 향하는 제1 핀(4)의 표면이 땜납(430)으로 덮이게 할 수 있어, 제1 핀(4) 상의 땜납(430)의 양을 증가시키고, 제1 핀(4)과 외부 디바이스(410) 사이의 전기 연결의 안정성을 개선시킨다.
일부 실시예들에서, 도 10에 도시된 바와 같이, 갭(z)은 제1 핀(4) 주위에 원형으로 배치되지 않고, 제1 핀(4)의 주변부 주위의 부분적인 위치에 배치된다.
이 예에서, 갭(z)은 제1 하위채널(511)의 내벽(c1)을 향하는 제1 핀(4)의 표면과 제1 하위채널(511)의 내벽(c1) 사이에 형성되어, 내벽(c1)을 향하는 제1 핀(4)의 표면이 땜납(430)으로 덮이도록 구성됨으로써, 제1 핀(4) 상의 땜납(430)의 양을 증가시키고, 제1 핀(4)과 외부 디바이스(410) 사이의 전기 연결의 안정성을 개선시킨다.
예 3
도 11a에 도시된 바와 같이, 예 3은, 제1 채널(51)이 관통 홈이고, 제1 채널(51)이 제1 플라스틱 패키징 층(5)의 측면 표면(d2) 상에 위치된다는 점에서, 예 1 및 예 2와 상이하다.
이 경우에, 관통 홈의 홈 벽(c)이 제1 플라스틱 패키징 층(5)의 측면 표면(d2)의 일부로서 역할을 한다.
제1 플라스틱 패키징 층(5)의 측면 표면(d2)은 회로 보드(1)로부터 떨어져 있는 제1 플라스틱 패키징 층(5)의 상부 표면(d1)과 제1 표면(a1) 둘 다와 교차한다.
일부 실시예들에서, 도 11a에 도시된 바와 같이, 관통 홈의 단면적은 제1 방향(X)에서 변하지 않는다. 도 11b(도 11a의 Y 방향을 따라 취한 도면)에 도시된 바와 같이, 제1 방향(X)에서의 관통 홈의 홈 벽들의 투영(projection)은 2개의 평행선이다.
일부 실시예들에서, 도 12a에 도시된 바와 같이, 제1 핀(4)을 배치하도록 구성되는 제1 채널(51)은 연결된 제1 하위채널(511)과 제2 하위채널(512)을 포함하고, 제2 하위채널(512)은 제1 하위채널(511)보다 회로 보드(1)에 더 가깝게 배치된다. 제1 하위채널(511)의 단면적은 제2 하위채널(512)의 단면적보다 크다.
도 12b(도 12a의 Y 방향을 따라 취한 도면)에 도시된 바와 같이, 제1 방향(X)에서의 관통 홈의 홈 벽들의 투영은 계단형 형상이다. 제1 하위채널(511)은 관통 홈이고, 제2 하위채널(512)은 또한 관통 홈이며, 관통 홈 구조체를 갖는 제1 채널(51)은 계단형 홈이다.
제1 채널(51)과 제1 핀(4) 사이의 위치 관계에 대해서는, 예 1 및 예 2의 관련 설명을 참조한다.
관통 홈 구조체를 갖는 제1 채널(51)의 형성을 위해, 예를 들어, 도 8a에 도시된 구조체가 형성된 후에, 제1 플라스틱 패키징 층(5)의 측면 표면(d2)이 연마되어 관통 홈을 형성할 수 있다.
이 예에서 제공된 제1 채널(51)의 구조에 기초하여, 도 13a에 도시된 바와 같이, 제1 채널(51)은 개구(opening)를 갖는 관통 홈이기 때문에, 제1 핀(4)이 제1 채널(51) 내에 배치된 후에, 관통 홈의 개구는 제1 핀(4)의 측면 표면(b3)의 일부를 노출시킨다. 이 측면 표면은 제2 전도성 표면(b2)으로 지칭되고, 제2 전도성 표면(b2)은 제1 표면(a1)과 교차하는 회로 보드(1)의 측면 표면(a2)과 동일 평면에 있다.
도 13b(도 13a의 Y 방향을 따라 취한 도면)에 도시된 바와 같이, 이 예에서의 패키징 디바이스(420)가 외부 디바이스(410)에 전기적으로 연결될 때, 땜납(430)은 제1 핀(4)의 제2 전도성 표면(b2)을 덮을 수 있어, 제1 핀(4) 상의 땜납(430)의 양을 증가시키고, 제1 핀(4)과 외부 디바이스(410) 사이의 전기 연결의 안정성을 개선시킨다.
예 4
도 14(도 13a의 Y 방향을 따라 취한 도면)에 도시된 바와 같이, 예 4는, 제2 전도성 표면(b2)이 제1 전도성 하위표면(b2-1) 및 제2 전도성 하위표면(b2-2)을 포함하고, 제2 전도성 하위표면(b2-2)이 제1 전도성 하위표면(b2-1)보다 회로 보드(1)에 더 가깝게 배치된다는 점에서, 예 3과 상이하다.
패키징 디바이스(420)는 제2 전도성 하위표면(b2-2)을 덮는 땜납 마스크(6)를 추가로 포함한다.
땜납 마스크(6)는 납땜가능하지 않고 땜납 마스크(6) 상에 땜납 유체(soldering fluid)가 흐르기 어려운 것을 특징으로 한다. 이러한 방식으로, 납땜하는 동안, 땜납 마스크(6)는 땜납 유체가 제1 핀(4)의 제2 전도성 표면(b2)을 따라 회로 보드(1)가 위치하는 측을 향해 흐르는 것을 방지할 수 있다.
땜납 마스크(6)의 재료는 절연 재료일 수 있거나, 제1 핀(4)에 대한 표면 처리(surface treatment)가 수행된 후에 생성되는 산화 재료일 수 있다. 이 경우, 여기서는 땜납 마스크(6)로서 산화 필름(oxide film)이 사용된다.
납땜 프로세스에서 땜납은 제1 핀(4)의 제2 전도성 표면(b2)을 따라 회로 보드(1)가 위치하는 측을 향해 흐르기 때문에, 제1 핀(4)의 제1 전도성 표면(b1) 상의 땜납의 감소 또는 심지어 결핍(lack)으로 이어질 가능성이 있어, 제1 핀(4)과 외부 디바이스 사이의 연결의 안정성에 추가로 영향을 미칠 수 있다.
따라서, 땜납 마스크(6)는 제1 핀(4)의 제2 전도성 하위표면(b2-2) 상에 배치되므로, 제2 전도성 표면(b2)으로의 땜납(430)의 과도한 흐름이 방지될 수 있어, 제1 핀(4)의 제1 전도성 표면(b1) 상의 땜납의 양을 보장할 수 있다. 이러한 방식으로, 제1 핀(4)과 외부 디바이스(410)를 연결하기 위한 충분한 양의 땜납이 보장되고, 제1 핀(4)과 외부 디바이스(410) 사이의 연결의 안정성이 보장된다.
이에 기초하여, 제1 전도성 하위표면(b2-1)의 산화를 피하기 위해, 일부 실시예들에서, 도 15에 도시된 바와 같이, 패키징 디바이스(420)는 제1 전도성 하위표면(b2-1)을 덮는 제1 전도성 보호 층(7)을 추가로 포함한다. 여기서 제1 전도성 보호 층(7)은 제1 전도성 하위표면(b2-1)의 산화를 방지하여 제1 전도성 하위표면(b2-1)의 전도성 특성들을 보장하도록 구성된다.
일부 실시예들에서, 제1 전도성 보호 층(7)은, 예를 들어, 주석 액체를 침지(dipping)함으로써 형성될 수 있다.
이 경우, 도 15에 도시된 바와 같이, 제1 전도성 보호 층(7)은 주석 금속 층이다.
제1 전도성 보호 층(7)의 정확도를 개선하고, 다른 부분들 상의 전도성 재료를 회피하기 위해, 일부 실시예들에서, 제1 전도성 보호 층(7)은 대안적으로 화학적 도금 프로세스를 사용하여 형성될 수 있다.
예를 들어, 니켈 필름 층이 먼저 도금될 수 있고, 이어서 금 필름 층이 도금될 수 있다.
이 경우, 도 16에 도시된 바와 같이, 제1 전도성 보호 층(7)은 적층된 니켈 필름 층(71)과 금 필름 층(72)을 포함하고, 니켈 필름 층(71)은 금 필름 층(72)보다 제1 핀(4)의 제2 전도성 표면(b2)에 더 가깝게 배치된다.
제1 전도성 보호 층(7)은 제1 전도성 하위표면(b2-1) 상에 배치되어, 제1 전도성 하위표면(b2-1)이 절연 재료로 산화되기 때문에 제1 핀(4)의 전도성 특성들이 영향을 받는 문제가 회피될 수 있다.
예 5
예 5는, 도 17에 도시된 바와 같이, 예 1 내지 예 4의 구조를 기반으로, 패키징 디바이스(420)가 제1 전도성 표면(b1)을 덮는 제2 전도성 보호 층(8)을 추가로 포함한다는 점에서, 예 1 내지 예 4와 상이하다. 여기서 제2 전도성 보호 층(8)은 제1 전도성 표면(b1)의 산화를 방지하여 제1 전도성 표면(b1)의 전도성 특성들을 보장하도록 구성된다.
제2 전도성 보호 층(8)의 재료 및 제조 프로세스는 제1 전도성 보호 층(7)의 재료 및 제조 프로세스와 동일할 수 있다.
제2 전도성 보호 층(8)은 제1 전도성 표면(b1) 상에 배치되어, 제1 전도성 표면(b1)이 절연 재료로 산화되기 때문에 제1 핀(4)의 전도성 특성들이 영향을 받는다는 사실로 인해 패키징 디바이스(420)와 외부 디바이스(410) 사이의 전기 연결이 영향을 받는 문제가 회피될 수 있다.
예 6
실시예 6은 다음과 같은 점에서 예 1 내지 예 5와 상이하다:
도 18에 도시된 바와 같이, 회로 보드(1)는 제1 표면(a1)에 대향하여 배치된 제2 표면(a3)을 추가로 포함한다.
패키징 디바이스(420)는 제2 표면(a3)을 덮는 제2 플라스틱 패키징 층(10)을 추가로 포함한다.
일부 실시예들에서, 제1 플라스틱 패키징 층(5)의 두께(h4)(또는 제1 방향(X)에서의 제1 플라스틱 패키징 층(5)의 치수라고 지칭됨)는 제2 플라스틱 패키징 층(10)의 두께(h5)(또는 제1 방향(X)에서의 제2 플라스틱 패키징 층(10)의 치수라고 지칭됨)와 동일하다.
제2 플라스틱 패키징 층(10)의 재료는 제1 플라스틱 패키징 층(5)의 재료와 동일할 수 있다.
고온 환경에서, 제1 플라스틱 패키징 층(5)과 제2 플라스틱 패키징 층(10)이 둘 다 열에 의해 변형되어, 회로 보드(1)에 견인력을 인가한다. 따라서, 제1 방향(X)에서의 제1 플라스틱 패키징 층(5)의 치수(h4)를 제1 방향(X)에서의 제2 플라스틱 패키징 층(10)의 치수(h5)와 동일하게 설정함으로써, 제1 플라스틱 패키징 층(5) 및 제2 플라스틱 패키징 층(10)에 의해 회로 보드(1)에 인가되는 견인력의 차이가 감소될 수 있고, 회로 보드(1)의 변형이 회피되어, 회로 보드(1)와 제1 핀(4)과 제1 전자 컴포넌트(9) 사이의 전기 연결의 안정성, 및 패키징 디바이스(420)의 신뢰성을 보장한다.
일부 실시예들에서, 도 19에 도시된 바와 같이, 제2 플라스틱 패키징 층(10)은 제2 채널(101)을 추가로 포함하고, 제2 채널(101)은 제1 방향(X)으로 제2 플라스틱 패키징 층(10)을 관통한다.
제2 채널(101)의 구조, 배치 위치, 및 기능에 대해서는, 제1 채널(51)의 전술한 설명을 참조한다. 상세사항들은 여기서 다시 설명되지 않는다.
패키징 디바이스(420)는 적어도 하나의 제2 핀(11)을 추가로 포함하고, 제2 핀(11)은 회로 보드(1)에 전기적으로 연결된다.
하나의 제2 핀(11)은 하나의 제2 채널(101)에 위치되고, 회로 보드(1)로부터 떨어져 있는 제2 핀(11)의 제3 전도성 표면(f1)은 제2 채널(101)로부터 노출되고, 제2 핀(11)의 적어도 일부는 제2 채널(101)의 내벽에 연결된다.
제2 핀(11)의 구조 및 제2 핀(11)과 제2 채널(101) 사이의 구조적 관계에 대해서는, 예 1 내지 예 3에서의 제1 핀(4)과 제1 채널(51) 사이의 구조적 관계의 설명을 참조한다.
일부 실시예들에서, 도 19에 도시된 바와 같이, 패키징 디바이스(420)는 제2 전자 컴포넌트(12)를 추가로 포함하고, 제2 전자 컴포넌트(12)는 회로 보드(1)의 제2 표면(a2) 상에 배치되고 회로 보드(1)에 전기적으로 연결된다.
예를 들어, 제2 전자 컴포넌트(12)와 회로 보드(1)는 제2 핀(11)이 회로 보드(1)에 납땜될 때 함께 납땜될 수 있다.
제2 전자 컴포넌트(12)와 제2 플라스틱 패키징 층(10) 사이의 구조적 관계에 대해서는, 제1 전자 컴포넌트(9)와 제1 플라스틱 패키징 층(5) 사이의 구조적 관계의 전술한 설명을 참조한다.
다시 말해서, 회로 보드(1)의 제1 표면(a1)과 제2 표면(a3) 둘 다에 핀 및 전자 컴포넌트가 배치될 수 있고, 제1 표면(a1) 및 제2 표면(a3) 상의 핀 및 전자 컴포넌트의 배치 방식은 동일할 수 있다.
복수의 제1 채널들(51) 및 복수의 제2 채널들(101)의 구조는 완전히 동일하지는 않을 수 있다.
전술한 설명에 따르면, 하나의 패키징 디바이스(420)는 전술한 여러 예들에 동시에 도시된 해결책들을 포함할 수 있고, 전술한 예들에 도시된 특징들의 임의의 조합은 여전히 본 출원의 실시예들의 보호 범위 내에 속한다는 점이 이해될 수 있다.
본 출원의 실시예는 패키징 디바이스의 제조 방법을 추가로 제공한다. 도 20에 도시된 바와 같이, 패키징 디바이스의 제조 방법은 다음의 단계들을 포함한다.
S10: 도 21에 도시된 바와 같이, 마더 보드(13)의 제1 표면 상의 각각의 디바이스 영역(131) 내에 적어도 하나의 제1 핀(4)을 납땜하며, 제1 핀(4)은 마더 보드(13)에 전기적으로 연결된다.
수평 및 수직으로 교차하는 복수의 절단 경로들(132)이 마더 보드(13) 상에 배치되고, 복수의 절단 경로들(132)은 교차하여 적어도 하나의 디바이스 영역(131)을 정의하고, 하나의 디바이스 영역(131)은 하나의 패키징 디바이스(420)에 대응한다. 각각의 디바이스 영역(131)에 위치된 마더 보드(13)의 일부는 하나의 패키징 디바이스(420)에서 회로 보드(1)로서 역할을 하고, 디바이스 영역(131)에 위치된 제1 핀(4)은 하나의 패키징 디바이스(420)의 제1 핀(4)으로서 역할을 한다.
일부 실시예들에서, 패키징 디바이스는 제1 전자 컴포넌트(9)를 추가로 포함하고, 적어도 하나의 제1 전자 컴포넌트(9)는 마더 보드(13)의 제1 표면 상의 각각의 디바이스 영역(131) 내에 납땜된다.
일부 실시예들에서, 제2 핀(11) 및 제2 전자 컴포넌트(12)는 제1 표면에 대향하는 마더 보드(13)의 제2 표면 상에 배치된다.
제1 표면의 납땜이 완료된 후에, 적어도 하나의 제2 핀(11) 및 적어도 하나의 제2 전자 컴포넌트(12)는 마더 보드(13)의 제2 표면 상의 각각의 디바이스 영역(131) 내에 납땜된다.
여기서, 납땜 방식은, 예를 들어, 리플로우 납땜(reflow soldering) 또는 레이저 납땜(laser soldering)일 수 있다.
S20: 도 22에 도시된 바와 같이, 제1 표면 상에 제1 플라스틱 패키징 층(5)을 형성한다.
도 23에 도시된 바와 같이, 제1 플라스틱 패키징 층(5)은 제1 핀(4)에 대응하는 위치에서 제1 채널(51)을 형성하고, 제1 채널(51)은 제1 방향(X)으로 제1 플라스틱 패키징 층(5)을 관통하고, 마더 보드로부터 떨어져 있는 제1 핀(4)의 제1 전도성 표면(b1)은 제1 채널(51)로부터 노출되고, 제1 핀(4)의 적어도 일부는 제1 채널(51)의 내벽(c)에 연결된다.
일부 실시예들에서, 제1 플라스틱 패키징 층(5)은 연마 프로세스를 사용하여 처리된다.
예를 들어, S20은 다음을 포함한다.
도 24에 도시된 바와 같이, 플라스틱 패키징 필름(52)이 마더 보드(13)의 제1 표면 상에 형성되고, 플라스틱 패키징 필름(52)은 각각의 제1 핀(4)을 감싼다.
여기서, 플라스틱 패키징 필름(52)은 각각의 핀의 제1 전도성 표면(b1) 및 제1 전도성 표면(b1)과 교차하는 표면을 감싼다.
도 23에 도시된 바와 같이, 플라스틱 패키징 필름(52)이 연마되어, 제1 전도성 표면(b1)을 노출시킨다.
일부 다른 실시예들에서, 제1 플라스틱 패키징 층(5)은 테이프 몰딩 프로세스를 사용하여 형성된다.
예를 들어, S20은 다음을 포함한다.
도 25에 도시된 바와 같이, 배리어 필름(53)이 제1 핀(4)의 제1 전도성 표면(b1)에 부착되고, 배리어 필름(53)은 각각의 제1 핀(4)의 제1 전도성 표면(b1)에 부착된다.
배리어 필름(53)은 각각의 제1 핀(4)의 제1 전도성 표면(b1)에 부착되어, 배리어 필름(53)이 제거된 후에, 각각의 제1 핀(4)의 제1 전도성 표면(b1)이 노출되어 완전한 전기 연결을 보장할 수 있는 것이 보장될 수 있다.
도 26에 도시된 바와 같이, 마더 보드(13)와 배리어 필름 사이에 플라스틱 패키징 재료가 충전되고, 플라스틱 패키징 재료는 제1 전도성 표면(b1)과 교차하는 각각의 제1 핀(4)의 표면을 감싸서 플라스틱 패키징 필름(52)을 형성한다.
도 23에 도시된 바와 같이, 배리어 필름(53)이 제거되어, 제1 전도성 표면(b1)을 노출시킨다.
전술한 설명에 기초하여, 일부 실시예들에서, 제1 전도성 표면(b1)이 노출된 후에, S20은 다음을 추가로 포함한다.
도 27에 도시된 바와 같이, 플라스틱 패키징 필름(52)과 제1 핀(4) 사이에 홈을 만들어 제1 핀(4)과의 갭을 갖는 제1 하위채널(511) 및 제1 핀(4)에 연결된 제2 하위채널(512)을 형성한다.
제2 하위채널(512)은 제1 하위채널(511)과 연통하고 제2 하위채널(512)은 제1 하위채널(511)보다 마더 보드(13)에 더 가깝게 배치된다.
예를 들어, 핀(4) 주위의 플라스틱 패키징 재료는 레이저를 사용하여 제거될 수 있고, 제1 핀(4)과 제1 채널(51) 사이에 홈이 만들어진다. 제1 채널(51)에서 제1 핀(4)과의 사이에 홈이 있는 부분이 제1 하위채널(511)로서 역할을 하고, 제1 채널(51)에서 제1 핀(4)에 연결된 부분이 제2 하위채널(512)로서 역할을 한다.
패키징 디바이스의 제조 방법은: 제2 플라스틱 패키징 층(10)을 형성하는 단계를 추가로 포함한다.
도 18에 도시된 바와 같이, 제2 핀(11) 및 제2 전자 컴포넌트(12)가 마더 보드(13)의 제2 표면 상에 배치되지 않을 때, 제2 플라스틱 패키징 층(10)은 완전한 필름 층이라는 점이 이해될 수 있다.
도 19에 도시된 바와 같이, 제2 핀(11) 및 제2 전자 컴포넌트(12)가 마더 보드(13)의 제2 표면 상에 배치될 때, 제2 플라스틱 패키징 층(10)은 제2 핀(11) 및 제2 전자 컴포넌트(12)의 일부를 배치하도록 구성되는 제2 채널(101)을 포함한다.
복수의 절단 경로들(132)이 교차하여 하나의 디바이스 영역(131)을 정의할 때, 패키징 디바이스(420)의 제조가 완료된다. 복수의 절단 경로들(132)이 교차하여 복수의 디바이스 영역들(131)을 정의할 때, 패키징 디바이스(420)의 제조 방법은 다음의 단계를 추가로 포함한다.
S30: 절단 경로들(132)을 따라 제1 플라스틱 패키징 층(5)이 형성된 마더 보드(13)를 절단하여 도 28에 도시된 패키징 디바이스(420)를 형성한다.
도 29에 도시된 바와 같이, 일부 실시예들에서, 패키징 디바이스의 제조 방법은 다음의 단계를 추가로 포함한다.
S40: 절단 표면(도 28의 W 표면)을 연마하여, 제1 전도성 표면(b1)과 교차하고 절단 표면에 가장 가까운 제1 핀(4)의 표면을 노출시켜서, 도 2에 도시된 패키징 디바이스(420)를 형성한다.
연마 후에 노출된 표면은 제1 전도성 표면(b1)과 교차하는 제1 핀(4)의 표면의 일부라는 것을 이해할 수 있다. 예를 들어, 제1 핀(4)이 사각기둥(quadrangular prism)일 때, 연마 후에 노출된 표면은 제1 전도성 표면(b1)과 교차하는 제1 핀(4)의 표면들 중에서 절단 표면에 가장 가까운 표면이다.
연마 후에 노출된 표면은 제1 핀(4)의 제2 전도성 표면(b2)으로서 사용되고, 제2 전도성 표면(b2)은 제1 표면(a1)과 교차하는 최종적으로 형성된 패키징 디바이스의 측면 표면과 동일 평면에 있다.
연마는 하나의 절단 표면에만 수행될 수 있거나, 연마는 복수의 절단 표면들에 수행될 수 있다. 여기서 절단 표면은 제1 표면(a1)과 교차하는 패키징 디바이스의 절단 경로들(132)을 따라 절단함으로써 형성된 측면 표면이다.
전술한 패키징 디바이스와 동일한 유익한 효과들을 갖는 것 외에도, 본 출원의 이 실시예에서 제공되는 패키징 디바이스의 제조 방법은 다음의 특징들을 추가로 갖는다.
종래 기술에서, 제1 핀(4)은 회로 보드(1)가 패키징된 후에 납땜되고, 납땜 프로세스에서 발생된 비교적 높은 열에 의해 플라스틱 패키징 층(3)에 대한 열 충격이 야기되며, 이는 플라스틱 패키징 층(3)과 회로 보드(1)의 분리로 이어지거나, 전자 컴포넌트(2)와 회로 보드(1) 사이의 땜납 접합의 재용융 후에 단락 회로로 이어져, 패키징 디바이스의 성능에 영향을 미친다. 그러나, 본 출원에 제공된 패키징 디바이스의 제조 방법에 따르면, 제1 플라스틱 패키징 층(5)이 형성되기 전에, 제1 핀(4)과 제1 전자 컴포넌트(9)는 회로 보드(1) 상에 납땜되어, 제1 플라스틱 패키징 층(5)에 열 충격이 야기되지 않고, 제1 전자 컴포넌트(9)와 회로 보드(1) 사이의 땜납 접합의 재용융이 없고, 패키징 디바이스의 품질이 보장될 수 있다.
또한, 본 출원에서는, 제1 전자 컴포넌트(9)를 납땜한 후 다른 공정에 진입한 후에 제1 핀(4)을 납땜할 필요 없이, 제1 전자 컴포넌트(9)와 제1 핀(4)이 동일한 제조 스테이지에서 회로 보드(1) 상에 납땜될 수 있어, 패키징 디바이스의 제조 프로세스를 단축시킬 수 있다.
본 출원의 실시예는 전자 디바이스를 추가로 제공하며, 전자 디바이스는 전술한 패키징 디바이스들(420) 중 어느 하나를 포함한다. 본 출원의 이 실시예에서 사용되는 전자 디바이스는, 예를 들어, 태블릿 컴퓨터, 모바일폰, 전자 판독기, 원격 제어, 개인용 컴퓨터(personal computer, PC), 노트북 컴퓨터, 개인 휴대 정보 단말기(personal digital assistant, PDA), 차량-내 디바이스(in-vehicle device), 네트워크 텔레비전, 웨어러블 디바이스, 텔레비전, 기지국, 중계국, 또는 무선 네트워크의 네트워크 디바이스와 같은 디스플레이 디바이스 또는 통신 디바이스일 수 있다. 전자 디바이스의 특정 형태는 본 출원의 이 실시예에서 구체적으로 제한되지 않는다. 설명을 용이하게 하기 위해, 전자 디바이스가 무선 통신 디바이스, 예를 들어, 모바일폰 또는 기지국인 예가 이하에서 설명을 위해 사용된다.
일 예에서, 전자 디바이스는 모바일폰이다. 이 경우, 패키징 디바이스(420)는, 예를 들어, 전력 모듈일 수 있고, 외부 디바이스(410)는, 예를 들어, 메인 보드일 수 있고, 메인 보드는 인쇄 회로 보드(printed circuit board, PCB)의 형태로 구현될 수 있다.
다른 예에서, 전자 디바이스는 기지국이다. 이 경우, 패키징 디바이스(420)는, 예를 들어, 전력 모듈 또는 무선 주파수 모듈일 수 있고, 외부 디바이스(410)는 PCB의 형태로 구현될 수 있다.
전술한 설명들은 본 출원의 특정 구현들일 뿐이지만, 본 출원의 보호 범위를 제한하도록 의도되지 않는다. 본 출원에 개시되는 기술적 범위 내에서 본 기술분야의 기술자에 의해 쉽게 이해되는 임의의 변형 또는 대체는 본 출원의 보호 범위 내에 있어야 한다. 따라서, 본 출원의 보호 범위는 청구항들의 보호 범위에 종속될 것이다.

Claims (16)

  1. 패키징 디바이스로서,
    제1 표면을 갖는 회로 보드;
    상기 제1 표면을 덮는 제1 플라스틱 패키징 층 - 상기 제1 플라스틱 패키징 층은 적어도 하나의 제1 채널을 포함하고, 상기 제1 채널은 제1 방향으로 상기 제1 플라스틱 패키징 층을 관통하고, 상기 제1 방향은 상기 제1 표면에 수직인 방향임 - ; 및
    적어도 하나의 제1 핀 - 상기 제1 핀은 상기 회로 보드에 전기적으로 연결되고, 하나의 제1 핀은 하나의 제1 채널에 위치되고, 상기 제1 핀의 적어도 일부는 상기 제1 채널의 내벽에 연결되고, 상기 회로 보드로부터 떨어져 있는 상기 제1 핀의 제1 전도성 표면은 상기 제1 채널로부터 노출되고, 상기 제1 핀은 상기 제1 전도성 표면을 사용하여 외부 디바이스에 전기적으로 연결됨 -
    을 포함하는, 패키징 디바이스.
  2. 제1항에 있어서, 상기 제1 채널은 연결된 제1 하위채널과 제2 하위채널을 포함하고, 상기 제2 하위채널은 상기 제1 하위채널보다 상기 회로 보드에 더 가깝게 배치되고;
    상기 제1 하위채널의 내벽을 향하는 상기 제1 핀의 표면과 상기 제1 하위채널의 내벽 사이에 갭이 있고;
    상기 제2 하위채널의 내벽을 향하는 상기 제1 핀의 표면은 상기 제2 하위채널의 내벽에 연결되는, 패키징 디바이스.
  3. 제1항 또는 제2항에 있어서, 상기 제1 채널은 관통 구멍(through hole)이고, 상기 제1 채널은 상기 제1 플라스틱 패키징 층의 측면 표면들에 의해 둘러싸인 영역에 위치되고, 상기 제1 플라스틱 패키징 층의 측면 표면들은 상기 제1 표면과 교차하는, 패키징 디바이스.
  4. 제1항 또는 제2항에 있어서, 상기 제1 채널은 상기 제1 플라스틱 패키징 층의 측면 표면 상에 배치된 관통 홈(through groove)이고, 상기 제1 플라스틱 패키징 층의 측면 표면은 상기 제1 표면과 교차하는, 패키징 디바이스.
  5. 제4항에 있어서, 상기 제1 핀은 상기 제1 표면과 교차하는 상기 회로 보드의 측면 표면과 동일 평면에 있는 제2 전도성 표면을 갖고, 상기 제2 전도성 표면은 제1 전도성 하위표면 및 제2 전도성 하위표면을 포함하고, 상기 제2 전도성 하위표면은 상기 제1 전도성 하위표면보다 상기 회로 보드에 더 가깝게 배치되고;
    상기 패키징 디바이스는 상기 제2 전도성 하위표면을 덮는 땜납 마스크(solder mask)를 추가로 포함하는, 패키징 디바이스.
  6. 제5항에 있어서, 상기 패키징 디바이스는 상기 제1 전도성 하위표면을 덮는 제1 전도성 보호 층을 추가로 포함하는, 패키징 디바이스.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 패키징 디바이스는 상기 제1 전도성 표면을 덮는 제2 전도성 보호 층을 추가로 포함하는, 패키징 디바이스.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 제1 전도성 표면은 상기 회로 보드로부터 떨어져 있는 상기 제1 플라스틱 패키징 층의 상부 표면과 동일 평면에 있는, 패키징 디바이스.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 패키징 디바이스는 제1 전자 컴포넌트를 추가로 포함하고;
    상기 제1 전자 컴포넌트는 상기 제1 표면 상에 배치되고, 상기 회로 보드에 전기적으로 연결되며;
    상기 회로 보드로부터 떨어져 있는 상기 제1 전자 컴포넌트의 상부 표면은 상기 회로 보드로부터 떨어져 있는 상기 제1 플라스틱 패키징 층의 상부 표면과 동일 평면에 있거나, 상기 회로 보드로부터 떨어져 있는 상기 제1 전자 컴포넌트의 상부 표면은 상기 제1 플라스틱 패키징 층에 의해 덮이는, 패키징 디바이스.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 회로 보드는 상기 제1 표면에 대향하여 배치된 제2 표면을 추가로 갖고;
    상기 패키징 디바이스는 상기 제2 표면을 덮는 제2 플라스틱 패키징 층을 추가로 포함하고;
    상기 제1 플라스틱 패키징 층의 두께는 상기 제2 플라스틱 패키징 층의 두께와 동일한, 패키징 디바이스.
  11. 패키징 디바이스의 제조 방법으로서,
    마더 보드의 제1 표면 상의 각각의 디바이스 영역 내에 적어도 하나의 제1 핀을 납땜하는 단계 - 상기 제1 핀은 상기 마더 보드에 전기적으로 연결되고, 수평 및 수직으로 교차하는 복수의 절단 경로(cutting path)들이 상기 마더 보드 상에 배치되고, 상기 복수의 절단 경로들은 교차하여 복수의 디바이스 영역들을 정의함 - ;
    상기 제1 표면 상에 제1 플라스틱 패키징 층을 형성하는 단계 - 상기 제1 핀에 대응하는 위치에서 상기 제1 플라스틱 패키징 층에 제1 채널이 형성되고, 상기 제1 채널은 제1 방향으로 상기 제1 플라스틱 패키징 층을 관통하고, 상기 제1 방향은 상기 제1 표면에 수직인 방향이고, 상기 마더 보드로부터 떨어져 있는 상기 제1 핀의 제1 전도성 표면은 상기 제1 채널로부터 노출되고, 상기 제1 핀은 상기 제1 전도성 표면을 사용하여 외부 디바이스에 전기적으로 연결되고, 상기 제1 핀의 적어도 일부는 상기 제1 채널의 내벽에 연결됨 - ; 및
    상기 절단 경로들을 따라 상기 제1 플라스틱 패키징 층이 형성된 상기 마더 보드를 절단하여 상기 패키징 디바이스를 형성하는 단계
    를 포함하는, 패키징 디바이스의 제조 방법.
  12. 제11항에 있어서, 상기 제1 표면 상에 제1 플라스틱 패키징 층을 형성하는 단계는:
    상기 마더 보드의 상기 제1 표면 상에 플라스틱 패키징 필름을 형성하는 단계 - 상기 플라스틱 패키징 필름은 각각의 제1 핀을 감쌈 - ; 및
    상기 플라스틱 패키징 필름을 연마(grinding)하여 상기 제1 전도성 표면을 노출시켜 상기 제1 플라스틱 패키징 층을 형성하는 단계를 포함하는, 패키징 디바이스의 제조 방법.
  13. 제11항에 있어서, 상기 제1 표면 상에 제1 플라스틱 패키징 층을 형성하는 단계는:
    상기 제1 핀의 상기 제1 전도성 표면에 배리어 필름을 부착하는 단계 - 상기 배리어 필름은 각각의 제1 핀의 제1 전도성 표면에 부착됨 - ;
    상기 마더 보드와 상기 배리어 필름 사이에 플라스틱 패키징 재료를 충전(filling)하는 단계 - 상기 플라스틱 패키징 재료는 상기 제1 전도성 표면과 교차하는 각각의 제1 핀의 표면을 감싸서 플라스틱 패키징 필름을 형성함 - ; 및
    상기 배리어 필름을 제거하여 상기 제1 전도성 표면을 노출시켜 상기 제1 플라스틱 패키징 층을 형성하는 단계를 포함하는, 패키징 디바이스의 제조 방법.
  14. 제12항 또는 제13항에 있어서, 상기 제1 전도성 표면을 노출시킨 후에 상기 제1 표면 상에 제1 플라스틱 패키징 층을 형성하는 단계는:
    상기 플라스틱 패키징 필름과 상기 제1 핀 사이에 홈을 만들어 상기 제1 핀과의 갭을 갖는 제1 하위채널 및 상기 제1 핀에 연결된 제2 하위채널을 형성하는 단계를 추가로 포함하고, 상기 제2 하위채널은 상기 제1 하위채널과 연통하고 상기 제1 하위채널보다 상기 마더 보드에 더 가깝게 배치되는, 패키징 디바이스의 제조 방법.
  15. 제11항 내지 제14항 중 어느 한 항에 있어서, 상기 제1 플라스틱 패키징 층이 형성된 마더 보드를 절단한 후에, 상기 패키징 디바이스의 제조 방법은:
    절단 표면을 연마하여, 상기 제1 전도성 표면과 교차하고 상기 절단 표면에 가장 가까운 상기 제1 핀의 표면을 노출시키는 단계를 추가로 포함하는, 패키징 디바이스의 제조 방법.
  16. 제1항 내지 제10항 중 어느 한 항에 따른 패키징 디바이스를 포함하는, 전자 디바이스.
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