KR20220041139A - 반도체 웨이퍼 및 그 제조 방법 - Google Patents

반도체 웨이퍼 및 그 제조 방법 Download PDF

Info

Publication number
KR20220041139A
KR20220041139A KR1020227006023A KR20227006023A KR20220041139A KR 20220041139 A KR20220041139 A KR 20220041139A KR 1020227006023 A KR1020227006023 A KR 1020227006023A KR 20227006023 A KR20227006023 A KR 20227006023A KR 20220041139 A KR20220041139 A KR 20220041139A
Authority
KR
South Korea
Prior art keywords
silicon substrate
insulating film
gallium nitride
semiconductor wafer
compartments
Prior art date
Application number
KR1020227006023A
Other languages
English (en)
Other versions
KR102518610B1 (ko
Inventor
유키 다케토미
고헤이 미키
신이치 미야쿠니
Original Assignee
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시덴키 가부시키가이샤 filed Critical 미쓰비시덴키 가부시키가이샤
Publication of KR20220041139A publication Critical patent/KR20220041139A/ko
Application granted granted Critical
Publication of KR102518610B1 publication Critical patent/KR102518610B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/04—Coating on selected surface areas, e.g. using masks
    • C23C16/042—Coating on selected surface areas, e.g. using masks using masks
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/301—AIII BV compounds, where A is Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C23C16/303—Nitrides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/34—Nitrides
    • C23C16/345—Silicon nitride
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/50—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B23/00—Single-crystal growth by condensing evaporated or sublimed materials
    • C30B23/02—Epitaxial-layer growth
    • C30B23/04—Pattern deposit, e.g. by using masks
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/04—Pattern deposit, e.g. by using masks
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/38—Nitrides
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C30B29/403—AIII-nitrides
    • C30B29/406—Gallium nitride
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mechanical Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Recrystallisation Techniques (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Formation Of Insulating Films (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

본원의 발명에 따른 반도체 웨이퍼의 제조 방법은, 실리콘 기판의 상면에 복수의 소구획으로 분할된 질화 갈륨 성장층을 형성하는 제 1 공정과, 복수의 소구획 사이를 절연막으로 메우는 제 2 공정을 구비하고, 절연막은 질화 갈륨 성장층이 실리콘 기판에 미치는 응력과 반대 방향의 응력을 실리콘 기판에 미친다.

Description

반도체 웨이퍼 및 그 제조 방법
이 발명은 반도체 웨이퍼 및 그 제조 방법에 관한 것이다.
특허문헌 1에는, 사파이어 또는 탄화 규소인 기판 상에, 기판과는 상이한 격자 상수를 갖는 반도체층을 성장시키는 방법이 개시되어 있다. 이 방법에서는, 기판 상의 소정 부위에 반도체층을 선택 성장시키기 위한 개구부를 갖는 층을 형성하여, 개구부에 의해 기판의 소정 부위를 노출시킨다. 다음으로, 개구부에 의해 노출된 기판의 표면 상에 반도체층을 선택적으로 헤테로에피택셜 성장시킨다.
일본 특허공개 평10-135140호 공보
실리콘 기판에 질화 갈륨을 성장시키면, 양자의 격자 상수의 차로 인해 기판이 휘는 경우가 있다. 특허문헌 1의 방법에서는, 반도체층을 분할함으로써 기판 휨을 저감할 수 있다. 그러나, 특허문헌 1의 방법에서는, 휨의 억제를 충분히 할 수 없을 가능성이 있다. 이에 의해, 노광 공정 등의 후공정이 곤란해질 우려가 있다.
본 발명은 전술한 문제를 해결하기 위해서 이루어진 것으로, 그 목적은, 기판의 휨을 억제할 수 있는 반도체 웨이퍼 및 그 제조 방법을 얻는 것이다.
본원의 발명에 따른 반도체 웨이퍼의 제조 방법은, 실리콘 기판의 상면에 복수의 소구획으로 분할된 질화 갈륨 성장층을 형성하는 제 1 공정과, 해당 복수의 소구획 사이를 절연막으로 메우는 제 2 공정을 구비하고, 해당 절연막은 해당 질화 갈륨 성장층이 해당 실리콘 기판에 미치는 응력과 반대 방향의 응력을 해당 실리콘 기판에 미친다.
본원의 발명에 따른 반도체 웨이퍼는, 실리콘 기판과, 해당 실리콘 기판의 상면에 마련되고, 복수의 소구획으로 분할된 질화 갈륨 성장층과, 해당 실리콘 기판의 상면에 마련되고, 해당 복수의 소구획 사이를 메우는 절연층을 구비하고, 해당 절연층은 해당 질화 갈륨 성장층이 해당 실리콘 기판에 미치는 응력과 반대 방향의 응력을 해당 실리콘 기판에 미친다.
본원의 발명에 따른 반도체 웨이퍼의 제조 방법에서는, 절연막에 의해 실리콘 기판의 휨을 억제할 수 있다.
본원의 발명에 따른 반도체 웨이퍼에서는, 절연층에 의해 실리콘 기판의 휨을 억제할 수 있다.
도 1은 실시형태 1에 따른 반도체 웨이퍼의 단면도이다.
도 2는 실리콘 기판에 열산화막을 형성한 상태를 나타내는 평면도이다.
도 3은 열산화막을 제거한 상태를 나타내는 평면도이다.
도 4는 열산화막을 제거한 상태를 나타내는 단면도이다.
도 5는 절연막을 형성한 상태를 나타내는 단면도이다.
도 6은 실시형태 2에 따른 반도체 웨이퍼의 단면도이다.
도 7은 실시형태 2에 따른 반도체 웨이퍼의 제조 방법을 설명하는 단면도이다.
도 8은 복수의 소구획의 상면을 노출시킨 상태를 나타내는 단면도이다.
도 9는 실시형태 3에 따른 반도체 웨이퍼의 단면도이다.
도 10은 실시형태 4에 따른 반도체 웨이퍼의 단면도이다.
본 발명의 실시형태에 따른 반도체 웨이퍼 및 그 제조 방법에 대해 도면을 참조하여 설명한다. 동일하거나 또는 대응하는 구성 요소에는 동일한 부호를 붙이고, 설명의 반복을 생략하는 경우가 있다.
실시형태 1.
도 1은 실시형태 1에 따른 반도체 웨이퍼(100)의 단면도이다. 반도체 웨이퍼(100)는 실리콘 기판(10)을 구비한다. 실리콘 기판(10)의 상면에는 질화 갈륨 성장층(12)이 마련된다. 질화 갈륨 성장층(12)은 복수의 소구획(13)으로 분할되어 있다. 복수의 소구획(13)은 서로 이간되어 있다. 질화 갈륨 성장층은, 예를 들면 In1-x-yGaxAlyN층을 포함하는 다층막이다. 여기에서, 0≤x≤1, 0≤y≤1이다.
실리콘 기판(10)의 상면에는 절연막(14)이 마련된다. 절연막(14)은 복수의 소구획(13) 사이를 메운다. 절연막(14)의 두께는 예를 들면 1μm 이상이고, 질화 갈륨 성장층(12)의 두께 이하이다. 절연막(14)은 예를 들면 실리콘 질화막이다. 절연막(14)은 실리콘 기판(10)의 일단부터 타단까지 이어진다.
다음으로, 반도체 웨이퍼(100)의 제조 방법을 설명한다. 우선, 실리콘 기판(10)의 상면에 열산화막(16)을 형성한다. 도 2는 실리콘 기판(10)에 열산화막(16)을 형성한 상태를 나타내는 평면도이다. 열산화막(16)에는, 포토리소그래피에 의해 격자상의 패턴이 형성된다. 이에 의해, 격자상의 산화막이 형성된다. 실리콘 기판(10)의 상면은, 열산화막(16)으로 복수의 영역(11)으로 구획된다.
다음으로, 실리콘 기판(10)에 질화 갈륨 성장층(12)을 형성한다. 질화 갈륨 성장층(12)은, 예를 들면 유기 금속 기상 성장법 또는 분자선 에피택시법에 의해 형성된다. 이에 의해, 실리콘 기판(10) 중 열산화막(16)으로 피복되어 있지 않은 부분에, 질화 갈륨 성장층(12)이 형성된다. 즉, 복수의 영역(11)에 복수의 소구획(13)을 각각 성장시킨다. 한편, 질화 갈륨 성장층(12)은, 질화 갈륨을 에피택셜 성장시키기 위한 버퍼층을 포함하는 것으로 한다.
그 후, 열산화막(16)을 제거한다. 제거에는 예를 들면 불산이 이용된다. 도 3은 열산화막(16)을 제거한 상태를 나타내는 평면도이다. 도 4는 열산화막(16)을 제거한 상태를 나타내는 단면도이다. 이상이, 실리콘 기판(10)의 상면에 복수의 소구획(13)으로 분할된 질화 갈륨 성장층(12)을 형성하는 제 1 공정이다.
다음으로, 복수의 소구획(13) 사이를 절연막(14)으로 메우는 제 2 공정을 실시한다. 도 5는 절연막(14)을 형성한 상태를 나타내는 단면도이다. 절연막(14)은, 예를 들면 CVD(Chemical Vapor Deposition)법에 의해 실리콘 기판(10) 상에 퇴적시킨다. 절연막(14)은 실리콘 기판(10)에 밀착하도록 형성한다.
절연막(14)은, 질화 갈륨 성장층(12)이 실리콘 기판(10)에 미치는 응력과 반대 방향의 응력을 실리콘 기판(10)에 미친다. 절연막(14)은, 실리콘 기판(10)에 대해서 질화 갈륨 성장층(12)과 반대의 응력을 가하는 재료로 형성된다. 절연막(14)은, 예를 들면 실리콘 질화막 또는 실리콘 산화막이다. 절연막(14)은, 실리콘 기판(10)에 가하는 응력이 큰 재료로 형성되는 것이 바람직하다.
일반적으로, 실리콘 질화막은, 성막 조건에 따라 수GPa 정도의 인장 응력 또는 압축 응력을 발생시킬 수 있다. 제조 장치에 의존하지만, 플라즈마 CVD로 형성된 실리콘 질화막에서는 300MPa 정도, 열 CVD로 형성된 실리콘 질화막에서는 1GPa 정도의 막 응력을 얻을 수 있다. 또한, 절연막(14)은 ECR(Electron Cyclotron Resonance) 스퍼터링으로 형성되어도 된다. ECR 스퍼터링으로 형성된 실리콘 질화막에서는 3GPa 정도의 막 응력을 얻을 수 있다.
예를 들면 프로세스 가스로서 SiH4와 NH3을 이용하여, 플라즈마 CVD에 의해 절연막(14)을 형성해도 된다. 이 경우, NH3에 대한 SiH4의 비율을 0.5∼2로 변화시킴으로써, 100MPa 정도의 인장 응력∼300MPa 정도의 압축 응력까지 막 응력을 변화시킬 수 있다. 이 때문에, 예를 들면 NH3에 대한 SiH4의 비율을 0.5 이하로 설정함으로써, 절연막(14)으로부터 실리콘 기판(10)에 인장 응력을 가할 수 있다. 또한, NH3에 대한 SiH4의 비율을 2 이상으로 설정함으로써, 절연막(14)으로부터 실리콘 기판(10)에 인장 응력을 가할 수 있다.
다음으로, 도 1에 나타나는 바와 같이, 질화 갈륨 성장층(12)이 노출될 때까지 절연막(14)을 제거한다. 절연막(14)의 제거는, 드라이 에칭 등의 에칭에 의해 행한다. 이때, 에칭 시간을 조정하는 것에 의해, 절연막(14)의 두께를 조정한다. 일반적으로, 절연막(14)이 두꺼울수록, 실리콘 기판(10)에 미치는 응력은 크다. 이 때문에, 에칭 시간을 조정함으로써, 절연막(14)이 실리콘 기판(10)에 가하는 응력의 크기를 조정할 수 있다.
또한, 절연막(14)의 두께에 비례하여 교정할 수 있는 휨이 커진다. 절연막(14)의 두께는, 질화 갈륨 성장층(12)이 형성되고, 절연막(14)이 형성되기 전의 상태에 있어서의 실리콘 기판(10)의 휨량으로부터 결정되어도 된다. 절연막(14)의 두께는, 절연막(14)이 형성된 상태에서 실리콘 기판(10)이 평평하게 되도록 설정되어도 된다.
일반적으로, 기판의 휨을 완화하는 데 필요로 하는 절연막의 막 두께는, 질화 갈륨 성장층 사이의 영역의 크기 또는 절연막의 막 응력의 크기에 의존한다. 예를 들면, 막 응력이 1GPa인 절연막(14)을 1μm의 두께로 퇴적시키면, 절연막(14)을 마련하지 않는 경우와 비교하여, 수μm∼10μm 정도의 실리콘 기판(10)의 휨을 교정할 수 있다. 여기에서는, 소구획(13)의 폭에 대한 인접하는 소구획(13)에 끼워진 절연막(14)의 폭을 1/10으로 설정하고 있다. 또한, 실리콘 기판(10)의 두께는 625μm로 설정하고 있다. 이상으로부터, 예를 들면 절연막(14)의 두께를 1μm 이상으로 함으로써, 실리콘 기판(10)의 휨을 충분히 억제할 수 있다.
이상으로부터, 절연막(14)이 형성된다. 절연막(14)은, 도 3에 나타나는 바와 같이, 질화 갈륨 성장층(12)이 제거되고 격자상으로 실리콘 기판(10)이 노출된 부분에 형성된다. 즉, 절연막(14)은 격자상으로 형성된다.
다음으로, 절연막(14)으로부터 노출된 질화 갈륨 성장층(12)의 표면에 전극 등을 형성한다. 이에 의해, 디바이스가 형성된다.
일반적으로, 질화 갈륨(GaN), 질화 갈륨 알루미늄(AlGaN) 및 질화 알루미늄(AlN) 등의 질화물 베이스의 반도체 재료를 이용함으로써, 헤테로 구조를 제작할 수 있다. 이 때문에, 이들 재료는 고주파 디바이스, 광 디바이스 또는 파워 디바이스의 작성에 이용되는 경우가 있다.
질화물 베이스의 반도체 구조는, 일반적으로 탄화 실리콘, 사파이어 또는 실리콘 기판 상에 에피택셜 성장시킴으로써 제작된다. 특히 실리콘 기판은, 탄화 실리콘 등에 비해 염가이다. 이 때문에, 재료 비용을 저감할 수 있다.
여기에서, 일반적으로 실리콘 기판에 질화 갈륨을 성장시키면 기판이 휘는 경우가 있다. 이에 의해, 반송 또는 노광 공정 등의 프로세스에서 문제가 발생하는 경우가 있다.
실리콘의 격자 상수는 0.5431nm이다. 이 때문에, 실리콘의 (111)면 상에서의 원자 간격은 0.5431/√2=0.3840nm이다. 이에 반해서, 질화 갈륨의 격자 상수는 0.3819nm이다. 질화 갈륨의 격자 간격은 실리콘보다도 좁다. 이 때문에, 실리콘 기판은 (111)면 상에 헤테로에피택셜 성장한 질화 갈륨으로부터 압축 응력을 받는다.
또한, 실리콘의 선팽창 계수는 2.6×10-6K-1이다. 이에 반해서, 질화 갈륨의 선팽창 계수는 5.6×10-6K-1이다. 통상, 질화 갈륨은 800℃ 이상의 고온에서 성장시킨다. 이 때문에, 성장 온도로부터 실온으로 강온할 때에, 실리콘보다도 질화 갈륨 쪽이 크게 수축한다. 따라서, 실리콘 기판은 질화 갈륨 성장층으로부터 압축 응력을 받는다.
이상으로부터, 실리콘 기판에 질화 갈륨 성장층을 형성하면, 질화 갈륨 성장층이 내측이 되도록 휨이 발생한다. 실제로는, 에피택셜 성장의 조건 또는 버퍼층의 구성에 따라 휨의 방향은 상이하다.
또한, 질화 갈륨 성장층을 소구획으로 분할하여, 응력을 분산함으로써, 기판 휨을 저감하는 방법이 생각된다. 그러나, 이와 같은 방법에서는, 일반적으로 기판의 휨을 완전히 없애는 것은 어렵다. 예를 들면 4인치 기판에 있어서 수μm∼10μm 정도의 웨이퍼 휨이 남을 가능성이 있다. 이와 같은 휨은, 미세 패턴의 형성을 필요로 하는 게이트 노광 공정 등에서는 특히 문제가 된다.
이에 반해, 본 실시형태의 절연막(14)은, 질화 갈륨 성장층(12)이 실리콘 기판(10)에 미치는 응력과 반대 방향의 응력을 실리콘 기판(10)에 미친다. 즉, 질화 갈륨 성장층(12)이 실리콘 기판(10)에 압축 응력을 미치는 경우는, 절연막(14)으로서 실리콘 기판에 인장 응력을 미치는 것을 이용한다. 또한, 질화 갈륨 성장층(12)이 실리콘 기판(10)에 인장 응력을 미치는 경우는, 절연막(14)으로서 실리콘 기판에 압축 응력을 미치는 것을 이용한다.
이에 의해, 질화 갈륨 성장층(12)으로부터 실리콘 기판(10)이 받는 응력을, 절연막(14)으로 상쇄할 수 있다. 따라서, 실리콘 기판(10)의 휨을 완화할 수 있다. 본 실시형태에서는, 질화 갈륨 성장층(12)을 소구획(13)으로 분할하여 응력을 분산하는 효과와, 절연막(14)에 의한 응력의 상쇄 효과의 양방이 얻어진다. 따라서, 웨이퍼의 휨을 억제하여, 노광 공정을 용이하게 실시할 수 있다.
또한, 절연막(14)의 두께에 의해, 실리콘 기판(10)에 미치는 응력을 조절할 수 있다. 절연막(14)의 두께는 에칭 시간에 의해 조절할 수 있다. 따라서, 용이하게 실리콘 기판(10)을 평평하게 할 수 있다.
한편, 도 2에 나타나는 열산화막(16)을 두껍게 형성하여 휨을 억제하는 것은 곤란하다. 이 경우, 에피택셜 성장 전에 두꺼운 열산화막(16)이 실리콘 기판(10)에 형성된다. 이때, 열산화막(16)의 막 응력이 크기 때문에, 에피택셜 성장의 개시 시에 웨이퍼가 크게 휜 상태가 될 우려가 있다. 따라서, 에피택셜 성장 공정이 곤란해질 가능성이 있다.
이 때문에, 열산화막(16)은 실리콘 기판(10)이 크게 휘는 것을 억제하도록, 얇게 형성될 필요가 있다. 이에 반해, 절연막(14)은, 실리콘 기판(10)에 큰 응력을 가하도록 열산화막(16)보다도 두껍게 형성된다.
본 실시형태의 변형예로서, 도 3에 나타나는 질화 갈륨 성장층(12)을 제거한 영역은, 격자상에 한정되지 않는다. 질화 갈륨 성장층(12)을 제거한 영역은, 질화 갈륨 성장층(12)을 복수의 소구획(13)으로 분할할 수 있으면, 다른 형상이어도 된다. 절연막(14)을 형성하여 실리콘 기판(10)에 응력을 가하는 것을 고려하여, 질화 갈륨 성장층(12)을 제거한 영역은, 실리콘 기판(10)의 일단부터 타단까지 종횡으로 관통하고 있는 것이 바람직하다.
또한, 제 1 공정은 다음과 같이 행해도 된다. 우선, 실리콘 기판(10)의 상면 전체에 유기 금속 기상 성장법 혹은 분자선 에피택시법에 의해 질화 갈륨 성장층(12)을 형성한다. 그 후, 질화 갈륨 성장층(12) 상에 포토레지스트 등의 마스크층을 형성한다. 다음으로, 마스크층을 이용하여 실리콘 기판(10)이 노출될 때까지 질화 갈륨 성장층(12)을 에칭한다. 이에 의해, 실리콘 기판(10)이 격자상으로 노출되고, 질화 갈륨 성장층(12)이 복수의 소구획(13)으로 분할된다. 다음으로, 마스크층을 제거한다.
이들 변형은 이하의 실시형태에 따른 반도체 웨이퍼 및 그 제조 방법에 대해 적절히 응용할 수 있다. 한편, 이하의 실시형태에 따른 반도체 웨이퍼 및 그 제조 방법에 대해서는 실시형태 1과의 공통점이 많으므로, 실시형태 1과의 차이점을 중심으로 설명한다.
실시형태 2.
도 6은 실시형태 2에 따른 반도체 웨이퍼(200)의 단면도이다. 반도체 웨이퍼(200)에서는, 절연막(214)의 구조가 반도체 웨이퍼(100)와 상이하다. 절연막(214)에는, 복수의 소구획(13) 중 서로 인접하는 한 쌍의 소구획(13) 사이에 오목부(215)가 형성된다.
다음으로, 반도체 웨이퍼(200)의 제조 방법을 설명한다. 제 1 공정은 실시형태와 동일하다. 다음으로, 제 2 공정을 실시한다. 도 7은 실시형태 2에 따른 반도체 웨이퍼의 제조 방법을 설명하는 단면도이다. 우선, 실리콘 기판(10)의 상면과, 복수의 소구획(13)의 각각의 측면 및 상면을 절연막(214)으로 덮는다.
절연막(214)은, 실리콘 기판(10)과 복수의 소구획(13)을 따라 형성된다. 절연막(214)의 표면에는 복수의 소구획(13)의 형상을 반영한 요철이 형성된다. 이때, 절연막(214) 중 서로 인접하는 한 쌍의 소구획(13) 사이의 부분에는 오목부(215)가 형성된다. 절연막(214) 중 소구획(13)의 측면을 덮는 부분의 두께는, 인접하는 소구획(13)에 끼워진 영역의 폭의 1/2 이하이다.
다음으로, 레지스트(218)를 도포한다. 레지스트(218)는, 오목부(215)를 메우도록, 절연막(214) 상에 마련된다. 레지스트(218)의 상면은 평평하다. 레지스트(218)는, 레지스트(218)의 상면에 절연막(214)의 표면의 요철이 반영되지 않는 두께를 갖는다.
다음으로, 에칭 공정을 실시한다. 이에 의해 복수의 소구획(13)의 상면을 절연막(214)으로부터 노출시킨다. 도 8은 복수의 소구획(13)의 상면을 노출시킨 상태를 나타내는 단면도이다. 에칭 공정에서는, 질화 갈륨 성장층(12)이 노출될 때까지, 드라이 에칭으로 레지스트(218)째 절연막(214)을 제거한다. 이에 의해, 레지스트(218) 중 복수의 소구획(13)의 상면보다도 위에 마련된 부분과, 절연막(214) 중 복수의 소구획(13)의 상면보다도 위에 마련된 부분을 제거한다.
이때, 레지스트(218)와 절연막(214)의 에칭 레이트가 동등해지는 에칭 조건을 이용하는 것이 바람직하다. 일반적으로 실리콘 산화막 및 실리콘 질화막에서는, 레지스트와 동일한 에칭 레이트가 되는 에칭 조건을 찾아내는 것이 가능하다. 이에 의해, 정밀도 좋게 복수의 소구획(13)의 상면을 노출시킬 수 있다.
에칭 공정 후에, 레지스트(218) 중 오목부(215)를 메우는 부분을 제거한다. 이상으로부터 절연막(214)이 형성된다.
복수의 소구획(13)을 덮도록 절연막(214)을 마련하면, 도 7에 나타나는 바와 같이, 절연막(214)의 표면에 격자상의 요철이 형성되는 경우가 있다. 레지스트(218)를 도포하지 않고, 실시형태 1과 마찬가지로 절연막(214)만을 질화 갈륨 성장층(12)이 노출될 때까지 에칭하면, 실리콘 기판(10) 상의 절연막(214)도 에칭된다. 이 때문에, 실리콘 기판(10) 상에 절연막(214)이 거의 남지 않을 가능성이 있다.
절연막(214)으로 커버리지성이 0인 막을 이용하는 극단적인 예에서는, 질화 갈륨 성장층(12) 상과 실리콘 기판(10) 상에 있어서, 절연막(214)의 두께는 동일하게 된다. 이 때문에, 질화 갈륨 성장층(12)이 노출될 때까지 절연막(214)을 에칭하면, 실리콘 기판(10) 상의 절연막(214)도 완전히 제거되게 된다.
이에 반해, 본 실시형태에서는, 절연막(214)의 표면에 요철이 형성되는 경우에도, 실리콘 기판(10) 상에 절연막(214)을 두껍게 남길 수 있다. 따라서, 절연막(214)에 의해 실리콘 기판(10)의 휨을 충분히 억제할 수 있다.
실시형태 3.
도 9는 실시형태 3에 따른 반도체 웨이퍼(300)의 단면도이다. 반도체 웨이퍼(300)는 실리콘 기판(310)의 구조가 반도체 웨이퍼(100)와 상이하다. 실리콘 기판(310)의 상면측에는 복수의 볼록부(310a)가 형성된다. 복수의 소구획(13)은 복수의 볼록부(310a) 상에 각각 마련된다.
다음으로, 반도체 웨이퍼(300)의 제조 방법을 설명한다. 우선, 실리콘 기판(310)의 상면에 질화 갈륨 성장층(12)을 형성한다. 이 상태에서는, 실리콘 기판(310)의 상면은 평평하다. 또한, 질화 갈륨 성장층(12)은 실리콘 기판(310)의 상면 전체에 형성한다.
다음으로, 에칭 공정을 실시한다. 에칭 공정에서는, 우선 질화 갈륨 성장층(12) 상에 포토레지스트 등의 마스크층을 형성한다. 다음으로, 마스크층을 이용하여 질화 갈륨 성장층(12)의 일부를 에칭에 의해 제거한다. 에칭은 예를 들면 드라이 에칭이다. 이에 의해, 질화 갈륨 성장층(12)이 격자상으로 제거되고, 실리콘 기판(310)이 노출된다. 에칭 공정에 의해, 질화 갈륨 성장층(12)은 복수의 소구획(13)으로 분할된다.
또한, 실리콘 기판(310)이 노출된 후에도 에칭을 속행(續行)한다. 이에 의해, 실리콘 기판(310)이 에칭되고, 실리콘 기판(310)에 홈이 형성된다. 즉, 실리콘 기판(310)의 상면측에는 복수의 볼록부(310a)가 형성된다.
다음으로, 절연막(14)을 형성한다. 절연막(14)은 인접하는 볼록부(310a) 사이를 메운다. 후공정은 실시형태 1과 마찬가지이다.
본 실시형태에서는, 실리콘 기판(310)에 형성된 홈의 깊이만큼, 절연막(14)을 두껍게 할 수 있다. 따라서, 절연막(14)에 의해 실시형태 1보다도 큰 응력을 실리콘 기판(310)에 가할 수 있다. 또한, 휨의 억제를 위해서 필요한 절연막(14)의 두께보다도 질화 갈륨 성장층(12)이 얇은 경우에도, 절연막(14)의 두께를 확보할 수 있다.
실시형태 4.
도 10은 실시형태 4에 따른 반도체 웨이퍼(400)의 단면도이다. 본 실시형태에서는, 실리콘 기판(10)의 상면에 열산화막(16)이 마련된다. 열산화막(16) 상에는 절연막(14)이 마련된다. 열산화막(16)과 절연막(14)은 절연층을 형성한다.
다음으로, 반도체 웨이퍼(400)의 제조 방법을 설명한다. 질화 갈륨 성장층(12)을 성장시키는 공정까지는 실시형태 1과 마찬가지이다. 본 실시형태에서는, 열산화막(16)을 제거하지 않는다. 다음으로, 열산화막(16) 상에 절연막(14)을 형성한다. 후공정은 실시형태 1과 마찬가지이다.
본 실시형태에서는, 열산화막(16)을 제거하지 않기 때문에, 제조 공정을 간략화할 수 있다. 또한, 열산화막(16)이 실리콘 기판(10)의 휨을 교정하는 응력을 미치는 경우에는, 열산화막(16)을 휨의 억제를 위해서 유효 이용할 수 있다.
한편, 각 실시형태에서 설명한 기술적 특징은 적절히 조합하여 이용해도 된다.
10 실리콘 기판, 11 영역, 12 질화 갈륨 성장층, 13 소구획, 14 절연막, 16 열산화막, 100, 200 반도체 웨이퍼, 214 절연막, 215 오목부, 218 레지스트, 300 반도체 웨이퍼, 310 실리콘 기판, 310a 볼록부, 400 반도체 웨이퍼

Claims (19)

  1. 실리콘 기판의 상면에 복수의 소구획으로 분할된 질화 갈륨 성장층을 형성하는 제 1 공정과,
    상기 복수의 소구획 사이를 절연막으로 메우는 제 2 공정
    을 구비하고,
    상기 절연막은 상기 질화 갈륨 성장층이 상기 실리콘 기판에 미치는 응력과 반대 방향의 응력을 상기 실리콘 기판에 미치는 것을 특징으로 하는 반도체 웨이퍼의 제조 방법.
  2. 제 1 항에 있어서,
    상기 절연막의 두께는 1μm 이상이고, 상기 질화 갈륨 성장층의 두께 이하인 것을 특징으로 하는 반도체 웨이퍼의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 절연막은 실리콘 질화막인 것을 특징으로 하는 반도체 웨이퍼의 제조 방법.
  4. 제 3 항에 있어서,
    상기 질화 갈륨 성장층은, 상기 실리콘 기판에 압축 응력을 미치고,
    상기 제 2 공정에서는, 프로세스 가스로서 SiH4와 NH3을 이용하고, NH3에 대한 SiH4의 비율을 0.5 이하로 설정하여 플라즈마 CVD에 의해 상기 절연막을 형성하는 것을 특징으로 하는 반도체 웨이퍼의 제조 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 2 공정은,
    상기 실리콘 기판의 상면과, 상기 복수의 소구획의 각각의 측면 및 상면을 상기 절연막으로 덮고, 상기 절연막 중 서로 인접하는 한 쌍의 소구획 사이의 부분에 오목부를 형성하는 공정과,
    상기 오목부를 메우도록, 상기 절연막 상에 레지스트를 마련하는 공정과,
    상기 레지스트 중 상기 복수의 소구획의 상면보다도 위에 마련된 부분과, 상기 절연막 중 상기 복수의 소구획의 상면보다도 위에 마련된 부분을 에칭에 의해 제거하여, 상기 복수의 소구획의 상면을 상기 절연막으로부터 노출시키는 에칭 공정과,
    상기 에칭 공정 후에, 상기 레지스트 중 상기 오목부를 메우는 부분을 제거하는 공정
    을 구비하는 것을 특징으로 하는 반도체 웨이퍼의 제조 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 제 1 공정은,
    상기 실리콘 기판의 상면에 열산화막을 형성하고, 상기 실리콘 기판의 상면을 상기 열산화막으로 복수의 영역으로 구획하는 공정과,
    상기 복수의 영역에 상기 복수의 소구획을 각각 성장시키는 공정
    을 구비하는 것을 특징으로 하는 반도체 웨이퍼의 제조 방법.
  7. 제 6 항에 있어서,
    상기 제 1 공정에서는, 상기 복수의 소구획을 성장시킨 후에 상기 열산화막을 제거하는 것을 특징으로 하는 반도체 웨이퍼의 제조 방법.
  8. 제 6 항에 있어서,
    상기 제 2 공정에서는, 상기 열산화막 상에 상기 절연막을 형성하는 것을 특징으로 하는 반도체 웨이퍼의 제조 방법.
  9. 제 6 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 절연막은, 상기 열산화막보다도 두꺼운 것을 특징으로 하는 반도체 웨이퍼의 제조 방법.
  10. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 제 1 공정은,
    상기 실리콘 기판의 상면에 상기 질화 갈륨 성장층을 형성하는 공정과,
    상기 질화 갈륨 성장층의 일부를 에칭에 의해 제거하여 상기 실리콘 기판을 노출시키고, 상기 질화 갈륨 성장층을 상기 복수의 소구획으로 분할하는 에칭 공정
    을 구비하고,
    상기 에칭 공정에서는, 상기 실리콘 기판이 노출된 후에도 에칭을 속행(續行)하여, 상기 실리콘 기판에 홈을 형성하는 것을 특징으로 하는 반도체 웨이퍼의 제조 방법.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 절연막은, 상기 실리콘 기판의 일단부터 타단까지 이어지는 것을 특징으로 하는 반도체 웨이퍼의 제조 방법.
  12. 실리콘 기판과,
    상기 실리콘 기판의 상면에 마련되고, 복수의 소구획으로 분할된 질화 갈륨 성장층과,
    상기 실리콘 기판의 상면에 마련되고, 상기 복수의 소구획 사이를 메우는 절연층
    을 구비하고,
    상기 절연층은 상기 질화 갈륨 성장층이 상기 실리콘 기판에 미치는 응력과 반대 방향의 응력을 상기 실리콘 기판에 미치는 것을 특징으로 하는 반도체 웨이퍼.
  13. 제 12 항에 있어서,
    상기 절연층의 두께는 1μm 이상이고, 상기 질화 갈륨 성장층의 두께 이하인 것을 특징으로 하는 반도체 웨이퍼.
  14. 제 12 항 또는 제 13 항에 있어서,
    상기 절연층은, 실리콘 질화막을 포함하는 것을 특징으로 하는 반도체 웨이퍼.
  15. 제 12 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 절연층에는, 상기 복수의 소구획 중 서로 인접하는 한 쌍의 소구획 사이에 오목부가 형성되는 것을 특징으로 하는 반도체 웨이퍼.
  16. 제 12 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 실리콘 기판의 상면측에는 복수의 볼록부가 형성되고,
    상기 복수의 소구획은, 상기 복수의 볼록부 상에 각각 마련되는 것을 특징으로 하는 반도체 웨이퍼.
  17. 제 12 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 절연층은, 상기 실리콘 기판의 상면에 마련된 열산화막과, 상기 열산화막 상에 마련된 절연막을 갖는 것을 특징으로 하는 반도체 웨이퍼.
  18. 제 17 항에 있어서,
    상기 절연막은, 상기 열산화막보다도 두꺼운 것을 특징으로 하는 반도체 웨이퍼.
  19. 제 12 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 절연층은, 상기 실리콘 기판의 일단부터 타단까지 이어지는 것을 특징으로 하는 반도체 웨이퍼.
KR1020227006023A 2019-10-23 2019-10-23 반도체 웨이퍼 및 그 제조 방법 KR102518610B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2019/041534 WO2021079434A1 (ja) 2019-10-23 2019-10-23 半導体ウエハおよびその製造方法

Publications (2)

Publication Number Publication Date
KR20220041139A true KR20220041139A (ko) 2022-03-31
KR102518610B1 KR102518610B1 (ko) 2023-04-05

Family

ID=73544822

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020227006023A KR102518610B1 (ko) 2019-10-23 2019-10-23 반도체 웨이퍼 및 그 제조 방법

Country Status (7)

Country Link
US (1) US20220290327A1 (ko)
JP (1) JP6795123B1 (ko)
KR (1) KR102518610B1 (ko)
CN (1) CN114556529A (ko)
DE (1) DE112019007835T5 (ko)
TW (1) TWI750847B (ko)
WO (1) WO2021079434A1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022144009A (ja) * 2021-03-18 2022-10-03 キオクシア株式会社 成膜装置、成膜方法、及び半導体装置の製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10135140A (ja) 1996-10-28 1998-05-22 Nippon Telegr & Teleph Corp <Ntt> ヘテロエピタキシャル成長方法、ヘテロエピタキシャル層および半導体発光素子
JPH11243056A (ja) * 1998-02-24 1999-09-07 Fuji Electric Co Ltd Ｉｉｉ族窒化物半導体の製造方法
JP2005228936A (ja) * 2004-02-13 2005-08-25 Dongguk Univ 発光ダイオードおよびその製造方法
KR20100085655A (ko) * 2009-01-21 2010-07-29 주식회사 하이닉스반도체 반도체 소자의 콘택 플러그 형성 방법
JP2011124335A (ja) * 2009-12-09 2011-06-23 Toyota Motor Corp 半導体装置
JP2018520502A (ja) * 2015-05-05 2018-07-26 セレン フォトニクス リミテッド 半導体テンプレート及び製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100767950B1 (ko) * 2000-11-22 2007-10-18 가부시키가이샤 히타치세이사쿠쇼 반도체 장치 및 그 제조 방법
JP4726408B2 (ja) * 2003-09-19 2011-07-20 シャープ株式会社 Ｉｉｉ−ｖ族系窒化物半導体素子およびその製造方法
KR100664986B1 (ko) * 2004-10-29 2007-01-09 삼성전기주식회사 나노로드를 이용한 질화물계 반도체 소자 및 그 제조 방법
JP2005333154A (ja) * 2005-07-05 2005-12-02 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2007335484A (ja) * 2006-06-13 2007-12-27 Mitsubishi Cable Ind Ltd 窒化物半導体ウェハ
JP2011135058A (ja) * 2009-11-30 2011-07-07 Honda Motor Co Ltd 太陽電池素子、カラーセンサ、ならびに発光素子及び受光素子の製造方法
US9653286B2 (en) * 2012-02-14 2017-05-16 Hexagem Ab Gallium nitride nanowire based electronics
JP6473017B2 (ja) * 2015-03-09 2019-02-20 エア・ウォーター株式会社 化合物半導体基板
JP6544166B2 (ja) * 2015-09-14 2019-07-17 信越化学工業株式会社 ＳｉＣ複合基板の製造方法
JP6724687B2 (ja) * 2016-08-01 2020-07-15 日亜化学工業株式会社 ナノロッドの形成方法及び半導体素子の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10135140A (ja) 1996-10-28 1998-05-22 Nippon Telegr & Teleph Corp <Ntt> ヘテロエピタキシャル成長方法、ヘテロエピタキシャル層および半導体発光素子
JPH11243056A (ja) * 1998-02-24 1999-09-07 Fuji Electric Co Ltd Ｉｉｉ族窒化物半導体の製造方法
JP2005228936A (ja) * 2004-02-13 2005-08-25 Dongguk Univ 発光ダイオードおよびその製造方法
KR20100085655A (ko) * 2009-01-21 2010-07-29 주식회사 하이닉스반도체 반도체 소자의 콘택 플러그 형성 방법
JP2011124335A (ja) * 2009-12-09 2011-06-23 Toyota Motor Corp 半導体装置
JP2018520502A (ja) * 2015-05-05 2018-07-26 セレン フォトニクス リミテッド 半導体テンプレート及び製造方法

Also Published As

Publication number Publication date
TWI750847B (zh) 2021-12-21
CN114556529A (zh) 2022-05-27
JP6795123B1 (ja) 2020-12-02
KR102518610B1 (ko) 2023-04-05
WO2021079434A1 (ja) 2021-04-29
DE112019007835T5 (de) 2022-07-07
JPWO2021079434A1 (ja) 2021-11-18
TW202123350A (zh) 2021-06-16
US20220290327A1 (en) 2022-09-15

Similar Documents

Publication Publication Date Title
JP4741572B2 (ja) 窒化物半導体基板及びその製造方法
JP4880456B2 (ja) 窒素化合物系半導体装置およびその製造方法
US7291509B2 (en) Method for fabricating a plurality of semiconductor chips
US9209023B2 (en) Growing III-V compound semiconductors from trenches filled with intermediate layers
JP4522301B2 (ja) 半導体基板および半導体装置
US20060220042A1 (en) Semiconductor device and fabrication method of the same
KR19980079320A (ko) 고품질 쥐에이엔계층의 선택성장방법, 고품질 쥐에이엔계층 성장기판 및 고품질 쥐에이엔계층 성장기판상에 제작하는 반도체디바이스
JP5192785B2 (ja) 窒化物半導体装置の製造方法
JP2016512485A (ja) 希土類酸化物／シリコン基板上で成長した、ａｉｎ中間層を含むｉｉｉ−ｎ材料
JP6138974B2 (ja) 半導体基板
KR20180088878A (ko) 결정질 기판 상에 반극성 질화물 층을 획득하기 위한 방법
KR102518610B1 (ko) 반도체 웨이퍼 및 그 제조 방법
US9799512B1 (en) Semiconductor substrate structures and methods for forming the same
US9947530B2 (en) Method of manufacturing nitride semiconductor substrate
KR102651278B1 (ko) 에피택셜 성장을 위한 변형 완화 트렌치
US9401420B2 (en) Semiconductor device
KR100323710B1 (ko) 질화갈륨 반도체 레이저 기판의 제조방법
KR20200074895A (ko) 파워 트랜지스터의 제조 방법 및 그 제조 방법에 따라 제조되는 파워 트랜지스터
CN110783395B (zh) 半导体结构
JP2014187110A (ja) 半導体ウエハの製造方法および半導体ウエハ
JPH05267175A (ja) 化合物半導体基板
JP2010129938A (ja) 電子デバイスの製造方法
KR101292229B1 (ko) 화합물 반도체 및 그 제조방법
WO2015182283A1 (ja) 窒化物系化合物半導体
JPH0258322A (ja) 半導体ウエハの製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant