JP2022144009A - 成膜装置、成膜方法、及び半導体装置の製造方法 - Google Patents

Abstract

【課題】被成膜体の反りを抑制することのできる成膜装置、成膜方法、及び半導体装置の製造方法を提供する。【解決手段】成膜装置５００は、電極５２０と、被加工膜５０が形成された半導体基板２０を保持する保持部５１０と、電極５２０と保持部５１０の間に配置され、被加工膜５０の表面の一部に対する成膜を抑制する抑制部材５４０と、を備える。抑制部材５４０は、複数の開口ＯＰを有する格子部５４２と、格子部５４２を支持するリング部５４１と、を含む。【選択図】図８

Description

本発明の実施形態は、成膜装置、成膜方法、及び半導体装置の製造方法に関する。

例えばＮＡＮＤ型フラッシュメモリのような半導体装置の製造工程においては、半導体基板の表面に被加工膜が形成された後に、当該被加工膜の表面を覆うようにマスクが成膜される。

特開２００８－１３９４２４号公報

板状である被成膜体の表面全体を覆うように成膜が行われた場合には、形成された膜で生じた応力により、被成膜体に反りが生じてしまうことがある。

開示された実施形態によれば、被成膜体の反りを抑制することのできる成膜装置、成膜方法、及び半導体装置の製造方法が提供される。

実施形態に係る成膜装置は、電極と、被成膜体を保持する保持部と、電極と保持部の間に配置され、被成膜体の表面の一部に対する成膜を抑制する遮蔽板と、を備え、遮蔽板は、複数の開口部を有する格子部と格子部を支持するリング部と、を含む。

図１は、半導体装置の構成を示す等価回路図である。 図２は、半導体装置の構成を示す断面図である。 図３は、半導体装置の製造方法を示す図である。 図４は、半導体装置の製造方法を示す図である。 図５は、半導体装置の製造方法を示す図である。 図６は、半導体装置の製造方法を示す図である。 図７は、被成膜体で生じる反りについて説明するための図である。 図８は、本実施形態に係る成膜方法の概要について説明するための図である。 図９は、本実施形態に係る成膜装置の構成を示す図である。 図１０は、本実施形態に係る成膜装置の構成を示す図である。 図１１は、本実施形態に係る成膜方法を示す図である。 図１２は、本実施形態に係る成膜方法を示す図である。 図１３は、本実施形態に係る成膜方法を示す図である。 図１４は、本実施形態に係る成膜方法を示す図である。 図１５は、本実施形態に係る成膜方法を示す図である。 図１６は、本実施形態に係る成膜方法を示す図である。 図１７は、本実施形態に係る成膜方法を示す図である。

以下、添付図面を参照しながら本実施形態について説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。

本実施形態に係る成膜装置５００は、半導体装置１０の製造工程に用いられる装置であって、半導体基板２０にマスク１００を成膜するための装置として構成されている。半導体装置１０の構成や、半導体装置１０により実現される成膜方法について説明するに先立ち、半導体装置１０の構成について先ず説明する。

半導体装置１０は、例えばＮＡＮＤ型フラッシュメモリとして構成された半導体記憶装置である。図１には、半導体装置１０の構成が等価回路図として示されている。半導体装置１０は複数のブロックＢＬＫにより構成されているのであるが、図１においては、これらのうちの１つのブロックＢＬＫのみが図示されている。半導体装置１０が有する他のブロックＢＬＫの構成も、図１に示されるものと同じである。各チップには、これら複数のブロックＢＬＫを含む半導体装置１０が含まれる。

図１に示されるように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ（ＳＵ０～ＳＵ３）を含む。また各々のストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳの各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）と、選択トランジスタＳＴ１、ＳＴ２とを含む。

尚、メモリセルトランジスタＭＴの個数は８個に限られず、例えば、３２個、４８個、６４個、９６個でもよい。例えばカットオフ特性を高めるために、選択トランジスタＳＴ１、ＳＴ２のそれぞれが、単一ではなく複数のトランジスタにより構成されていてもよい。さらに、メモリセルトランジスタＭＴと選択トランジスタＳＴ１、ＳＴ２との間には、ダミーセルトランジスタが設けられていてもよい。

メモリセルトランジスタＭＴは、選択トランジスタＳＴ１と選択トランジスタＳＴ２との間において、直列接続されるようにして配置されている。一端側のメモリセルトランジスタＭＴ７が、選択トランジスタＳＴ１のソースに接続され、他端側のメモリセルトランジスタＭＴ０が、選択トランジスタＳＴ２のドレインに接続されている。

ストリングユニットＳＵ０～ＳＵ３の各々の選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ０～ＳＧＤ３に共通接続されている。選択トランジスタＳＴ２のゲートは、同一のブロックＢＬＫ内にある複数のストリングユニットＳＵ間で同一のセレクトゲート線ＳＧＳに共通接続されている。同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通接続される。すなわち、ワード線ＷＬ０～ＷＬ７及びセレクトゲート線ＳＧＳは、同一ブロックＢＬＫ内の複数のストリングユニットＳＵ０～ＳＵ３間で共通となっているのに対し、セレクトゲート線ＳＧＤは、同一ブロックＢＬＫ内であってもストリングユニットＳＵ０～ＳＵ３毎に個別に設けられている。

半導体装置１０には、ｍ本のビット線ＢＬ（ＢＬ０、ＢＬ１、・・・、ＢＬ（ｍ－１））が設けられている。上記の「ｍ」は、１つのストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳの本数を表す整数である。それぞれのＮＡＮＤストリングＮＳのうち、選択トランジスタＳＴ１のドレインは、対応するビット線ＢＬに接続されている。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続されている。ソース線ＳＬは、ブロックＢＬＫが有する複数の選択トランジスタＳＴ２のソースに対し、共通接続されている。

同一のブロックＢＬＫ内にある複数のメモリセルトランジスタＭＴに記憶されているデータは、一括して消去される。一方、データの読み出し及び書き込みは、１つのワード線ＷＬに接続され、かつ１つのストリングユニットＳＵに属する複数のメモリセルトランジスタＭＴに対して一括して行われる。それぞれのメモリセルは、上位ビット、中位ビット、及び下位ビットからなる３ビットのデータを保持することができる。

つまり、本実施形態に係る半導体装置１０は、メモリセルトランジスタＭＴへのデータの書き込み方式として、１つのメモリセルトランジスタＭＴに３ビットデータを記憶させるＴＬＣ方式を採用している。このような態様に替えて、メモリセルトランジスタＭＴへのデータの書き込み方式としては、１つのメモリセルトランジスタＭＴに２ビットデータを記憶させるＭＬＣ方式や、１つのメモリセルトランジスタＭＴに１ビットデータを記憶させるＳＬＣ方式等を採用してもよい。

１つのワード線ＷＬに接続され、かつ１つのストリングユニットＳＵに属する複数のメモリセルトランジスタＭＴが記憶する１ビットデータの集合は、「ページ」と称される。図１では、上記のような複数のメモリセルトランジスタＭＴからなる集合の一つに、符号「ＭＧ」が付してある。

本実施形態のように、１つのメモリセルトランジスタＭＴに３ビットのデータが記憶される場合、１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、３ページ分のデータを記憶することができる。

図２には、半導体装置１０の構成が、模式的な断面図として示されている。同図に示されるように、半導体装置１０では、半導体基板２０の上に複数のＮＡＮＤストリングＮＳが形成されている。半導体基板２０は、その表面にｐ型ウェル領域が形成されたシリコン基板である。半導体基板２０は、図１のソース線ＳＬとして機能する。

半導体基板２０の上方には、セレクトゲート線ＳＧＳとして機能する複数の配線層３３３、ワード線ＷＬとして機能する複数の配線層３３２、及びセレクトゲート線ＳＧＤとして機能する複数の配線層３３１が積層されている。積層された配線層３３３、３３２、３３１のそれぞれの間には、図２においては不図示の絶縁層４０が配置されている。

半導体装置１０には複数のメモリホールＭＨが形成されている。メモリホールＭＨは、上記の配線層３３３，３３２，３３１、及びこれらの間にある不図示の絶縁層４０を上下方向に貫通しており、且つ半導体基板２０に達するように形成された穴である。メモリホールＭＨの側面には、ブロック絶縁膜３３５、電荷蓄積層３３６、及びトンネル絶縁膜３３７が順次形成され、更にその内側に導電体柱３３８が埋め込まれている。導電体柱３３８は、例えばポリシリコンからなり、ＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の動作時にチャネルが形成される領域として機能する。このように、メモリホールＭＨの内側には、ブロック絶縁膜３３５、電荷蓄積層３３６、トンネル絶縁膜３３７、及び導電体柱３３８からなる柱状体が形成されている。

メモリホールＭＨの内側に形成された柱状体のうち、積層された配線層３３３、３３２、３３１のそれぞれと交差している各部分は、トランジスタとして機能する。これら複数のトランジスタのうち、配線層３３１と交差している部分にあるものは、選択トランジスタＳＴ１として機能する。複数のトランジスタのうち、配線層３３２と交差している部分にあるものは、メモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）として機能する。複数のトランジスタのうち、配線層３３３と交差している部分にあるものは、選択トランジスタＳＴ２として機能する。このような構成により、各メモリホールＭＨの内側に形成された柱状体のそれぞれは、図１を参照しながら説明したＮＡＮＤストリングＮＳとして機能する。柱状体の内側にある導電体柱３３８は、メモリセルトランジスタＭＴや選択トランジスタＳＴ１、ＳＴ２のチャンネルとして機能する部分である。

導電体柱３３８よりも上側には、ビット線ＢＬとして機能する配線層が形成される。導電体柱３３８の上端には、導電体柱３３８とビット線ＢＬとを接続するコンタクトプラグ３３９が形成されている。

図２に示される構成と同様の構成が、図２の紙面の奥行き方向に沿って複数配列されている。図２の紙面の奥行き方向に沿って一列に並ぶ複数のＮＡＮＤストリングＮＳの集合によって、１つのストリングユニットＳＵが形成されている。

半導体装置１０を製造する方法について簡単に説明する。尚、後に説明する成膜装置５００により行われる成膜方法は、半導体装置１０の製造工程の途中において用いられるものである。

＜積層工程＞積層工程では、半導体基板２０の上面を覆うように、複数の絶縁層３０及び犠牲層６０が交互に形成される。図３には、積層工程が完了した状態が示されている。それぞれの犠牲層６０は、後にタングステン等の導電性材料にリプレイスされ、配線層３３１、３３２、３３３となる層である。積層された絶縁層３０及び犠牲層６０の全体からなる膜には、後に説明するように、メモリホールＭＨ等を形成するための加工が施される。このため、積層工程において積層された絶縁層３０及び犠牲層６０の全体からなる膜のことを、以下では「被加工膜５０」とも表記する。

＜マスク形成工程＞積層工程の後に行われるマスク形成工程では、被加工膜５０の表面Ｓ１１上にマスク１００が形成される。マスク１００は、本実施形態における「第１膜」に該当する。マスク形成工程では、先ず、成膜装置５００を用いたプラズマ処理、例えばプラズマＣＶＤによって、図４のようにマスク１００が形成される。その後、図５のように、マスク１００に複数の開口１１０が形成される。開口１１０は、メモリホールＭＨが形成される部分の直上となる位置のそれぞれに形成される。マスク形成工程の詳細については後に説明する。

＜ＭＨ加工工程＞マスク形成工程の後に行われるＭＨ加工工程では、マスク１００を介したＲＩＥ（Reactive Ion Etching）により、被加工膜５０に複数のメモリホールＭＨが形成される。図６には、ＭＨ加工工程が完了した状態が示されている。同図に示されるように、それぞれのメモリホールＭＨは、被加工膜５０における絶縁層３０及び犠牲層６０のそれぞれを貫通し、ソース線ＳＬである半導体基板２０に達する深さまで形成される。

ＭＨ加工工程が完了した後は、アッシングによりマスク１００が除去される。その後、各メモリホールＭＨの内側に、ブロック絶縁膜３３５、電荷蓄積層３３６、トンネル絶縁膜３３７、及び導電体柱３３８からなる柱状体（図２を参照）が形成される。また、犠牲層６０が導電性材料にリプレイスされ、配線層３３１、３３２、３３３が形成される。更にその後、コンタクトプラグ３３９、ビット線ＢＬ等が形成され、図１及び図２を参照しながら説明した半導体装置１０が完成する。

上記のように、マスク形成工程においては、被加工膜５０の表面Ｓ１１上にマスク１００が形成される。このとき、図７（Ａ）に示されるように、マスク１００が被加工膜５０の上面全体を覆う一様な膜として形成された場合には、マスク１００と被加工膜５０との熱膨張率の違い等に起因して、マスク１００では大きな応力が生じる。その結果、図７（Ｂ）に示されるように、被加工膜５０を含む半導体基板２０の全体に反りが生じてしまうことがある。

特に、メモリホールＭＨが深くなることに伴って、マスク１００の材料として比較的エッチング耐性がある硬質の膜が使用されることが多い。その結果、成膜されたマスク１００で生じる応力が大きくなり、図７（Ｂ）に示される半導体基板２０の反りも大きくなる傾向がある。半導体基板２０の反りは、後の工程におけるチャッキング不良や、半導体基板２０における膜剥がれの原因となるため、好ましくない。

そこで、本実施形態では、成膜装置５００による成膜方法を工夫することで、半導体基板２０の反りを抑制することとしている。

図８には、成膜装置５００によってマスク１００が形成された後の状態の、半導体基板２０が示されている。半導体基板２０は例えばシリコン基板などの半導体ウエハを含む。図８（Ａ）は、半導体基板２０を上面視で描いた図であり、図８（Ｂ）は、半導体基板２０を側面視で描いた図である。

図８に示されるように、マスク１００は、半導体基板２０の上面において、複数の矩形の領域に分かれた状態で成膜されている。各領域の境界部分においては、マスク１００が形成されていないか、その厚さが極めて薄くなっている。つまり、マスク１００の成膜が抑制されており、当該部分には溝が形成されている。各領域は、例えば1つのチップに相当する大きさを有していてもよいし、複数個のチップに相当する大きさを有していてもよい。

各領域の境界部分には、溝の内側を埋めるように、マスク１００とは別の材料からなる充填膜２００が形成されている。充填膜２００の材料は、マスク１００に比べて、生じる応力が小さくなるような材料が用いられる。

このように、本実施形態では、マスク１００が被加工膜５０の上面全体を覆う一様な膜として形成されるのではなく、複数の領域に分かれるように形成される。マスク１００の全体で生じる応力は、一様に成膜された場合に比べて著しく低減されるので、応力に起因した半導体基板２０の反りも低減される。

被加工膜５０が形成された半導体基板２０は、マスク１００を成膜する対象であるから、本実施形態における「被成膜体」に該当する。被成膜体の表面（本実施形態では被加工膜５０の表面）のうち、マスク１００の成膜が抑制されない部分、すなわち、図８において充填膜２００に覆われていない部分のことを、以下では「第１部分５１」とも称する。また、マスク１００の成膜が上記のように抑制される部分、すなわち、図８において充填膜２００に覆われている部分のことを、以下では「第２部分５２」とも称する。第２部分５２は、第１部分５１と比較して成膜が抑制される部分、ということができる。

このような成膜を実現するための、成膜装置５００の構成等について説明する。図９には、成膜装置５００の構成が模式的に示されている。本実施形態の成膜装置５００はプラズマＣＶＤ装置として構成されている。成膜装置５００は、保持部５１０と、電極５２０と、電源５３０と、遮蔽板としての抑制部材５４０と、を備えている。

保持部５１０は、被成膜体である半導体基板２０を保持する部分である。保持部５１０としては、例えばメカチャックや静電チャック等を用いることができる。保持部５１０は、被加工膜５０を上方に向けた状態で、半導体基板２０を下方側から保持して固定する。保持部５１０は導電性の部材により構成されており、半導体基板２０と共に接地されている。

電極５２０は、保持部５１０と対向するように、保持部５１０の上方側に配置されている。電極５２０は、保持部５１０との間においてＲＦと称される高周波の電界を生じさせ、これによりプラズマを発生させるための電極である。電極５２０は、プラズマの原料となるガスを供するためのシャワーヘッドと兼用されている。

電源５３０は、互いに対向する保持部５１０と電極５２０との間に高周波の交流電圧を印加することで、上記の電界を生じさせるための電源装置である。

抑制部材５４０は、先に述べた第２部分５２への成膜を抑制するために、被加工膜５０の表面に沿って配置される部材である。図９においては、抑制部材５４０が模式的な断面図として描かれている。図１０には、抑制部材５４０の構成が上面視で描かれている。同図に示されるように、抑制部材５４０は、リング部５４１と、格子部５４２と、を有している。抑制部材５４０は、その全体が、例えば金属を含む導電性の部材により形成されている。

リング部５４１は、次に述べる格子部５４２を内側において支持するための円環状の部材である。リング部５４１の内径は、被加工膜５０の上面の直径よりも大きい。

格子部５４２は、リング部５４１の内側全体に配置された格子状の部材である。格子部５４２には、矩形の開口ＯＰが複数形成されている。開口ＯＰが形成されている部分は、本実施形態における「開口部」に該当する。各開口ＯＰの形状は特に限定されないが、後の工程で半導体基板２０がダイシングされる際の、各チップの形状に概ね等しくてよい。換言すれば、ダイシングされる線に沿うように格子部５４２が形成されていてよい。尚、半導体基板２０のうち格子部５４２により覆われる部分は、上記のようにダイシングされる線の直上となる位置に限らず、他の部分であってもよい。いずれの場合であっても、マスク１００を用いて形成されるデバイスパターンとは重ならない位置（本実施形態では、開口１１０が形成されない位置）を覆うように、格子部５４２が形成されることが好ましい。

保持部５１０によって保持された半導体基板２０の上方、に抑制部材５４０が配置された状態においては、被加工膜５０の一部が格子部５４２によって覆われた状態となる。被加工膜５０のその他の部分は、開口ＯＰを通じて上方に開放された状態となる。図９に示されるように、抑制部材５４０は、保持部５１０と共に接地されている。

成膜装置５００によって行われる成膜方法について説明する。当該成膜は、先に述べたマスク形成工程において、マスク１００を形成するために行われるものである。

マスク形成工程においては、先ず、被加工膜５０が形成された半導体基板２０が、保持部５１０の上面に設置され、保持部５１０によって保持された状態とされる。図９には、半導体基板２０が保持部５１０によって保持された直後の状態が示されている。

尚、抑制部材５４０は、上下方向に沿って移動可能な不図示の保持機構によって保持されている。半導体基板２０が保持部５１０の上面に載置される際において、上記の保持機構は、抑制部材５４０を予め上方側に移動させておく。これにより、半導体基板２０の移動が抑制部材５４０により妨げられてしまうことが防止される。

半導体基板２０が保持部５１０の上面に載置されると、上記の保持機構は、抑制部材５４０を下方側へと移動させることで、抑制部材５４０を被加工膜５０の表面に沿うように配置する。図１１には、このような抑制部材５４０の移動が完了した状態が示されている。当該状態においては、格子部５４２の全体が被加工膜５０の上面と平行となっており、且つ、格子部５４２が被加工膜５０の上面に近接した状態となっている。

この状態で、保持部５１０と電極５２０との間に高周波の電圧が印加されると共に、電極５２０から下方側に向けてガスが供給される。保持部５１０と電極５２０との間ではプラズマＰＳが発生し、その一部が、下方側にある被加工膜５０の表面に到達してマスク１００が成膜される。図１２には、このように成膜が行われている途中の状態が示されている。

マスク１００は、例えば、組成比が９０％以上の炭素原子と、組成比が１０％以下の水素原子とを含有するダイヤモンドライクカーボン膜である。マスク１００は更に、タングステン原子、ボロン原子、窒素原子、酸素原子などの不純物原子を含有していてもよい。いずれの場合でも、マスク１００は、カーボンを主成分とする比較的硬質の膜として形成され、その密度は例えば２．０ｇ／ｃｍ^３以上である。マスク１００は、例えば金属のような、カーボン以外の材料を主成分とする膜として形成されてもよい。

マスク１００の材料となるイオン等の活性種は、プラズマＰＳから、抑制部材５４０の開口ＯＰを通じて被加工膜５０の表面に到達する。このため、図１２において模式的に示されるように、被加工膜５０の表面のうち格子部５４２の直下の部分では、上記活性種（成膜材料）の到達が格子部５４２によって妨げられるので、マスク１００の成膜が抑制される。一方、被加工膜５０の表面のうち開口ＯＰの直下の部分では、上記活性種の到達が妨げられないので、マスク１００の成膜が抑制されない。このため、マスク１００は、開口ＯＰの直下の部分では厚く形成される一方で、格子部５４２の直下の部分ではほとんど形成されない。

被加工膜５０の表面のうち開口ＯＰの直下の部分は、上記のようにマスク１００の成膜が抑制されない部分であるから、先に述べた「第１部分５１」に該当する。また、被加工膜５０の表面のうち格子部５４２の直下の部分は、上記のようにマスク１００の成膜が抑制される部分であるから、先に述べた「第２部分５２」に該当する。

尚、格子部５４２の直下における成膜を確実に抑制するためには、格子部５４２の厚さが、プラズマＰＳと被加工膜５０との間におけるシース厚よりも大きくなっていることが好ましい。

本実施形態では、先に述べたように、抑制部材５４０はその全体が導電性の材料を主として含むように形成されている。本実施形態のように、マスク１００の材料として、導電性を有する材料が主として用いられる場合には、抑制部材５４０も主として導電性の材料により形成されていることが好ましい。一方、マスク１００の材料として、主として絶縁性の材料が用いられる場合には、抑制部材５４０も主として絶縁性の材料により形成されていることが好ましい。このような構成においては、抑制部材５４０の上面に成膜材料が堆積したとしても、抑制部材５４０の導電性が成膜中において変化しにくいので、一定の安定した条件で成膜を行うことができる。

図１３には、第２部分５２の近傍の部分が拡大して示されている。同図に示されるように、第２部分５２の直上では、マスク１００の成膜が抑制されたことに伴って、凹状の溝Ｇが形成されている。溝Ｇの底の部分においては、図１３の例のようにマスク１００が薄く形成されていてもよいが、被加工膜５０の表面が露出していてもよい。このような溝Ｇは、上面視において、格子部５４２に対応した格子状の溝として形成される。

以上のように、本実施形態に係る成膜装置５００は、被成膜体（被加工膜５０が形成された半導体基板２０）の表面の一部に対する成膜を抑制する抑制部材５４０を備える。抑制部材５４０は、保持部５１０に保持された被成膜体の表面に沿って配置されることで、当該表面の一部における成膜を抑制する。抑制部材５４０は、成膜が抑制されない第１部分５１が、成膜が抑制される第２部分５２によって複数の領域に分かれるように構成されている。

また、半導体装置１０の製造工程のうち、成膜装置５００によってマスク１００を形成するマスク形成工程は、被加工膜５０が形成された半導体基板２０を保持する工程（図９）と、抑制部材５４０を、被加工膜５０の表面に沿って配置する工程（図１１）と、被加工膜５０の表面に対し、抑制部材５４０を通じて成膜材料を到達させることで成膜を行う工程（図１２）と、を含む。このような工程を経ることで、マスク１００が複数の領域に分かれて形成される。その結果、マスク１００の応力を低減し、応力に起因した半導体基板２０の反りを抑制することが可能となる。

ところで、図１３のように溝Ｇの内側が露出したまま、ＭＨ加工工程においてマスク１００を介したＲＩＥが行われた場合には、第２部分５２の直上ではマスク１００が早期に無くなってしまい、その下の被加工膜５０がエッチングされてしまう。このため、本実施形態では先に述べたように、溝Ｇの内側を埋めるように充填膜２００が形成される。充填膜２００の形成は、成膜装置５００とは別の装置によって行われる。

先ず、図１４に示されるように、マスク１００の表面全体を覆うように充填膜２００が形成される。充填膜２００は、マスク１００とは別の組成からなる膜であって、本実施形態における「第２膜」に該当する。「別の組成からなる膜」には、一部の成分（例えばカーボン）がマスク１００と共通するような膜も含まれる。充填膜２００の材料としては、マスク１００よりも硬度が低く、マスク１００に比べて応力が小さくなるような材料が用いられる。本実施形態では、マスク１００よりも低密度のカーボン膜を材料として、充填膜２００が形成される。充填膜２００の形成は、塗布により行われてもよく、プラズマＣＶＤ等により行われてもよい。充填膜２００の密度は、例えば２．０ｇ／ｃｍ^３未満である。

図１４のように充填膜２００が形成された後、充填膜２００の表面がエッチバックされ、必要に応じてＣＭＰが施される。その結果、図１５に示されるように、溝Ｇの内側の部分を残して充填膜２００が除去される。これにより、半導体基板２０は、先に説明した図８に示される状態となる。

その後、マスク１００には、図５に示されるような複数の開口１１０が形成される。具体的には、先ず、マスク１００の表面を覆うように、２層のレジスト膜４１０、４２０が形成される。図１６に示されるように、レジスト膜４１０はマスク１００上を覆うように形成され、レジスト膜４２０はその更に上を覆うように形成される。

続いて、フォトリソグラフィ及びＲＩＥを用いて、レジスト膜４１０、４２０を貫くように開口４０１が形成される。開口４０１は、開口１１０と対応する位置、すなわち、メモリホールＭＨと対応する位置のそれぞれに形成される円形の開口である。

その後、レジスト膜４１０、４２０をマスクとしたＲＩＥにより、マスク１００のうち開口４０１の直下の部分がエッチングされ、開口１１０が形成される。以上の加工を可能とするために、感光性を有する材料によりレジスト膜４１０を形成し、エッチング耐性を有する材料によりレジスト膜４２０を形成すればよい。開口１１０の形成が完了した後は、アッシングによりレジスト膜４１０、４２０が除去される。図１７には、レジスト膜４１０、４２０が除去された状態が示されている。

その後は、図１７に示されるマスク１００を用いて、先に説明したＭＨ加工工程が行われる。当該工程は、マスク１００（第１膜）および充填膜２００（第２膜）をマスクにして、被加工膜５０を加工する工程、ということができる。

以上のように、本実施形態で用いられる成膜方法においては、被加工膜５０の表面に対し、抑制部材５４０を通じて成膜材料を到達させることでマスク１００の成膜を行った後に、第２部分５２の直上（つまり、溝Ｇの内側）に、上記の成膜材料とは別の材料からなる充填膜２００を形成する工程を更に含んでいる。これにより、マスク１００を複数の領域に分割し応力を抑制しながらも、領域の境界部分におけるエッチング耐性を確保することが可能となっている。

尚、充填膜２００は、マスク１００よりもエッチング耐性が低い。しかしながら、充填膜２００が形成されている部分は、メモリホールＭＨのような加工対象が密には配置されていないので、当初からエッチング速度が低い部分である。このため、充填膜２００のエッチング耐性が低くても、メモリホールＭＨの形成時において、充填膜２００が無くなってしまうことは無い。

以上に説明した成膜方法は、半導体装置１０の製造工程のうち、種々の成膜工程に適用することができる。本実施形態では、マスク１００がＣＶＤにより成膜される場合の例について説明したが、本実施形態のような抑制部材５４０を用いた成膜方法は、例えばスパッタ等のＰＶＤによる成膜に適用することもできる。また、半導体装置１０の製造工程に限られず、他の成膜工程に適用することもできる。

以上、具体例を参照しつつ本実施形態について説明した。しかし、本開示はこれらの具体例に限定されるものではない。これら具体例に、当業者が適宜設計変更を加えたものも、本開示の特徴を備えている限り、本開示の範囲に包含される。前述した各具体例が備える各要素およびその配置、条件、形状などは、例示したものに限定されるわけではなく適宜変更することができる。前述した各具体例が備える各要素は、技術的な矛盾が生じない限り、適宜組み合わせを変えることができる。

２０：半導体基板、５０：被加工膜、１００：マスク、２００：充填膜、５００：成膜装置、５１０：保持部、５２０：電極、５４０：抑制部材。

Claims (5)

1. 電極と、
   被成膜体を保持する保持部と、
   前記電極と前記保持部の間に配置され、前記被成膜体の表面の一部に対する成膜を抑制する遮蔽板と、を備え、
   前記遮蔽板は、複数の開口部を有する格子部と前記格子部を支持するリング部と、を含む、成膜装置。
2. 被成膜体を用意し、
   複数の開口部を有する格子部と前記格子部を支持するリング部と、を含む遮蔽板を用いたプラズマ処理により、前記被成膜体の表面に対し、成膜が行われる第１部分と、前記第１部分と比較して成膜が抑制される第２部分と、を有する第１膜を形成する、成膜方法。
3. 前記被成膜体の表面に対し、前記第１膜の成膜後に、
   前記第２部分に、前記第１膜とは別の組成からなる第２膜を形成する工程を更に含む、請求項２に記載の成膜方法。
4. 被加工膜が形成された基板を用意し、
   前記被加工膜に対し、成膜が行われる第１部分と、前記第１部分と比較して成膜が抑制される第２部分と、を有する第１膜を形成し、
   前記第２部分に前記第１膜とは別の組成からなる第２膜を形成し、
   前記第１膜の前記第１部分にパターンを形成し、
   前記第１膜および前記第２膜をマスクにして、前記被加工膜を加工する、半導体装置の製造方法。
5. 前記第１膜はダイヤモンドライクカーボン膜を含む、請求項４に記載の半導体装置の製造方法。

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