CN115110026A - 成膜装置、成膜方法及半导体装置的制造方法 - Google Patents

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Abstract

本公开涉及成膜装置、成膜方法及半导体装置的制造方法。成膜装置(500)具备电极(520)、保持形成有被加工膜(50)的半导体基板(20)的保持部(510)及配置于电极(520)与保持部(510)之间且抑制对被加工膜(50)的表面的一部分的成膜的抑制构件(540)。抑制构件(540)包括具有多个开口(OP)的格子部(542)和支承格子部(542)的环部(541)。

Description

成膜装置、成膜方法及半导体装置的制造方法
本申请以2021年3月18日提出申请的在先的日本国专利申请第2021-044839号的优先权的利益为基础，且追求该利益，其内容整体通过引用而包含于此。
技术领域
本发明的实施方式涉及成膜装置、成膜方法及半导体装置的制造方法。
背景技术
在例如NAND型闪速存储器这样的半导体装置的制造工序中，在半导体基板的表面形成被加工膜后，以覆盖该被加工膜的表面的方式将掩模成膜。
在以覆盖板状的被成膜体的表面整体的方式进行了成膜的情况下，有时会因在所形成的膜中产生的应力而在被成膜体产生翘曲。
发明内容
根据所公开的一个实施方式，提供能够抑制被成膜体的翘曲的成膜装置、成膜方法及半导体装置的制造方法。
实施方式的成膜装置具备：电极；保持部，保持被成膜体；及遮蔽板，配置于电极与保持部之间，抑制对被成膜体的表面的一部分的成膜，遮蔽板包括具有多个开口部的格子部和支承格子部的环部。
根据上述构成，能够提供能抑制被成膜体的翘曲的成膜装置、成膜方法及半导体装置的制造方法。
附图说明
图1是示出半导体装置的构成的等效电路图。
图2是示出半导体装置的构成的剖视图。
图3是示出半导体装置的制造方法的图。
图4是示出半导体装置的制造方法的图。
图5是示出半导体装置的制造方法的图。
图6是示出半导体装置的制造方法的图。
图7是用于对在被成膜体中产生的翘曲进行说明的图。
图8是用于对本实施方式的成膜方法的概要进行说明的图。
图9是示出本实施方式的成膜装置的构成的图。
图10是示出本实施方式的成膜装置的构成的图。
图11是示出本实施方式的成膜方法的图。
图12是示出本实施方式的成膜方法的图。
图13是示出本实施方式的成膜方法的图。
图14是示出本实施方式的成膜方法的图。
图15是示出本实施方式的成膜方法的图。
图16是示出本实施方式的成膜方法的图。
图17是示出本实施方式的成膜方法的图。
具体实施方式
以下，一边参照附图，一边对本实施方式进行说明。为了使说明的理解容易，在各附图中对同一构成要素尽量标注同一标号，省略重复的说明。
本实施方式的成膜装置500是在半导体装置10的制造工序中使用的装置，构成为用于在半导体基板20将掩模100成膜的装置。在对半导体装置10的构成、由半导体装置10实现的成膜方法进行说明之前，首先对半导体装置10的构成进行说明。
半导体装置10是构成为例如NAND型闪速存储器的半导体存储装置。在图1中，半导体装置10的构成作为等效电路图而示出。半导体装置10由多个块BLK构成，但在图1中，仅图示了它们中的1个块BLK。半导体装置10所具有的其他的块BLK的构成也与图1所示的构成相同。在各芯片中包括包含这多个块BLK的半导体装置10。
如图1所示，块BLK包括例如4个串单元SU(SU0～SU3)。另外，各串单元SU包括多个NAND串NS。NAND串NS的各自包括例如8个存储单元晶体管MT(MT0～MT7)和选择晶体管ST1、ST2。
此外，存储单元晶体管MT的个数不限于8个，例如也可以是32个、48个、64个、96个。为了提高例如截止(cutoff)特性，选择晶体管ST1、ST2的各自也可以由多个晶体管而非单个晶体管构成。而且，在存储单元晶体管MT与选择晶体管ST1、ST2之间也可以设置有虚设单元晶体管(dummy cell transistor)。
存储单元晶体管MT在选择晶体管ST1与选择晶体管ST2之间以串联连接的方式配置。一端侧的存储单元晶体管MT7连接于选择晶体管ST1的源极，另一端侧的存储单元晶体管MT0连接于选择晶体管ST2的漏极。
串单元SU0～SU3各自的选择晶体管ST1的栅极分别共同连接于选择栅极线SGD0～SGD3。选择晶体管ST2的栅极在处于同一块BLK内的多个串单元SU间共同连接于同一选择栅极线SGS。处于同一块BLK内的存储单元晶体管MT0～MT7的控制栅极分别共同连接于字线WL0～WL7。即，字线WL0～WL7及选择栅极线SGS在同一块BLK内的多个串单元SU0～SU3间共用，而选择栅极线SGD即使在同一块BLK内也针对每个串单元SU0～SU3单独设置。
在半导体装置10设置有m条位线BL(BL0、BL1、…、BL(m-1))。上述的“m”是表示包含于1个串单元SU的NAND串NS的串数的整数。各NAND串NS中的选择晶体管ST1的漏极连接于对应的位线BL。选择晶体管ST2的源极连接于源极线SL。源极线SL共同连接于块BLK所具有的多个选择晶体管ST2的源极。
存储于处于同一块BLK内的多个存储单元晶体管MT的数据被一并擦除。另一方面，数据的读出及写入，对连接于1个字线WL且属于1个串单元SU的多个存储单元晶体管MT一并进行。各存储单元能够保持由上位位、中位位及下位位构成的3位的数据。
也就是说，本实施方式的半导体装置10，作为数据向存储单元晶体管MT的写入方式而采用了使1个存储单元晶体管MT存储3位数据的TLC方式。取代这样的方案，作为数据向存储单元晶体管MT的写入方式，也可以采用使1个存储单元晶体管MT存储2位数据的MLC方式、使1个存储单元晶体管MT存储1位数据的SLC方式等。
连接于1个字线WL且属于1个串单元SU的多个存储单元晶体管MT所存储的1位数据的集合被称作“页”。在图1中，对由如上所述的多个存储单元晶体管MT构成的集合之一标注有标号“MG”。
在如本实施方式这样在1个存储单元晶体管MT中存储3位的数据的情况下，在1个串单元SU内连接于共用的字线WL的多个存储单元晶体管MT的集合能够存储3页的量的数据。
在图2中，半导体装置10的构成作为示意性的剖视图而示出。如该图所示，在半导体装置10中，在半导体基板20上形成有多个NAND串NS。半导体基板20是在其表面形成有p型阱区的硅基板。半导体基板20作为图1的源极线SL发挥功能。
在半导体基板20的上方层叠有作为选择栅极线SGS发挥功能的多个布线层333、作为字线WL发挥功能的多个布线层332及作为选择栅极线SGD发挥功能的多个布线层331。在层叠的布线层333、332、331的各自之间配置有在图2中未图示的绝缘层40。
在半导体装置10形成有多个存储孔MH。存储孔MH是将上述的布线层333、332、331及处于它们之间的未图示的绝缘层40在上下方向上贯通且以到达半导体基板20的方式形成的孔。在存储孔MH的侧面依次形成有块绝缘膜335、电荷蓄积层336及隧道绝缘膜337，进一步在其内侧埋入有导电体柱338。导电体柱338例如由多晶硅构成，作为在包含于NAND串NS的存储单元晶体管MT以及选择晶体管ST1及ST2的动作时形成沟道的区域发挥功能。这样，在存储孔MH的内侧形成有由块绝缘膜335、电荷蓄积层336、隧道绝缘膜337及导电体柱338构成的柱状体。
形成于存储孔MH的内侧的柱状体中的、与层叠的布线层333、332、331分别交叉的各部分作为晶体管发挥功能。这多个晶体管中的、处于与布线层331交叉的部分的晶体管作为选择晶体管ST1发挥功能。多个晶体管中的、处于与布线层332交叉的部分的晶体管作为存储单元晶体管MT(MT0～MT7)发挥功能。多个晶体管中的、处于与布线层333交叉的部分的晶体管作为选择晶体管ST2发挥功能。通过这样的构成，形成于各存储孔MH的内侧的柱状体各自作为参照图1说明的NAND串NS发挥功能。处于柱状体的内侧的导电体柱338是作为存储单元晶体管MT、选择晶体管ST1、ST2的沟道发挥功能的部分。
在比导电体柱338靠上侧处形成有作为位线BL发挥功能的布线层。在导电体柱338的上端形成有连接导电体柱338和位线BL的接触插塞339。
与图2所示的构成同样的构成，沿着图2的纸面的进深方向而排列有多个。由沿着图2的纸面的进深方向而排成一列的多个NAND串NS的集合形成了1个串单元SU。
对制造半导体装置10的方法进行简单说明。此外，由之后说明的成膜装置500进行的成膜方法在半导体装置10的制造工序的中途被使用。
<层叠工序>
在层叠工序中，以覆盖半导体基板20的上表面的方式交替形成多个绝缘层30及牺牲层60。在图3中示出了层叠工序完成后的状态。各牺牲层60是之后被替换为钨等导电性材料且成为布线层331、332、333的层。对于由层叠的绝缘层30及牺牲层60的整体构成的膜，如之后说明那样，实施用于形成存储孔MH等的加工。因而，以下，将由在层叠工序中层叠的绝缘层30及牺牲层60的整体构成的膜也记为“被加工膜50”。
<掩模形成工序>
在层叠工序之后进行的掩模形成工序中，在被加工膜50的表面S11上形成掩模100。掩模100对应于本实施方式中的“第1膜”。在掩模形成工序中，首先，通过使用了成膜装置500的等离子体处理，例如等离子体CVD，如图4那样形成掩模100。之后，如图5那样，在掩模100形成多个开口110。开口110形成于成为形成存储孔MH的部分的正上方的各位置。关于掩模形成工序的详情，将在后进行说明。
<MH加工工序>
在掩模形成工序之后进行的MH加工工序中，通过借助掩模100的RIE(ReactiveIon Etching：反应性离子蚀刻)，在被加工膜50形成多个存储孔MH。在图6中示出了MH加工工序完成后的状态。如该图所示，各存储孔MH形成至贯通被加工膜50中的绝缘层30及牺牲层60的各自且到达作为源极线SL的半导体基板20的深度。
在MH加工工序完成后，通过灰化而除去掩模100。之后，在各存储孔MH的内侧形成由块绝缘膜335、电荷蓄积层336、隧道绝缘膜337及导电体柱338构成的柱状体(参照图2)。另外，牺牲层60被替换为导电性材料，形成布线层331、332、333。再之后，形成接触插塞339、位线BL等，参照图1及图2来进行了说明的半导体装置10完成。
如上所述，在掩模形成工序中，在被加工膜50的表面S11上形成掩模100。此时，在如图7的(A)所示那样，掩模100形成为覆盖被加工膜50的上表面整体的一样的膜的情况下，因掩模100与被加工膜50的热膨胀率的差异等，而在掩模100中产生大的应力。其结果，如图7的(B)所示，有时会在包括被加工膜50的半导体基板20的整体产生翘曲。
尤其是，伴随于存储孔MH变深，经常使用比较具有耐蚀刻性的硬质的膜作为掩模100的材料。其结果，在成膜出的掩模100中产生的应力变大，图7的(B)所示的半导体基板20的翘曲也存在变大的倾向。半导体基板20的翘曲成为之后的工序中的卡紧(chucking)不良、半导体基板20中的膜剥离的原因，因此不优选。
于是，在本实施方式中，通过在利用成膜装置500的成膜方法上下功夫来抑制半导体基板20的翘曲。
在图8中示出了由成膜装置500形成掩模100后的状态的半导体基板20。半导体基板20包括例如硅基板等半导体晶片。图8的(A)是将半导体基板20在俯视下描绘出的图，图8的(B)是将半导体基板20在侧视下描绘出的图。
如图8所示，掩模100在半导体基板20的上表面以被划分为多个矩形的区域的状态而成膜。在各区域的边界部分处，未形成掩模100，或者其厚度极薄。也就是说，掩模100的成膜被抑制，在该部分形成有槽。各区域可以具有相当于例如1个芯片的大小，也可以具有相当于多个芯片的大小。
在各区域的边界部分，以填埋槽的内侧的方式形成有由与掩模100不同的材料构成的填充膜200。填充膜200的材料使用与掩模100相比产生的应力变小的材料。
这样，在本实施方式中，掩模100不是形成为覆盖被加工膜50的上表面整体的一样的膜，而是以被划分为多个区域的方式形成。在掩模100的整体产生的应力与一样地成膜的情况相比，显著被降低，因此由应力引起的半导体基板20的翘曲也被降低。
形成有被加工膜50的半导体基板20是将掩模100成膜的对象，因此对应于本实施方式中的“被成膜体”。以下，将被成膜体的表面(在本实施方式中是被加工膜50的表面)中的、掩模100的成膜不被抑制的部分、即在图8中未被填充膜200覆盖的部分也称作“第1部分51”。另外，以下，将掩模100的成膜如上述那样被抑制的部分、即在图8中被填充膜200覆盖的部分也称作“第2部分52”。第2部分52也能够说成与第1部分51相比成膜被抑制的部分。
对用于实现这样的成膜的成膜装置500的构成等进行说明。在图9中示意性地示出了成膜装置500的构成。本实施方式的成膜装置500构成为等离子体CVD装置。成膜装置500具备保持部510、电极520、电源530及作为遮蔽板的抑制构件540。
保持部510是保持作为被成膜体的半导体基板20的部分。作为保持部510，例如能够使用机械卡盘(chuck)、静电卡盘等。保持部510以将被加工膜50朝向上方的状态，将半导体基板20从下方侧保持并固定。保持部510由导电性的构件构成，与半导体基板20一起被接地。
电极520以与保持部510相对向的方式配置于保持部510的上方侧。电极520是用于在该电极520与保持部510之间产生被称作RF的高频的电场，由此使等离子体产生的电极。电极520被兼用作用于供给成为等离子体的原料的气体的喷头。
电源530是用于通过向互相相对向的保持部510与电极520之间施加高频的交流电压而使上述的电场产生的电源装置。
抑制构件540是为了抑制上述的向第2部分52的成膜而沿着被加工膜50的表面配置的构件。在图9中，抑制构件540作为示意性的剖视图而被描绘。在图10中，抑制构件540的构成在俯视下被描绘。如该图所示，抑制构件540具有环部541和格子部542。抑制构件540的整体由例如包含金属的导电性的构件形成。
环部541是用于在内侧支承接下来要描述的格子部542的圆环状的构件。环部541的内径比被加工膜50的上表面的直径大。
格子部542是配置于环部541的内侧整体的格子状的构件。在格子部542形成有多个矩形的开口OP。形成有开口OP的部分对应于本实施方式中的“开口部”。各开口OP的形状没有特别的限定，但可以与在之后的工序中半导体基板20被划片时的各芯片的形状大概相等。换言之，也可以以沿着被划片的线的方式形成有格子部542。此外，半导体基板20中的被格子部542覆盖的部分不限于如上述那样成为被划片的线的正上方的位置，也可以是其他部分。不管在哪种情况下，都优选以覆盖与使用掩模100形成的器件图案不重叠的位置(在本实施方式中是不形成开口110的位置)的方式形成格子部542。
在由保持部510保持的半导体基板20的上方配置了抑制构件540的状态下，成为被加工膜50的一部分被格子部542覆盖的状态。被加工膜50的其他部分成为通过开口OP而向上方开放的状态。如图9所示，抑制构件540与保持部510一起被接地。
对由成膜装置500进行的成膜方法进行说明。该成膜在上述的掩模形成工序中为了形成掩模100而进行。
在掩模形成工序中，首先，形成有被加工膜50的半导体基板20被设置于保持部510的上表面，被设为由保持部510保持的状态。在图9中示出了半导体基板20刚由保持部510保持后的状态。
此外，抑制构件540由能够沿着上下方向移动的未图示的保持机构保持。在半导体基板20被载置于保持部510的上表面时，上述的保持机构使抑制构件540预先向上方侧移动。由此，能够防止半导体基板20的移动被抑制构件540妨碍。
当半导体基板20被载置于保持部510的上表面后，上述的保持机构通过使抑制构件540向下方侧移动而将抑制构件540以沿着被加工膜50的表面的方式配置。在图11中示出了这样的抑制构件540的移动完成后的状态。在该状态下，成为了格子部542的整体与被加工膜50的上表面平行且格子部542接近被加工膜50的上表面的状态。
在该状态下，向保持部510与电极520之间施加高频的电压，并且从电极520朝向下方侧供给气体。在保持部510与电极520之间产生等离子体PS，其一部分到达处于下方侧的被加工膜50的表面而掩模100被成膜。在图12中示出了这样进行成膜的中途的状态。
掩模100例如是含有组成比为90％以上的碳原子和组成比为10％以下的氢原子的类金刚石碳膜。掩模100也可以进一步含有钨原子、硼原子、氮原子、氧原子等杂质原子。不管在哪种情况下，掩模100都形成为以碳为主成分的比较硬质的膜，其密度例如为2.0g/cm3以上。掩模100也可以形成为例如以金属这样的碳以外的材料为主成分的膜。
成为掩模100的材料的离子等活性种从等离子体PS通过抑制构件540的开口OP而到达被加工膜50的表面。因而，如在图12中示意性地所示，在被加工膜50的表面中的格子部542的正下方的部分处，上述活性种(成膜材料)的到达被格子部542妨碍，因此掩模100的成膜被抑制。另一方面，在被加工膜50的表面中的开口OP的正下方的部分处，上述活性种的到达不被妨碍，因此掩模100的成膜不被抑制。因而，掩模100在开口OP的正下方的部分处形成得厚，而在格子部542的正下方的部分处几乎不形成。
被加工膜50的表面中的开口OP的正下方的部分，如上述那样是掩模100的成膜不被抑制的部分，因此对应于上述的“第1部分51”。另外，被加工膜50的表面中的格子部542的正下方的部分，如上述那样是掩模100的成膜被抑制的部分，因此对应于上述的“第2部分52”。
此外，为了可靠地抑制格子部542的正下方的成膜，格子部542的厚度优选比等离子体PS与被加工膜50之间的鞘层(sheath layer)厚度大。
在本实施方式中，如上所述，抑制构件540以其整体主要包含导电性的材料的方式形成。在如本实施方式这样作为掩模100的材料而主要使用具有导电性的材料的情况下，优选抑制构件540也主要由导电性的材料形成。另一方面，在作为掩模100的材料而主要使用绝缘性的材料的情况下，优选抑制构件540也主要由绝缘性的材料形成。在这样的构成中，即使在抑制构件540的上表面堆积了成膜材料，抑制构件540的导电性也不容易在成膜中变化，因此能够在一定的稳定的条件下进行成膜。
在图13中放大地示出了第2部分52的附近的部分。如该图所示，在第2部分52的正上方，伴随于掩模100的成膜被抑制而形成有凹状的槽G。在槽G的底的部分处，也可以如图13的例子那样，掩模100形成得薄，但被加工膜50的表面也可以露出。这样的槽G在俯视下形成为与格子部542对应的格子状的槽。
如以上这样，本实施方式的成膜装置500具备抑制对于被成膜体(形成有被加工膜50的半导体基板20)的表面的一部分的成膜的抑制构件540。抑制构件540通过沿着保持于保持部510的被成膜体的表面配置来抑制该表面的一部分处的成膜。抑制构件540构成为由成膜不被抑制的第1部分51和成膜被抑制的第2部分52划分为多个区域。
另外，半导体装置10的制造工序中的、利用成膜装置500形成掩模100的掩模形成工序包括：保持形成有被加工膜50的半导体基板20的工序(图9)、将抑制构件540沿着被加工膜50的表面配置的工序(图11)及通过使成膜材料通过抑制构件540而到达被加工膜50的表面来进行成膜的工序(图12)。通过经过这样的工序，掩模100被划分为多个区域而形成。其结果，能够降低掩模100的应力，抑制由应力引起的半导体基板20的翘曲。
在如图13那样槽G的内侧露出的状态下在MH加工工序中进行了经由掩模100的RIE的情况下，在第2部分52的正上方，掩模100会早早地消失，其下方的被加工膜50会被蚀刻。因而，在本实施方式中，如前所述，以填埋槽G的内侧的方式形成填充膜200。填充膜200的形成由与成膜装置500相独立的装置进行。
首先，如图14所示，以覆盖掩模100的表面整体的方式形成填充膜200。填充膜200是由与掩模100不同的组成形成的膜，对应于本实施方式中的“第2膜”。“由不同的组成形成的膜”也包括一部分成分(例如碳)与掩模100共同的膜。作为填充膜200的材料，使用硬度比掩模100低且应力比掩模100小的材料。在本实施方式中，以密度比掩模100低的碳膜为材料来形成填充膜200。填充膜200的形成可以通过涂布来进行，也可以通过等离子体CVD等来进行。填充膜200的密度例如小于2.0g/cm3。
在如图14那样形成了填充膜200后，填充膜200的表面被回蚀(etch back)，根据需要而实施CMP。其结果，如图15所示，以将槽G的内侧的部分残留的方式除去填充膜200。由此，半导体基板20成为先前说明过的图8所示的状态。
之后，在掩模100形成如图5所示的多个开口110。具体而言，首先，以覆盖掩模100的表面的方式形成两层抗蚀剂膜410、420。如图16所示，抗蚀剂膜410以覆盖掩模100上的方式形成，抗蚀剂膜420以进一步覆盖其上的方式形成。
接着，使用光刻及RIE，以贯穿抗蚀剂膜410、420的方式形成开口401。开口401是在与开口110对应的位置、即与存储孔MH对应的位置的各自形成的圆形的开口。
之后，通过以抗蚀剂膜410、420作为掩模的RIE，掩模100中的开口401的正下方的部分被蚀刻，形成开口110。为了能够进行以上的加工，利用具有感光性的材料形成抗蚀剂膜410，利用具有耐蚀刻性的材料形成抗蚀剂膜420即可。在开口110的形成完成后，通过灰化而除去抗蚀剂膜410、420。在图17中示出了抗蚀剂膜410、420被除去后的状态。
之后，使用图17所示的掩模100来进行先前说明过的MH加工工序。该工序能够说成以掩模100(第1膜)及填充膜200(第2膜)作为掩模来加工被加工膜50的工序。
如以上这样，在本实施方式中使用的成膜方法中，还包括以下工序：通过使成膜材料通过抑制构件540而到达被加工膜50的表面而进行了掩模100的成膜后，在第2部分52的正上方(也就是说，槽G的内侧)形成由与上述的成膜材料不同的材料形成的填充膜200。由此，能够一边将掩模100分割为多个区域而抑制应力，一边确保区域的边界部分处的耐蚀刻性。
此外，填充膜200与掩模100相比，耐蚀刻性低。然而，由于形成有填充膜200的部分没有密集地配置存储孔MH这样的加工对象，所以是从一开始起蚀刻速度就低的部分。因而，即使填充膜200的耐蚀刻性低，在存储孔MH的形成时，填充膜200也不会消失。
以上说明过的成膜方法，能够应用于半导体装置10的制造工序中的各种成膜工序。在本实施方式中，对掩模100通过CVD而进行成膜的情况下的例子进行了说明，但本实施方式这样的使用了抑制构件540的成膜方法也能够应用于基于例如溅射等的PVD的成膜。另外，不限于半导体装置10的制造工序，也能够应用于其他的成膜工序。
以上，参照具体例，对本实施方式进行了说明。但是，本公开不限定于这些具体例。本领域技术人员对这些具体例适当施加设计变更后的方案，只要具备本公开的特征，则也包含于本公开的范围。前述的各具体例所具备的各要素及其配置、条件、形状等并不限定于例示的内容，能够适当变更。前述的各具体例所具备的各要素只要不产生技术性的矛盾，就能够适当改变组合。

Claims (5)

1.一种成膜装置，具备：
电极；
保持部，保持被成膜体；及
遮蔽板，配置于所述电极与所述保持部之间，抑制对所述被成膜体的表面的一部分的成膜，
所述遮蔽板包括具有多个开口部的格子部和支承所述格子部的环部。
2.一种成膜方法，包括：
准备被成膜体；和
通过使用了遮蔽板的等离子体处理，对所述被成膜体的表面形成具有被进行成膜的第1部分和与所述第1部分相比、被抑制成膜的第2部分的第1膜，所述遮蔽板包括具有多个开口部的格子部和支承所述格子部的环部。
3.根据权利要求2所述的成膜方法，还包括如下工序：
对所述被成膜体的表面，在所述第1膜成膜后，在所述第2部分形成由与所述第1膜不同的组成形成的第2膜。
4.一种半导体装置的制造方法，包括：
准备形成有被加工膜的基板；
对所述被加工膜形成具有被进行成膜的第1部分和与所述第1部分相比、被抑制成膜的第2部分的第1膜；
在所述第2部分形成由与所述第1膜不同的组成形成的第2膜；
在所述第1膜的所述第1部分形成图案；以及
以所述第1膜及所述第2膜为掩模，对所述被加工膜进行加工。
5.根据权利要求4所述的半导体装置的制造方法，
所述第1膜包括类金刚石碳膜。
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