TWI783560B - 成膜裝置、成膜方法及半導體裝置的製造方法 - Google Patents

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Abstract

成膜裝置(500)是具備： 電極(520)； 保持形成有被加工膜(50)的半導體基板(20)之保持部(510)；及 被配置於電極(520)與保持部(510)之間，抑制對於被加工膜(50)的表面的一部分的成膜之抑制構件(540)。 抑制構件(540)是包含：具有複數的開口(OP)的格子部(542)，及支撐格子部(542)的環部(541)。

Description

成膜裝置、成膜方法及半導體裝置的製造方法
本發明的實施形態是有關成膜裝置、成膜方法及半導體裝置的製造方法。 [關聯申請案的引用] 本案是以2021年03月18日先行申請的日本專利申請案第2021-044839號為基礎主張優先權，且追求其優點，在此其內容全體被引用包含。
例如在NAND型快閃記憶體之類的半導體裝置的製造工程中，在半導體基板的表面形成被加工膜之後，遮罩被成膜為覆蓋該被加工膜的表面。
以覆蓋板狀的被成膜體的表面全體之方式進行成膜時，藉由在被形成的膜產生的應力，在被成膜體有產生彎曲的情形。
若根據被揭示的一個的實施形態，則提供一種可抑制被成膜體的彎曲的成膜裝置、成膜方法及半導體裝置的製造方法。
實施形態的成膜裝置是具備： 電極； 保持被成膜體的保持部； 被配置在電極與保持部之間，抑制對於被成膜體的表面的一部分的成膜之遮蔽板， 遮蔽板是包含：具有複數的開口部的格子部，及支撐格子部的環部。
若根據上述構成，則可提供一種能夠抑制被成膜體的彎曲的成膜裝置、成膜方法及半導體裝置的製造方法。
以下，邊參照附圖邊說明有關本實施形態。為了容易理解說明，在各圖面中對於相同的構成要素儘可能附上同樣的符號，重複的說明省略。
本實施形態的成膜裝置500是被用在半導體裝置10的製造工程的裝置，被構成為用以將遮罩100成膜於半導體基板20的裝置。在說明有關半導體裝置10的構成或藉由半導體裝置10來實現的成膜方法之前，首先說明有關半導體裝置10的構成。
半導體裝置10是例如構成為NAND型快閃記憶體的半導體記憶裝置。在圖1中，半導體裝置10的構成會作為等效電路圖顯示。半導體裝置10是藉由複數的區塊BLK所構成者，但在圖1中是只圖示該等之中的1個的區塊BLK。半導體裝置10所具有的其他的區塊BLK的構成也與圖1所示者相同。在各晶片是含有包括該等複數的區塊BLK的半導體裝置10。
如圖1所示般，區塊BLK是例如包含4個的串單元SU(SU0~SU3)。又，各個的串單元SU是包含複數的NAND串NS。NAND串NS的各者是包含例如8個的記憶格電晶體MT(MT0~MT7)，及選擇電晶體ST1、ST2。
另外，記憶格電晶體MT的個數是不限於8個，例如亦可為32個、48個、64個、96個。例如為了提高截止(cut-off)特性，選擇電晶體ST1、ST2的各者亦可不是單一，而是藉由複數的電晶體所構成。進一步，在記憶格電晶體MT與選擇電晶體ST1、ST2之間是亦可設置虛擬單元電晶體。
記憶格電晶體MT是在選擇電晶體ST1與選擇電晶體ST2之間，被串聯配置。一端側的記憶格電晶體MT7會被連接至選擇電晶體ST1的源極，另一端側的記憶格電晶體MT0會被連接至選擇電晶體ST2的汲極。
串單元SU0~SU3的各個的選擇電晶體ST1的閘極是分別被共通連接至選擇閘極線SGD0~SGD3。選擇電晶體ST2的閘極是在位於同一的區塊BLK內的複數的串單元SU間被共通連接至同一的選擇閘極線SGS。位於同一的區塊BLK內的記憶格電晶體MT0~MT7的控制閘極是分別被共通連接至字元線WL0~WL7。亦即，字元線WL0~ WL7及選擇閘極線SGS是在同一區塊BLK內的複數的串單元SU0~SU3間成為共通，相對的，選擇閘極線SGD是即使在同一區塊BLK內，也會按每個串單元SU0~SU3個別地設置。
在半導體裝置10是設有m條的位元線BL (BL0、BL1、･･･、BL(m-1))。上述的「m」是表示1個的串單元SU中所含的NAND串NS的條數之整數。各個的NAND串NS之中，選擇電晶體ST1的汲極是被連接至對應的位元線BL。選擇電晶體ST2的源極是被連接至源極線SL。源極線SL是對於區塊BLK所具有的複數的選擇電晶體ST2的源極，共通連接。
在位於同一的區塊BLK內的複數的記憶格電晶體MT所記憶的資料是一併被消去。另一方面，資料的讀出及寫入是被連接至1條的字元線WL，且對於屬於1個的串單元SU的複數的記憶格電晶體MT一併進行。各個的記憶格是可保持由上位位元、中位位元及下位位元所組成的3位元的資料。
亦即，本實施形態的半導體裝置10是採用使3位元資料記憶於1個的記憶格電晶體MT的TLC方式，作為往記憶格電晶體MT的資料的寫入方式。替換如此的形態，作為往記憶格電晶體MT的資料的寫入方式，是亦可採用使2位元資料記憶於1個的記憶格電晶體MT的MLC方式、或使1位元資料記憶於1個的記憶格電晶體MT的SLC方式等。
被連接至1條的字元線WL，且屬於1個的串單元SU的複數的記憶格電晶體MT所記憶的1位元資料的集合是被稱為「頁」。在圖1中，在由上述般的複數的記憶格電晶體MT所組成的集合之一個附上符號「MG」。
如本實施形態般，在1個的記憶格電晶體MT記憶3位元的資料時，在1個的串單元SU內被連接至共通的字元線WL的複數的記憶格電晶體MT的集合是可記憶3頁分的資料。
在圖2中，半導體裝置10的構成是作為模式性的剖面圖顯示。如同圖所示般，在半導體裝置10中，在半導體基板20上形成有複數的NAND串NS。半導體基板20是在其表面形成有p型阱區域的矽基板。半導體基板20是作為圖1的源極線SL機能。
在半導體基板20的上方是層疊有作為選擇閘極線SGS機能的複數的配線層333、作為字元線WL機能的複數的配線層332、及作為選擇閘極線SGD機能的複數的配線層331。被層疊的配線層333、332、331的各者之間是配置有在圖2中未圖示的絕緣層40。
在半導體裝置10是形成有複數的記憶體孔MH。記憶體孔MH是將上述的配線層333，332，331及位於該等之間的未圖示的絕緣層40予以貫通於上下方向，且被形成為到達半導體基板20的孔。在記憶體孔MH的側面是依序形成有區塊絕緣膜335、電荷蓄積層336及隧道絕緣膜337，更在其內側埋入導電體柱338。導電體柱338是例如由多晶矽所組成，作為在NAND串NS中所含的記憶格電晶體MT和選擇電晶體ST1及ST2的動作時形成通道的區域機能。如此，在記憶體孔MH的內側是形成有由區塊絕緣膜335、電荷蓄積層336、隧道絕緣膜337及導電體柱338所組成的柱狀體。
在記憶體孔MH的內側所形成的柱狀體之中，與被層疊的配線層333、332、331的各者交叉的各部分是作為電晶體機能。該等複數的電晶體之中，位於與配線層331交叉的部分者是作為選擇電晶體ST1機能。複數的電晶體之中，位於與配線層332交叉的部分者是作為記憶格電晶體MT(MT0~MT7)機能。複數的電晶體之中，位於與配線層333交叉的部分者是作為選擇電晶體ST2機能。藉由如此的構成，在各記憶體孔MH的內側所形成的柱狀體的各者是作為邊參照圖1邊說明的NAND串NS機能。位於柱狀體的內側的導電體柱338是作為記憶格電晶體MT或選擇電晶體ST1、ST2的通道機能的部分。
在比導電體柱338更上側是形成有作為位元線BL機能的配線層。在導電體柱338的上端是形成有連接導電體柱338與位元線BL的接觸插塞339。
與圖2所示的構成同樣的構成會沿著圖2的紙面的進深方向來複數配列。藉由沿著圖2的紙面的進深方向而排列成一列的複數的NAND串NS的集合來形成1個的串單元SU。
簡單說明有關製造半導體裝置10的方法。另外，藉由在後面說明的成膜裝置500來進行的成膜方法是在半導體裝置10的製造工程的途中被使用者。
＜層疊工程＞ 在層疊工程中，以覆蓋半導體基板20的上面之方式，交替形成複數的絕緣層30及犠牲層60。在圖3中，顯示層疊工程完了的狀態。各個的犠牲層60是之後被置換(replace)成鎢等的導電性材料，成為配線層331、332、333的層。由被層疊的絕緣層30及犠牲層60的全體所組成的膜，如在後面說明般，被實施用以形成記憶體孔MH等的加工。因此，在以下也將在層疊工程中被層疊的絕緣層30及犠牲層60的全體所組成的膜記載成「被加工膜50」。
＜遮罩形成工程＞ 在層疊工程之後進行的遮罩形成工程，是在被加工膜50的表面S11上形成遮罩100。遮罩100是該當於本實施形態的「第1膜」。在遮罩形成工程中，首先，藉由使用成膜裝置500的電漿處理，例如電漿CVD，如圖4般形成遮罩100。然後，如圖5般，在遮罩100形成複數的開口110。開口110是被形成於成為形成有記憶體孔MH的部分的正上方的位置的各者。有關遮罩形成工程的詳細是在後面說明。
＜MH加工工程＞ 在遮罩形成工程之後進行的MH加工工程中，藉由隔著遮罩100的RIE(Reactive Ion Etching)，在被加工膜50形成複數的記憶體孔MH。在圖6中，顯示MH加工工程完了的狀態。如同圖所示般，各個的記憶體孔MH是貫通被加工膜50的絕緣層30及犠牲層60的各者，被形成至到達源極線SL即半導體基板20的深度。
MH加工工程完了後，藉由灰化來除去遮罩100。然後，在各記憶體孔MH的內側形成由區塊絕緣膜335、電荷蓄積層336、隧道絕緣膜337及導電體柱338所組成的柱狀體(參照圖2)。又，犠牲層60會被置換成導電性材料，形成配線層331、332、333。進一步，之後，形成接觸插塞339、位元線BL等，完成邊參照圖1及圖2邊說明的半導體裝置10。
如上述般，在遮罩形成工程中，是在被加工膜50的表面S11上形成遮罩100。此時，如圖7(A)所示般，遮罩100作為覆蓋被加工膜50的上面全體的一樣的膜形成時，起因於遮罩100與被加工膜50的熱膨脹率的不同等，在遮罩100產生大的應力。其結果，如圖7(B)所示般，在包含被加工膜50的半導體基板20的全體有產生彎曲的情形。
特別是隨著記憶體孔MH變深，大多使用比較具有蝕刻耐性的硬質的膜，作為遮罩100的材料。其結果，在被成膜的遮罩100產生的應力會變大，有在圖7(B)所示的半導體基板20的彎曲也變大的傾向。半導體基板20的彎曲是成為之後的工程的卡緊(chucking)不良或半導體基板20的膜剝落的原因，因此不理想。
於是，在本實施形態中，藉由對利用成膜裝置500的成膜方法下工夫，抑制半導體基板20的彎曲。
在圖8中，顯示藉由成膜裝置500來形成遮罩100之後的狀態的半導體基板20。半導體基板20是例如包括矽基板等的半導體晶圓。 圖8(A)是俯視描繪半導體基板20的圖，圖8(B)是側視描繪半導體基板20的圖。
如圖8所示般，遮罩100是在半導體基板20的上面，在被分成複數的矩形的區域的狀態下被成膜。在各區域的境界部分是未形成有遮罩100，或其厚度極薄。亦即，遮罩100的成膜會被抑制，在該部分形成溝。各區域是例如具有相當於1個晶片的大小，或亦可具有相當於複數個的晶片的大小。
在各區域的境界部分，以填埋溝的內側之方式，形成由與遮罩100不同的材料所組成的充填膜200。充填膜200的材料是使用相較於遮罩100產生的應力小之類的材料。
如此，在本實施形態中，遮罩100不是作為覆蓋被加工膜50的上面全體的一樣的膜形成，而是以分成複數的區域之方式形成。在遮罩100的全體產生的應力是相較於被一樣地成膜的情況，由於顯著減低，因此起因於應力的半導體基板20的彎曲也被減低。
由於形成有被加工膜50的半導體基板20是形成遮罩100的對象，因此相當於本實施形態的「被成膜體」。被成膜體的表面(在本實施形態是被加工膜50的表面)之中，遮罩100的成膜不被抑制的部分，亦即在圖8中未被充填膜200覆蓋的部分，在以下亦稱為「第1部分51」。又，遮罩100的成膜如上述般被抑制的部分，亦即在圖8中被充填膜200覆蓋的部分，在以下亦稱為「第2部分52」。第2部分52與第1部分51作比較，可說是成膜被抑制的部分。
說明有關用以實現如此的成膜的成膜裝置500的構成等。在圖9中，模式性地表示成膜裝置500的構成。本實施形態的成膜裝置500是構成為電漿CVD裝置。成膜裝置500是具備：保持部510、電極520、電源530、及作為遮蔽板的抑制構件540。
保持部510是保持被成膜體即半導體基板20的部分。保持部510是例如可使用機械夾頭(Mechanical Chuck)靜電吸盤(Electrostatic Chuck)等。保持部510是在將被加工膜50朝向上方的狀態下，從下方側保持半導體基板20而固定。保持部510是藉由導電性的構件所構成，與半導體基板20一起接地。
電極520是以和保持部510對向的方式，被配置於保持部510的上方側。電極520是在與保持部510之間使被稱為RF的高頻的電場產生，藉此用以使電漿產生的電極。電極520也兼作為用以供給成為電漿的原料的氣體的淋浴頭。
電源530是用以藉由在彼此對向的保持部510與電極520之間施加高頻的交流電壓，使上述的電場產生的電源裝置。
抑制構件540是為了抑制往先前所述的第2部分52的成膜，而沿著被加工膜50的表面配置的構件。在圖9中，抑制構件540是作為模式性的剖面圖描繪。在圖10中，抑制構件540的構成俯視描繪。如同圖所示般，抑制構件540是具有環部541及格子部542。抑制構件540是其全體藉由例如含金屬的導電性的構件所形成。
環部541是用以在內側支撐下述的格子部542的圓環狀的構件。環部541的內徑是比被加工膜50的上面的直徑更大。
格子部542是被配置於環部541的內側全體的格子狀的構件。在格子部542是形成有複數個矩形的開口OP。形成開口OP的部分是相當於本實施形態的「開口部」。各開口OP的形狀是不被特別加以限定，大概等於在之後的工程切割半導體基板20時的各晶片的形狀即可。換言之，亦可以沿著被切割的線之方式形成格子部542。另外，半導體基板20之中藉由格子部542覆蓋的部分是不限於如上述般成為被切割的線的正上方的位置，亦可為其他的部分。哪個的情況，皆是以覆蓋不與利用遮罩100來形成的裝置圖案重疊的位置(本實施形態是不形成開口110的位置)之方式形成格子部542為理想。
在藉由保持部510來保持的半導體基板20的上方配置抑制構件540的狀態中，被加工膜50的一部分會成為藉由格子部542來覆蓋的狀態。被加工膜50的其他的部分是成為經由開口OP來被開放至上方的狀態。如圖9所示般，抑制構件540是與保持部510一起被接地。
說明有關藉由成膜裝置500來進行的成膜方法。該成膜是在先述所述的遮罩形成工程中，為了形成遮罩100而進行者。
在遮罩形成工程中，首先，形成有被加工膜50的半導體基板20會被設置於保持部510的上面，成為藉由保持部510來保持的狀態。在圖9中，顯示半導體基板20剛藉由保持部510來保持之後的狀態。
另外，抑制構件540是藉由可沿著上下方向移動的未圖示的保持機構來保持。當半導體基板20被載置於保持部510的上面時，上述的保持機構是使抑制構件540預先移動至上方側。藉此，防止半導體基板20的移動因為抑制構件540而被妨礙。
一旦半導體基板20被載置於保持部510的上面，則上述的保持機構使抑制構件54移動至下方側，藉此將抑制構件540配置成沿著被加工膜50的表面。在圖11中，顯示如此的抑制構件540的移動完了的狀態。在該狀態中，格子部542的全體會成為與被加工膜50的上面平行，且格子部542會成為接近於被加工膜50的上面的狀態。
在此狀態下，在保持部510與電極520之間施加高頻的電壓，且從電極520朝向下方側供給氣體。在保持部510與電極520之間產生電漿PS，其一部分會到達位於下方側的被加工膜50的表面而形成遮罩100。在圖12中，顯示如此進行成膜的途中的狀態。
遮罩100是例如含有組成比為90%以上的碳原子及組成比為10%以下的氫原子的類金剛石碳(diamond‐like carbon)膜。遮罩100是亦可更含有鎢原子、硼原子、氮原子、氧原子等的雜質原子。哪個的情況，皆是遮罩100被形成為以碳作為主成分的比較硬質的膜，其密度是例如2.0g/cm3以上。遮罩100是亦可被形成為例如以金屬之類碳以外的材料作為主成分的膜。
成為遮罩100的材料的離子等的活性種是從電漿PS經由抑制構件540的開口OP來到達被加工膜50的表面。因此，如在圖12中模式性地表示般，被加工膜50的表面之中，格子部542的正下方的部分，上述活性種(成膜材料)的到達會因為格子部542而被妨礙，因此遮罩100的成膜會被抑制。另一方面，被加工膜50的表面之中，開口OP的正下方的部分，由於上述活性種的到達不被妨礙，因此遮罩100的成膜不被抑制。所以，遮罩100是開口OP的正下方的部分形成厚，另一方面，格子部542的正下方的部分是幾乎不被形成。
被加工膜50的表面之中，開口OP的正下方的部分是如上述般，遮罩100的成膜不被抑制的部分，因此相當於先前所述的「第1部分51」。又，被加工膜50的表面之中，格子部542的正下方的部分是如上述般，遮罩100的成膜被抑制的部分，因此相當於先前所述的「第2部分52」。
另外，為了確實地抑制格子部542的正下方的成膜，最好格子部542的厚度是形成比電漿PS與被加工膜50之間的鞘層(sheath)厚更大。
在本實施形態中，如先前所述般，抑制構件540是被形成為其全體主要含有導電性的材料。如本實施形態般，當主要使用具有導電性的材料作為遮罩100的材料時，抑制構件540也主要藉由導電性的材料所形成為理想。另一方面，當主要使用絕緣性的材料作為遮罩100的材料時，抑制構件540也主要藉由絕緣性的材料所形成為理想。在如此的構成中，即使在抑制構件540的上面堆積有成膜材料，也會因為抑制構件540的導電性在成膜中不易變化，所以可在一定的安定的條件下進行成膜。
在圖13中，擴大顯示第2部分52的附近的部分。如同圖所示般，在第2部分52的正上方，隨著遮罩100的成膜被抑制，形成凹狀的溝G。在溝G的底的部分，亦可如圖13的例子般，形成薄的遮罩100，但亦可露出被加工膜50的表面。如此的溝G是俯視形成為對應於格子部542的格子狀的溝。
如以上般，本實施形態的成膜裝置500是具備抑制構件540，抑制對於形成有被成膜體(形成有被加工膜50的半導體基板20)的表面的一部分的成膜。抑制構件540是沿著被保持於保持部510的被成膜體的表面而配置，藉此抑制該表面的一部分的成膜。抑制構件540是被構成為不抑制成膜的第1部分51會藉由抑制成膜的第2部分52來分成複數的區域。
又，半導體裝置10的製造工程之中，藉由成膜裝置500來形成遮罩100的遮罩形成工程是包含： 保持形成有被加工膜50的半導體基板20的工程(圖9)； 沿著被加工膜50的表面來配置抑制構件540的工程(圖11)； 對於被加工膜50的表面，經由抑制構件540來使成膜材料到達而進行成膜的工程(圖12)。 藉由經歷如此的工程，遮罩100會被分成複數的區域而形成。其結果，可減低遮罩100的應力，抑制起因於應力的半導體基板20的彎曲。
可是，如圖13般，溝G的內側露出，在MH加工工程中進行隔著遮罩100的RIE時，在第2部分52的正上方，遮罩100會提前消失，其下的被加工膜50會被蝕刻。因此，在本實施形態中，如先前所述般，以填埋溝G的內側之方式形成有充填膜200。充填膜200的形成是藉由與成膜裝置500不同的裝置來進行。
首先，如圖14所示般，以覆蓋遮罩100的表面全體之方式形成充填膜200。充填膜200是由與遮罩100不同的組成所組成的膜，相當於本實施形態的「第2膜」。「由不同的組成所組成的膜」是也包括一部分的成分(例如碳)與遮罩100共通之類的膜。充填膜200的材料是可使用硬度比遮罩100更低，應力比遮罩100小之類的材料。在本實施形態中，以比遮罩100更低密度的碳膜作為材料，形成充填膜200。充填膜200的形成是亦可藉由塗佈來進行，或亦可藉由電漿CVD等來進行。充填膜200的密度是例如未滿2.0g/cm3。
如圖14般形成充填膜200之後，充填膜200的表面會被回蝕，因應所需實施CMP。其結果，如圖15所示般，留下溝G的內側的部分，除去充填膜200。藉此，半導體基板20是成為先前說明的圖8所示的狀態。
然後，在遮罩100中，如圖5所示般，形成複數的開口110。具體而言，首先，以覆蓋遮罩100的表面之方式，形成2層的光阻膜410、420。如圖16所示般，光阻膜410是以覆蓋遮罩100上的方式形成，光阻膜420是以覆蓋其更上面的方式形成。
接著，利用光蝕刻法(photolithography)及RIE，以貫通光阻膜410、420的方式形成開口401。開口401是被形成於與開口110對應的位置，亦即被形成於與記憶體孔MH對應的位置的各者的圓形的開口。
然後，藉由以光阻膜410、420作為遮罩的RIE，遮罩100之中開口401的正下方的部分會被蝕刻，形成開口110。為了可進行以上的加工，只要藉由具有感光性的材料來形成光阻膜410，藉由具有蝕刻耐性的材料來形成光阻膜420即可。開口110的形成完了後，藉由灰化來除去光阻膜410、420。在圖17中，顯示光阻膜410、420被除去的狀態。
之後，利用圖17所示的遮罩100，進行先前說明的MH加工工程。該工程可說是以遮罩100(第1膜)及充填膜200(第2膜)作為遮罩，加工被加工膜50的工程。
如以上般，在本實施形態所使用的成膜方法中，對於被加工膜50的表面，經由抑制構件540來使成膜材料到達而進行遮罩100的成膜之後，更包括：在第2部分52的正上方(亦即溝G的內側)，形成由與上述的成膜材料不同的材料所組成的充填膜200之工程。藉此，可一面將遮罩100分割成複數的區域抑制應力，一面確保區域的境界部分的蝕刻耐性。
另外，充填膜200是蝕刻耐性比遮罩100更低。然而，形成有充填膜200的部分，因為記憶體孔MH之類的加工對象未被稠密地配置，所以起初便為蝕刻速度低的部分。因此，即使充填膜200的蝕刻耐性低，在記憶體孔MH的形成時，也不會有充填膜200消失的情形。
以上說明的成膜方法是可適用於半導體裝置10的製造工程之中各種的成膜工程。在本實施形態中，說明有關遮罩100藉由CVD來成膜時的例子，但使用本實施形態般的抑制構件540的成膜方法是例如在濺射等的PVD的成膜也可適用。並且，不限於半導體裝置10的製造工程，在其他的成膜工程也可適用。
以上，邊參照具體例，邊說明有關本實施形態。但，本案是不被限定於該等的具體例。該當業者在該等具體例適當追加設計變更者，也只要具備本案的特徵，便為本案的範圍所包含。前述的各具體例所具備的各要素及其配置、條件、形狀等是不被限定於例示者，可適當變更。前述的各具體例所具備的各要素是只要不產生技術上的矛盾，便可適當改變組合。
10:半導體裝置 20:半導體基板 30:絕緣層 40:絕緣層 50:被加工膜 51:第1部分 52:第2部分 60:犧牲層 100:遮罩 110:開口 200:充填膜 331,332,333:配線層 335:區塊絕緣膜 336:電荷蓄積層 337:隧道絕緣膜 338:導電體柱 339:接觸插塞 401:開口 410,420:光阻膜 500:成膜裝置 510:保持部 520:電極 530:電源 540:抑制構件 541:環部 542:格子部 SU:串單元 NS:NAND串 MT:記憶格電晶體 ST1,ST2:選擇電晶體 BL:位元線 SL:源極線 WL:字元線 SGS:選擇閘極線 MH:記憶體孔 OP:開口 PS:電漿 G:溝
[圖1]是表示半導體裝置的構成的等效電路圖。 [圖2]是表示半導體裝置的構成的剖面圖。 [圖3]是表示半導體裝置的製造方法的圖。 [圖4]是表示半導體裝置的製造方法的圖。 [圖5]是表示半導體裝置的製造方法的圖。 [圖6]是表示半導體裝置的製造方法的圖。 [圖7]是用以說明有關在被成膜體產生的彎曲的圖。 [圖8]是用以說明有關本實施形態的成膜方法的概要的圖。 [圖9]是表示本實施形態的成膜裝置的構成的圖。 [圖10]是表示本實施形態的成膜裝置的構成的圖。 [圖11]是表示本實施形態的成膜方法的圖。 [圖12]是表示本實施形態的成膜方法的圖。 [圖13]是表示本實施形態的成膜方法的圖。 [圖14]是表示本實施形態的成膜方法的圖。 [圖15]是表示本實施形態的成膜方法的圖。 [圖16]是表示本實施形態的成膜方法的圖。 [圖17]是表示本實施形態的成膜方法的圖。
20:半導體基板 50:被加工膜 51:第1部分 52:第2部分 100:遮罩 200:充填膜

Claims (5)

  1. 一種成膜裝置，其特徵是具備： 電極； 保持被成膜體的保持部；及 被配置在前述電極與前述保持部之間，抑制對於前述被成膜體的表面的一部分的成膜之遮蔽板， 前述遮蔽板是包含：具有複數的開口部的格子部，及支撐前述格子部的環部。
  2. 一種成膜方法，其特徵為： 準備被成膜體， 藉由使用遮蔽板的電漿處理，該遮蔽板是包含具有複數的開口部的格子部及支撐前述格子部的環部，對於前述被成膜體的表面，形成具有：進行成膜的第1部分，及與前述第1部分作比較，成膜被抑制的第2部分，之第1膜。
  3. 如請求項2記載的成膜方法，其中，更包含： 對於前述被成膜體的表面，在前述第1膜的成膜後， 在前述第2部分，形成由與前述第1膜不同的組成所組成的第2膜之工程。
  4. 一種半導體裝置的製造方法，其特徵為： 準備形成有被加工膜的基板； 對於前述被加工膜，形成具有：進行成膜的第1部分，及與前述第1部分作比較，成膜被抑制的第2部分，之第1膜， 在前述第2部分形成由與前述第1膜不同的組成所組成的第2膜， 在前述第1膜的前述第1部分形成圖案， 以前述第1膜及前述第2膜作為遮罩，加工前述被加工膜。
  5. 如請求項4記載的半導體裝置的製造方法，其中，前述第1膜是包括類金剛石碳膜。
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103088317A (zh) * 2011-11-08 2013-05-08 株式会社日立高新技术 成膜装置及成膜方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3453720B2 (ja) * 2000-05-18 2003-10-06 科学技術振興事業団 コンビナトリアルプラズマｃｖｄ装置
JP2004356363A (ja) 2003-05-29 2004-12-16 Toppan Printing Co Ltd Ｅｂマスクの製造方法及びｅｂマスク並びに露光方法
US20100052177A1 (en) 2005-06-06 2010-03-04 Nxp B.V. Method for manufacturing a crossbar circuit device
JP4356078B2 (ja) 2006-10-06 2009-11-04 尚登 大竹 保護膜
JP5018044B2 (ja) 2006-11-28 2012-09-05 パナソニック株式会社 半導体装置製造基材
JP4899829B2 (ja) 2006-11-30 2012-03-21 パナソニック株式会社 半導体装置製造基材
JP5410377B2 (ja) 2010-07-15 2014-02-05 株式会社ディスコ マスクセット
JP5773731B2 (ja) * 2011-05-02 2015-09-02 株式会社アルバック 真空処理装置
KR102518610B1 (ko) 2019-10-23 2023-04-05 미쓰비시덴키 가부시키가이샤 반도체 웨이퍼 및 그 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103088317A (zh) * 2011-11-08 2013-05-08 株式会社日立高新技术 成膜装置及成膜方法

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