KR20220027240A - 칩형상 전자부품용 지그 - Google Patents
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Abstract
칩형상 전자부품용 지그(100)는 칩형상 전자부품을 수납하는 복수개의 칩 수납부(140)를 포함한다. 복수개의 칩 수납부(140) 각각은 바닥부(120)와 측벽부(130)를 포함한다. 바닥부(120)는 칩형상 전자부품을 지지한다. 측벽부(130)는 칩형상 전자부품을 삽입할 수 있게 개구된다. 복수개의 칩 수납부(140) 각각에서 바닥부(120)와 직교하는 방향에서 보았을 때의 측벽부(130)의 내접원의 직경(D) 치수와 복수개의 칩 수납부(140) 각각의 깊이(Z) 치수가 하기 식(1)의 관계를 충족한다.
(D/2)＜Z＜(3√2/2)D …(1)
(D/2)＜Z＜(3√2/2)D …(1)
Description
본 발명은 칩형상 전자부품용 지그에 관한 것이다.
칩형상 전자부품용 지그를 개시한 선행문헌으로서, 일본 공개특허공보 특개2008-177188호(특허문헌 1) 및 일본 특허공보 특허제6259943호(특허문헌 2)가 있다.
특허문헌 1에 기재된 칩형상 전자부품용 지그는 지지 부재와 받침 부재를 포함하고, 칩형상 전자부품의 처리에 이용되는 지그이다. 지지 부재는 금속 재료로 이루어진다. 지지 부재는 전체적으로 평면 형상이고, 그 면 내에 다수의 관통하는 칩 삽입 구멍을 가진다. 받침 부재는 금속 경선과 금속 위선을 넣어서 짠 망상체(網狀體)이다. 받침 부재는 지지 부재의 일면에 접합되고, 칩 삽입 구멍의 개구면 내에 적어도 하나의 교차부가 존재한다.
특허문헌 2에 기재된 칩형상 전자부품용 지그는 세라믹스 격자체이며, 복수개의 제1 선조부(線條部)와 복수개의 제2 선조부를 가진다. 복수개의 제1 선조부 각각은 세라믹스제이며 한 방향을 향해 연장된다. 복수개의 제2 선조부 각각은 세라믹스제이며 제1 선조부와 교차하는 방향을 향해 연장된다. 제1 선조부와 제2 선조부의 교차부는 어느 교차부에서도 제1 선조부 상에 제2 선조부가 배치된다. 교차부에서 제1 선조부는 그 절단면이 직선부와, 직선부의 양 단부(端部)를 단부로 하는 볼록형 곡선부로 구성되는 형상을 가진다. 교차부에서 제2 선조부는 그 절단면이 원형 또는 타원형 형상을 가진다. 교차부의 종단면에서 봤을 때, 제1 선조부와 제2 선조부는 제1 선조부에서의 볼록형 곡선부의 꼭대기부와, 제2 선조부에서의 원형 또는 타원형에서의 아래를 향해 볼록한 꼭대기부만 접촉된다.
종래의 칩형상 전자부품용 지그에서는 복수개의 칩 수납부의 개구 측으로부터 칩형상 전자부품용 지그 상으로 복수개의 칩형상 전자부품을 뿌린 후, 칩형상 전자부품용 지그를 요동시킨다. 이로써, 복수개의 칩 수납부 각각에 칩형상 전자부품이 삽입된다. 칩 수납부에 다 들어가지 않고 칩형상 전자부품용 지그 상의 남은 칩형상 전자부품은 칩형상 전자부품용 지그를 기울여서 흔들어 떨어뜨린다.
이 때문에 복수개의 칩 수납부에서 1개의 칩 수납부에 1개의 칩형상 전자부품을 삽입하기 위해서는 칩 수납부의 깊이 치수 및 개구 면적을 적절하게 설정할 필요가 있다. 예를 들면, 칩형상 전자부품의 개구 면적이 지나치게 작으면, 칩 수납부에 칩형상 전자부품을 삽입하는 데에 시간이 걸린다. 또한, 칩형상 전자부품의 개구 면적이 지나치게 크면, 1개의 칩 수납부에 2개의 칩형상 전자부품이 들어간다. 이로 인해, 칩형상 전자부품용 지그를 사용한 칩형상 전자부품의 소성에서는 소성 얼룩이 발생할 우려가 있다. 또한, 칩 수납부의 깊이 치수가 지나치게 작으면, 남은 칩형상 전자부품을 흔들어 떨어뜨릴 때에 칩 수납부에 수납된 칩형상 전자부품도 흔들려 떨어질 우려가 있다. 또한, 칩 수납부의 깊이 치수가 지나치게 크면, 깊이방향으로 2개의 칩형상 전자부품이 늘어서서 삽입되었을 때에 위쪽의 칩형상 전자부품만 흔들어 떨어뜨릴 수 없을 우려가 있다.
본 발명은 상기의 과제에 비추어 보아 이루어진 것이며, 복수개의 칩 수납부에서 1개의 칩 수납부에 1개의 칩형상 전자부품을 용이하게 삽입할 수 있는 칩형상 전자부품용 지그를 제공하는 것을 목적으로 한다.
본 발명에 기초한 칩형상 전자부품용 지그는 칩형상 전자부품을 수납하는 복수개의 칩 수납부를 포함한다. 복수개의 칩 수납부 각각은 바닥부와 측벽부를 포함한다. 바닥부는 칩형상 전자부품을 지지한다. 측벽부는 칩형상 전자부품을 삽입할 수 있게 개구된다. 복수개의 칩 수납부 각각에서 바닥부와 직교하는 방향에서 보았을 때의 측벽부의 내접원의 직경(D) 치수와, 복수개의 칩 수납부 각각의 깊이(Z) 치수가 하기 식(1)의 관계를 충족한다.
(D/2)＜Z＜(3√2/2)D …(1)
본 발명에 따르면, 복수개의 칩 수납부에서 1개의 칩 수납부에 1개의 칩형상 전자부품을 용이하게 삽입할 수 있다.
도 1은 본 발명의 실시형태 1에 따른 칩형상 전자부품용 지그의 구성을 나타내는 평면도이다.
도 2는 도 1에 나타내는 칩형상 전자부품용 지그를 화살표(II) 방향에서 본 도면이다.
도 3은 본 발명의 실시형태 1에 따른 칩형상 전자부품용 지그에서의 칩 수납부의 구성을 나타내는 평면도이다.
도 4는 도 3에 나타내는 칩 수납부를 IV-IV선 화살표 방향에서 본 단면도이다.
도 5는 비교예에 따른 칩형상 전자부품용 지그의 일부 구성을 나타내는 정면도이다.
도 6은 본 발명의 실시형태 2에 따른 칩형상 전자부품용 지그의 구성을 나타내는 평면도이다.
도 7은 도 6에 나타내는 칩형상 전자부품용 지그를 화살표(VII) 방향에서 본 도면이다.
도 8은 본 발명의 실시형태 3에 따른 칩형상 전자부품용 지그의 구성을 나타내는 평면도이다.
도 2는 도 1에 나타내는 칩형상 전자부품용 지그를 화살표(II) 방향에서 본 도면이다.
도 3은 본 발명의 실시형태 1에 따른 칩형상 전자부품용 지그에서의 칩 수납부의 구성을 나타내는 평면도이다.
도 4는 도 3에 나타내는 칩 수납부를 IV-IV선 화살표 방향에서 본 단면도이다.
도 5는 비교예에 따른 칩형상 전자부품용 지그의 일부 구성을 나타내는 정면도이다.
도 6은 본 발명의 실시형태 2에 따른 칩형상 전자부품용 지그의 구성을 나타내는 평면도이다.
도 7은 도 6에 나타내는 칩형상 전자부품용 지그를 화살표(VII) 방향에서 본 도면이다.
도 8은 본 발명의 실시형태 3에 따른 칩형상 전자부품용 지그의 구성을 나타내는 평면도이다.
이하, 본 발명의 각 실시형태에 따른 칩형상 전자부품용 지그에 대해 설명한다. 이하의 실시형태의 설명에서는 도면 중의 동일 또는 상당 부분에는 동일 부호를 붙이고, 그 설명은 반복하지 않는다.
(실시형태 1)
도 1은 본 발명의 실시형태 1에 따른 칩형상 전자부품용 지그의 구성을 나타내는 평면도이다. 도 2는 도 1에 나타내는 칩형상 전자부품용 지그를 화살표(II) 방향에서 본 도면이다. 도 3은 본 발명의 실시형태 1에 따른 칩형상 전자부품용 지그에서의 칩 수납부의 구성을 나타내는 평면도이다. 도 4는 도 3에 나타내는 칩 수납부를 IV-IV선 화살표 방향에서 본 단면도이다.
도 1 및 도 2에 나타내는 바와 같이, 본 발명의 실시형태 1에 따른 칩형상 전자부품용 지그(100)는 복수개의 선상(線狀) 부재(110)가 서로 적층됨으로써 구성된다. 본 실시형태에서 복수개의 선상 부재(110) 각각은 직선 형상이다.
도 1 및 도 2에 나타내는 바와 같이, 본 실시형태에 따른 칩형상 전자부품용 지그(100)는 복수개의 선상 부재(110)로서, 복수개의 제1 선상 부재(111), 복수개의 제2 선상 부재(112), 복수개의 제3 선상 부재(113), 복수개의 제4 선상 부재(114), 복수개의 제5 선상 부재(115), 복수개의 제6 선상 부재(116) 및 복수개의 제7 선상 부재(117)를 포함한다. 복수개의 제1 선상 부재(111)는 대략 동일 평면 상에 배치됨으로써 선상 부재로 이루어지는 층을 구성한다. 복수개의 제1 선상 부재(111)와 마찬가지로, 복수개의 제2 선상 부재(112)부터 복수개의 제7 선상 부재(117)도 각각 복수개의 선상 부재로 이루어지는 층을 구성한다. 복수개의 선상 부재(110)의 상세에 대해서는 후술한다.
본 발명의 실시형태 1에 따른 칩형상 전자부품용 지그(100)는 칩형상 전자부품(10)을 수납하는 복수개의 칩 수납부(140)를 포함한다. 복수개의 칩 수납부(140) 각각은 바닥부(120)와 측벽부(130)를 포함한다. 바닥부(120)는 칩형상 전자부품(10)을 지지한다. 측벽부(130)는 칩형상 전자부품(10)을 삽입할 수 있게 개구된다.
도 2에 나타내는 바와 같이, 복수개의 칩 수납부(140) 각각에서 바닥부(120)는 제1 선상 부재(111)와 제2 선상 부재(112)를 가진다. 바닥부(120)는 칩형상 전자부품(10)을 직접 지지하는 제2 선상 부재(112)를 적어도 가지면 되고, 제1 선상 부재(111)를 가지지 않아도 된다. 바닥부(120)는 제2 선상 부재(112)의 측벽부(130) 측, 또는 제1 선상 부재(111)의 제2 선상 부재(112) 측과는 반대 측에 추가 층을 더 가져도 된다. 바닥부(120)는 추가 층으로서 한 층의 추가 층 또는 복수개의 추가 층을 가져도 된다. 측벽부(130)는 2개의 제3 선상 부재(113)와 2개의 제4 선상 부재(114)와 2개의 제5 선상 부재(115)와 2개의 제6 선상 부재(116)와 2개의 제7 선상 부재(117)를 가진다. 측벽부(130)는 바닥부(120)와 직교하는 방향에서 바닥부(120) 측과는 반대 측에서 보았을 때에, 칩 수납부(140)의 개구를 형성하는 관점에서 2개의 제3 선상 부재(113) 및 2개의 제4 선상 부재(114)를 적어도 가지면 된다. 측벽부(130)는 제5 선상 부재(115), 제6 선상 부재(116) 및 제7 선상 부재(117)를 가지지 않아도 된다.
한편, 칩형상 전자부품용 지그(100)는 복수개의 선상 부재(110) 대신에, 전체가 판상(板狀) 부재로 구성되어도 된다. 칩형상 전자부품용 지그(100) 전체가 판상 부재로 구성되는 경우에는 상기 판상 부재에 대하여, 한쪽 측의 면으로부터 복수개의 구멍부를 형성함으로써 상기 복수개의 구멍부를 복수개의 칩 수납부(140)로 해도 된다. 이 경우, 상기 판상 부재에서 복수개의 구멍부 각각의 바닥면 측의 부분이 바닥부(120)를 구성하고, 복수개의 구멍부 각각의 둘레측면 측의 부분이 측벽부(130)를 구성한다.
본 실시형태에 따른 칩형상 전자부품용 지그(100)를 구성하는 복수개의 선상 부재(110)에 대해 설명한다.
도 1 및 도 2에 나타내는 바와 같이, 복수개의 제1 선상 부재(111) 각각은 서로 등간격으로 한 방향으로 늘어서서 연장된다. 복수개의 제2 선상 부재(112) 각각은 바닥부(120)에 직교하는 방향에서 보았을 때에 복수개의 제1 선상 부재(111) 각각과 직교하면서 서로 등간격으로 늘어서서 연장된다. 복수개의 제2 선상 부재(112) 각각은 복수개의 제1 선상 부재(111)의 위쪽에 위치한다.
본 실시형태에서는 1개의 제2 선상 부재(112)가 1개의 칩 수납부(140)에 수용된 1개의 칩형상 전자부품(10)을 직접 지지한다. 바닥부(120)에 직교하는 방향에서 보았을 때에 1개의 제2 선상 부재(112)가 서로 이웃하는 제6 선상 부재(116)들 사이의 중앙에 위치하고, 1개의 제1 선상 부재(111)가 서로 이웃하는 제7 선상 부재(117)들 사이의 중앙에 위치한다. 즉, 칩 수납부(140)의 대략 중앙에서 1개의 제1 선상 부재(111)와 1개의 제2 선상 부재(112)가 서로 직교한다. 한편, 바닥부(120)에 직교하는 방향에서 보았을 때에 제2 선상 부재(112)는 서로 이웃하는 제6 선상 부재(116)들 사이에 복수개 있어도 되고, 서로 이웃하는 제6 선상 부재(116)들 사이의 중앙이 아닌 장소에 위치해도 된다.
복수개의 제3 선상 부재(113)는 복수개의 제2 선상 부재(112)의 위쪽에 위치한다. 복수개의 제3 선상 부재(113) 각각은 바닥부(120)에 직교하는 방향에서 보았을 때에 복수개의 제2 선상 부재(112) 각각과 직각으로 교차하면서 서로 등간격으로 이간되어 늘어서서 연장된다. 즉, 복수개의 제3 선상 부재(113) 각각은 바닥부(120)에 직교하는 방향에서 보았을 때에 복수개의 제1 선상 부재(111)의 연장 방향과 평행하게 연장된다. 본 실시형태에서는 바닥부(120)에 직교하는 방향에서 보았을 때에 복수개의 제3 선상 부재(113) 각각은 일부의 복수개의 제1 선상 부재(111) 각각과 겹치도록 위치한다. 바닥부(120)에 평행한 방향에서 보면, 복수개의 제2 선상 부재(112)로 이루어지는 층이 복수개의 제1 선상 부재(111)로 이루어지는 층과 복수개의 제3 선상 부재(113)로 이루어지는 층 사이에 위치하기 때문에, 바닥부(120)에 직교하는 방향에서 보았을 때에 서로 겹치는 제1 선상 부재(111)와 제3 선상 부재(113) 사이에서 제2 선상 부재(112)가 존재하지 않는 위치에는 극간이 형성된다.
복수개의 제4 선상 부재(114)는 복수개의 제3 선상 부재(113)의 위쪽에 위치한다. 복수개의 제4 선상 부재(114) 각각은 바닥부(120)에 직교하는 방향에서 보았을 때에 복수개의 제3 선상 부재(113) 각각과 직각으로 교차하면서 서로 등간격으로 이간되어 늘어서서 연장된다. 즉, 복수개의 제4 선상 부재(114) 각각은 바닥부(120)에 직교하는 방향에서 보았을 때에 복수개의 제2 선상 부재(112)의 연장 방향과 평행하게 연장된다. 본 실시형태에서는 바닥부(120)에 직교하는 방향에서 보았을 때에 복수개의 제4 선상 부재(114) 각각은 일부 복수개의 제2 선상 부재(112) 각각과 겹치도록 위치한다. 바닥부(120)에 평행한 방향에서 보면, 복수개의 제3 선상 부재(113)로 이루어지는 층이 복수개의 제2 선상 부재(112)로 이루어지는 층과 복수개의 제4 선상 부재(114)로 이루어지는 층 사이에 위치하기 때문에, 바닥부(120)에 직교하는 방향에서 보았을 때에 서로 겹치는 제2 선상 부재(112)와 제4 선상 부재(114) 사이에서 제3 선상 부재(113)가 존재하지 않는 위치에는 극간이 형성된다.
복수개의 제5 선상 부재(115)는 복수개의 제4 선상 부재(114)의 위쪽에 위치한다. 복수개의 제5 선상 부재(115)는 바닥부(120)에 직교하는 방향에서 보았을 때에 복수개의 제3 선상 부재(113)와 1대1로 대응하여 겹치도록 위치한다. 복수개의 제6 선상 부재(116)는 복수개의 제5 선상 부재(115)의 위쪽에 위치한다. 복수개의 제6 선상 부재(116)는 바닥부(120)에 직교하는 방향에서 보았을 때에 복수개의 제4 선상 부재(114)와 1대1로 대응하여 겹치도록 위치한다. 복수개의 제7 선상 부재(117)는 복수개의 제6 선상 부재(116)의 위쪽에 위치한다. 복수개의 제7 선상 부재(117)는 바닥부(120)에 직교하는 방향에서 보았을 때에 복수개의 제5 선상 부재(115)와 1대1로 대응하여 겹치도록 위치한다.
본 실시형태에 따른 칩형상 전자부품용 지그(100)는 복수개의 선상 부재(110)로서, 복수개의 제7 선상 부재(117)의 위쪽에 추가 선상 부재를 더 포함해도 된다. 이때, 추가 선상 부재는 상술한 제5 선상 부재(115), 제6 선상 부재(116) 및 제7 선상 부재(117)의 설명에서 나타낸 규칙성에 따라 적층하면 된다.
이와 같이, 본 실시형태에 따른 칩형상 전자부품용 지그(100)에서는 복수개의 가상 평면 각각의 면 상에 직선 형상의 복수개의 선상 부재(110)가 서로 평행하면서 이간되어 배치됨으로써, 복수개의 선상 부재(110)로 이루어지는 층이 복수개 형성된다. 이들 복수개의 층은 서로 적층되고, 이들 복수개의 층에서는 어떤 층에 포함되는 선상 부재(110) 각각과, 상기 층에 인접한 층에 포함되는 선상 부재(110) 각각이 적층방향에서 보아 서로 교차한다.
도 3에 나타내는 바와 같이, 본 실시형태에서 제3 선상 부재(113)들의 이간 거리(X)의 길이는 제4 선상 부재(114)들의 이간 거리(Y)의 길이와 동일하다. 본 실시형태에서 상기 이간 거리(X)의 길이 및 상기 이간 거리(Y)의 길이 각각은 예를 들면 0.1㎜ 이상 5.0㎜ 이하이다. 한편, 제3 선상 부재(113)들의 이간 거리(X)와 제4 선상 부재(114)들의 이간 거리(Y)는 서로 달라도 된다.
도 2에 나타내는 바와 같이, 본 실시형태에서 복수개의 선상 부재(110) 각각은 연장 방향에서 봤을 때에 대략 원형상의 외형을 가진다. 이들 복수개의 선상 부재 각각은 연장 방향에서 봤을 때에 직사각형상, 반원상 또는 직사각형상 이외의 다각형상의 외형을 가져도 된다. 도 4에 나타내는 바와 같이, 복수개의 선상 부재(110) 각각의 선지름(R)은 바닥부(120)와 평행한 방향으로 늘어선 복수개의 선상 부재(110)들에게 있어서는 서로 동일하다. 복수개의 선상 부재(110) 각각의 선지름(R)은 바닥부(120)와 평행한 방향으로 늘어서지 않은 선상 부재(110)들에게 있어서는 서로 동일해도 되고 달라도 된다. 본 실시형태에서 복수개의 선상 부재(110) 각각의 선지름(R)은 서로 모두 동일하고, 예를 들면 0.3㎜이다. 복수개의 선상 부재(110) 중 바닥부(120)로부터 가장 떨어져서 위치하는 선상 부재의 선지름(R)은 예를 들면 0.2㎜이어도 된다.
칩형상 전자부품용 지그(100) 전체가 판상 부재로 구성되는 경우에는 바닥부(120)의 두께는 예를 들면 0.2㎜ 이상 2.0㎜ 이하이며, 측벽부(130)의 높이는 예를 들면 0.1㎜ 이상 8.0㎜ 이하이다.
본 실시형태에서 복수개의 선상 부재(110) 각각은 예를 들면, SiC, 지르코니아, 이트리아 안정화 지르코니아, 알루미나 혹은 멀라이트 등의 세라믹스, 니켈, 알루미늄, 인코넬(등록상표) 혹은 SUS 등의 금속, 폴리테트라플루오로에틸렌(PTFE: polytetrafluoroethylene), 폴리프로필렌(PP: polypropylene), 아크릴 수지, ABS(Acrylonitrile butadiene styrene) 라이크 수지 혹은 기타 내열 수지 등의 수지 재료, 카본, 또는 금속과 세라믹스로 이루어지는 복합재료로 구성되고, 본 실시형태에서는 세라믹스로 구성된다. 본 실시형태에서는 소결 등에 의해, 복수개의 선상 부재(110)들이 서로 접합된다. 복수개의 선상 부재(110) 각각의 표면은 SiC, 지르코니아, 이트리아, 이트리아 안정화 지르코니아, 알루미나 혹은 멀라이트 등의 세라믹스, 또는 니켈 등의 금속에 의해 더 코팅되어도 된다. 한편, 칩형상 전자부품용 지그(100) 전체가 판상 부재로 구성된 경우이어도, 칩형상 전자부품용 지그(100)는 복수개의 선상 부재(110)를 구성할 수 있는 상기의 재료로 구성할 수 있다.
다음으로, 복수개의 칩 수납부(140)에 대해 설명한다. 도 3 및 도 4에 나타내는 바와 같이, 본 실시형태에서 복수개의 칩 수납부(140) 각각의 개구단은 서로 이웃하는 2개의 제6 선상 부재(116)와 서로 이웃하는 2개의 제7 선상 부재(117)로 구성된다. 한편, 서로 이웃하는 2개의 칩 수납부(140)는 1개의 제6 선상 부재(116) 혹은 1개의 제7 선상 부재(117)에 의해 구획된다. 복수개의 제3 선상 부재(113)부터 복수개의 제5 선상 부재(115)에 대해서도 각각의 선상 부재에 대응하는 층에서 1개의 선상 부재가 서로 이웃하는 2개의 칩 수납부(140)를 구획한다.
본 실시형태에서는 복수개의 칩 수납부(140)를 바닥부(120)와 직교하는 방향에서 바닥부(120) 측과는 반대 측에서 보았을 때에 복수개의 칩 수납부(140) 각각의 개구 형상이 직사각형상이며, 구체적으로는 정방형상이다. 본 실시형태에서는 복수개의 칩 수납부(140)를, 바닥부(120)와 직교하는 방향에서 바닥부(120) 측과는 반대 측에서 보았을 때에 복수개의 칩 수납부(140) 각각의 개구 형상이 다각형상이어도 된다.
본 실시형태에서 복수개의 칩 수납부(140) 각각의 개구의 내측면은 복수개의 선상 부재(110)에 의해 형성된다. 구체적으로는 서로 이웃하는 2개의 제3 선상 부재(113)와 서로 이웃하는 2개의 제4 선상 부재(114)와 서로 이웃하는 2개의 제5 선상 부재(115)와 서로 이웃하는 2개의 제6 선상 부재(116)와 서로 이웃하는 2개의 제7 선상 부재(117)에 의해 형성된다.
도 4에 나타내는 바와 같이, 본 실시형태에서 복수개의 칩 수납부(140) 각각의 바닥면은 제2 선상 부재(112)에 의해 구성된다. 또한, 도 3에 나타내는 바와 같이, 바닥부(120)와 직교하는 방향에서 바닥부(120) 측과는 반대 측에서 보았을 때에 복수개의 칩 수납부(140) 각각의 바닥면의 중심에서 제1 선상 부재(111)와 제2 선상 부재(112)가 서로 교차한다.
여기서, 본 실시형태에서의 복수개의 칩 수납부(140)에 수납이 가능한 칩형상 전자부품(10)에 대해 설명한다. 도 1 및 도 2에 나타내는 바와 같이, 본 실시형태에서의 복수개의 칩 수납부(140)에 수납이 가능한 칩형상 전자부품(10)은 대략 직방체의 형상을 가진다. 칩형상 전자부품(10)은 예를 들면 적층 세라믹 콘덴서에 이용할 수 있다.
본 실시형태에서의 복수개의 칩 수납부(140)에 수납이 가능한 칩형상 전자부품(10)은 긴 쪽 방향과 폭방향과 두께방향을 가진다. 칩형상 전자부품(10)은 바닥부(120)와 직교하는 방향과 칩형상 전자부품(10)의 긴 쪽 방향이 서로 평행하도록, 복수개의 칩 수납부(140) 각각에 수납된다.
도 1 및 도 2에 나타내는 바와 같이, 칩형상 전자부품(10)의 긴 쪽 방향의 길이(L), 폭방향의 폭(W), 및 두께방향의 두께(T) 각각의 치수는 L:W:T=2:1:1의 관계와 동등한 관계를 가진다. 상기 동등한 관계란, L:W:T=2:1:1의 관계에 대하여, 길이(L), 폭방향의 폭(W), 및 두께방향의 두께(T) 각각의 치수가 치수 차 5% 이내의 범위를 포함하는 것을 의미한다. 한편, 본 실시형태에 따른 칩형상 전자부품용 지그(100)에 수납이 가능한 칩형상 전자부품은 상기의 각 치수 관계를 가지는 칩형상 전자부품(10)에 한정되는 것이 아니다. 예를 들면, 본 실시형태에 따른 칩형상 전자부품용 지그(100)에는 L:W:T=2:1.25:1.25의 관계와 동등한 관계를 가지는 칩형상 전자부품을 수납해도 된다.
본 실시형태에 따른 칩형상 전자부품용 지그(100)에 수납이 가능한 칩형상 전자부품(10)의 긴 쪽 방향의 길이(L)는 예를 들면 0.6㎜ 이상 3.8㎜ 이하이고, 폭방향의 폭(W)은 예를 들면 0.3㎜ 이상 3.0㎜ 이하이며, 두께방향의 두께(T)는 예를 들면 0.3㎜ 이상 3.0㎜ 이하이다. 칩형상 전자부품(10)을 칩형상 전자부품용 지그(100)를 이용하여 소성하는 경우에는 소성 후의 칩형상 전자부품(10)의 상기 길이(L), 상기 폭(W), 상기 두께(T)의 각 치수가 예를 들면 적층 세라믹 콘덴서의 적층체 등의 전자부품에 사용될 때에 적절한 치수가 되도록, 소성 전에 칩형상 전자부품(10)에 따른 각 치수가 상기의 범위 내에서 적절히 설정된다.
본 실시형태에 따른 칩형상 전자부품용 지그(100)에서는 복수개의 칩 수납부(140) 각각의 개구 형상에 따른 각 치수는 본 실시형태에서의 칩형상 전자부품(10)의 긴 쪽 방향의 길이(L), 폭방향의 폭(W), 및 두께방향의 두께(T) 각각이 상술한 L:W:T=2:1:1의 관계를 가진 것을 고려하여 설정된다. 이하, 본 실시형태에서의 복수개의 칩 수납부(140) 각각의 개구 형상에 따른 각 치수에 대해 설명한다.
도 1 및 도 3에 나타내는 바와 같이, 복수개의 칩 수납부(140) 각각에서 바닥부(120)와 직교하는 방향에서 보았을 때의 복수개의 칩 수납부(140) 각각의 내접원(141)의 직경(D)은 복수개의 칩 수납부(140) 각각에 칩형상 전자부품(10)이 수납되었을 때에, 칩형상 전자부품(10)이 긴 쪽 방향을 따른 축을 중심축으로 하여 회전이 가능하도록 설정된다. 예를 들면, 본 실시형태에서 폭방향의 폭(W) 및 두께방향의 두께(T) 각각의 길이가 a인 경우, 상기 내접원(141)의 직경(D)은 칩형상 전자부품(10)의 폭방향의 능선 및 두께방향의 능선으로 구성되는 직사각형 형상의 대각선 길이인 (√2)a보다 크게 설정된다(D＞(√2)a). 이로써, 칩형상 전자부품(10)에 대하여 충분한 크기의 복수개의 칩 수납부(140)를 확보할 수 있고, 칩형상 전자부품(10)을 칩 수납부에 삽입할 때에 걸리는 시간을 단축할 수 있다. 한편, 상기 폭방향의 폭(W) 및 상기 두께방향의 두께(T)가 서로 다른 경우에는 상기 내접원(141)의 직경(D)은 약 √(W2+T2)보다 크게 설정된다.
다음으로, 복수개의 칩 수납부(140) 각각에서는 바닥부(120)와 직교하는 방향에서 보았을 때에 1개의 칩 수납부(140)에 2개 이상의 칩형상 전자부품(10)이 들어가지 않도록 하기 위해, 상기 내접원(141)의 직경(D)이 2a 미만이 되도록 설정된다(D＜2a). 예를 들면, 도 3에 나타내는 바와 같이, 본 실시형태에서는 복수개의 칩 수납부(140)의 개구 형상이 한 변의 길이를 D로 하는 정방형상이다. 칩형상 전자부품(10)의 폭(W) 및 두께(T)를 a로 했을 때에 D가 2a 이상이면, 1개의 칩 수납부(140)에 칩형상 전자부품(10)이 2개 들어갈 가능성이 있다. 따라서, 상기 내접원(141)의 직경(D)은 2a 미만이 되도록 설정된다.
다음으로, 측벽부(130)의 높이 치수, 즉 복수개의 칩 수납부(140) 각각의 깊이(Z) 치수에 대해 설명한다. 복수개의 칩 수납부(140) 각각에 칩형상 전자부품(10)을 삽입했을 때에 칩 수납부(140)에 다 들어가지 않고 칩형상 전자부품용 지그(100) 상에 남은 칩형상 전자부품(10)은 칩형상 전자부품용 지그(100)를 기울여서 흔들어 떨어뜨린다. 이 때문에, 복수개의 칩 수납부(140) 각각의 깊이(Z)는 칩 수납부(140)에 수납된 칩형상 전자부품(10)을 흔들어 떨어뜨릴 수 있으면서 남은 칩형상 전자부품(10)을 확실하게 흔들어 떨어뜨릴 수 있게 설정할 필요가 있다.
도 2 및 도 4에 나타내는 바와 같이, 복수개의 칩 수납부(140) 각각의 깊이(Z)는 칩형상 전자부품(10)의 길이(L) 치수가 2a일 때에 2a의 절반보다 크게 설정한다(a＜Z). 이와 같이 설정함으로써, 칩형상 전자부품(10)의 중심이 칩형상 전자부품(10)의 긴 쪽 방향의 대략 중심에 위치하면, 칩 수납부(140)에 수납된 칩형상 전자부품(10)의 중심은 칩 수납부(140) 내에 위치한다. 이로써, 남은 칩형상 전자부품(10)은 칩형상 전자부품용 지그(100)를 기울여서 흔들어 떨어뜨릴 때에 칩 수납부(140)에 수납된 칩형상 전자부품(10)이 칩 수납부(140)로부터 떨어지는 것을 억제할 수 있다.
또한, 도 2 및 도 4에 나타내는 바와 같이, 복수개의 칩 수납부(140) 각각의 깊이(Z)는 칩형상 전자부품(10)의 길이(L) 치수가 2a일 때에 3a보다 작게 설정한다(Z＜3a). 이로써, 칩형상 전자부품(10)을 칩형상 전자부품용 지그(100) 상에 뿌려서 칩 수납부(140)에 삽입했을 때에 칩 수납부(140)에 수납된 칩형상 전자부품(10) 상에 칩형상 전자부품(10)이 더 위치해도, 이 위쪽의 칩형상 전자부품(10)만 흔들어 떨어뜨릴 수 있다. 위쪽의 칩형상 전자부품(10)의 중심위치의 높이 치수는 바닥부(120)를 기준으로 하여 3a이며, 위쪽의 칩형상 전자부품(10)의 중심은 칩 수납부(140)의 외측에 위치하기 때문이다.
이상으로부터, 칩형상 전자부품(10)의 길이(L)방향의 치수가 2a, 폭(W)방향 및 두께(T)방향 각각의 치수가 a일 때, D와 Z의 관계는 상기 식(D＜2a)와 상기 식(a＜Z)에 기초하여 (D/2)＜a＜Z가 되기 때문에 (D/2)＜Z가 된다. 나아가, D와 Z의 관계는 상기 식(D＞(√2)a)와 상기 식(Z＜3a)에 기초하여 Z＜3a＜(3√2/2)D가 되기 때문에 Z＜(3√2/2)D가 된다.
이상에 의해, 본 실시형태에서는 복수개의 칩 수납부(140) 각각에서 바닥부(120)와 직교하는 방향에서 보았을 때의 측벽부(130)의 내접원의 직경(D) 치수와, 복수개의 칩 수납부(140) 각각의 깊이(Z) 치수가 하기 식(1)의 관계를 충족한다.
(D/2＜Z＜(3√2/2)D …(1)
나아가, 복수개의 칩 수납부(140) 각각의 깊이(Z)는 칩형상 전자부품(10)의 길이(L) 치수가 2a일 때에 2a보다 작게 설정하는 것이 바람직하다(Z＜2a). 즉, 칩형상 전자부품(10)을 칩 수납부(140)에 수납했을 때에 칩형상 전자부품(10)의 일부가 칩 수납부(140)의 외측에 위치하는 것이 바람직하다. 이로써, 칩 수납부(140) 안에 수납된 칩형상 전자부품(10)을 꺼낼 때에 측벽부(130)에 칩형상 전자부품(10)의 복수개의 모서리부가 걸려서 이들 복수개의 모서리부가 고정됨으로써, 칩형상 전자부품(10)이 측벽부(130)에 록(lock)되는 것을 방지할 수 있다.
따라서, 깊이가 (Z＜2a)로 설정될 때는 D와 Z의 관계는 상기 식(Z＜2a)와 상기 식(D＞(√2)a)에 기초하여 Z＜2a＜(√2)D가 되기 때문에 Z＜(√2)D가 된다.
이상에 의해, 복수개의 칩 수납부(140) 각각에서 측벽부(130)의 내접원의 직경(D) 치수와, 복수개의 칩 수납부(240) 각각의 깊이(Z) 치수는 또한 하기 식(2)의 관계를 충족하는 것이 바람직하다.
(D/2)＜Z＜(√2)D …(2)
본 실시형태에서 상기 내접원(141)의 직경(D) 치수는 예를 들면 0.1㎜ 이상 5.0㎜ 이하이다. 상기 깊이(Z)는 예를 들면 0.1㎜ 이상 8.0㎜이다.
또한, 도 4에 나타내는 바와 같이, 본 실시형태에서는 복수개의 선상 부재(110) 각각의 선지름(R) 치수가 복수개의 칩 수납부(140) 각각의 깊이(Z) 치수의 1/2 미만이다.
여기서, 복수개의 선상 부재 각각의 선지름(R) 치수와 복수개의 칩 수납부 각각의 깊이(Z) 치수의 관계가 본 실시형태에 따른 칩형상 전자부품용 지그(100)와 다른, 비교예에 따른 칩형상 전자부품용 지그에 대해 설명한다.
도 5는 비교예에 따른 칩형상 전자부품용 지그의 일부 구성을 나타내는 정면도이다. 도 5에서는 도 4와 동일한 방향에서 본 단면시로 도시했다. 도 5에 나타내는 바와 같이, 비교예에 따른 칩형상 전자부품용 지그(900)에서는 복수개의 선상 부재 각각의 선지름(R) 치수가 복수개의 칩 수납부(940) 각각의 깊이(Z) 치수의 1/2이다.
이와 같은 비교예에 따른 칩형상 전자부품용 지그(900)에서는 바닥부(120)가 제1 선상 부재(911)와 제2 선상 부재(912)로 구성된다. 측벽부(130)는 2개의 제3 선상 부재(913)와 2개의 제4 선상 부재(914)로 구성된다.
도 5에 나타내는 바와 같이, 비교예에 따른 칩형상 전자부품용 지그(900)에서는 복수개의 선상 부재 각각의 선지름(R) 치수가 비교적 크다. 이로써, 복수개의 칩 수납부(940) 각각에 수납된 복수개의 칩형상 전자부품(10) 중, 서로 이웃하는 칩형상 전자부품(10)들 사이에 다른 칩형상 전자부품(10)이 파고 들어가서 제3 선상 부재(913)의 위쪽에 위치하는 것이 가능해진다.
한편, 도 2 및 도 4에 나타내는 바와 같이, 본 발명의 실시형태 1에 따른 칩형상 전자부품용 지그(100)에서는 복수개의 선상 부재 각각의 선지름(R) 치수가 비교적 작기 때문에, 복수개의 칩 수납부(140) 각각에 수납된 복수개의 칩형상 전자부품(10) 중, 서로 이웃하는 칩형상 전자부품(10)들 사이에 다른 칩형상 전자부품이 파고 들어가는 것을 억제할 수 있다.
본 발명의 실시형태 1에 따른 칩형상 전자부품용 지그(100)는 구체적으로는 칩형상 전자부품 소성용 지그이다. 복수개의 칩형상 전자부품(10)이 수납된 칩형상 전자부품용 지그(100)를 소성 분위기하에 배치함으로써 복수개의 칩형상 전자부품(10)을 소성할 수 있다. 또한, 본 발명의 실시형태 1에 따른 칩형상 전자부품용 지그(100)는 복수개의 칩형상 전자부품(10)이 수납된 칩형상 전자부품용 지그(100)를 도금액에 담금으로써, 복수개의 칩형상 전자부품(10)에 Cu, Ni, Sn, Ag, Au 또는 Pd 등의 금속을 도금할 수도 있다. 나아가, 단부에 Ag 등으로 이루어지는 하부전극이 형성된 복수개의 칩형상 전자부품(10)에 대해, 이와 같은 복수개의 칩형상 전자부품(10)이 수납된 칩형상 전자부품용 지그(100)를 도금액에 담금으로써, 상기 하부전극에 도금할 수도 있다.
상기와 같이, 본 발명의 실시형태 1에 따른 칩형상 전자부품용 지그(100)는 칩형상 전자부품을 수납하는 복수개의 칩 수납부(140)를 포함한다. 복수개의 칩 수납부(140) 각각은 바닥부(120)와 측벽부(130)를 포함한다. 바닥부(120)는 칩형상 전자부품을 지지한다. 측벽부(130)는 칩형상 전자부품을 삽입할 수 있게 개구된다. 복수개의 칩 수납부(140) 각각에서, 바닥부(120)와 직교하는 방향에서 보았을 때의 복수개의 칩 수납부(140) 각각의 측벽부(130)의 내접원의 직경(D) 치수와 복수개의 칩 수납부(140) 각각의 깊이(Z) 치수가 하기 식(1)의 관계를 충족한다.
(D/2)＜Z＜(3√2/2)D …(1)
이로써, 복수개의 칩 수납부(140)에서 1개의 칩 수납부(140)에 1개의 칩형상 전자부품(10)을 용이하게 삽입할 수 있다.
본 실시형태에서는 복수개의 칩 수납부(140) 각각에서 측벽부(130)의 내접원의 직경(D) 치수와, 복수개의 칩 수납부(140) 각각의 깊이(Z) 치수가 하기 식(2)의 관계를 충족하는 것이 보다 바람직하다.
(D/2)＜Z＜(√2)D …(2)
이로써, 복수개의 칩 수납부(140)에 1개씩 삽입된 칩형상 전자부품(10)을 용이하게 꺼낼 수 있다.
본 실시형태에서는 복수개의 칩 수납부(140)를, 바닥부(120)와 직교하는 방향에서 바닥부(120) 측과는 반대 측에서 보았을 때에 복수개의 칩 수납부(140) 각각의 개구 형상이 다각형상이다.
이로써, 복수개의 칩 수납부(140)를 정렬시키기 쉬워진다. 나아가서는 정렬된 복수개의 칩 수납부(140) 각각에 칩형상 전자부품(10)을 수납함으로써, 칩형상 전자부품용 지그(100)당 칩형상 전자부품(10)의 충전율을 향상시킬 수 있다.
본 실시형태에 따른 칩형상 전자부품용 지그(100)는 직선 형상의 복수개의 선상 부재(110)가 서로 적층됨으로써 구성된다.
이로써, 선상 부재(110)들 사이에 형성된 극간에서 가스 또는 액체가 통류될 수 있기 때문에 칩 수납부(140)의 통기성 또는 액체의 통과성을 향상시킬 수 있다.
본 실시형태에서는 복수개의 선상 부재(110) 각각의 선지름(R) 치수가 복수개의 칩 수납부(140) 각각의 깊이(Z) 치수의 1/2 미만이다.
이로써, 복수개의 칩 수납부(140) 각각에 수납된 칩형상 전자부품(10) 중, 서로 이웃하는 칩형상 전자부품(10)들 사이에, 또한 다른 칩형상 전자부품(10)이 파고 들어가는 것을 억제할 수 있다.
본 실시형태에 따른 칩형상 전자부품용 지그(100)는 세라믹스로 구성된다.
이로써, 칩형상 전자부품용 지그(100)가 금속으로 구성된 경우와 비교하여, 칩형상 전자부품용 지그(100)의 내열성을 향상시킬 수 있다.
(실시형태 2)
이하, 본 발명의 실시형태 2에 따른 칩형상 전자부품용 지그에 대해 설명한다. 본 발명의 실시형태 2에 따른 칩형상 전자부품용 지그에서는 복수개의 칩 수납부 각각의 개구 형상이 주로 본 발명의 실시형태 1에 따른 칩형상 전자부품용 지그(100)와 다르다. 따라서, 본 발명의 실시형태 1에 따른 칩형상 전자부품용 지그(100)와 동일한 구성에 대해서는 설명을 반복하지 않는다.
도 6은 본 발명의 실시형태 2에 따른 칩형상 전자부품용 지그의 구성을 나타내는 평면도이다. 도 7은 도 6에 나타내는 칩형상 전자부품용 지그를 화살표(VII) 방향에서 본 도면이다. 도 6에서는 도 1과 동일한 방향에서 보고 도시했다. 한편, 도 6에서는 복수개의 제1 선상 부재(111) 및 복수개의 제2 선상 부재(112)는 도시하지 않았다.
도 6 및 도 7에 나타내는 바와 같이, 본 발명의 실시형태 2에 따른 칩형상 전자부품용 지그(200)는 복수개의 선상 부재(210)로 구성된다. 구체적으로는 본 실시형태에서 바닥부(120)는 복수개의 제1 선상 부재(111)와 복수개의 제2 선상 부재(112)를 가진다. 측벽부(130)는 복수개의 환상(環狀)의 제8 선상 부재(218)와 복수개의 환상의 제9 선상 부재(219)를 가진다.
도 7에 나타내는 바와 같이, 복수개의 환상의 제8 선상 부재(218) 각각은 측벽부(130)에서 바닥부(120) 측과는 반대 측의 단부를 구성하도록 위치한다. 도 6에 나타내는 바와 같이, 복수개의 환상의 제8 선상 부재(218) 각각은 인접한 제8 선상 부재(218)와 서로 겹친다. 복수개의 환상의 제8 선상 부재(218) 각각은 바닥부(120)에 직교하는 방향에서 바닥부(120) 측과는 반대 측에서 보았을 때에 환상의 내측 부분끼리가 서로 겹치지 않도록 위치한다.
도 7에 나타내는 바와 같이, 복수개의 환상의 제9 선상 부재(219) 각각은 바닥부(120)에 직교하는 방향에서 보았을 때에 복수개의 환상의 제8 선상 부재(218) 각각과 겹치도록 위치한다. 복수개의 환상의 제9 선상 부재(219) 각각은 인접한 제9 선상 부재(219)와 서로 겹친다. 복수개의 환상의 제9 선상 부재(219) 각각은 복수개의 제2 선상 부재(112)의 제1 선상 부재(111) 측과는 반대 측에 위치하면서 복수개의 제8 선상 부재(218)보다 바닥부(120) 측에 위치한다.
본 발명의 실시형태 2에서 복수개의 칩 수납부(240) 각각의 깊이(Z) 치수는 바닥부(120)에 직교하는 방향에서, 제2 선상 부재(112)의 제8 선상 부재(218) 측의 단부부터 제8 선상 부재(218)의 제2 선상 부재(112) 측과는 반대 측의 단부까지의 거리 치수이다.
본 실시형태에 따른 칩형상 전자부품용 지그(200)는 상기와 같이 구성되기 때문에, 복수개의 칩 수납부(240)의 개구는 복수개의 제8 선상 부재(218) 각각의 내측 부분 및 복수개의 제9 선상 부재(219) 각각의 내측 부분으로 구성된다.
도 6 및 도 7에 나타내는 바와 같이, 본 발명의 실시형태 2에 따른 칩형상 전자부품용 지그(200)에서는 바닥부(120)에 직교하는 방향에서 바닥부(120) 측과는 반대 측에서 보았을 때에 복수개의 제8 선상 부재(218) 각각 및 복수개의 제9 선상 부재(219) 각각의 내측 부분은 원형상이다. 즉, 복수개의 칩 수납부(240)를 바닥부(120)와 직교하는 방향에서 바닥부(120) 측과는 반대 측에서 보았을 때에 복수개의 칩 수납부(240) 각각의 개구 형상이 원형상이다.
이로써, 바닥부(120)와 직교하는 방향에서 바닥부(120) 측과는 반대 측에서 보았을 때에 복수개의 칩 수납부(240)를 촘촘하게 배치할 수 있다. 나아가서는 칩형상 전자부품용 지그(200)당 칩형상 전자부품(10)의 충전율을 향상시킬 수 있다.
또한, 본 실시형태에서도 상기 식(1)의 관계를 충족하기 때문에 복수개의 칩 수납부(240)에서 1개의 칩 수납부(240)에 1개의 칩형상 전자부품(10)를 용이하게 삽입할 수 있다.
한편, 본 실시형태에서 바닥부(120)에 직교하는 방향에서 바닥부(120) 측과는 반대 측에서 보았을 때의 복수개의 칩 수납부(240) 각각의 내접원(241)은 바닥부(120)에 직교하는 방향에서 바닥부(120) 측과는 반대 측에서 보았을 때의 복수개의 제8 선상 부재(218) 각각의 내측면부 또는 제9 선상 부재(219) 각각의 내측면부로 구성된다.
(실시형태 3)
이하, 본 발명의 실시형태 3에 따른 칩형상 전자부품용 지그에 대해 설명한다. 본 발명의 실시형태 3에 따른 칩형상 전자부품용 지그에서는 복수개의 칩 수납부 각각의 개구 치수에 따른 특징이 주로, 본 발명의 실시형태 1에 따른 칩형상 전자부품용 지그(100)와 다르다. 따라서, 본 발명의 실시형태 1에 따른 칩형상 전자부품용 지그(100)와 동일한 구성에 대해서는 설명을 반복하지 않는다.
도 8은 본 발명의 실시형태 3에 따른 칩형상 전자부품용 지그의 구성을 나타내는 평면도이다.
도 8에 나타내는 바와 같이, 본 발명의 실시형태 3에 따른 칩형상 전자부품용 지그(300)에서는 복수개의 칩 수납부(340) 각각이 바닥부(120)와 직교하는 방향에서 바닥부(120) 측으로부터 바닥부(120) 측과는 반대 측을 향함에 따라 개구 치수가 커진다.
이로써, 칩형상 전자부품용 지그(300)를 요동시켰을 때에 복수개의 칩 수납부(340) 각각에 칩형상 전자부품(10)을 미끄러져 들어가기 쉽게 할 수 있다.
또한, 본 실시형태에서도 상기 식(1)의 관계를 충족하기 때문에 복수개의 칩 수납부(340)에서 1개의 칩 수납부(340)에 1개의 칩형상 전자부품(10)을 용이하게 삽입할 수 있다.
한편, 본 발명의 실시형태 3에서 상기 개구 치수란, 바닥부(120)에 평행한 방향에서 서로 이웃하는 선상 부재(310)들의 거리 치수이다.
본 발명의 실시형태 3에 따른 칩형상 전자부품용 지그(300)에서는 복수개의 선상 부재(310)의 일부에 대해, 복수개의 선상 부재(310) 각각의 선지름이 서로 다르다. 구체적으로는, 복수개의 선상 부재(310)의 선지름은 제7 선상 부재(317), 제6 선상 부재(316), 제5 선상 부재(315), 제4 선상 부재(314), 제3 선상 부재(313)의 순서로 커진다.
복수개의 선상 부재(310) 각각의 선지름이 상기와 같이 차례로 커짐으로써, 바닥부(120)에 평행한 방향에서 서로 이웃하는 선상 부재(310)들의 거리 치수는 제7 선상 부재(317), 제6 선상 부재(316), 제5 선상 부재(315), 제4 선상 부재(314), 제3 선상 부재(313)의 순서로 작아진다.
또한, 본 실시형태에서는 내접원(141)의 직경(D)은 바닥부(120)에 직교하는 방향에서의 어느 위치에서도 항상 상기 식(1)이 충족되도록 설정된다.
한편, 본 발명의 각 실시형태에 따른 칩형상 전자부품용 지그는 상기 식(1)을 충족하지 않는 칩 수납부를 포함해도 된다. 상기 식(1)을 충족하지 않는 칩 수납부에서는 선상 부재들 사이를 흐르는 가스의 흐름을 제어할 수 있다. 또한, 측벽부를 구성하는 선상 부재를 촘촘하게 배치해도 된다. 이로써, 칩형상 전자부품용 지그의 강도를 높일 수 있다. 나아가서는 본 발명의 각 실시형태에 따른 칩형상 전자부품용 지그는 칩형상 전자부품을 삽입할 수 없는 크기의, 단순한 간극을 가져도 된다.
상술한 실시형태의 설명에서 조합이 가능한 구성을 서로 조합해도 된다. 예를 들면, 판상 부재로 구성된 바닥부와 복수개의 선상 부재로 구성된 측벽부를 조합함으로써 칩형상 전자부품용 지그를 구성해도 된다. 즉, 바닥부는 칩 수납부 내의 칩형상 전자부품이 빠지는 것을 방지할 수 있는 것이라면, 바닥부의 형상, 바닥부의 선상 부재에 대한 상대적인 위치는 특별히 한정되는 것은 아니다. 선상 부재가 바닥부를 구성하는 경우, 복수개의 제1 선상 부재 및 복수개의 제2 선상 부재 각각의 면 내에서의 연장방향은 특별히 한정되지 않는다. 복수개의 선상 부재는 1개의 칩 수납부당 복수개의 제1 선상 부재 또는 복수개의 제2 선상 부재가 바닥부를 형성하도록 구성되어도 된다. 선상 부재의 절단면 형상은 다각형이어도 된다. 칩형상 전자부품용 지그는 바닥부를 끼고 바닥부의 양측에 상기 칩형상 전자부품을 삽입할 수 있게 개구된 측벽부를 가져도 된다.
이번에 개시된 실시형태는 모든 점에서 예시이며 제한적인 것이 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 설명이 아닌 청구범위에 의해 나타내지고, 청구범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
10: 칩형상 전자부품
100, 200, 300, 900: 칩형상 전자부품용 지그
110, 210, 310: 선상 부재
111, 911: 제1 선상 부재
112, 912: 제2 선상 부재
113, 313, 913: 제3 선상 부재
114, 314, 914: 제4 선상 부재
115, 315: 제5 선상 부재
116, 316: 제6 선상 부재
117, 317: 제7 선상 부재
120: 바닥부
130: 측벽부
140, 240, 340, 940: 칩 수납부
141, 241: 내접원
218: 제8 선상 부재
219: 제9 선상 부재
100, 200, 300, 900: 칩형상 전자부품용 지그
110, 210, 310: 선상 부재
111, 911: 제1 선상 부재
112, 912: 제2 선상 부재
113, 313, 913: 제3 선상 부재
114, 314, 914: 제4 선상 부재
115, 315: 제5 선상 부재
116, 316: 제6 선상 부재
117, 317: 제7 선상 부재
120: 바닥부
130: 측벽부
140, 240, 340, 940: 칩 수납부
141, 241: 내접원
218: 제8 선상 부재
219: 제9 선상 부재
Claims (8)
- 칩형상 전자부품을 수납하는 복수개의 칩 수납부를 포함하고,
상기 복수개의 칩 수납부 각각은
상기 칩형상 전자부품을 지지하는 바닥부와,
상기 칩형상 전자부품을 삽입할 수 있게 개구된 측벽부를 포함하고,
상기 복수개의 칩 수납부 각각에서 상기 바닥부와 직교하는 방향에서 보았을 때의 상기 측벽부의 내접원의 직경(D) 치수와 상기 복수개의 칩 수납부 각각의 깊이(Z) 치수가 하기 식(1)의 관계를 충족하는, 칩형상 전자부품용 지그.
(D/2)＜Z＜(3√2/2)D …(1) - 제1항에 있어서,
상기 복수개의 칩 수납부 각각에서 상기 측벽부의 내접원의 직경(D) 치수와 상기 복수개의 칩 수납부 각각의 깊이(Z) 치수가 하기 식(2)의 관계를 충족하는, 칩형상 전자부품용 지그.
(D/2)＜Z＜(√2)D …(2) - 제1항 또는 제2항에 있어서,
상기 복수개의 칩 수납부를, 상기 바닥부와 직교하는 방향에서 바닥부 측과는 반대 측에서 보았을 때에 상기 복수개의 칩 수납부 각각의 개구 형상이 다각형상인, 칩형상 전자부품용 지그. - 제1항 또는 제2항에 있어서,
상기 복수개의 칩 수납부를, 상기 바닥부와 직교하는 방향에서 바닥부 측과는 반대 측에서 보았을 때에 상기 복수개의 칩 수납부 각각의 개구 형상이 원형상인, 칩형상 전자부품용 지그. - 제1항 내지 제4항 중 어느 한 항에 있어서,
상기 복수개의 칩 수납부 각각이, 상기 바닥부와 직교하는 방향에서 바닥부 측으로부터 바닥부 측과는 반대 측을 향함에 따라 개구 치수가 커지는, 칩형상 전자부품용 지그. - 제1항 내지 제5항 중 어느 한 항에 있어서,
직선 형상의 복수개의 선상(線狀) 부재가 서로 적층됨으로써 구성되는, 칩형상 전자부품용 지그. - 제6항에 있어서,
상기 복수개의 선상 부재 각각의 선지름(R) 치수가 상기 복수개의 칩 수납부 각각의 깊이(Z) 치수의 1/2 미만인, 칩형상 전자부품용 지그. - 제1항 내지 제7항 중 어느 한 항에 있어서,
세라믹스로 구성되는, 칩형상 전자부품용 지그.
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6290916A (ja) * | 1985-08-16 | 1987-04-25 | 旭硝子株式会社 | 電気二重層コンデンサ用の電極 |
| JPS6259943B2 (ko) | 1979-07-10 | 1987-12-14 | Tamura Electric Works Ltd | |
| JP2008177188A (ja) | 2007-01-16 | 2008-07-31 | Tdk Corp | チップ状電子部品用冶具 |
| JP2018193287A (ja) * | 2017-12-11 | 2018-12-06 | 三井金属鉱業株式会社 | セラミックス格子体 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60243483A (ja) * | 1984-05-17 | 1985-12-03 | 三菱電機株式会社 | 焼成用台板 |
| JPH06290916A (ja) * | 1993-03-31 | 1994-10-18 | Taiyo Yuden Co Ltd | 電子部品熱処理用保持体及び熱処理方法 |
| JP3062441U (ja) * | 1999-02-25 | 1999-10-08 | コーア株式会社 | 振込治具 |
| JP2007194510A (ja) * | 2006-01-20 | 2007-08-02 | Tdk Corp | セラミック電子部品用冶具、及び、それを用いたセラミック電子部品の製造方法 |
| JP2008053327A (ja) * | 2006-08-23 | 2008-03-06 | Hirai Seimitsu Kogyo Corp | 保持治具 |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6259943B2 (ko) | 1979-07-10 | 1987-12-14 | Tamura Electric Works Ltd | |
| JPS6290916A (ja) * | 1985-08-16 | 1987-04-25 | 旭硝子株式会社 | 電気二重層コンデンサ用の電極 |
| JP2008177188A (ja) | 2007-01-16 | 2008-07-31 | Tdk Corp | チップ状電子部品用冶具 |
| JP2018193287A (ja) * | 2017-12-11 | 2018-12-06 | 三井金属鉱業株式会社 | セラミックス格子体 |
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