KR20210052242A - 적층 세라믹 전자부품, 및 적층 세라믹 전자부품의 제조 방법 - Google Patents
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Abstract
측면층이 적층체로부터 벗겨지기 어려운 적층 세라믹 전자부품을 제공한다.
적층된 복수개의 유전체 세라믹층과 적어도 한 쌍의 내부전극층을 포함하고, 적층방향에서 마주 보는 한 쌍의 주면과, 상기 적층방향에 직교하는 폭방향에서 마주 보는 한 쌍의 측면과, 상기 적층방향 및 상기 폭방향에 직교하는 길이방향에서 마주 보는 한 쌍의 단면을 가지는 적층체와, 상기 적층체의 상기 한 쌍의 측면에 마련된 한 쌍의 측면층과, 상기 적층체의 상기 한 쌍의 주면에, 상기 적층체와 상기 측면층의 계면을 덮도록 마련된 한 쌍의 주면층과, 상기 적층체의 상기 한 쌍의 단면에 마련되고, 상기 한 쌍의 내부전극층에 각각 접속된 한 쌍의 외부전극을 포함하는, 적층 세라믹 전자부품.
적층된 복수개의 유전체 세라믹층과 적어도 한 쌍의 내부전극층을 포함하고, 적층방향에서 마주 보는 한 쌍의 주면과, 상기 적층방향에 직교하는 폭방향에서 마주 보는 한 쌍의 측면과, 상기 적층방향 및 상기 폭방향에 직교하는 길이방향에서 마주 보는 한 쌍의 단면을 가지는 적층체와, 상기 적층체의 상기 한 쌍의 측면에 마련된 한 쌍의 측면층과, 상기 적층체의 상기 한 쌍의 주면에, 상기 적층체와 상기 측면층의 계면을 덮도록 마련된 한 쌍의 주면층과, 상기 적층체의 상기 한 쌍의 단면에 마련되고, 상기 한 쌍의 내부전극층에 각각 접속된 한 쌍의 외부전극을 포함하는, 적층 세라믹 전자부품.
Description
본 발명은 적층 세라믹 전자부품, 및 적층 세라믹 전자부품의 제조 방법에 관한 것이다.
최근, 적층 세라믹 콘덴서 등의 적층 세라믹 전자부품은 소형화 및 고용량화가 도모되고 있다. 적층 세라믹 콘덴서의 소형화 및 고용량화를 실현하기 위해서는 복수개의 유전체 세라믹층과 복수개의 내부전극층이 적층된 적층체의 각 측면에 대하여 사이드 마진을 얇게 함으로써, 서로 대향하는 내부전극층의 면적을 크게 하는 것이 유효하다.
특허문헌 1에는 적층된 복수개의 유전체층과 복수개의 내부전극층을 포함하고, 상기 복수개의 내부전극층이 측면에 노출된 칩을 준비하는 공정과, 복수개의 피복용 유전체 시트를 서로 맞붙여서 유전체 적층 시트를 형성하는 공정과, 상기 칩의 측면에 상기 유전체 적층 시트를 붙이는 공정을 포함하는, 전자부품의 제조 방법이 개시되어 있다.
특허문헌 1에 기재된 바와 같은 적층 세라믹 전자부품의 제조 방법에서는 복수개의 유전체 세라믹층과 복수개의 내부전극층을 적층 압착함으로써 적층체를 제작한 후, 얻어진 적층체의 측면에 사이드 마진을 구성하는 측면층을 형성한다. 그러나 적층체에 포함되는 유전체 세라믹층과 내부전극층에서는 수축률이 다르기 때문에, 측면층이 형성된 적층체를 소성할 때, 측면층이 적층체로부터 벗겨질 우려가 있다.
한편, 상기의 문제는 적층 세라믹 콘덴서에 한정되지 않고, 적층 세라믹 인덕터 등의 적층 세라믹 전자부품에 공통되는 문제이다.
본 발명은 상기의 문제를 해결하기 위해 이루어진 것이며, 측면층이 적층체로부터 벗겨지기 어려운 적층 세라믹 전자부품을 제공하는 것을 목적으로 한다. 본 발명은 또한 상기 적층 세라믹 전자부품의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 적층 세라믹 전자부품은, 적층된 복수개의 유전체 세라믹층과 적어도 한 쌍의 내부전극층을 포함하고, 적층방향에서 마주 보는 한 쌍의 주면(主面)과, 상기 적층방향에 직교하는 폭방향에서 마주 보는 한 쌍의 측면과, 상기 적층방향 및 상기 폭방향에 직교하는 길이방향에서 마주 보는 한 쌍의 단면을 가지는 적층체와, 상기 적층체의 상기 한 쌍의 측면에 마련된 한 쌍의 측면층과, 상기 적층체의 상기 한 쌍의 주면에, 상기 적층체와 상기 측면층의 계면을 덮도록 마련된 한 쌍의 주면층과, 상기 적층체의 상기 한 쌍의 단면에 마련되고, 상기 한 쌍의 내부전극층에 각각 접속된 한 쌍의 외부전극을 포함한다.
본 발명의 적층 세라믹 전자부품의 제조 방법은, 적층된 복수개의 유전체 세라믹층과 적어도 한 쌍의 내부전극층을 포함하고, 적층방향에서 마주 보는 한 쌍의 주면과, 상기 적층방향에 직교하는 폭방향에서 마주 보는 한 쌍의 측면과, 상기 적층방향 및 상기 폭방향에 직교하는 길이방향에서 마주 보는 한 쌍의 단면을 가지는 적층체를 준비하는 공정과, 상기 적층체의 상기 한 쌍의 측면에 한 쌍의 측면층을 형성하는 공정과, 상기 적층체의 상기 한 쌍의 주면에 상기 적층체와 상기 측면층의 계면을 덮도록 한 쌍의 주면층을 형성하는 공정과, 상기 적층체의 상기 한 쌍의 단면에 상기 한 쌍의 내부전극층에 각각 접속된 한 쌍의 외부전극을 형성하는 공정을 포함한다.
본 발명에 따르면, 측면층이 적층체로부터 벗겨지기 어려운 적층 세라믹 전자부품을 제공할 수 있다.
도 1은 본 발명의 제1 실시형태에 따른 적층 세라믹 콘덴서의 일례를 모식적으로 나타내는 사시도이다.
도 2는 도 1에 나타내는 적층 세라믹 콘덴서의 II-II선을 따른 단면도이다.
도 3은 도 1에 나타내는 적층 세라믹 콘덴서의 III-III선을 따른 단면도이다.
도 4는 도 1에 나타내는 적층 세라믹 콘덴서를 구성하는 부품본체의 외관을 모식적으로 나타내는 사시도이다.
도 5는 도 4에 나타내는 부품 본체에 포함되는 적층체 및 측면층의 구성을 모식적으로 나타내는 사시도이다.
도 6은 도 4에 나타내는 부품본체에 포함되는 적층체의 구성을 모식적으로 나타내는 사시도이다.
도 7은 본 발명의 제1 실시형태에 따른 적층 세라믹 콘덴서의 제조 방법의 일례를 나타내는 플로우도이다.
도 8은 내부전극 패턴이 마련된 마더 시트의 구성을 나타내는 평면도이다.
도 9는 내부전극 패턴이 마련된 마더 시트를 적층한 상태를 나타내는 분해 측면도이다.
도 10은 유전체 블록이 분단되는 분단 라인을 나타내는 단면도이다.
도 11은 도 10의 유전체 블록을 화살표(X)방향에서 보아, 분단 라인을 나타내는 평면도이다.
도 12는 탄성체 상에 올려 놓여진 측면층용 유전체 적층 시트의 상방(上方)에서, 복수개의 칩을 유지판으로 유지한 상태를 나타내는 단면도이다.
도 13은 복수개의 칩이 측면층용 유전체 적층 시트에 프레싱된 상태를 나타내는 단면도이다.
도 14는 측면층용 유전체 적층 시트에 프레싱된 복수개의 칩이 끌어 올려진 상태를 나타내는 단면도이다.
도 15는 탄성체 상에 올려 놓여진 주면층용 유전체 적층 시트의 상방에서, 복수개의 측면층이 달린 칩을 유지판으로 유지한 상태를 나타내는 단면도이다.
도 16은 복수개의 측면층이 달린 칩이 주면층용 유전체 적층 시트에 프레싱된 상태를 나타내는 단면도이다.
도 17은 주면층용 유전체 적층 시트에 프레싱된 복수개의 측면층이 달린 칩이 끌어 올려진 상태를 나타내는 단면도이다.
도 18은 내부전극 패턴 및 세라믹 페이스트층이 마련된 마더 시트의 구성을 나타내는 평면도이다.
도 19는 내부전극 패턴 및 세라믹 페이스트층이 마련된 마더 시트를 적층한 상태를 나타내는 분해 측면도이다.
도 20은 본 발명의 제3 실시형태에 따른 적층 세라믹 콘덴서의 일례를 모식적으로 나타내는 단면도이다.
도 21은 본 발명의 제3 실시형태에 따른 적층 세라믹 콘덴서의 다른 일례를 모식적으로 나타내는 단면도이다.
도 22는 본 발명의 제4 실시형태에 따른 적층 세라믹 콘덴서의 일례를 모식적으로 나타내는 단면도이다.
도 2는 도 1에 나타내는 적층 세라믹 콘덴서의 II-II선을 따른 단면도이다.
도 3은 도 1에 나타내는 적층 세라믹 콘덴서의 III-III선을 따른 단면도이다.
도 4는 도 1에 나타내는 적층 세라믹 콘덴서를 구성하는 부품본체의 외관을 모식적으로 나타내는 사시도이다.
도 5는 도 4에 나타내는 부품 본체에 포함되는 적층체 및 측면층의 구성을 모식적으로 나타내는 사시도이다.
도 6은 도 4에 나타내는 부품본체에 포함되는 적층체의 구성을 모식적으로 나타내는 사시도이다.
도 7은 본 발명의 제1 실시형태에 따른 적층 세라믹 콘덴서의 제조 방법의 일례를 나타내는 플로우도이다.
도 8은 내부전극 패턴이 마련된 마더 시트의 구성을 나타내는 평면도이다.
도 9는 내부전극 패턴이 마련된 마더 시트를 적층한 상태를 나타내는 분해 측면도이다.
도 10은 유전체 블록이 분단되는 분단 라인을 나타내는 단면도이다.
도 11은 도 10의 유전체 블록을 화살표(X)방향에서 보아, 분단 라인을 나타내는 평면도이다.
도 12는 탄성체 상에 올려 놓여진 측면층용 유전체 적층 시트의 상방(上方)에서, 복수개의 칩을 유지판으로 유지한 상태를 나타내는 단면도이다.
도 13은 복수개의 칩이 측면층용 유전체 적층 시트에 프레싱된 상태를 나타내는 단면도이다.
도 14는 측면층용 유전체 적층 시트에 프레싱된 복수개의 칩이 끌어 올려진 상태를 나타내는 단면도이다.
도 15는 탄성체 상에 올려 놓여진 주면층용 유전체 적층 시트의 상방에서, 복수개의 측면층이 달린 칩을 유지판으로 유지한 상태를 나타내는 단면도이다.
도 16은 복수개의 측면층이 달린 칩이 주면층용 유전체 적층 시트에 프레싱된 상태를 나타내는 단면도이다.
도 17은 주면층용 유전체 적층 시트에 프레싱된 복수개의 측면층이 달린 칩이 끌어 올려진 상태를 나타내는 단면도이다.
도 18은 내부전극 패턴 및 세라믹 페이스트층이 마련된 마더 시트의 구성을 나타내는 평면도이다.
도 19는 내부전극 패턴 및 세라믹 페이스트층이 마련된 마더 시트를 적층한 상태를 나타내는 분해 측면도이다.
도 20은 본 발명의 제3 실시형태에 따른 적층 세라믹 콘덴서의 일례를 모식적으로 나타내는 단면도이다.
도 21은 본 발명의 제3 실시형태에 따른 적층 세라믹 콘덴서의 다른 일례를 모식적으로 나타내는 단면도이다.
도 22는 본 발명의 제4 실시형태에 따른 적층 세라믹 콘덴서의 일례를 모식적으로 나타내는 단면도이다.
이하, 본 발명의 적층 세라믹 전자부품에 대해 설명한다.
그러나 본 발명은 이하의 구성에 한정되는 것이 아니며, 본 발명의 요지를 변경하지 않는 범위에서 적절히 변경하여 적용할 수 있다. 한편, 이하에서 기재할 각각의 바람직한 구성을 2개 이상 조합한 것도 또한 본 발명이다.
이하에 나타내는 각 실시형태는 예시이며, 다른 실시형태에서 나타낸 구성의 부분적인 치환 또는 조합이 가능한 것은 말할 필요도 없다. 제2 실시형태 이후에서는 제1 실시형태와 공통적인 사항에 대한 기술은 생략하고, 다른 점에 대해서만 설명한다. 특히, 동일한 구성에 의한 동일한 작용 효과에 대해서는 실시형태별로 차차 언급하지 않는다.
본 발명의 적층 세라믹 전자부품의 한 실시형태로서, 적층 세라믹 콘덴서를 예로 들어 설명한다. 한편, 본 발명은 적층 세라믹 콘덴서 이외의 적층 세라믹 전자부품에도 적용할 수 있다. 이와 같은 적층 세라믹 전자부품으로는 예를 들면, 인덕터, 압전소자, 서미스터 등을 들 수 있다.
(제1 실시형태)
도 1은 본 발명의 제1 실시형태에 따른 적층 세라믹 콘덴서의 일례를 모식적으로 나타내는 사시도이다. 도 2는 도 1에 나타내는 적층 세라믹 콘덴서의 II-II선을 따른 단면도이다. 도 3은 도 1에 나타내는 적층 세라믹 콘덴서의 III-III선을 따른 단면도이다. 도 4는 도 1에 나타내는 적층 세라믹 콘덴서를 구성하는 부품 본체의 외관을 모식적으로 나타내는 사시도이다. 도 5는 도 4에 나타내는 부품 본체에 포함되는 적층체 및 측면층의 구성을 모식적으로 나타내는 사시도이다. 도 6은 도 4에 나타내는 부품 본체에 포함되는 적층체의 구성을 모식적으로 나타내는 사시도이다. 도 1~도 6에서는 적층체의 길이방향을 L, 적층체의 폭방향을 W, 적층체의 적층방향을 T로 나타냈다.
도 1에 나타내는 적층 세라믹 콘덴서(100)는 부품본체(110)와 제1 외부전극(121)과 제2 외부전극(122)을 포함한다.
도 4에 나타내는 바와 같이, 부품본체(110)는 대략 직방체상의 외형을 가진다. 부품본체(110)는 적층방향(T)에서 마주 보는 제1 주면(111) 및 제2 주면(112)과, 적층방향(T)에 직교하는 폭방향(W)에서 마주 보는 제1 측면(113) 및 제2 측면(114)과, 적층방향(T) 및 폭방향(W)에 직교하는 길이방향(L)에서 마주 보는 제1 단면(115) 및 제2 단면(116)을 가진다.
상기한 바와 같이 부품본체(110)는 대략 직방체상의 외형을 가지는데, 모서리부 및 능선부가 라운드형으로 형성되는 것이 바람직하다. 모서리부는 부품본체(110)의 3면이 교차하는 부분이고, 능선부는 부품본체(110)의 2면이 교차하는 부분이다. 제1 주면(111), 제2 주면(112), 제1 측면(113), 제2 측면(114), 제1 단면(115) 및 제2 단면(116) 중 적어도 어느 하나의 면에 요철이 형성되어도 된다.
도 4에 나타내는 바와 같이, 부품본체(110)는 적층체(110a)와 제1 측면층(110b)과 제2 측면층(110c)과 제1 주면층(110d)과 제2 주면층(110e)으로 구성된다.
도 2 및 도 3에 나타내는 바와 같이, 적층체(110a)는 적층된 복수개의 유전체 세라믹층(130)과 복수 쌍의 내부전극층(140)을 포함한다. 또한, 적층체(110a)는 적층방향(T)에서 마주 보는 제1 주면(111a) 및 제2 주면(112a)과, 적층방향(T)에 직교하는 폭방향(W)에서 마주 보는 제1 측면(113a) 및 제2 측면(114a)과, 적층방향(T) 및 폭방향(W)에 직교하는 길이방향(L)에서 마주 보는 제1 단면(115) 및 제2 단면(116)을 가진다.
도 5 및 도 6에 나타내는 바와 같이, 제1 측면층(110b)은 적층체(110a)의 제1 측면(113a)에 마련되고, 도 4에 나타내는 부품본체(110)의 제1 측면(113)을 규정한다. 제2 측면층(110c)은 적층체(110a)의 제2 측면(114a)에 마련되고, 도 4에 나타내는 부품본체(110)의 제2 측면(114)을 규정한다.
도 4 및 도 5에 나타내는 바와 같이, 제1 주면층(110d)은 적층체(110a)의 제1 주면(111a)에 마련되고, 도 4에 나타내는 부품본체(110)의 제1 주면(111)을 규정한다. 제2 주면층(110e)은 적층체(110a)의 제2 주면(112a)에 마련되고, 도 4에 나타내는 부품본체(110)의 제2 주면(112)을 규정한다.
제1 주면층(110d)은 적층체(110a)와 제1 측면층(110b)의 계면(A1)(도 5 참조), 및 적층체(110a)와 제2 측면층(110c)의 계면(A2)(도 5 참조)을 덮도록 마련된다. 마찬가지로, 제2 주면층(110e)은 적층체(110a)와 제1 측면층(110b)의 계면(A1), 및 적층체(110a)와 제2 측면층(110c)의 계면(A2)을 덮도록 마련된다.
상술한 바와 같이, 적층체(110a)에 포함되는 유전체 세라믹층(130)과 내부전극층(140)에서는 수축률이 다르기 때문에, 부품본체(110)를 소성할 때, 적층체(110a)와 제1 측면층(110b)의 계면(A1), 및 적층체(110a)와 제2 측면층(110c)의 계면(A2)에서 제1 측면층(110b) 및 제2 측면층(110c)이 적층체(110a)로부터 벗겨질 우려가 있다. 이에 반하여, 상기 계면(A1 및 A2)을 덮도록 제1 주면층(110d) 및 제2 주면층(110e)이 마련되면, 제1 측면층(110b) 및 제2 측면층(110c)이 적층체(110a)로부터 벗겨지기 어려워진다. 더욱이, 제1 주면층(110d) 및 제2 주면층(110e)을 수축하기 쉬운 재료 조성으로 하면, 적층방향(T)으로부터 부품본체(110)를 베이킹하고 조이는 효과도 기대할 수 있다.
이하의 설명에서, 제1 측면층 및 제2 측면층을 특별히 구별하지 않는 경우, 간단히 "측면층"이라고 기재한다. 마찬가지로, 제1 주면층 및 제2 주면층을 특별히 구별하지 않는 경우, 간단히 "주면층"이라고 기재한다.
측면층(110b, 110c) 및 주면층(110d, 110e)은 예를 들면, Ba 또는 Ti를 포함하는 페로브스카이트형 화합물로 구성된다. 측면층(110b, 110c) 및 주면층(110d, 110e)을 구성하는 재료로는, BaTiO3, CaTiO3, SrTiO3 또는 CaZrO3 등을 주성분으로 하는 유전체 세라믹스를 사용할 수 있다. 또한, 이들 주성분에, 부성분으로서 Mn화합물, Mg화합물, Si화합물, Fe화합물, Cr화합물, Co화합물, Ni화합물, Al화합물, V화합물 또는 희토류 화합물 등이 첨가된 재료를 사용해도 된다.
측면층(110b, 110c)과 주면층(110d, 110e)은 재료 조성이 동일한 세라믹층을 포함하는 것이 바람직하다. 이 경우, 측면층(110b, 110c)과 주면층(110d, 110e)이 일체화되기 쉽기 때문에, 구조 결함이 생기기 어려워진다.
한편, "재료 조성이 동일"이란, 각 세라믹층을 구성하는 유전체 세라믹스에 함유되는 원소의 종류가 동일한 것을 의미한다. 각 세라믹층을 구성하는 유전체 세라믹스에 함유되는 원소의 종류가 동일하면 원소의 함유량은 달라도 되지만, 구조 결함을 저감시키는 관점에서는 원소의 함유량도 동일한 것이 바람직하다. 각 세라믹층에 포함되는 원소의 종류 및 그 함유량에 대해서는 적층 세라믹 콘덴서의 길이방향(L)의 대략 중앙에서, 폭방향(W) 및 적층방향(T) 각각을 따르는 절단면을 노출시킨 후, 파장분산형 X선 분석(WDX)에 의한 원소 분석을 실시함으로써 구할 수 있다.
제1 측면층(110b)은 도 2에 나타내는 바와 같이, 적층체(110a)에 접하는 제1 내측 측면층(150b)과, 제1 내측 측면층(150b)의 외측에 마련된 제1 외측 측면층(151b)을 포함하는 2층 구조인 것이 바람직하다.
제2 측면층(110c)은 도 2에 나타내는 바와 같이, 적층체(110a)에 접하는 제2 내측 측면층(150c)과, 제2 내측 측면층(150c)의 외측에 마련된 제2 외측 측면층(151c)을 포함하는 2층 구조인 것이 바람직하다.
한편, 제1 측면층(110b) 및 제2 측면층(110c)은 2층 구조에 한정되지 않고, 1층 구조여도 되고, 3층 이상의 구조여도 된다. 3층 이상의 구조인 경우, 적층체(110a)에 접하는 측면층을 내측 측면층으로 하고, 부품본체(110)의 가장 외측에 배치되는 측면층을 외측 측면층으로 한다. 또한, 제1 측면층(110b)과 제2 측면층(110c)에서 측면층의 층수가 달라도 된다.
제1 측면층(110b) 및 제2 측면층(110c)이 2층 구조인 경우, 내측 측면층 및 외측 측면층에서의 소결성의 차이로부터, 암시야로 광학현미경을 이용하여 관찰함으로써 2층 구조인 것을 확인할 수 있다. 제1 측면층(110b) 및 제2 측면층(110c)이 3층 이상의 구조인 경우도 마찬가지이다.
내측 측면층은 적층체와의 밀착성에 주안이 놓인 측면층이다. 한편, 외측 측면층은 치밀성 등의 내(耐)환경성에 주안이 놓인 측면층이다. 상기의 기능을 얻기 위해, 내측 측면층은 외측 측면층과 재료 배합량이 다른 것이 바람직하다. 구체적으로는 내측 측면층과 외측 측면층을 형성할 때, 내측 측면층에 함유되는 바인더 수지가 외측 측면층에 함유되는 바인더 수지보다도 많은 것이 바람직하다. 이 경우, 외측 측면층은 내측 측면층보다도 치밀해진다. 내측 측면층 및 외측 측면층에서의 밀도의 차이는 연마한 절단면을 전자현미경을 이용하여 관찰함으로써 확인할 수 있다.
제1 주면층(110d)은 도 2 및 도 3에 나타내는 바와 같이, 적층체(110a)에 접하는 제1 내측 주면층(150d)과, 제1 내측 주면층(150d)의 외측에 마련된 제1 외측 주면층(151d)을 포함하는 2층 구조인 것이 바람직하다.
제2 주면층(110e)은 도 2 및 도 3에 나타내는 바와 같이, 적층체(110a)에 접하는 제2 내측 주면층(150e)과, 제2 내측 주면층(150e)의 외측에 마련된 제2 외측 주면층(151e)을 포함하는 2층 구조인 것이 바람직하다.
한편, 제1 주면층(110d) 및 제2 주면층(110e)은 2층 구조에 한정되지 않고, 1층 구조여도 되고, 3층 이상의 구조여도 된다. 3층 이상의 구조인 경우, 적층체(110a)에 접하는 주면층을 내측 주면층으로 하고, 부품본체(110)의 가장 외측에 배치되는 주면층을 외측 주면층으로 한다. 또한, 제1 주면층(110d)과 제2 주면층(110e)에서 주면층의 층수가 달라도 된다.
제1 주면층(110d) 및 제2 주면층(110e)이 2층 구조인 경우, 내측 주면층 및 외측 주면층에서의 소결성의 차이로부터, 암시야로 광학현미경을 이용하여 관찰함으로써 2층 구조인 것을 확인할 수 있다. 제1 주면층(110d) 및 제2 주면층(110e)이 3층 이상의 구조인 경우도 마찬가지이다.
내측 주면층은 적층체와의 밀착성에 주안이 놓인 주면층이다. 한편, 외측 주면층은 치밀성 등의 내환경성에 주안이 놓인 주면층이다. 상기의 기능을 얻기 위해, 내측 주면층은 외측 주면층과 재료 배합량이 다른 것이 바람직하다. 구체적으로는, 내측 주면층과 외측 주면층을 형성할 때, 내측 주면층에 함유되는 바인더 수지가 외측 주면층에 함유되는 바인더 수지보다도 많은 것이 바람직하다. 이 경우, 외측 주면층은 내측 주면층보다도 치밀해진다. 내측 주면층 및 외측 주면층에서의 밀도의 차이는 연마한 절단면을 전자현미경을 이용하여 관찰함으로써 확인할 수 있다.
도 2 및 도 3에 나타내는 바와 같이, 적층체(110a)는 내부전극층(140)이 유전체 세라믹층(130)을 사이에 두고 대향하는 내층부와, 내층부를 적층방향(T)으로 끼우도록 배치되는 한 쌍의 외층부를 가진다. 즉, 적층체(110a)는 적층방향(T)에서 내층부와 한 쌍의 외층부로 구분된다.
한 쌍의 외층부 중 한쪽은 적층체(110a)의 제1 주면(111a)을 포함하는 부분이며, 제1 주면(111a)과 제1 주면(111a)에 가장 가까운 내부전극층(140)(도 2 및 도 3에서는 제2 내부전극층(142)) 사이에 위치하는 유전체 세라믹층(130)으로 구성된다.
한 쌍의 외층부 중 다른 쪽은 적층체(110a)의 제2 주면(112a)을 포함하는 부분이며, 제2 주면(112a)과 제2 주면(112a)에 가장 가까운 내부전극층(140)(도 2 및 도 3에서는 제1 내부전극층(141)) 사이에 위치하는 유전체 세라믹층(130)으로 구성된다.
내층부는 한 쌍의 외층부에 끼인 영역이다. 즉, 내층부는 외층부를 구성하지 않는 복수개의 유전체 세라믹층(130)과 모든 내부전극층(140)으로 구성된다.
외층부는 측면층 및 주면층과 재료 배합량이 달라도 된다. 외층부는 적층체를 형성할 때의 압착성에 주안이 놓인 층인 것에 반해, 측면층 및 주면층은 밀착성이나 내환경성에 주안이 놓인 층이기 때문이다. 구체적으로는 외층부, 측면층 및 주면층을 형성할 때, 외층부에 함유되는 바인더 수지가 측면층 및 주면층에 함유되는 바인더 수지보다도 많은 것이 바람직하다. 이 경우, 측면층 및 주면층은 외층부보다도 치밀해진다. 외층부, 측면층 및 주면층에서의 밀도의 차이는 연마한 절단면을 전자현미경을 이용하여 관찰함으로써 확인할 수 있다.
유전체 세라믹층(130)의 적층 매수는 100매 이상 500매 이하인 것이 바람직하다. 내층부에 포함되는 유전체 세라믹층(130) 각각의 두께는 0.2㎛ 이상 10㎛ 이하인 것이 바람직하다.
유전체 세라믹층(130)은 예를 들면, Ba 또는 Ti를 포함하는 페로브스카이트형 화합물로 구성된다. 유전체 세라믹층(130)을 구성하는 재료로는 BaTiO3, CaTiO3, SrTiO3 또는 CaZrO3 등을 주성분으로 하는 유전체 세라믹스를 사용할 수 있다. 또한, 이들 주성분에, 부성분으로서 Mn화합물, Mg화합물, Si화합물, Fe화합물, Cr화합물, Co화합물, Ni화합물, Al화합물, V화합물 또는 희토류 화합물 등이 첨가된 재료를 사용해도 된다.
복수 쌍의 내부전극층(140)은 제1 외부전극(121)에 전기적으로 접속된 복수개의 제1 내부전극층(141)과, 제2 외부전극(122)에 전기적으로 접속된 복수개의 제2 내부전극층(142)을 포함한다.
내부전극층(140)의 적층 매수는 100매 이상 500매 이하인 것이 바람직하다. 내부전극층(140) 각각의 두께는 0.3㎛ 이상 2.0㎛ 이하인 것이 바람직하다. 내부전극층(140) 각각이 유전체 세라믹층(130)을 빈틈 없이 덮는 피복률은 70% 이상 100% 이하인 것이 바람직하다.
내부전극층(140)을 구성하는 재료로는 Ni, Cu, Ag, Pd 및 Au로 이루어지는 군에서 선택되는 1종의 금속, 또는 이 금속을 포함하는 합금으로 구성되고, 예를 들면 Ag와 Pd의 합금 등을 사용할 수 있다. 내부전극층(140)은 유전체 세라믹층(130)에 포함되는 유전체 세라믹스와 동일 조성계의 유전체의 입자를 포함해도 된다.
제1 내부전극층(141) 및 제2 내부전극층(142) 각각은 평면에서 봤을 때 대략 직사각형상이다. 제1 내부전극층(141)과 제2 내부전극층(142)은 적층체(110a)의 적층방향(T)으로 등간격으로 교대로 배치된다. 또한, 제1 내부전극층(141)과 제2 내부전극층(142)은 유전체 세라믹층(130)을 사이에 끼워서 서로 대향하도록 배치된다. 제1 내부전극층(141) 및 제2 내부전극층(142) 각각은 서로 대향하는 대향 전극부와, 대향 전극부로부터 적층체(110a)의 제1 단면(115) 측 또는 제2 단면(116) 측으로 인출된 인출 전극부로 구성된다. 대향 전극부들 사이에 유전체 세라믹층(130)이 위치함으로써 정전 용량이 형성된다. 이로써, 콘덴서의 기능이 생긴다.
부품본체(110)에서는 적층방향(T)에서 보아, 대향 전극부와 제1 측면(113) 사이의 위치가 제1 사이드 마진, 대향 전극부와 제2 측면(114) 사이의 위치가 제2 사이드 마진, 대향 전극부와 제1 단면(115) 사이의 위치가 제1 엔드 마진, 대향 전극부와 제2 단면(116) 사이의 위치가 제2 엔드 마진이다.
제1 사이드 마진은 제1 측면층(110b)에 의해 구성된다. 제2 사이드 마진은 제2 측면층(110c)에 의해 구성된다. 제1 엔드 마진은 복수개의 제1 내부전극층(141) 각각의 인출 전극부, 및 이들 인출 전극부 각각에 인접한 복수개의 유전체 세라믹층(130)에 의해 구성된다. 제2 엔드 마진은 복수개의 제2 내부전극층(142) 각각의 인출 전극부, 및 이들 인출 전극부 각각에 인접한 복수개의 유전체 세라믹층(130)에 의해 구성된다.
도 2 중 W1로 나타내는 길이는 10㎛ 이상 20㎛ 이하인 것이 바람직하다. 또한, T1로 나타내는 길이는 20㎛ 이상 60㎛ 이하인 것이 바람직하다. 유효영역을 최대화하는 관점에서, T1로 나타내는 길이는 W1로 나타내는 길이의 3배 이하인 것이 바람직하고, 2배 이하인 것이 보다 바람직하다.
제1 외부전극(121)은 적층체(110a)의 제1 단면(115)에 마련된다. 도 1에 나타내는 예에서는 제1 외부전극(121)은 부품본체(110)의 제1 단면(115)으로부터, 제1 주면(111), 제2 주면(112), 제1 측면(113) 및 제2 측면(114) 각각에 걸쳐 마련된다. 바꿔 말하면, 제1 외부전극(121)은 적층체(110a)의 제1 단면(115)으로부터, 제1 주면층(110d), 제2 주면층(110e), 제1 측면층(110b) 및 제2 측면층(110c) 각각에 걸쳐 마련된다.
제2 외부전극(122)은 적층체(110a)의 제2 단면(116)에 마련된다. 도 1에 나타내는 예에서는 제2 외부전극(122)은 부품본체(110)의 제2 단면(116)으로부터, 제1 주면(111), 제2 주면(112), 제1 측면(113) 및 제2 측면(114) 각각에 걸쳐 마련된다. 바꿔 말하면, 제2 외부전극(122)은 적층체(110a)의 제2 단면(116)으로부터, 제1 주면층(110d), 제2 주면층(110e), 제1 측면층(110b) 및 제2 측면층(110c) 각각에 걸쳐 마련된다.
제1 외부전극(121) 및 제2 외부전극(122) 각각은 예를 들면, 하부전극층과 하부전극층 상에 배치된 도금층을 포함한다. 하부전극층은 베이킹층, 수지층 및 박막층 중 적어도 하나를 포함한다.
베이킹층은 유리와 금속을 포함한다. 베이킹층에 포함되는 금속 재료는 Ni, Cu, Ag, Pd 및 Au로 이루어지는 군에서 선택되는 1종의 금속, 또는 이 금속을 포함하는 합금으로 구성되고, 예를 들면 Ag와 Pd의 합금 등을 사용할 수 있다. 베이킹층은 적층된 복수개의 층으로 구성되어도 된다. 베이킹층으로는 부품본체(110)에 도전성 페이스트가 도포되어서 베이킹된 층, 또는 내부전극층(140)과 동시에 소성된 층이어도 된다. 베이킹층의 두께는 10㎛ 이상 30㎛ 이하인 것이 바람직하다.
수지층은 도전성 입자와 열경화성 수지를 포함한다. 수지층이 마련되는 경우는 베이킹층이 마련되지 않고, 수지층이 부품본체(110) 상에 직접 마련되어도 된다. 수지층은 적층된 복수개의 층으로 구성되어도 된다. 수지층의 두께는 10㎛ 이상 50㎛ 이하인 것이 바람직하다.
박막층은 스퍼터법 또는 증착법 등의 박막형성법에 의해 형성된다. 박막층은 금속 입자가 퇴적된 1㎛ 이하의 층이다.
도금층을 구성하는 재료는 Ni, Cu, Ag, Pd, Au로 이루어지는 군에서 선택되는 1종의 금속, 또는 이 금속을 포함하는 합금으로 구성되고, 예를 들면 Ag와 Pd의 합금 등을 사용할 수 있다.
도금층은 적층된 복수개의 층으로 구성되어도 된다. 이 경우, 도금층으로는 Ni도금층 상에 Sn도금층이 형성된 2층 구조인 것이 바람직하다. Ni도금층은, 하부전극층이 적층 세라믹 전자부품을 실장할 때의 솔더에 의해 침식되는 것을 방지하는 기능을 가진다. Sn도금층은 적층 세라믹 전자부품을 실장할 때의 솔더와의 젖음성을 향상시키고, 적층 세라믹 전자부품의 실장을 용이하게 하는 기능을 가진다. 도금층의 1층당 두께는 1㎛ 이상 10㎛ 이하인 것이 바람직하다.
적층 세라믹 콘덴서(100)에서, 길이방향(L)의 외형 치수, 폭방향(W)의 외형 치수 및 적층방향(T)의 외형 치수 각각은 예를 들면, 1.6㎜×0.8㎜×0.8㎜, 1.0㎜×0.5㎜×0.5㎜, 0.6㎜×0.3㎜×0.3㎜, 0.4㎜×0.2㎜×0.2㎜, 또는 0.2㎜×0.1㎜×0.1㎜이다. 적층 세라믹 콘덴서(100)의 외형 치수는 마이크로미터를 이용함으로써, 또는 적층 세라믹 콘덴서(100)를 현미경에 의해 관찰함으로써, 측정할 수 있다.
이하, 본 발명의 제1 실시형태에 따른 적층 세라믹 콘덴서의 제조 방법에 대해 설명한다.
본 발명의 제1 실시형태에 따른 적층 세라믹 콘덴서의 제조 방법은 적층체를 준비하는 공정과, 상기 적층체의 한 쌍의 측면에 한 쌍의 측면층을 형성하는 공정과, 상기 적층체의 한 쌍의 주면에 상기 적층체와 상기 측면층의 계면을 덮도록 한 쌍의 주면층을 형성하는 공정과, 상기 적층체의 한 쌍의 단면에 상기 한 쌍의 내부전극층에 각각 접속된 한 쌍의 외부전극을 형성하는 공정을 포함한다.
도 7은 본 발명의 제1 실시형태에 따른 적층 세라믹 콘덴서의 제조 방법의 일례를 나타내는 플로우도이다.
우선, 세라믹 유전체 슬러리가 조제된다(공정(S1)). 구체적으로는, 세라믹 유전체 분말, 첨가 분말, 바인더 수지 및 용해액 등이 분산 혼합되고, 이로써 세라믹 유전체 슬러리가 조제된다. 세라믹 유전체 슬러리는 용제계 또는 수계 중 어느 것이어도 된다. 세라믹 유전체 슬러리를 수계 도료로 하는 경우, 수용성 바인더 및 분산제 등과, 물에 용해시킨 유전체 원료를 혼합함으로써 세라믹 유전체 슬러리를 조제한다.
다음으로, 세라믹 유전체 시트가 형성된다(공정(S2)). 구체적으로는, 세라믹 유전체 슬러리가 캐리어 필름 상에서 다이 코터, 그라비어 코터 또는 마이크로그라비어 코터 등을 이용하여 시트 형상으로 성형되어서 건조됨으로써, 세라믹 유전체 시트가 형성된다. 세라믹 유전체 시트의 두께는 적층 세라믹 콘덴서의 소형화 및 고용량화의 관점에서 3㎛ 이하인 것이 바람직하다.
다음으로, 마더 시트가 형성된다(공정(S3)). 구체적으로는 세라믹 유전체 시트에 도전성 페이스트가 소정의 패턴을 가지도록 도포됨으로써, 세라믹 유전체 시트 상에 소정의 내부전극 패턴이 마련된 마더 시트가 형성된다. 도전성 페이스트의 도포 방법으로는 스크린 인쇄법, 잉크젯법 또는 그라비어 인쇄법 등을 이용할 수 있다. 내부전극 패턴의 두께는 적층 세라믹 콘덴서의 소형화 및 고용량화의 관점에서 1.5㎛ 이하인 것이 바람직하다. 한편, 마더 시트로는 내부전극 패턴을 가지는 마더 시트 외에 상기 공정(S3)을 거치지 않은 세라믹 유전체 시트도 준비된다.
도 8은 내부전극 패턴이 마련된 마더 시트의 구성을 나타내는 평면도이다. 도 8에 나타내는 마더 시트에서는 세라믹 유전체 시트(130g) 상에 띠 형상의 내부전극 패턴(140g)이 서로 간격을 두고 등(等)피치로 마련된다.
이어서, 복수개의 마더 시트가 적층된다(공정(S4)). 구체적으로는, 내부전극 패턴이 형성되지 않고, 세라믹 유전체 시트(130g)만으로 이루어지는 마더 시트가 소정 매수 적층된다. 그 위에, 내부전극 패턴(140g)이 마련된 마더 시트가 길이방향(L)에서 반(半)피치 어긋나게 하여 소정 매수 적층된다.
도 9는 내부전극 패턴이 마련된 마더 시트를 적층한 상태를 나타내는 분해 측면도이다. 도 9에 나타내는 바와 같이, 마더 시트가 길이방향(L)에서 반피치 어긋나게 하여 적층됨으로써, 내부전극 패턴(140g)이 반피치씩 어긋난 상태로 적층된다. 구체적으로는, 제1 내부전극층(141)이 되는 제1 내부전극 패턴(141g)과 제2 내부전극층(142)이 되는 제2 내부전극 패턴(142g)이 길이방향(L)에서 반피치씩 어긋난 상태로 적층된다.
추가로 그 위에, 내부전극 패턴이 형성되지 않고, 세라믹 유전체 시트(130g)만으로 이루어지는 마더 시트가 소정 매수 적층된다. 이로써 마더 시트군이 구성된다.
세라믹 유전체 시트 상에 내부전극 패턴이 마련된 마더 시트는 소성됨으로써 적층체의 내층부를 구성한다. 한편, 내부전극 패턴이 형성되지 않고, 세라믹 유전체 시트만으로 이루어지는 마더 시트는 소성됨으로써 적층체의 외층부를 구성한다. 외층부를 구성하는 세라믹 유전체 시트는 후술할 측면층용 유전체 시트, 및 주면층용 유전체 시트와 재료 배합량이 다른 것이 바람직하다. 구체적으로는 외층부를 구성하는 세라믹 유전체 시트는 후술할 측면층용 유전체 시트, 및 주면층용 유전체 시트보다 많은 바인더 수지를 포함하는 것이 바람직하다.
다음으로, 마더 시트군이 압착됨으로써 유전체 블록이 형성된다(공정(S5)). 구체적으로는 정수압 프레스 또는 강체 프레스에 의해 마더 시트군이 적층방향으로 가압되어서 압착됨으로써, 유전체 블록이 형성된다.
다음으로, 유전체 블록이 분단되어서 칩이 형성된다(공정(S6)). 구체적으로는, 프레스 커팅, 다이싱 또는 레이저 커팅에 의해 유전체 블록이 매트릭스 형상으로 분단되고, 복수개의 칩으로 개편화(個片化)된다. 칩은 후술하는 바와 같이 소성됨으로써 적층체(110a)가 된다.
도 10은 유전체 블록이 분단되는 분단 라인을 나타내는 단면도이다. 도 11은 도 10의 유전체 블록을 화살표(X)방향에서 보아, 분단 라인을 나타내는 평면도이다. 도 10에서는 절단면에서 봤을 때, 길이방향(L) 및 적층방향(T) 각각을 따르는 절단면으로 나타냈다.
도 10 및 도 11에 나타내는 바와 같이, 길이방향(L)에서 등간격으로 분단 라인(L10)과 분단 라인(L11)이 교대로 마련된다. 분단 라인(L10)에서 제1 내부전극 패턴(141g)이 분단된다. 분단 라인(L11)에서 제2 내부전극 패턴(142g)이 분단된다. 폭방향(W)에서 등간격으로 분단 라인(L20)이 마련된다. 분단 라인(L10)과 분단 라인(L11)과 서로 인접하는 2개의 분단 라인(L20)에 의해 둘러싸인 부분이 하나의 칩이 된다.
칩의 한쪽 단면에 제1 내부전극 패턴(141g)의 단부(端部)가 노출되고, 칩의 다른 쪽 단면에 제2 내부전극 패턴(142g)의 단부가 노출되며, 칩의 양쪽 측면에 제1 내부전극 패턴(141g) 및 제2 내부전극 패턴(142g) 각각의 측부가 노출된다.
다음으로, 칩의 측면에 측면층용 유전체 시트를 붙인다(공정(S7)). 측면층용 유전체 시트는 후술하는 바와 같이, 제1 측면층(110b) 및 제2 측면층(110c)을 구성한다. 측면층용 유전체 시트는 1매의 시트여도 되고, 2매 이상의 유전체 시트가 맞붙여진 적층 시트여도 된다.
예를 들면, 도 1에 나타내는 적층 세라믹 콘덴서(100)를 제조하는 경우에는 내측 측면층용 유전체 시트와 외측 측면층용 유전체 시트를 맞붙여서 측면층용 유전체 적층 시트를 형성한다.
측면층용 유전체 적층 시트는 일본 공개특허공보 특개2017-147358호에 기재된 유전체 적층 시트를 형성하는 방법과 동일한 방법에 의해 형성할 수 있다.
내측 측면층용 유전체 시트는 후술하는 바와 같이, 제1 내측 측면층(150b) 및 제2 내측 측면층(150c)을 구성한다. 외측 측면층용 유전체 시트는 후술하는 바와 같이, 제1 외측 측면층(151b) 및 제2 외측 측면층(151c)을 구성한다.
내측 측면층용 유전체 시트는 세라믹 유전체 슬러리가 수지 필름 상에서 다이 코터, 그라비어 코터 또는 마이크로 그라비어 코터 등을 이용하여 시트 형상으로 성형되어서 건조됨으로써 형성된다. 내측 측면층용 유전체 시트의 두께는 1㎛ 이상 5㎛ 이하인 것이 바람직하다.
외측 측면층용 유전체 시트는 세라믹 유전체 슬러리가 수지 필름 상에서 다이 코터, 그라비어 코터 또는 마이크로 그라비어 코터 등을 이용하여 시트 형상으로 성형되어서 건조됨으로써 형성된다. 외측 측면층용 유전체 시트의 두께는 4㎛ 이상 20㎛ 이하인 것이 바람직하다.
내측 측면층용 유전체 시트 및 외측 측면층용 유전체 시트 각각의 재료가 되는 세라믹 유전체 슬러리는 상기의 공정(S1)과 동일한 방법에 의해 조제되고, 바인더로서, 폴리비닐부티랄 또는 폴리비닐알코올을 포함한다.
내측 측면층용 유전체 시트는 외측 측면층용 유전체 시트와 재료 배합량이 다른 것이 바람직하다. 구체적으로는, 내측 측면층용 유전체 시트는 외측 측면층용 유전체 시트보다 많은 바인더 수지를 포함하는 것이 바람직하다. 이로써, 내측 측면층용 유전체 시트의 점착성은 외측 측면층용 유전체 시트의 점착성보다 높아진다.
외측 측면층용 유전체 시트에서의 세라믹 입자의 밀도는 내측 측면층용 유전체 시트에서의 세라믹 입자의 밀도보다 높은 것이 바람직하다.
외측 측면층용 유전체 시트는 바인더 수지를 많이 포함하는 내측 측면층용 유전체 시트보다 두꺼운 쪽이 내습성을 확보할 수 있기 때문에 바람직하다. 또한, 내측 측면층용 유전체 시트 및 외측 측면층용 유전체 시트의 제작에 사용되는 세라믹 유전체 슬러리는 적층체(110a)의 유전체 세라믹층(130)이 되는 세라믹 유전체 시트의 제작에 사용되는 세라믹 유전체 슬러리와는 다른 성분을 포함해도 된다.
내측 측면층용 유전체 시트의 폭은 외측 측면층용 유전체 시트의 폭보다 좁은 것이 바람직하다.
측면층용 유전체 적층 시트 등의 측면층용 유전체 시트는 이하와 같이, 전사에 의해 칩의 측면에 붙여지는 것이 바람직하다.
도 12는 탄성체 상에 올려 놓여진 측면층용 유전체 적층 시트의 상방에서 복수개의 칩을 유지판으로 유지한 상태를 나타내는 단면도이다.
도 12에 나타내는 바와 같이, 내측 측면층용 유전체 시트(150g)와 외측 측면층용 유전체 시트(151g)로 구성된 측면층용 유전체 적층 시트는 수지 필름으로부터 박리시켜진 후, 탄성체(93) 상에 올려 놓여진다. 탄성체(93)는 테이블(91) 상에 올려 놓여진다. 한편, 측면층용 유전체 적층 시트가 얇아서 다루기 어려운 경우, 측면층용 유전체 적층 시트를 다루기 쉽게 하기 위해, 수지 필름이 측면층용 유전체 적층 시트에 부착된 상태 그대로 탄성체(93) 상에 올려 놓아도 된다.
복수개의 칩(110ag) 각각은 유지판(90)의 아랫면에 붙여진 발포 박리 시트(92)에 서로 간격을 두고 붙여진다. 복수개의 칩(110ag) 각각의 다른 쪽 측면이 발포 박리 시트(92)와 접한다. 복수개의 칩(110ag) 각각의 한쪽 측면이 측면층용 유전체 적층 시트와 대향한다. 복수개의 칩(110ag) 각각의 한쪽 측면에는 접착제(180)가 도포된다. 단, 복수개의 칩(110ag) 각각의 한쪽 측면에 반드시 접착제(180)가 도포되지 않아도 된다.
다음으로, 유지판(90)이 화살표(4)로 나타내도록 하강시켜짐으로써, 복수개의 칩(110ag) 각각이 측면층용 유전체 적층 시트에 프레싱된다. 도 13은 복수개의 칩이 측면층용 유전체 적층 시트에 프레싱된 상태를 나타내는 단면도이다. 도 13에 나타내는 바와 같이, 복수개의 칩(110ag) 각각은 상기 복수개의 칩(110ag)에 측면층용 유전체 적층 시트를 사이에 끼워서 간접적으로 접촉하는 부분의 탄성체(93)가 각각 그 근방에서 탄성 변형될 정도의 프레싱 파워로, 측면층용 유전체 적층 시트에 프레싱된다.
이로써, 측면층용 유전체 적층 시트에서 복수개의 칩(110ag)과 탄성체(93)에 의해 끼여 들어간 부분이 복수개의 칩(110ag)의 한쪽 측면에 각각 압착된다. 더욱이, 복수개의 칩(110ag)의 한쪽 측면을 둘러싸는 능선부에서 전단력이 측면층용 유전체 적층 시트에 작용함으로써 측면층용 유전체 적층 시트가 펀칭된다.
도 14는 측면층용 유전체 적층 시트에 프레싱된 복수개의 칩이 끌어 올려진 상태를 나타내는 단면도이다. 도 14에 나타내는 바와 같이, 유지판(90)이 화살표(5)로 나타내는 바와 같이 상승시켜짐으로써, 복수개의 칩(110ag) 각각이 측면층용 유전체 적층 시트로부터 끌어 올려진다.
이 상태에서, 측면층용 유전체 적층 시트의 펀칭된 부분이 칩(110ag)의 한쪽 측면에 붙여진다. 상기와 동일한 방법으로, 칩(110ag)의 다른 쪽 측면에 측면층용 유전체 적층 시트를 붙일 수 있다. 측면층용 유전체 적층 시트 중 내측 측면층용 유전체 시트(150g)가 칩(110ag)의 양쪽 측면에 접촉한다.
다음으로, 측면층용 유전체 적층 시트가 칩에 압착된다(공정(S8)). 구체적으로는, 내측 측면층용 유전체 시트(150g) 및 외측 측면층용 유전체 시트(151g)를 가열된 테이블(91)에서 유지한 상태로 칩(110ag) 측으로 가압함으로써, 내측 측면층용 유전체 시트(150g) 및 외측 측면층용 유전체 시트(151g)가 칩(110ag)에 열압착되어서, 도 5에 나타내는 구조를 가지는 측면층이 달린 칩이 형성된다.
다음으로, 측면층이 달린 칩의 주면에, 칩과 측면층의 계면을 덮도록 주면층용 유전체 시트를 붙인다(공정(S9)). 주면층용 유전체 시트는 후술하는 바와 같이, 제1 주면층(110d) 및 제2 주면층(110e)을 구성한다. 주면층용 유전체 시트는 1매의 시트여도 되고, 2매 이상의 유전체 시트가 맞붙은 적층 시트여도 된다. 주면층용 유전체 시트는 유전체 세라믹스의 재료 조성이 측면층용 유전체 시트와 동일한 유전체 시트를 포함하는 것이 바람직하다.
예를 들면, 도 1에 나타내는 적층 세라믹 콘덴서(100)를 제조하는 경우에는 내측 주면층용 유전체 시트와 외측 주면층용 유전체 시트를 맞붙여서, 주면층용 유전체 적층 시트를 형성한다.
주면층용 유전체 적층 시트는 측면층용 유전체 적층 시트를 형성하는 방법과 동일한 방법에 의해 형성할 수 있다.
내측 주면층용 유전체 시트는 후술하는 바와 같이, 제1 내측 주면층(150d) 및 제2 내측 주면층(150e)을 구성한다. 외측 주면층용 유전체 시트는 후술하는 바와 같이, 제1 외측 주면층(151d) 및 제2 외측 주면층(151e)을 구성한다.
내측 주면층용 유전체 시트는 세라믹 유전체 슬러리가 수지 필름 상에서 다이 코터, 그라비어 코터 또는 마이크로 그라비어 코터 등을 이용하여 시트 형상으로 성형되어서 건조됨으로써 형성된다. 내측 주면층용 유전체 시트의 두께는 1㎛ 이상 5㎛ 이하인 것이 바람직하다.
외측 주면층용 유전체 시트는 세라믹 유전체 슬러리가 수지 필름 상에서 다이 코터, 그라비어 코터 또는 마이크로 그라비어 코터 등을 이용하여 시트 형상으로 성형되어서 건조됨으로써 형성된다. 외측 주면층용 유전체 시트의 두께는 4㎛ 이상 20㎛ 이하인 것이 바람직하다.
내측 주면층용 유전체 시트 및 외측 주면층용 유전체 시트 각각의 재료가 되는 세라믹 유전체 슬러리는 상기의 공정(S1)과 동일한 방법에 의해 조제되고, 바인더로서 폴리비닐부티랄 또는 폴리비닐알코올을 포함한다.
내측 주면층용 유전체 시트는 외측 주면층용 유전체 시트와 재료 배합량이 다른 것이 바람직하다. 구체적으로는, 내측 주면층용 유전체 시트는 외측 주면층용 유전체 시트보다 많은 바인더 수지를 포함하는 것이 바람직하다. 이로써, 내측 주면층용 유전체 시트의 점착성은 외측 주면층용 유전체 시트의 점착성보다 높아진다.
외측 주면층용 유전체 시트에서의 세라믹 입자의 밀도는 내측 주면층용 유전체 시트에서의 세라믹 입자의 밀도보다 높은 것이 바람직하다.
외측 주면층용 유전체 시트는 바인더 수지를 많이 포함하는 내측 주면층용 유전체 시트보다 두꺼운 쪽이 내습성을 확보할 수 있기 때문에 바람직하다. 또한, 내측 주면층용 유전체 시트 및 외측 주면층용 유전체 시트의 제작에 사용되는 세라믹 유전체 슬러리는 적층체(110a)의 유전체 세라믹층(130)이 되는 세라믹 유전체 시트의 제작에 사용되는 세라믹 유전체 슬러리와는 다른 성분을 포함해도 된다.
내측 주면층용 유전체 시트의 폭은 외측 주면층용 유전체 시트의 폭보다 좁은 것이 바람직하다.
주면층용 유전체 적층 시트 등의 주면층용 유전체 시트는 이하와 같이, 전사에 의해 측면층이 달린 칩의 주면에 붙여지는 것이 바람직하다.
도 15는 탄성체 상에 올려 놓여진 주면층용 유전체 적층 시트의 상방에서, 복수개의 측면층이 달린 칩을 유지판으로 유지한 상태를 나타내는 단면도이다.
도 15에 나타내는 바와 같이, 내측 주면층용 유전체 시트(150f)와 외측 주면층용 유전체 시트(151f)로 구성된 주면층용 유전체 적층 시트는 수지 필름으로부터 박리시켜진 후, 탄성체(93) 상에 올려 놓여진다. 탄성체(93)는 테이블(91) 상에 올려 놓여진다. 한편, 주면층용 유전체 적층 시트가 얇아서 다루기 어려운 경우, 주면층용 유전체 적층 시트를 다루기 쉽게 하기 위해, 수지 필름이 주면층용 유전체 적층 시트에 부착된 상태 그대로 탄성체(93) 상에 올려 놓아도 된다.
칩(110ag)의 양쪽 측면에 측면층용 유전체 시트가 붙여진 복수개의 측면층이 달린 칩 각각은 유지판(90)의 아랫면에 붙여진 발포 박리 시트(92)에 서로 간격을 두고 붙여진다. 복수개의 측면층이 달린 칩 각각의 다른 쪽 주면이 발포 박리 시트(92)와 접한다. 복수개의 측면층이 달린 칩 각각의 한쪽 주면이 주면층용 유전체 적층 시트와 대향한다. 복수개의 측면층이 달린 칩 각각의 한쪽 주면에는 접착제(180)가 도포된다. 단, 복수개의 측면층이 달린 칩 각각의 한쪽 주면에 반드시 접착제(180)가 도포되지 않아도 된다.
다음으로, 유지판(90)이 화살표(6)로 나타내는 바와 같이 하강시켜짐으로써, 복수개의 측면층이 달린 칩 각각이 주면층용 유전체 적층 시트에 프레싱된다. 도 16은 복수개의 측면층이 달린 칩이 주면층용 유전체 적층 시트에 프레싱된 상태를 나타내는 단면도이다. 도 16에 나타내는 바와 같이, 복수개의 측면층이 달린 칩 각각은 상기 복수개의 측면층이 달린 칩에 주면층용 유전체 적층 시트를 사이에 끼워서 간접적으로 접촉하는 부분의 탄성체(93)가 각각 그 근방에서 탄성 변형될 정도의 프레싱 파워로 주면층용 유전체 적층 시트에 프레싱된다.
이로써, 주면층용 유전체 적층 시트에서 복수개의 측면층이 달린 칩과 탄성체(93)에 의해 끼여 들어간 부분이, 복수개의 측면층이 달린 칩의 한쪽 주면에 각각 압착된다. 더욱이, 복수개의 측면층이 달린 칩의 한쪽 주면을 둘러싸는 능선부에서 전단력이 주면층용 유전체 적층 시트에 작용함으로써 주면층용 유전체 적층 시트가 펀칭된다.
도 17은 주면층용 유전체 적층 시트에 프레싱된 복수개의 측면층이 달린 칩이 끌어 올려진 상태를 나타내는 단면도이다. 도 17에 나타내는 바와 같이, 유지판(90)이 화살표(7)로 나타내는 바와 같이 상승시켜짐으로써, 복수개의 측면층이 달린 칩 각각이 주면층용 유전체 적층 시트로부터 끌어 올려진다.
이 상태에서, 주면층용 유전체 적층 시트의 펀칭된 부분이 측면층이 달린 칩의 한쪽 주면에 붙여진다. 상기와 동일한 방법으로, 측면층이 달린 칩의 다른 쪽 주면에 주면층용 유전체 적층 시트를 붙일 수 있다. 주면층용 유전체 적층 시트 중 내측 주면층용 유전체 시트(150f)가 측면층이 달린 칩의 양 주면에 접촉한다.
다음으로, 주면층용 유전체 적층 시트가 측면층이 달린 칩에 압착된다(공정(S10)). 구체적으로는, 내측 주면층용 유전체 시트(150f) 및 외측 주면층용 유전체 시트(151f)를 가열된 테이블(91)에서 유지한 상태로 측면층이 달린 칩 측으로 가압함으로써, 내측 주면층용 유전체 시트(150f) 및 외측 주면층용 유전체 시트(151f)가 측면층이 달린 칩에 열압착되어서, 도 4에 나타내는 부품본체(110)가 되는 피복 칩이 형성된다.
다음으로, 피복 칩의 배럴 연마가 실시된다(공정(S11)). 구체적으로는 피복 칩이 배럴이라고 불리는 작은 상자 내에 유전체 재료보다 경도가 높은 미디어 볼과 함께 봉입되고, 상기 배럴을 회전시킴으로써 피복 칩의 연마가 실시된다. 이로써, 피복 칩의 모서리부 및 능선부가 라운드형으로 형성된다.
다음으로, 피복 칩의 소성이 실시된다(공정(S12)). 구체적으로는, 피복 칩이 가열되고, 이로써 피복 칩에 포함되는 유전체 재료 및 도전성 재료가 소성되며, 부품본체(110)가 형성된다. 소성됨으로써, 내측 측면층용 유전체 시트(150g)는 제1 내측 측면층(150b) 및 제2 내측 측면층(150c)이 된다. 소성됨으로써, 외측 측면층용 유전체 시트(151g)는 제1 외측 측면층(151b) 및 제2 외측 측면층(151c)이 된다. 소성됨으로써, 내측 주면층용 유전체 시트(150f)는 제1 내측 주면층(150d) 및 제2 내측 주면층(150e)이 된다. 소성됨으로써, 외측 주면층용 유전체 시트(151f)는 제1 외측 주면층(151d) 및 제2 외측 주면층(151e)이 된다. 소성 온도는 유전체 재료 및 도전성 재료에 대응하여 적절히 설정된다.
다음으로, 제1 외부전극(121) 및 제2 외부전극(122)이 형성된다(공정(S13)). 예를 들면, 부품본체(110)에서의 제1 단면(115)을 포함하는 단부 및 제2 단면(116)을 포함하는 단부의 양쪽에 도포된 도전성 페이스트가 소성됨으로써 하부전극층이 형성되고, 하부전극층에 Ni도금 및 Sn도금이 이 순서대로 실시되어서 도금층이 형성됨으로써, 부품본체(110)의 외표면 상에 제1 외부전극(121) 및 제2 외부전극(122)이 형성된다.
상술한 일련의 공정을 거침으로써, 적층 세라믹 콘덴서(100)를 제조할 수 있다.
한편, 측면층 및 주면층을 형성하는 방법은 유전체 시트의 붙임에 한정되지 않고, 유전체 페이스트의 인쇄 등이어도 된다. 또한, 측면층을 형성하는 방법과 주면층을 형성하는 방법은 동일해도 되고 달라도 된다.
(제2 실시형태)
본 발명의 제2 실시형태에 따른 적층 세라믹 콘덴서는 본 발명의 제1 실시형태에 따른 적층 세라믹 콘덴서와 동일한 구성을 가지긴 하지만, 적층 세라믹 콘덴서의 제조 방법이 제1 실시형태와는 다르다.
본 발명의 제2 실시형태에 따른 적층 세라믹 콘덴서의 제조 방법에서, 적층체를 준비하는 공정은 세라믹 유전체 시트에 도전성 페이스트를 도포함으로써, 상기 세라믹 유전체 시트 상에 내부전극 패턴을 형성하는 공정과, 상기 세라믹 유전체 시트 상의 상기 내부전극 패턴이 형성되지 않은 영역에 단차 해소용 세라믹 페이스트층을 형성하는 공정을 포함한다.
구체적으로는, 제1 실시형태에서 설명한 공정(S3)에서, 세라믹 유전체 시트에 도전성 페이스트가 소정의 패턴을 가지도록 도포됨으로써, 세라믹 유전체 시트 상에 소정의 내부전극 패턴이 마련됨과 함께, 세라믹 유전체 시트 상의 내부전극 패턴이 형성되지 않은 영역에 단차 해소용 세라믹 페이스트층이 마련된 마더 시트가 형성된다. 기타 공정은 제1 실시형태와 동일하다.
도 18은 내부전극 패턴 및 세라믹 페이스트층이 마련된 마더 시트의 구성을 나타내는 평면도이다. 도 19는 내부전극 패턴 및 세라믹 페이스트층이 마련된 마더 시트를 적층한 상태를 나타내는 분해 측면도이다.
도 18 및 도 19에 나타내는 마더 시트에서는 세라믹 유전체 시트(130g) 상에 띠 형상의 내부전극 패턴(140g)이 서로 간격을 두고 등피치로 마련됨과 함께, 세라믹 유전체 시트(130g) 상의 내부전극 패턴(140g)이 형성되지 않은 영역에 단차 해소용 세라믹 페이스트층(143g)이 마련된다.
단차 해소용 세라믹 페이스트층(143g)은 세라믹 유전체를 함유하는 세라믹 페이스트를 세라믹 유전체 시트(130g)에 도포함으로써 형성된다. 세라믹 페이스트의 도포 방법으로는 스크린 인쇄법 등을 이용할 수 있다. 세라믹 페이스트에 함유되는 세라믹 유전체는 세라믹 유전체 시트(130g)에 함유되는 세라믹 유전체와 동일한 것이 바람직하다.
도 19에 나타내는 바와 같이, 마더 시트가 길이방향(L)에서 반피치 어긋나게 하여 적층됨으로써, 내부전극 패턴(140g)이 반피치씩 어긋난 상태로 적층된다. 구체적으로는, 제1 내부전극층(141)이 되는 제1 내부전극 패턴(141g)과 제2 내부전극층(142)이 되는 제2 내부전극 패턴(142g)이 길이방향(L)에서 반피치씩 어긋난 상태로 적층된다.
더욱이 그 위에, 내부전극 패턴이 형성되지 않고, 세라믹 유전체 시트(130g)만으로 이루어지는 마더 시트가 소정 매수 적층된다. 이로써 마더 시트군이 구성된다.
상술한 방법으로는 세라믹 페이스트층(143g)에 의해 마더 시트의 단차가 해소되기 때문에, 적층체(110a)가 되는 칩의 주면의 평탄성을 확보할 수 있다. 그 결과, 공정(S9)에서 주면층용 유전체 시트를 붙일 때, 측면층이 달린 칩의 주면에서의 능선부가 예리하기 때문에, 주면층용 유전체 시트의 펀칭성 및 전사성이 양호해진다.
본 발명의 제2 실시형태에 따른 적층 세라믹 콘덴서에서, 각각의 측면층은 2층 구조에 한정되지 않고, 1층 구조여도 되고 3층 이상의 구조여도 된다. 마찬가지로, 각각의 주면층은 2층 구조에 한정되지 않고, 1층 구조여도 되고 3층 이상의 구조여도 된다.
(제3 실시형태)
본 발명의 제3 실시형태에 따른 적층 세라믹 콘덴서에서는 한 쌍의 외부전극 중 적어도 한쪽의 외부전극은 적층체의 단면으로부터, 한 쌍의 주면층 중 한쪽 또는 양쪽에 걸쳐 마련되고, 길이방향에서, 상기 주면층에 마련된 상기 외부전극의 단부로부터 상기 외부전극이 마련된 상기 적층체의 단면까지의 거리는 상기 외부전극에 접속되지 않은 내부전극층의 단부로부터 상기 외부전극이 마련된 상기 적층체의 단면까지의 거리보다도 길다.
도 20은 본 발명의 제3 실시형태에 따른 적층 세라믹 콘덴서의 일례를 모식적으로 나타내는 단면도이다.
도 20에 나타내는 적층 세라믹 콘덴서(100A)에서는 제1 외부전극(121)은 적층체(110a)의 제1 단면(115)으로부터, 제1 주면층(110d) 및 제2 주면층(110e) 각각에 걸쳐 마련된다. 도시되지 않았지만, 제1 외부전극(121)은 더욱이 제1 측면층(110b) 및 제2 측면층(110c) 각각에 걸쳐 마련되어도 된다. 제2 외부전극(122)은 적층체(110a)의 제2 단면(116)으로부터, 제1 주면층(110d) 및 제2 주면층(110e) 각각에 걸쳐 마련된다. 도시되지 않았지만, 제2 외부전극(122)은 추가로 제1 측면층(110b) 및 제2 측면층(110c) 각각에 걸쳐 마련되어도 된다.
도 20에서는 길이방향에서, 제1 주면층(110d) 또는 제2 주면층(110e)에 마련된 제1 외부전극(121)의 단부로부터 제1 외부전극(121)이 마련된 적층체(110a)의 제1 단면(115)까지의 거리(도 20 중 E1로 나타내는 길이)는 제1 외부전극(121)에 접속되지 않은 제2 내부전극층(142)의 단부로부터 제1 외부전극(121)이 마련된 적층체(110a)의 제1 단면(115)까지의 거리(도 20 중 L1로 나타내는 길이)보다도 길다. 마찬가지로, 길이방향에서, 제1 주면층(110d) 또는 제2 주면층(110e)에 마련된 제2 외부전극(122)의 단부로부터 제2 외부전극(122)이 마련된 적층체(110a)의 제2 단면(116)까지의 거리(도 20 중 E2로 나타내는 길이)는 제2 외부전극(122)에 접속되지 않은 제1 내부전극층(141)의 단부로부터 제2 외부전극(122)이 마련된 적층체(110a)의 제2 단면(116)까지의 거리(도 20 중 L2로 나타내는 길이)보다도 길다.
내부전극층(140)의 두께 등에 따라서는, 도 20에 나타내는 바와 같이, 적층체(110a)의 제1 주면(111a) 및 제2 주면(112a)의 평탄성이 충분하지 않고, 제1 엔드 마진 및 제2 엔드 마진에서의 적층체(110a)의 적층방향(T)의 치수가 대향 전극부에서의 적층체(110a)의 적층방향(T)의 치수보다도 작아지는 경우가 있다. 그러면, 제2 실시형태와 달리 주면층용 유전체 시트의 펀칭성 및 전사성이 불충분해진 결과, 도 20에 나타내는 바와 같이, 제1 주면층(110d) 및 제2 주면층(110e)의 단부가 적층체(110a)의 제1 단면(115) 또는 제2 단면(116)까지 도달하지 않는 경우가 있다. 그와 같은 경우여도 E1 및 E2로 나타내는 거리를 L1 및 L2로 나타내는 거리보다도 길게 함으로써, 적층체(110a)와 제1 측면층(110b) 또는 제2 측면층(110c)과 계면(A1 및 A2)(도 5 참조)은 제1 외부전극(121) 및 제2 외부전극(122)으로 덮인다. 그 때문에, 상기 계면(A1 및 A2)은 외부에서 보이지 않게 된다.
도 21은 본 발명의 제3 실시형태에 따른 적층 세라믹 콘덴서의 다른 일례를 모식적으로 나타내는 단면도이다.
도 21에 나타내는 적층 세라믹 콘덴서(100B)에서는 제1 주면층(110d) 및 제2 주면층(110e)의 일부가 적층체(110a)의 제1 단면(115) 및 제2 단면(116)에 마련된다. 그와 같은 경우여도 제1 주면층(110d) 및 제2 주면층(110e)이 적층체(110a)의 제1 단면(115)에 노출되는 제1 내부전극층(141), 및 적층체(110a)의 제2 단면(116)에 노출되는 제2 내부전극층(142)을 덮지 않으면 된다. 제1 주면층(110d) 및 제2 주면층(110e)의 일부가 적층체(110a)의 제1 단면(115) 및 제2 단면(116)에 마련된 경우에는, 적층체(110a)의 제1 단면(115) 및 제2 단면(116)에 마련되지 않은 경우에 비해, 제1 주면층(110d) 및 제2 주면층(110e)이 제1 외부전극(121) 또는 제2 외부전극(122)과 접촉하는 면적이 증가하기 때문에, 제1 외부전극(121) 또는 제2 외부전극(122)의 밀착성이 향상된다.
본 발명의 제3 실시형태에 따른 적층 세라믹 콘덴서에서, 각각의 측면층은 2층 구조에 한정되지 않고, 1층 구조여도 되고 3층 이상의 구조여도 된다. 마찬가지로, 각각의 주면층은 2층 구조에 한정되지 않고, 1층 구조여도 되고 3층 이상의 구조여도 된다.
(제4 실시형태)
본 발명의 제4 실시형태에 따른 적층 세라믹 콘덴서는 한 쌍의 측면층의 외측에, 측면층과 주면층의 계면을 덮도록 마련된 한 쌍의 다른 측면층을 추가로 포함한다.
도 22는 본 발명의 제4 실시형태에 따른 적층 세라믹 콘덴서의 일례를 모식적으로 나타내는 단면도이다.
도 22에 나타내는 적층 세라믹 콘덴서(100C)는 적층체(110a)와 제1 측면층(110b)과 제2 측면층(110c)과 제1 주면층(110d)과 제2 주면층(110e)과 제3 측면층(110f)과 제4 측면층(110g)을 포함한다.
제1 측면층(110b), 제2 측면층(110c), 제1 주면층(110d) 및 제2 주면층(110e)은 제1 실시형태와 마찬가지이다.
제3 측면층(110f)은 제1 측면층(110b)의 외측에, 제1 측면층(110b)과 제1 주면층(110d)의 계면, 및 제1 측면층(110b)과 제2 주면층(110e)의 계면을 덮도록 마련된다. 마찬가지로, 제4 측면층(110g)은 제2 측면층(110c)의 외측에 제2 측면층(110c)과 제1 주면층(110d)의 계면, 및 제2 측면층(110c)과 제2 주면층(110e)의 계면을 덮도록 마련된다.
도시되지 않았지만, 적층 세라믹 콘덴서(100C)는 제1 주면층(110d)의 외측에 제1 주면층(110d)과 제3 측면층(110f)의 계면, 및 제1 주면층(110d)과 제4 측면층(110g)의 계면을 덮도록 마련된 제3 주면층을 추가로 포함해도 된다. 마찬가지로, 적층 세라믹 콘덴서(100C)는 제2 주면층(110e)의 외측에, 제2 주면층(110e)과 제3 측면층(110f)의 계면, 및 제2 주면층(110e)과 제4 측면층(110g)의 계면을 덮도록 마련된 제4 주면층을 추가로 포함해도 된다.
상기한 바와 같이, 본 발명의 제4 실시형태에 따른 적층 세라믹 콘덴서는 한 쌍의 주면층의 외측에, 주면층과 다른 측면층의 계면을 덮도록 마련된 한 쌍의 다른 주면층을 추가로 포함해도 된다.
본 발명의 제4 실시형태에 따른 적층 세라믹 콘덴서에서, 각각의 측면층은 2층 구조에 한정되지 않고, 1층 구조여도 되고 3층 이상의 구조여도 된다. 마찬가지로, 각각의 주면층은 2층 구조에 한정되지 않고, 1층 구조여도 되고 3층 이상의 구조여도 된다.
본 발명의 제4 실시형태에 따른 적층 세라믹 콘덴서는 제1 실시형태에서 설명한 방법에 의해 제조되어도 되고, 제2 실시형태에서 설명한 방법에 의해 제조되어도 된다.
(기타 실시형태)
본 발명의 적층 세라믹 전자부품은 상기 실시형태에 한정되는 것이 아니며, 적층 세라믹 콘덴서 등의 적층 세라믹 전자부품의 구성, 제조 조건 등에 관해, 본 발명의 범위 내에서 다양한 응용, 변형을 가하는 것이 가능하다.
본 발명의 적층 세라믹 전자부품의 제조 방법에서, 측면층은 미(未)소성의 적층체의 측면에 미소성의 상태로 형성되는 것이 바람직하다. 한편, 주면층은 미소성의 적층체의 주면에 미소성의 상태로 형성되어도 되고, 소성 후의 적층체의 주면에 형성되어도 된다. 소성 후의 적층체의 주면에 주면층을 형성하는 경우, 미소성의 상태로 주면층을 형성한 후에 다시 소성을 실시해도 된다. 혹은, 소성 후의 적층체의 주면에 수지층을 주면층으로서 형성해도 된다. 수지층을 주면층으로서 형성하는 경우, 도전성 수지로 구성되는 외부전극을 형성하는 것이 바람직하다.
제1 실시형태에서 설명한 제조 방법에서는 유전체 블록을 분단 라인(L10, L11 및 L20)을 따라 분단하여 복수개의 칩을 제작하고, 칩의 측면에 측면층을 형성한 후, 칩의 주면에 주면층을 형성했었는데, 이하와 같이 변경하는 것도 가능하다.
즉, 우선, 유전체 블록을 분단 라인(L20)을 따라 분단함으로써, 분단면인 양쪽 측면에 제1 내부전극 패턴(141g) 및 제2 내부전극 패턴(142g) 각각의 측부가 노출된, 복수개의 봉상(棒狀)의 그린 블록을 제작한다. 그리고 그린 블록의 양 측면 상에 측면층을 형성하고, 양 주면 상에 주면층을 형성한 후, 분단 라인(L10 및 L11)을 따라 분단한다. 혹은, 그린 블록의 양 측면 상에 측면층을 형성하고, 분단 라인(L10 및 L11)을 따라 분단한 후, 양 주면 상에 주면층을 형성한다. 그 후는 상술한 방법과 마찬가지로 하면 된다.
90: 유지판
91: 테이블
92: 발포 박리 시트
93: 탄성체
100, 100A, 100B, 100C: 적층 세라믹 콘덴서
110: 부품본체
110a: 적층체
110ag: 칩
110b: 제1 측면층
110c: 제2 측면층
110d: 제1 주면층
110e: 제2 주면층
110f: 제3 측면층
110g: 제4 측면층
111, 111a: 제1 주면
112, 112a: 제2 주면
113, 113a: 제1 측면
114, 114a: 제2 측면
115: 제1 단면
116: 제2 단면
121: 제1 외부전극
122: 제2 외부전극
130: 유전체 세라믹층
130g: 세라믹 유전체 시트
140: 내부전극층
140g: 내부전극 패턴
141: 제1 내부전극층
141g: 제1 내부전극 패턴
142: 제2 내부전극층
142g: 제2 내부전극 패턴
143g: 세라믹 페이스트층
150b: 제1 내측 측면층
150c: 제2 내측 측면층
150d: 제1 내측 주면층
150e: 제2 내측 주면층
150g: 내측 측면층용 유전체 시트
150f: 내측 주면층용 유전체 시트
151b: 제1 외측 측면층
151c: 제2 외측 측면층
151d: 제1 외측 주면층
151e: 제2 외측 주면층
151f: 외측 주면층용 유전체 시트
151g: 외측 측면층용 유전체 시트
180: 접착제
A1: 적층체와 제1 측면층의 계면
A2: 적층체와 제2 측면층의 계면
E1, E2: 주면층에 마련된 외부전극의 단부로부터 적층체의 단면까지의 거리
L1, L2: 외부전극에 접속되지 않은 내부전극층의 단부로부터 적층체의 단면까지의 거리
91: 테이블
92: 발포 박리 시트
93: 탄성체
100, 100A, 100B, 100C: 적층 세라믹 콘덴서
110: 부품본체
110a: 적층체
110ag: 칩
110b: 제1 측면층
110c: 제2 측면층
110d: 제1 주면층
110e: 제2 주면층
110f: 제3 측면층
110g: 제4 측면층
111, 111a: 제1 주면
112, 112a: 제2 주면
113, 113a: 제1 측면
114, 114a: 제2 측면
115: 제1 단면
116: 제2 단면
121: 제1 외부전극
122: 제2 외부전극
130: 유전체 세라믹층
130g: 세라믹 유전체 시트
140: 내부전극층
140g: 내부전극 패턴
141: 제1 내부전극층
141g: 제1 내부전극 패턴
142: 제2 내부전극층
142g: 제2 내부전극 패턴
143g: 세라믹 페이스트층
150b: 제1 내측 측면층
150c: 제2 내측 측면층
150d: 제1 내측 주면층
150e: 제2 내측 주면층
150g: 내측 측면층용 유전체 시트
150f: 내측 주면층용 유전체 시트
151b: 제1 외측 측면층
151c: 제2 외측 측면층
151d: 제1 외측 주면층
151e: 제2 외측 주면층
151f: 외측 주면층용 유전체 시트
151g: 외측 측면층용 유전체 시트
180: 접착제
A1: 적층체와 제1 측면층의 계면
A2: 적층체와 제2 측면층의 계면
E1, E2: 주면층에 마련된 외부전극의 단부로부터 적층체의 단면까지의 거리
L1, L2: 외부전극에 접속되지 않은 내부전극층의 단부로부터 적층체의 단면까지의 거리
Claims (9)
- 적층된 복수개의 유전체 세라믹층과 적어도 한 쌍의 내부전극층을 포함하고, 적층방향에서 마주 보는 한 쌍의 주면(主面)과, 상기 적층방향에 직교하는 폭방향에서 마주 보는 한 쌍의 측면과, 상기 적층방향 및 상기 폭방향에 직교하는 길이방향에서 마주 보는 한 쌍의 단면(端面)을 가지는 적층체와,
상기 적층체의 상기 한 쌍의 측면에 마련된 한 쌍의 측면층과,
상기 적층체의 상기 한 쌍의 주면에, 상기 적층체와 상기 측면층의 계면을 덮도록 마련된 한 쌍의 주면층과,
상기 적층체의 상기 한 쌍의 단면에 마련되고, 상기 한 쌍의 내부전극층에 각각 접속된 한 쌍의 외부전극을 포함하는, 적층 세라믹 전자부품. - 제1항에 있어서,
상기 측면층과 상기 주면층은 재료 조성이 동일한 세라믹층을 포함하는, 적층 세라믹 전자부품. - 제1항 또는 제2항에 있어서,
상기 적층체는 상기 내부전극층이 상기 유전체 세라믹층을 사이에 두고 대향하는 내층부와, 상기 내층부를 상기 적층방향으로부터 끼우도록 배치되는 한 쌍의 외층부를 가지며,
상기 외층부는 상기 측면층 및 상기 주면층과 재료 배합량이 다른, 적층 세라믹 전자부품. - 제1항 또는 제2항에 있어서,
상기 주면층은 상기 적층체에 접하는 내측 주면층과, 상기 내측 주면층의 외측에 마련된 외측 주면층을 포함하고,
상기 내측 주면층은 상기 외측 주면층과 재료 배합량이 다른, 적층 세라믹 전자부품. - 제1항 또는 제2항에 있어서,
상기 측면층은 상기 적층체에 접하는 내측 측면층과, 상기 내측 측면층의 외측에 마련된 외측 측면층을 포함하고,
상기 내측 측면층은 상기 외측 측면층과 재료 배합량이 다른, 적층 세라믹 전자부품. - 제1항 또는 제2항에 있어서,
상기 한 쌍의 외부전극 중 적어도 한쪽의 외부전극은 상기 적층체의 단면으로부터 상기 한 쌍의 주면층 중 한쪽 또는 양쪽에 걸쳐 마련되고,
상기 길이방향에서, 상기 주면층에 마련된 상기 외부전극의 단부(端部)로부터 상기 외부전극이 마련된 상기 적층체의 단면까지의 거리는 상기 외부전극에 접속되지 않은 상기 내부전극층의 단부로부터 상기 외부전극이 마련된 상기 적층체의 단면까지의 거리보다도 긴, 적층 세라믹 전자부품. - 제1항 또는 제2항에 있어서,
상기 한 쌍의 측면층의 외측에 상기 측면층과 상기 주면층의 계면을 덮도록 마련된 한 쌍의 다른 측면층을 추가로 포함하는, 적층 세라믹 전자부품. - 적층된 복수개의 유전체 세라믹층과 적어도 한 쌍의 내부전극층을 포함하고, 적층방향에서 마주 보는 한 쌍의 주면(主面)과, 상기 적층방향에 직교하는 폭방향에서 마주 보는 한 쌍의 측면과, 상기 적층방향 및 상기 폭방향에 직교하는 길이방향에서 마주 보는 한 쌍의 단면(端面)을 가지는 적층체를 준비하는 공정과,
상기 적층체의 상기 한 쌍의 측면에 한 쌍의 측면층을 형성하는 공정과,
상기 적층체의 상기 한 쌍의 주면에 상기 적층체와 상기 측면층의 계면을 덮도록 한 쌍의 주면층을 형성하는 공정과,
상기 적층체의 상기 한 쌍의 단면에 상기 한 쌍의 내부전극층에 각각 접속된 한 쌍의 외부전극을 형성하는 공정을 포함하는, 적층 세라믹 전자부품의 제조 방법. - 제8항에 있어서,
상기 적층체를 준비하는 공정은,
세라믹 유전체 시트에 도전성 페이스트를 도포함으로써, 상기 세라믹 유전체 시트 상에 내부전극 패턴을 형성하는 공정과,
상기 세라믹 유전체 시트 상의 상기 내부전극 패턴이 형성되지 않은 영역에, 단차 해소용 세라믹 페이스트층을 형성하는 공정을 포함하는, 적층 세라믹 전자부품의 제조 방법.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| X701 | Decision to grant (after re-examination) | ||
| GRNT | Written decision to grant |