KR20210016477A - 라이너 패시베이션 및 접착 개선을 위한 금속 라이너의 징케이팅 (zincating) 및 도핑 - Google Patents

라이너 패시베이션 및 접착 개선을 위한 금속 라이너의 징케이팅 (zincating) 및 도핑 Download PDF

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KR20210016477A
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zinc
self
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barrier
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KR1020217003028A
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아니룻다 조이
드라이스 딕투스
야즈디 도르디
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램 리써치 코포레이션
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Abstract

기판의 피처 내에 자가-형성 배리어를 형성하기 위한 방법이 제공되고, 다음의 동작들: 기판의 피처 내에 금속성 라이너를 증착하는 단계로서, 금속성 라이너는 기판의 유전체 위에 증착되는, 금속성 라이너를 증착하는 단계; 금속성 라이너 위에 아연-함유 전구체를 증착하는 단계; 기판의 열적 소킹을 수행하는 단계; 미리 규정된 수의 사이클들 동안 아연-함유 전구체의 증착 및 기판의 열적 소킹을 반복하는 단계를 포함하고, 방법은 금속성 라이너와 유전체 사이의 계면에 아연-함유 배리어 층을 형성한다.

Description

라이너 패시베이션 및 접착 개선을 위한 금속 라이너의 징케이팅 (zincating) 및 도핑
도핑된 구리 상호접속부를 생성하기 위한 현재 기술은 주로 PVD (Physical Vapor Deposition) 를 통한 것이다. 관심있는 2 개의 1 차 도핑된 구리 (Cu) 종인, CuMn (망간-도핑된 구리) 및 CuAl (알루미늄-도핑된 구리) 이 PVD에 의해 증착된다. 이는 보다 작은 임계 치수 (Critical Dimension; CD) 및 보다 큰 종횡비 (Aspect Ratio; AR) 를 갖는 미래의 기술 노드들에 대한 스케일링 가능한 기법이 아니다. 고 AR 및 좁은 구조체들을 위한 CuMn 또는 CuAl에 대한 ALD (Atomic Layer Deposition) 공-증착 프로세스를 설계하는 것은 매우 어렵다. 더욱이, Mn 및 Al 도펀트들은 또한 Cu 라인들의 저항률을 상당히 증가시킨다 (각각 2.8 및 1.25 uohm-cm/원자％). 따라서, 보다 적은 저항 페널티를 발생시키는 대안적인 도펀트들이 또한 목표된다.
또한, 전기증착에 의한 Co 또는 Ru와 같은 라이너의 직접적인 Cu 금속화 (metallization) 는 BEOL (Back End Of Line) 에서 과제였다. 라이너 재료와 같은 외부 기판 상의 직접적인 도금은 천연 금속 옥사이드를 감소시키기 위해 광범위한 표면 전처리를 필요로 한다. 그렇지 않으면, 전술한 라이너들 상의 Cu의 핵생성은 불량하다. 결과로서, 표면 처리 및 큐 시간 관리는 박형 라이너들 상의 직접적인 전기도금을 필요로 하는 미래의 상호접속부들의 금속화에 중요하다.
이 맥락에서 본 개시의 구현 예들이 발생한다.
상호접속 금속(들)의 도핑은 다양한 이유들 (예를 들어, 자가-형성된 (self-formed) 배리어들, 전자마이그레이션 (electro-migration) 개선) 로 바람직하다. 본 개시의 구현 예들에 따라, 상호접속 금속들의 하향 (top-down) 도핑의 새로운 방법이 제공된다. 이는 상호접속 구조체 위에 잘 확립된 기법들 (예를 들어, CVD, ALD, PVD 등) 에 의해 컨포멀한 (conformal) 금속 옥사이드 층을 증착하는 것을 수반한다. 이어서 상호접속 금속 상의 금속 옥사이드는 열적 처리에 의해 원소 금속으로 선택적으로 환원된다. 환원된 금속은 상호접속 금속 내로 확산되어 도핑된 상호접속부를 제공한다.
또한, 산화로부터 라이너를 보호하기 위해 컨포멀한 아연 옥사이드 층이 사용된다. 환원 분위기에서 열적 처리 후 ZnO는 접착성 및 어쩌면 배리어 특성들을 제공하는 아연/유전체 계면으로 후속하여 마이그레이션하는, 금속성 아연으로 환원된다. 라이너 층 내의 반응하지 않은 금속성 아연의 일부는 대기에 노출될 때 아연 옥사이드 층을 우선적으로 형성함으로써 라이너를 산화로부터 보호한다.
일부 구현 예들에서, 기판의 피처 내에 자가-형성 배리어 (self-forming barrier) 를 형성하기 위한 방법이 제공되고, 다음의 동작들: 기판의 피처 내에 금속성 라이너를 증착하는 단계로서, 금속성 라이너는 기판의 유전체 위에 증착되는, 금속성 라이너를 증착하는 단계; 금속성 라이너 위에 아연-함유 전구체를 증착하는 단계; 기판의 열적 소킹을 수행하는 단계; 미리 규정된 수의 사이클들 동안 아연-함유 전구체의 증착 및 기판의 열적 소킹을 반복하는 단계를 포함하고, 방법은 금속성 라이너와 유전체 사이의 계면에 아연-함유 배리어 층을 형성한다.
일부 구현 예들에서, 금속 라이너는 루테늄으로 구성된다.
일부 구현 예들에서, 금속 라이너는 코발트로 구성된다.
일부 구현 예들에서, 피처는 비아 (via) 이다.
일부 구현 예들에서, 피처는 상호접속부이다.
일부 구현 예들에서, 아연-함유 전구체는 디에틸 아연이다.
일부 구현 예들에서, 아연-함유 전구체를 증착하는 단계는 화학적 기상 증착 프로세스에 의해 수행된다.
일부 구현 예들에서, 열적 소킹은 약 180 내지 400 ℃의 온도에서 수행된다.
일부 구현 예들에서, 방법은 미리 규정된 수의 사이클들 동안 반복한 후, 이어서 기판의 피처 내에 도체를 증착하는 단계를 더 포함한다.
일부 구현 예들에서, 도체는 구리이다.
일부 구현 예들에서, 기판의 피처 내에 자가-형성 배리어를 형성하기 위한 방법이 제공되고, 다음의 동작들: 기판의 피처 내에 금속성 라이너를 증착하는 단계로서, 금속성 라이너는 기판의 유전체 위에 증착되는, 금속성 라이너를 증착하는 단계; 금속성 라이너 위에 인듐-함유 전구체를 증착하는 단계; 기판의 열적 소킹을 수행하는 단계; 미리 규정된 수의 사이클들 동안 인듐-함유 전구체의 증착 및 기판의 열적 소킹을 반복하는 단계를 포함하고, 방법은 금속성 라이너와 유전체 사이의 계면에 인듐-함유 배리어 층을 형성한다.
일부 구현 예들에서, 금속 라이너는 루테늄으로 구성된다.
일부 구현 예들에서, 금속 라이너는 코발트로 구성된다.
일부 구현 예들에서, 피처는 비아이다.
일부 구현 예들에서, 피처는 상호접속부이다.
일부 구현 예들에서, 인듐-함유 전구체는 트리메틸 인듐이다.
일부 구현 예들에서, 인듐-함유 전구체를 증착하는 단계는 화학적 기상 증착 프로세스에 의해 수행된다.
일부 구현 예들에서, 열적 소킹은 약 180 내지 400 ℃의 온도에서 수행된다.
일부 구현 예들에서, 방법은 미리 규정된 수의 사이클들 동안 반복한 후, 이어서 기판의 피처 내에 도체를 증착하는 단계를 더 포함한다.
일부 구현 예들에서, 도체는 구리이다.
본 명세서의 개시들의 다른 양태들 및 이점들은 예로서 본 개시들의 원리들을 예시하는, 첨부된 도면들과 함께 취해진 이하의 상세한 기술로부터 명백해질 것이다.
본 개시의 구현 예들은 예시된 도면들을 참조하여 이해될 것이다.
도 1a는 차세대 기술 노드들을 인에이블하기 (enable) 위해 CD 사이즈들이 축소됨에 따라 발생하는 문제를 예시한다.
도 1b는 본 개시의 구현 예들에 따른, 자가-형성 배리어 층을 형성하기 위한 프로세스를 예시한다.
도 2는 본 개시의 구현 예들에 따른, 블랭킷 기판 상의 무전해 구리-인듐 (Cu-In) 으로 계면 층 형성을 입증한다.
도 3은 본 개시의 구현 예들에 따른, 구리-인듐의 무전해 증착에 의해 수행된 비아 충진들의 다양한 이미지들을 도시한다.
도 4는 본 개시의 구현 예들에 따른, 다양한 어닐링 조건들 및 기판의 비아 구조체에서 발생되는 인듐의 분포를 예시한다.
도 5는 본 개시의 구현 예들에 따라 상기 기술된 바와 같이 2-단계 어닐링에 이어서 비아 사전충진 시 인듐 및 구리의 존재를 예시하는 EDS 맵 이미지 (500) 를 도시한다.
도 6은 본 개시의 구현 예들에 따른, 금속 옥사이드 층의 어닐링을 통해 자가-형성 배리어를 생성하기 위한 프로세스를 예시한다.
도 7은 본 개시의 구현 예들에 따른, 비아 사전충진물 내로의 아연 옥사이드 및 아연의 확산을 보여주는, 상기 기술된 프로세스에 따라 프로세싱된 비아 구조체의 특성화를 도시한다.
도 8a는 본 개시의 구현 예들에 따른, ALD 전구체를 사용하여 도핑하기 위한 프로세스들을 예시한다.
도 8b는 본 개시의 구현 예들에 따른, 자가-형성 배리어 (Self Forming Barrier; SFB) 형성을 위한 Ru 라이너의 도핑을 위한 프로세스를 개념적으로 예시한다.
도 8c는 본 개시의 구현 예들에 따른, 비아의 금속화를 위한 프로세스를 개념적으로 예시한다.
도 9는 본 개시의 구현 예들에 따른, ZnO 층의 증착에 이어 열적 처리를 통해 Zn이 Cu 및 Ru 내로 도핑될 수 있는 방법을 더 예시한다.
도 10은 본 개시의 구현 예들에 따른, Cu 내의 도핑된 Zn이 금속성이지만, 대기에 노출될 때, 아연이 Cu의 상단부 상에 아연 옥사이드 층을 생성할 수도 있는 방법을 예시한다.
도 11은 본 개시의 구현 예들에 따른, 직접 도금 가능한 라이너를 인에이블하도록 본 개시의 개념들이 적용될 수 있는 방법을 예시한다.
도 12는 본 개시의 구현 예들을 구현하기 위한 컴퓨터 시스템의 간략화된 개략도이다.
이하의 기술 (description) 에서, 예시적인 구현 예들의 완전한 이해를 제공하기 위해 수많은 구체적 상세들이 제시된다. 그러나, 예시적인 구현 예들이 이들 구체적인 상세들의 일부 없이 실시될 수도 있다는 것이 당업자들에게 명백할 것이다. 다른 예들에서, 프로세스 동작들 및 구현 예 세부 사항들은 이미 공지되었다면, 상세히 기술되지 않았다.
본 명세서에 사용된 바와 같이, 용어 "약" 및 "대략"은 명시된 파라미터가 적정한 허용오차, 예를 들어, 일부 구현 예들에서 ± 10 ％, 일부 구현 예들에서 ± 15 ％, 또는 일부 구현 예들에서 ± 20 ％ 내에서 가변할 수 있다는 것을 의미한다.
본 개시의 구현 예들은 무전해 공-증착 (electroless co-deposition) 에 의해, 금속 옥사이드들의 선택적인 환원에 의해, 그리고 열적 해리에 의한 것을 포함하여, 금속 상호접속부의 도핑을 위한 방법들을 제공한다.
하향 (top-down) 도핑 접근법은 CuX (여기서 X = 도핑 원소) 에 대한 고 AR 구조체들에서 공-증착 프로세스에 대한 필요성을 제거한다. (1) 금속이 도핑 원소인 금속 옥사이드 층의 증착 (예를 들어, 금속 옥사이드 프로세스들, 예컨대 Al2O3, ZnO, MnO2, SnO2, 및 In2O3을 위해 잘 확립됨 (예를 들어, ALD, CVD 또는 PVD)) (2) 고온에서 전구체 (예를 들어, 아마도 ALD 전구체) 를 열적으로 해리하는 것과 함께 상호접속부 금속의 도징을 통해 금속화 후 상호접속 금속 내로 도핑 원소를 구동하는 것이 가능하다. 더욱이, 본 명세서에 기술된 하향 도핑 방법을 통해 보다 덜 저항률인 (각각 0.25 및 1.1 uohm-cm/원자％) Zn 및 In과 같은 대안적인 도핑 원소들이 가능하다.
이러한 방법들은 현재 PVD에서 가능하지 않은 보다 작은 치수들로 SFB (Self-Forming Barrier) 를 생성하기 위해 그리고 EM (electromigration) 개선을 위해 Cu의 도핑을 인에이블한다. 이러한 종류의 SFB 및 EM 부스터들은 배리어 스케일링이 중단되고 (증가된 저항률) Jmax (최대 전류) 가 증가함 (EM 실패) 에 따라 미래의 기술 노드들에서 필요할 것이다.
본 명세서에 기술된 개념들은 ZnO, SnO2, InO2, 및 MnO2와 같은 금속 옥사이드들에 적용 가능하다 (ALD 및 PVD). 제한 없이 예로서, 금속 옥사이드로서 ZnO를 고려하면, 열적 처리 후에, ZnO는 하부 금속 내로 확산하여 도핑된 상호접속부를 생성하는 Cu 및 Ru 상의 금속성 Zn으로 선택적으로 환원된다.
Ru 또는 Co와 같은 라이너 상에 직접 도금하기 위한 현재 기술은 천연 금속 옥사이드를 환원시키기 위해 300 ℃ 초과의 표면 전처리를 수반한다. 후속하는 큐 시간 관리는 라이너 재-산화를 방지하기 위해 중요하다. 이는 외부 기판 상의 전기화학적 핵생성이 표면 조건 및 상태에 매우 민감하기 때문에 상당한 과제이다.
금속 알루미늄은 알루미늄 상에 아연을 증착하기 위해 매우 알칼리성 용액에서 Zn(OH)2-와 반응한다. 이 아연 층은 알루미늄의 재-산화를 방지하고 알루미늄 금속화를 인에이블한다.
그러나, 본 개시의 구현 예들에서, '징케이션 (zincation)'은 ALD 또는 CVD 프로세스에 이어서 열적 처리에 의해 제공된다. 종래의 '징케이션'에 사용된 알칼리화 프로세스는 반도체 제작에 사용하기에 실용적이지 않다.
Ru, Co, Mo와 같은 라이너 재료 상에 증착된 컨포멀한 아연 옥사이드가 환원 분위기에서 열적 처리를 통해 금속성 아연으로 환원될 수 있다. 환원된 아연은 (1) 접착을 개선하는 라이너/금속 계면에서 아연-실리케이트 화합물을 형성할 수 있고, (2) 주변의 (ambient) 조건들에 노출될 때 재-산화로부터 라이너를 보호할 수 있고, (3) 라이너 내의 결정 입계들 (grain boundaries) 을 '스터핑 (stuffing)'함으로써 그리고 계면 화합물의 형성을 통해 배리어 특성들을 개선할 수 있다.
몇몇 다른 금속 옥사이드들이 유사한 특성들을 나타낼 수도 있다 - SnO2, In2O3, GeO2, FexOy, MnO2, CoOx.
도 1a는 차세대 기술 노드들을 인에이블하기 위해 CD 사이즈들이 축소됨에 따라 발생하는 문제를 예시한다. 피처 사이즈들이 축소됨에 따라, 배리어 층 및 라이너 층의 전도 면적에 대한 전도 면적의 손실이 있어서, 고 저항의 배리어 층 및 라이너 층이 지배적이다. 도시된 바와 같이 도체 라인들 및 비아들의 경우에, 도체 단면은 라이너 층 및 배리어 층이 밀집되고, 따라서 현재 라이너/배리어 구성들은 미래의 기술 노드들에 대해 스케일링되지 (scale) 않을 것이다. 또한, 전류 라이너 층 및 배리어 층이 축소된 도체 단면에 더하여, 저항성 콘택트를 생성하기 때문에, 비아 저항이, 예를 들어 1D 패터닝에서 지배적인 저항이 된다.
도 1b는 본 개시의 구현 예들에 따른, 자가-형성 배리어 층을 형성하기 위한 프로세스를 예시한다. 참조번호 100에서, 기판 내의 에칭된 상호접속 피처의 단면이 도시된다. 피처는 비아 (108) 및 트렌치 (106) 를 포함한다. 피처는 일부 구현 예들에서 SiO2 또는 로우-k (low-k) 유전체와 같은 옥사이드일 수도 있는 유전체로 패터닝된다. 비아의 하단부에는 하부 도체 (Cu) 라인 (104) 이 있다. 참조번호 110에 도시된 바와 같이, 무전해 증착 프로세스가 도핑된 구리 종 CuX (여기서 X는 도펀트) 로 구성된 비아 사전충진 (VPF) (112) 을 증착하도록 채용된다. 다양한 구현 예들에서, X는 Zn, In, Sn, 또는 무전해 증착 프로세스에 의해 구리와 같은 도체와 함께 공-증착될 수도 있고 본 명세서에 기술된 바와 같이 자가-형성 배리어 또는 접착 층을 제공할 수도 있는 다른 원소들일 수 있다.
이어서 환원 분위기에서 열적 처리가 수행된다. 이는 참조번호 112에 도시된 바와 같이, 자가-형성 배리어 층 (114) 을 형성하는, 비아의 측벽들로의 도펀트 X의 마이그레이션 (migration) 을 유발하고 그리고/또는 가속화한다. 자가-형성 배리어 층 (114) 은 측벽들에 대한 접착을 개선하고 전자마이그레이션을 방지한다. 도펀트 X가 옥사이드와 반응하여 복합 실리케이트들을 형성한다고 여겨진다. 도펀트가 측벽들로 마이그레이션됨에 따라, 비아 사전충진 (112) 은 이제 대부분 순수한 구리라는 것이 인식될 것이다.
자가-형성 배리어 (114) 의 생성에 이어서, 예를 들어 배리어/라이너 층 (118) 의 증착, 이어서 벌크 도체 (120) 의 증착을 포함하는, 참조번호 116에 도시된 바와 같이 표준 금속화 프로세스가 수행될 수 있다. 또 다른 구현 예에서, 라이너만이 증착되고, 또 다른 도핑된 구리 충진이 수행될 수 있고, 비아 사전-충진에 대해 기술된 것과 유사한 자가-형성 배리어를 형성하기 위한 어닐링이 이어진다.
전술한 프로세스에 몇 가지 이점들이 있다. 비아의 도체 부분의 단면적이 최대화됨에 따라 비아 저항이 감소되고, 또한, 이 프로세스는 비아가 이미 충진되었기 때문에 감소된 종횡비를 갖는 트렌치에 대해 Cu 전기도금 (ECP) 을 인에이블한다. 이는 보다 고 종횡비 비아들을 인에이블하기 때문에 유리하다. 과거에, 트렌치와 비아의 종횡비는 약 4 대 1 (높이 대 폭) 을 초과할 수 없었다. 그러나, 본 명세서에 기술된 바와 같은 프로세스를 사용하여, 이제 트렌치의 충진은 비아의 충진과 분리될 (decouple) 수 있고, 따라서 훨씬 보다 긴 비아가 생성될 수 있고, 이는 층간 커패시턴스를 낮출 것이다. 종횡비에 의해 제한되는 것처럼, 보다 긴 트렌치를 갖는 것이 또한 가능하고, 이제 충진 프로세스 (예를 들어, ECP) 가 비아 내로 충진할 필요가 없기 때문에 보다 긴 트렌치를 갖는 것이 가능하다. 따라서 이 프로세스는 비아 저항을 감소시키고 감소된 종횡비를 허용하고, 이는 전기도금 프로세스들의 실행가능성 (viability) 을 연장한다.
도 2는 본 개시의 구현 예들에 따른, 블랭킷 기판 상의 무전해 구리-인듐 (Cu-In) 으로 계면 층 형성을 입증한다. 참조번호 200에 도시된 바와 같이, 기판 표면은 초기에 열적 옥사이드 층 (202) 위의 Cu 층 (204) (예를 들어, 5 nm 두께) 으로 구성되고, 이는 제한 없이 예로서 비아의 계면 구조체를 모방한다. 이어서 참조 번호 206에 도시된 바와 같이, Cu-In 층 (208) (예를 들어, ~100 nm 두께) 이 Cu 층 (204) 위에 무전해 증착에 의해 증착되고, Cu 층 (210) (예를 들어, ~40 nm 두께) 이 Cu-In 층 (208) 위에 무전해 증착에 의해 증착된다.
형성 가스 어닐링이 350 ℃에서 수행되었다. 발생되는 막 구조체는 참조번호 212에 도시된다. 대부분의 인듐은 옥사이드 층 (202) 과 함께 계면으로 마이그레이션하고, 여기서 인듐의 적어도 일부는 인듐 옥사이드 층 (214) (예를 들어, In2O3) 을 형성하는 것으로 여겨진다. 2 개의 층들 (208 및 210) 을 포함하는 나머지 벌크 Cu 층 (216) 은 미량의 인듐을 함유할 수도 있지만, 대부분 순수 구리이다. 대부분의 인듐은 옥사이드 계면으로 마이그레이션되고, 또한 가능하게 대기 조건들에 노출될 때 발생할 수도 있는 것과 같이 산소에 노출되면 구조체의 상단부에서 대기 계면으로 마이그레이션된다.
접착 테스트를 수행할 목적들을 위해, 부가적인 두꺼운 Cu 층 (220) (예를 들어, ~400 nm 두께) 이 참조번호 218에 도시된 바와 같이 벌크 구리 층 (216) 위에 PVD에 의해 증착된다. 참조번호 222에서, 접착을 테스트하기 위한 박리 테스트의 수행에 이어서, 상기 프로세스에 따라 프로세싱된 기판이 도시된다. 도시된 바와 같이, 표면 구조체의 구리 함유 층들은 박리 테스트 후 대부분 온전하고, 인듐 옥사이드 층 (214) 으로부터 발생하는 강한 접착을 나타낸다.
제어 프로세스가 블랭킷 기판 상에서 수행되었다. 참조번호 230에 도시된 바와 같이, Cu 층 (232) (~160 nm 두께) 은 Cu 층 (204) 위에 무전해 증착에 의해 증착되었다. 350 ℃에서 동일한 형성 가스 어닐링이 수행되어, 옥사이드 층 (202) 위에 벌크 구리 층 (236) 이 발생한다. 두꺼운 구리 층 (238) 이 Cu 층 (236) 위에 PVD에 의해 증착되었다. 발생하는 기판은 참조번호 242에 도시된 바와 같이, 박리 테스트를 사용하여 테스트되었다. 알 수 있는 바와 같이, 구리 함유 층들은 기판으로부터 박리되고, 상기 기술된 인듐 함유 구조체와 비교하여 상대적으로 불량한 접착을 나타낸다.
참조번호 250에서, 투과 전자 현미경 (Transmission Electron Microscopy; TEM) 이미지는 이제 인듐을 포함하는 구리 대 옥사이드 계면의 영역을 포함하는, 형성 가스 어닐링에 이어서 참조번호 212에 기술된 바와 같이 프로세싱된 기판의 일부의 단면을 도시한다. 서브섹션 (252) 이 EDS (Electron Diffraction Spectroscopy) 에 의해 연구되었고, EDS 맵은 참조번호 260에 도시된다. 알 수 있는 바와 같이, 인듐 (참조번호 264) 는 구리 (참조번호 266) 와 실리콘 (262) 옥사이드 사이에 위치된다. 그래프 (270) 는 깊이의 함수로서 Cu (곡선 (272)), In (곡선 (274)), 및 Si (곡선 (276)) 의 원자 백분율을 예시한다. 다시, 인듐은 구리로부터 실리콘 옥사이드로의 전이에서 보인다.
도 3은 본 개시의 구현 예들에 따른, 구리-인듐의 무전해 증착에 의해 수행된 비아 충진들의 다양한 이미지들을 도시한다. 이미지 (300) 는 무전해 증착에 의한 비아 충진에 이어서, 패터닝된 트렌치들 및 비아들을 갖는 기판 표면의 하향 STM (Scanning Tunneling Microscopy) 이미지이다. 기판은 5 분 동안 형성 가스 하에서 200 ℃에서 사전 세정되었다. 구리-인듐의 무전해 증착이 40 초 수행되었고, 이어서 20 분 동안 350 ℃ 형성 가스 어닐링이 수행되었다. 이미지 (302) 는 이미지 (300) 의 일부의 확대된 도면을 도시한다. 이미지들 (308) (nm로 도시된 비아 충진의 치수들) (310 및 312) 은 이미지들 (300/302) 에 따른, 비아 충진 후 비아 구조체를 도시하는 단면 TEM 이미지들이다.
이미지 (304) 는 상기 기술된 것과 유사하게 프로세싱되지만, 90 초의 보다 긴 시간 동안 구리-인듐의 무전해 증착이 수행된 기판의 하향 STM 이미지이다. 이미지 (306) 는 이미지 (304) 의 일부의 확대된 도면을 도시한다. 이미지들 (314, 316, 및 318) 은 이미지들 (304/306) 에 따른, 비아 충진 후 비아 구조체를 도시하는 단면 TEM 이미지들이다. 알 수 있는 바와 같이, 비아 충진의 높이 및 오버플로우 폭은 40 초 충진의 높이 및 오버플로우 폭에 비해 증가된다.
구리 인듐의 무전해 증착을 위한 전해질 증착 용액이 구리 클로라이드 염 및 인듐 클로라이드 염 (예를 들어, InCl3, CuCl2) 과 같은, 구리 소스 및 인듐 소스 모두를 포함한다는 것이 인식될 것이다. 일부 구현 예들에서, 용액은 환원제로서 코발트를 포함한다. 일부 구현 예들에서, 용액은 리간드로서 에틸렌 디아민 또는 또 다른 아민-함유 분자를 포함한다. 일부 구현 예들에서, 무전해 증착은 약 5 내지 10 범위의 pH, 및 약 20 내지 80 ℃ 범위의 온도에서 수행된다. 일부 구현 예들에서, pH는 약 7 내지 9의 범위이다. 일부 구현 예들에서, 온도는 상온, 또는 약 25 ℃ 정도이다.
도 4는 본 개시의 구현 예들에 따른, 다양한 어닐링 조건들 및 기판의 비아 구조체에서 발생되는 인듐의 분포를 예시한다. 비아가 상기 기술된 기법들에 따라 90 초 동안 구리 인듐으로 무전해로 충진되었고 (비아 사전충진 (VPF) 형성), 상이한 어닐링 방법들이 수행되었다. 이미지들 (400 및 404) 은 도시된 바와 같이 상이한 어닐링 조건들을 따르는 비아 충진들의 TEM 단면들을 도시한다. 대응하는 EDS 맵 이미지들 (402 및 406) 은 TEM 단면들 아래에 도시되고, 인듐의 존재 및 위치를 나타낸다.
알 수 있는 바와 같이, (옥사이드 및 대기와) 비아 사전충진 계면들로의 인듐 분리는 EDS 이미지 (406) 에 의해 도시된 바와 같이, 보다 짧은 저온 어닐링에 이어서 보다 긴 고온 어닐링을 포함하는 (환원 분위기, 예를 들어, 형성 가스에서) 2-단계 어닐링으로 특히 개선된다. 비아 사전충진 계면들로의 인듐의 마이그레이션은 단일 저온 또는 고온 어닐링만이 수행된 다른 샘플들에 비해 훨씬 보다 뚜렷하다.
따라서, 일부 구현 예들에서, 보다 저온 (예를 들어, 약 150 내지 200 ℃의 범위) 에서의 제 1 어닐링에 이어서 보다 고온 (예를 들어, 약 300 내지 400 ℃의 범위) 에서의 제 2 어닐링으로 구성되는 2-단계 어닐링이 활용된다. 일부 구현 예들에서, 제 1 어닐링은 보다 짧은 지속기간 (예를 들어, 약 1 내지 5 분의 범위) 인 반면, 제 2 어닐링은 보다 긴 지속기간 (예를 들어, 약 10 내지 30 분의 범위) 이다.
도 5는 본 개시의 구현 예들에 따라 상기 기술된 바와 같이 2-단계 어닐링에 이어서 비아 사전충진 시 인듐 및 구리의 존재를 예시하는 EDS 맵 이미지 (500) 를 도시한다. 도시된 바와 같이, 인듐은 비아 사전충진 구조체의 외측 에지들에 집중되고, 비아 사전충진 자체는 대부분 순수한 구리로서 남는다.
본 개시에 기술된 바와 같이, 도체 금속 (구리) 은 자가-형성 배리어를 달성하도록 도핑되고 어닐링될 수 있다. 임의의 음전기 도펀트 금속 (예를 들어, Zn, In, Sn) 은 옥사이드 측벽들을 향해 마이그레이션하고 측벽들 내의 산화제들을 퀀칭 (quench) 해야 하고, 이에 따라 구리가 산화되는 것을 방지한다는 것을 주의한다. 그러나, 특정한 금속들을 구체적으로 도핑하는 방법인 과제가 남아있다. 상기 기술된 바와 같은 무전해 증착은 (예를 들어, 비아에서) 선택적인 증착을 제공하기 위해 유리하다. 그러나, 구리는 상당히 쉽게 무전해로 증착될 수 있지만, 무전해 도핑된 구리는 도펀트에 따라 어려울 수 있다. 예를 들어, 아연 및 망간과 유사한 고도의 음전기 원소들은 무전해 증착을 통해 구리와 공-증착하기 어려울 수도 있다.
전술한 관점에서, 자가-형성 배리어를 달성하기 위해 필요한 금속을 제공하기 위한 또 다른 방법은 구조체 (예를 들어, 비아 사전충진 구조체) 의 상단으로부터 금속 (예를 들어, Zn, In, Sn, Mn) 을 주입하기 위해 기상 프로세스를 채용하는 것이다. 따라서, 일부 구현 예들에서, 컨포멀한 아연-옥사이드 층이 증착될 수 있고, 이어서 금속성 아연으로 다시 환원되고, 이는 도체 금속 내로 확산된다. 최근에 발견된 또 다른 방법은 CVD-유사 프로세스를 사용하는 직접적인 열적 해리이다. 예를 들어, 아연 전구체가 가열되는 웨이퍼 상으로 디스펜싱될 수 있고, 아연 전구체는 웨이퍼의 금속성 부분 상에서 선택적으로 분해되고 (break down), 그리고 금속 내로 확산된다.
도 6은 본 개시의 구현 예들에 따른, 금속 옥사이드 층의 어닐링을 통해 자가-형성 배리어를 생성하기 위한 프로세스를 예시한다. 참조번호 600에 도시된 바와 같이, 하부 도체 라인 (604) (예를 들어, 구리) 에 대한 상호접속부를 형성하기 위해, 옥사이드 (602) 내에 에칭된 비아 (606) 및 트렌치 (608) 를 포함하는, 기판 표면의 패터닝된 피처가 도시된다. 참조번호 610에 도시된 바와 같이, 비아 사전충진 (612) (예를 들어, 구리) 을 증착하기 위해 무전해 증착 프로세스가 채용된다. 무전해 증착 프로세스는 도체 라인 (604) 에 대해 선택적이기 때문에 유리하다.
참조번호 614에 도시된 바와 같이, 컨포멀한 금속 옥사이드 층 (616) (예를 들어, ZnO, MnO2, SnO2, In2O3) 이 ALD, PVD, 또는 CVD와 같은 컨포멀한 증착 프로세스에 의해 트렌치 (608) 내에 증착된다. 이어서 환원 분위기에서 열적 처리 (또는 어닐링) 가 수행된다. 일부 구현 예들에서, 열적 처리는 약 200 내지 350 ℃의 범위 내이다. 일부 구현 예들에서, 환원 분위기는 형성 가스 분위기에 의해 규정된다. 열적 처리는 비아 사전충진물 (612) 위에 놓인 금속 옥사이드로 하여금 선택적으로 분해되게 하여, 금속이 아래에 놓인 비아 사전충진물 내로 확산되고 비아의 옥사이드 측벽들과의 계면으로 더 마이그레이션하고, 계면에 접착을 개선하고 전자마이그레이션을 억제하는 자가-형성 배리어 (620) 를 형성한다.
이미지 (630) 는 Cu 비아 사전충진물 위에 증착된 아연 옥사이드 막을 사용하여, 상기 기술된 방법에 따라 프로세싱된 비아 구조체의 TEM 단면 이미지이다. 도시된 바와 같이, ZnO가 이어서 Cu 비아 사전충진으로 확산되는 금속성 Zn으로 환원되기 때문에, 열적 처리에 이어서 비아 사전충진물 자체 상에 ZnO가 없다. Zn은 구리와 옥사이드 사이의 계면에 대한 비아 측벽들로 마이그레이션할 수도 있고, 자가-형성 배리어를 형성할 수도 있다. 상기 주지된 바와 같이, 자가-형성 배리어는 부분적으로 측벽들에서 아연 실리케이트들의 형성으로 인한 것일 수도 있다.
일부 구현 예들에서, 열적 처리는 또한 (비아 사전충진물 (612) 위가 아닌) 남아있는 아연 옥사이드 층 (616) 으로 하여금 (예를 들어, 트렌치 (608) 의 측벽들을 따라) 아연 실리케이트를 형성하게 한다. 이는 동일한 프로세스를 통해 트렌치 벽 및 비아 벽 모두를 따라 연속적인 배리어를 달성하기 때문에 유리하다. 또한, 트렌치의 벌크 충진이 (예를 들어, 구리에 선택도를 제공하는 무전해 증착에 의해) 수행될 수 있고, 도체 단면적이 최대화되고 저항성 콘택트들이 방지되고, 이들 모두는 전기적 성능을 개선한다.
일부 구현 예들에서, (비아 사전충진물 (612) 위가 아닌) 남아있는 아연 옥사이드 층 (616) 은 예를 들어, 물 또는 산으로 제거된다.
도 7은 본 개시의 구현 예들에 따른, 비아 사전충진물 내로의 아연 옥사이드 및 아연의 확산을 보여주는, 상기 기술된 프로세스에 따라 프로세싱된 비아 구조체의 특성화를 도시한다. 특히, 아연 옥사이드 층이 ALD에 의해 증착되고 350 ℃ 형성 가스 어닐링이 이어진다.
EDS 맵 이미지 (700) 는 Zn, O, 및 N의 존재를 도시한다 (SiN 막은 나타낸 바와 같이 구조체에 포함되었다). 알 수 있는 바와 같이, 측벽 옥사이드 내로 아연의 일부 확산이 있지만, 아연은 측벽들을 따라서 유전체 옥사이드의 산소보다 우세하다. 특히, 아연은 비아 사전충진물 위 또는 사전충진물 내에 (미량 이상) 존재하지 않는다. 아연 옥사이드 층은 사라지고, 아연은 구리 비아 사전충진을 통해 확산된다. 아연은 대신 구리와 SiN 사이의 계면들에 존재한다.
그래프 (702) 는 하부 구리 라인에 평행한 깊이의 함수로서 O, Cu, Zn, 및 N의 원자 백분율들을 도시한다. 곡선들 (704, 706, 708, 및 710) 은 N, Cu, O, 및 Zn의 원자 백분율을 각각 도시한다.
그래프 (712) 는 하부 구리 라인에 수직인, 깊이의 함수로서 N, O, Cu 및 Zn의 원자 백분율들을 도시한다. 곡선들 (714, 716, 718, 및 720) 은 O, Cu, Zn 및 N의 원자 백분율을 각각 도시한다.
그래프 (722) 는 구리 대 나이트라이드 계면에 걸친 깊이의 함수로서 Si, Cu, Zn, 및 N의 원자 백분율들을 도시한다. 곡선들 (724, 726, 728, 및 730) 은 Si, Cu, Zn 및 N의 원자 백분율을 각각 도시한다.
전술한 바로부터, 약 6 내지 8 원자％의 Cu 내 Zn 농도가 깊이에 따라 감소한다는 것을 알 수 있다. In과 유사하게, Zn은 또한 Cu/SiN 계면에 축적된다. 또한, 다공성 로우-k 유전체 내로의 일부 Zn 전구체 침투가 있다.
도 8a는 본 개시의 구현 예들에 따른, ALD 전구체를 사용하여 도핑하기 위한 프로세스들을 예시한다. 참조 번호 800에서, ALD 프로세스를 예시하는, 압력 대 시간의 그래프가 도시된다. ALD 프로세스는 20 초 퍼지 (참조번호 804) 에 의해 분리된, 교번하는 디에틸 아연 (DEZ) 의 30 ms 펄스들 (참조번호 802) 및 물의 15 ms 펄스들 (참조번호 806) 로 구성되고, 그리고 175 ℃의 프로세스 온도에서 수행된다.
TEM 이미지 (810) 는 후-어닐링 (post-anneal) 동작 없이, 상기 기술된 ALD 프로세스의 50 사이클들 후에 형성된 ZnO 층의 두께 (nm) 및 비아 사전충진물의 치수들을 도시한다. 대응하는 EDS 맵 이미지 (812) 는 아연이 구리 비아 사전충진물로 확산하는 것을 도시한다. 이는 또한 비아 사전충진물을 통한 깊이의 함수로서 아연 및 구리의 원자 백분율의 그래프 (814) 로 도시된다. 곡선들 (816 및 818) 은 아연 및 구리의 원자 백분율을 각각 도시한다. 알 수 있는 바와 같이, 비아 사전충진물 구조체의 상부 부분에 아연이 존재하고, 따라서 금속성 아연이 DEZ로부터 해리되고 구리 내로 확산되는 것을 나타낸다.
알 수 있는 바와 같이, DEZ와 같은 ALD 전구체는 금속들의 존재 시 그리고 충분한 온도 (예를 들어, 약 150 내지 200 ℃ 이상) 로 분해될 수도 있다. 이 경우에서, 구리는 DEZ의 금속성 아연으로의 해리를 위한 촉매로서 작용한다.
이들 발견들을 고려하면, ALD 전구체의 이러한 자발적인 열적 해리를 이용하는 CVD 도핑 프로세스가 제공된다. 그래프 (820) 는 금속-함유 ALD 전구체 (예를 들어, DEZ) 의 도즈 단계 (참조번호 822) 가 수행되고, 열적 소킹 (참조번호 824) 이 이어지는 CVD 도핑 프로세스에 대한 압력 대 시간을 도시한다. 프로세스는 금속성 비아 사전충진물 상에 증착될 때 ALD 전구체의 열적 해리를 달성하기에 충분한, 상대적으로 고온으로 수행된다. 일부 구현 예들에서, 프로세스 온도는 약 175 ℃ 내지 300 ℃의 범위 내이다. 이 사이클은 목표된 양의 도펀트 금속이 비아 사전충진물 내로 확산될 때까지 반복된다.
참조번호 830에서, 하부 Cu 라인 (834) 에 대한 연결을 형성하기 위해, 유전체 (832) 내에 에칭된 비아 (836) 및 트렌치 (838) 를 포함하는, 에칭된 상호접속 구조체가 도시된다. 참조번호 840에 도시된 바와 같이, 비아 (836) 내의 Cu 비아 사전충진물 (842) 을 선택적으로 증착하도록 무전해 증착 프로세스가 수행된다. 이어서, 비아 사전충진물 (842) 은 DEZ와 같은 금속-함유 ALD 전구체를 도징하고, 상기 기술된 바와 같이 반복된 사이클에서 미리 결정된 시간 동안 소킹되게 함으로써 도핑된다. DEZ는 구리 비아 사전충진물 상에서 금속성 아연으로 열적으로 해리되고 구리 내로 확산된다. 충분한 온도에서 이전에 기술된 바와 같이 자가-형성 배리어 (846) 를 형성하도록, 아연은 구리 내로 확산될 수도 있고 또한 유전체의 계면으로 마이그레이션할 수도 있다.
유전체 계면에서 실리케이트 형성에 영향을 주도록 충분히 높은 온도가 요구될 수도 있다는 것이 인식될 것이다. 일부 구현 예들에서, 도핑 프로세스는 제 1 보다 저온 (예를 들어, 약 175 ℃ 내지 300 ℃에서 수행되고, 이어서 프로세스는 실리케이트 형성을 촉진하기 위해 제 2 보다 고온 (예를 들어, 약 300 ℃ 내지 400 ℃에서 후-어닐링으로 이어진다. 또한, 아연은 또한 하부 구리 라인 (834) 과 유전체 (832) (또는 존재한다면 가능하게 SiN 층) 사이의 계면으로 마이그레이션할 수도 있다는 것을 주의한다. 따라서, 자가-형성 배리어는 비아 영역뿐만 아니라 하부 도체의 접착도 강화할 수도 있다.
상기 기술된 프로세스의 이점은 산화제를 필요로 하지 않는다는 것이다. 노출된 유전체와 임의의 산화제의 사용은 보다 많은 결함 사이트들 및 유전체에 대한 손상을 생성할 수 있어서, 노출된 유전체와 함께 물 또는 오존을 사용하지 않는 것이 바람직하고, 따라서 유전체 무결성은 본 프로세스로 보다 잘 유지된다.
상기 기술된 ALD 프로세스에서와 같이 물 펄스 없이, 많은 아연이 옥사이드 상에서 검출 가능하지 않은 것을 알게 되었고, 따라서 아연 전구체는 옥사이드에 대해 우수한 접착력을 갖지 않는다는 것에 주의한다.
아연 도핑 및 아연 전구체 DEZ의 사용이 상기에 구체적으로 기술되었지만, 다른 원소들 및 대응하는 전구체들이 치환될 수도 있다는 것이 인식될 것이다. 일부 구현 예들에서, 디메틸 아연이 아연 전구체로서 사용된다. 다양한 구현 예들에서, 다른 유기 금속성 ALD 전구체들이 도펀트 금속들로서 Zn, In (예를 들어, 트리메틸 인듐), Sn, 또는 Mn에 대해 적용될 수 있다.
도 8b는 본 개시의 구현 예들에 따른, 자가-형성 배리어 (Self Forming Barrier; SFB) 형성을 위한 Ru 라이너의 도핑을 위한 프로세스를 개념적으로 예시한다. 참조번호 850에 도시된 바와 같이, 유전체 (852) (예를 들어, SiO2, 로우-k) 내에 형성된 비아는 Ru 라이너 (854) 로 도금되었다. 복수의 사이클들의 도즈 및 열적 소킹 프로세스가 수행될 수 있고, 따라서 참조번호 856에 도시된 바와 같이 자가-형성 배리어 (858) 를 형성한다. 일 예시적인 프로세스는 약 4 Torr (725 sccm N2) 의 기준 압력에서 수행되었다. 사이클 각각은 DEZ에 약 1 분 노출, 이어서 2014 sccm H2 (8 Torr) 로 1 분 열적 소킹을 포함하고, 페데스탈은 약 350 ℃의 온도에 있다.
10 사이클 후에, 깊이의 함수로서 발생되는 원자 백분율 프로파일이 그래프 (860) 에 의해 도시된다. 곡선들 (862, 864, 866, 및 868) 은 Si, Zn, Ru 및 아연 옥사이드의 원자 백분율을 각각 도시한다. 알 수 있는 바와 같이, Zn은 Ru-대기 계면 및 Ru-SiO2 계면 모두에 분포된다.
도 8c는 본 개시의 구현 예들에 따른, 비아의 금속화를 위한 프로세스를 개념적으로 예시한다. 참조번호 850에 도시된 바와 같이, 유전체 (852) 내에 형성된 비아가 Ru 또는 Co 라이너 (854) 로 도금되었다. 참조번호 870에서, 도 8b를 참조하여 기술된 것에 따라 열적 도핑의 순환적 프로세스가 수행되고, Ru 라이너 상에 Zn 또는 In과 같은 원소 X를 증착하고, 원소 X는 라이너 (854) 와 유전체 (852) 사이의 계면으로 마이그레이션하고, 자가-형성 접착/배리어 층 (858) 을 형성한다. 일부 구현 예들에서, 순환적/도핑 프로세스는 약 180 ℃ 내지 400 ℃의 온도에서 수행된다. 대기로의 기판의 노출 시, 이어서 참조번호 872에 도시된 바와 같이, 라이너의 표면을 패시베이팅하는 (passivating) 보호 층으로서 작용하는, 원소 X의 옥사이드 층 (874) (XO 보호 층) 이 표면에 형성된다.
비아의 금속화 전, 옥사이드 층 (874) 은 예컨대 환원 분위기에서 어닐링함 (예를 들어, 형성 가스 어닐링) 으로써 제거된다. 이어서 비아는 ALD, CVD, 전기도금, 무전해 증착, 등과 같은 충진 증착을 위한 임의의 공지된 방법에 의해 도체 (878) (예를 들어, Cu) 로 벌크 충진된다.
상기 기술된 프로세스는 도시된 TEM 및 EDS 맵 결과들로 블랭킷 웨이퍼 상에서 입증되었다. 참조번호 880은 Zn 도핑 후 Ru의 밴드를 도시하는 단면의 TEM 이미지이다. 대응하는 EDS 맵 (882) 은 Ru 층의 양 측면들 상에 Zn이 분포된 Ru 부분을 도시한다. TEM 이미지 (884) 는 표면 상의 아연 옥사이드의 제거 및 Cu 금속화에 이어서 SiO2, Ru, 및 Cu 층들을 도시한다. 대응하는 EDS 맵 이미지 (886) 는 Ru-옥사이드 계면에서 Zn을 예시한다.
도 9는 본 개시의 구현 예들에 따른, ZnO 층의 증착에 이어 열적 처리를 통해 Zn이 Cu 및 Ru 내로 도핑될 수 있는 방법을 더 예시한다. 수소 처리 전 및 후 모두에 구리 상에 증착된 PVD 아연 옥사이드 층을 갖는 블랭킷 웨이퍼에 대한 결과들이 도시된다.
EDS 맵 이미지들 (900 및 902) 은 어닐링이 수행된 후 아연 옥사이드 층이 사라지는 것을 보여준다. 아연 옥사이드는 금속성 아연으로 환원되고, 이어서 구리 층으로 확산된다. 이는 또한 원소 깊이 프로파일 (904) 에 의해 도시된다.
EDS 맵 이미지들 (906 및 908), 및 깊이 프로파일 (910) 은 루테늄과 유사한 개념을 보여준다.
도 10은 본 개시의 구현 예들에 따른, Cu 내의 도핑된 Zn이 금속성이지만, 대기에 노출될 때, 아연이 Cu의 상단부 상에 아연 옥사이드 층을 생성할 수도 있는 방법을 예시한다. 예시된 도면들은 아연이 환원되고 구리 내로 확산될 때, 이 프로세스가 진공에서 수행되고, 그리고 대기에 노출될 때, 구리 층의 상단부 상에 구리 산화를 방지하는 자가-형성 아연 옥사이드 층을 생성함으로써, 확산된 금속성 아연의 일부가 구리로부터 나오고 구리를 패시베이팅한다는 것을 입증한다. TEM 이미지 (1000) 는 Cu의 상단부 상에 ZnO 층과 함께, Cu 층 및 TaN 층을 도시한다.
구리 표면 상태의 XPS 연구가 참조번호 1010으로 도시된, ZnO에 대응하는 0 Å 스퍼터링 깊이에서 (즉, 표면에서) Zn 피크를 입증한다. 이는 표면의 아연이 아연 옥사이드인 것을 보여주는 반면, 상단 층이 스퍼터링되면, 구리 내의 아연은 금속성 아연이다 (구리 층 내에 있는 금속성 아연의 저장소를 형성함).
참조번호 1020은 표면 Cu의 화학적 상태를 예시하고, Cu가 금속성인 것을 입증한다.
참조번호 1030에 도시된 Zn 깊이 프로파일 분석은 표면에서 고 농도의 아연을 도시하고, 깊이에 따라 감소한다.
참조번호 1040에서 촉매로서 Cu 또는 Ru의 존재는 ZnO의 환원 온도를 400 ℃미만으로 하강시킬 수도 있다는 것이 도시된다.
예시된 구현 예에서, TaN 층이 있어서, 아연이 하부 옥사이드로 마이그레이션하는 것이 차단된다. 그러나, (예를 들어, 비아 내에) TaN 층이 없는 경우에, 아연 옥사이드는 금속성 아연으로 환원되고, 이는 루테늄 내로 확산하고 산소를 갖는 2 개의 계면들 - 하단부에서 Ru-옥사이드 계면, 및 대기에 노출될 때 Zn이 산화되는 Ru의 상단부로 분리된다.
참조 번호 1050은 메커니즘을 도시한다 - 아연 옥사이드는 구리 내로 확산되는 금속성 아연으로 환원되고, 아연은 반응성이어서, 기판이 대기 상태들로 나올 때, 아연의 일부가 구리로부터 나오고 산화로부터 구리를 보호하는 ZnO 층을 형성한다.
도 11은 본 개시의 구현 예들에 따른, 직접 도금 가능한 라이너를 인에이블하도록 본 개시의 개념들이 적용될 수 있는 방법을 예시한다.
일부 구현 예들에서, 제어기는 본 개시의 구현 예들에 따라 동작들 또는 방법들을 수행하도록 구성될 수도 있는 시스템의 일부이다. 이러한 시스템들은 프로세싱 툴 또는 툴들, 챔버 또는 챔버들, 프로세싱용 플랫폼 또는 플랫폼들, 및/또는 특정 프로세싱 컴포넌트들 (웨이퍼 페데스탈, 가스 플로우 시스템, 등) 을 포함하는, 반도체 프로세싱 장비를 포함할 수 있다. 이들 시스템들은 반도체 웨이퍼 또는 기판의 프로세싱 이전에, 프로세싱 동안에 그리고 프로세싱 이후에 그들의 동작을 제어하기 위한 전자장치와 통합될 수도 있다. 전자장치는 시스템 또는 시스템들의 다양한 컴포넌트들 또는 하위부분들을 제어할 수도 있는 "제어기"로서 지칭될 수도 있다. 제어기는, 시스템의 프로세싱 요건들 및/또는 타입에 따라서, 프로세싱 가스들의 전달, 온도 설정사항들 (예를 들어, 가열 및/또는 냉각), 압력 설정사항들, 진공 설정사항들, 전력 설정사항들, 무선 주파수 (RF) 생성기 설정사항들, RF 매칭 회로 설정사항들, 주파수 설정사항들, 플로우 레이트 설정사항들, 유체 전달 설정사항들, 위치 및 동작 설정사항들, 툴 및 다른 이송 툴들 및/또는 특정 시스템과 연결되거나 인터페이싱된 로드록들 내외로의 웨이퍼 이송들을 포함하는, 본 명세서에 개시된 프로세스들 중 임의의 프로세스들을 제어하도록 프로그래밍될 수도 있다.
일반적으로 말하면, 제어기는 인스트럭션들을 수신하고, 인스트럭션들을 발행하고, 동작을 제어하고, 세정 동작들을 인에이블하고, 엔드 포인트 측정들을 인에이블하는, 등을 하는 다양한 집적 회로들, 로직, 메모리, 및/또는 소프트웨어를 갖는 전자장치로서 규정될 수도 있다. 집적 회로들은 프로그램 인스트럭션들을 저장하는 펌웨어의 형태의 칩들, 디지털 신호 프로세서들 (DSPs), ASICs (Application Specific Integrated Circuits) 로서 규정되는 칩들, 및/또는 프로그램 인스트럭션들 (예를 들어, 소프트웨어) 을 실행하는 하나 이상의 마이크로프로세서들, 또는 마이크로제어기들을 포함할 수도 있다. 프로그램 인스트럭션들은 반도체 웨이퍼 상에서 또는 반도체 웨이퍼에 대한 특정 프로세스를 실행하기 위한 동작 파라미터들을 규정하는, 다양한 개별 설정사항들 (또는 프로그램 파일들) 의 형태로 제어기로 또는 시스템으로 전달된 인스트럭션들일 수도 있다. 일부 구현 예들에서, 동작 파라미터들은 하나 이상의 층들, 재료들, 금속들, 옥사이드들, 실리콘, 실리콘 다이옥사이드, 표면들, 회로들, 및/또는 웨이퍼의 다이들의 제조 동안에 하나 이상의 프로세싱 단계들을 달성하도록 프로세스 엔지니어들에 의해서 규정된 레시피의 일부일 수도 있다.
제어기는, 일부 구현 예들에서, 시스템에 통합되거나, 시스템에 커플 링되거나, 그렇지 않으면 시스템에 네트워킹되거나, 또는 이들의 조합인 컴퓨터에 커플링되거나 이의 일부일 수도 있다. 예를 들어, 제어기는 웨이퍼 프로세싱의 원격 액세스를 가능하게 할 수 있는 공장 (fab) 호스트 컴퓨터 시스템의 전부 또는 일부이거나 "클라우드" 내에 있을 수도 있다. 컴퓨터는 제조 동작들의 현 진행을 모니터링하고, 과거 제조 동작들의 이력을 조사하고, 복수의 제조 동작들로부터 경향들 또는 성능 계측치들을 조사하고, 현 프로세싱의 파라미터들을 변경하고, 현 프로세싱을 따르는 프로세싱 단계들을 설정하고, 또는 새로운 프로세스를 시작하기 위해서 시스템으로의 원격 액세스를 인에이블할 수도 있다. 일부 예들에서, 원격 컴퓨터 (예를 들어, 서버) 는 로컬 네트워크 또는 인터넷을 포함할 수도 있는 네트워크를 통해 프로세스 레시피들을 시스템에 제공할 수 있다. 원격 컴퓨터는 차후에 원격 컴퓨터로부터 시스템으로 전달될 파라미터들 및/또는 설정사항들의 입력 또는 프로그래밍을 인에이블하는 사용자 인터페이스를 포함할 수도 있다. 일부 예들에서, 제어기는 하나 이상의 동작들 동안 수행될 프로세싱 단계들 각각에 대한 파라미터들을 특정하는, 데이터의 형태의 인스트럭션들을 수신한다. 파라미터들은 제어기가 제어하거나 인터페이싱하도록 구성되는 툴의 타입 및 수행될 프로세스의 타입에 특정적일 수도 있다는 것이 이해되어야 한다. 따라서 상기 기술된 바와 같이, 제어기는 예컨대 본 명세서에 기술된 프로세스들 및 제어들과 같은, 공동의 목적을 향해 함께 네트워킹되고 작동하는 하나 이상의 개별 제어기들을 포함함으로써 분산될 수도 있다. 이러한 목적들을 위한 분산형 제어기의 예는 챔버 상의 프로세스를 제어하도록 조합되는 (예컨대 플랫폼 레벨에서 또는 원격 컴퓨터의 일부로서) 원격으로 위치한 하나 이상의 집적 회로들과 통신하는 챔버 상의 하나 이상의 집적 회로들일 것이다.
비한정적으로, 예시적인 시스템들은 플라즈마 에칭 챔버 또는 모듈, 증착 챔버 또는 모듈, 스핀-린스 챔버 또는 모듈, 금속 도금 챔버 또는 모듈, 세정 챔버 또는 모듈, 베벨 에지 에칭 챔버 또는 모듈, PVD (Physical Vapor Deposition) 챔버 또는 모듈, CVD (Chemical Vapor Deposition) 챔버 또는 모듈, ALD 챔버 또는 모듈, ALE (Atomic Layer Etch) 챔버 또는 모듈, 이온 주입 챔버 또는 모듈, 트랙 (track) 챔버 또는 모듈, 및 반도체 웨이퍼들의 제조 및/또는 제작 시에 사용되거나 연관될 수도 있는 임의의 다른 반도체 프로세싱 시스템들을 포함할 수도 있다.
상술한 바와 같이, 툴에 의해서 수행될 프로세스 단계 또는 단계들에 따라서, 제어기는, 반도체 제작 공장 내의 툴 위치들 및/또는 로드 포트들로부터/로드 포트들로 웨이퍼들의 컨테이너들을 이동시키는 재료 이송 시에 사용되는, 다른 툴 회로들 또는 모듈들, 다른 툴 컴포넌트들, 클러스터 툴들, 다른 툴 인터페이스들, 인접 툴들, 이웃하는 툴들, 공장 도처에 위치한 툴들, 메인 컴퓨터, 또 다른 제어기, 또는 툴들 중 하나 이상과 통신할 수도 있다.
도 12는 본 개시의 구현 예들을 구현하기 위한 컴퓨터 시스템의 간략화된 개략도이다. 본 명세서에 기술된 방법들이 종래의 범용 컴퓨터 시스템과 같은 디지털 프로세싱 시스템을 사용하여 수행될 수도 있다는 것이 인식되어야 한다. 하나의 기능만을 수행하도록 설계되거나 프로그래밍된 특수 목적 컴퓨터들이 대안적으로 사용될 수도 있다. 컴퓨터 시스템 (1800) 은 버스 (1810) 를 통해 RAM (Random Access Memory) (1828), ROM (Read-Only Memory) (1812), 및 대용량 저장 디바이스 (1814) 에 커플링되는 CPU (Central Processing Unit) (1804) 를 포함한다. 시스템 제어기 프로그램 (1808) 은 RAM (1828) 에 상주하지만, 또한 대용량 저장부 (1814) 에 상주할 수 있다.
대용량 저장 디바이스 (1814) 는 로컬 또는 원격일 수도 있는 플로피 디스크 드라이브 또는 고정 디스크 드라이브와 같은 영구 데이터 저장 디바이스를 나타낸다. 네트워크 인터페이스 (1830) 는 다른 디바이스들과의 통신들을 허용하는, 네트워크 (1832) 를 통한 연결들을 제공한다. CPU (1804) 는 범용 프로세서, 특수 목적 프로세서, 또는 특수하게 프로그래밍된 로직 디바이스로 구현될 수도 있다는 것이 인식되어야 한다. 입력/출력 (I/O) 인터페이스 (1820) 는 상이한 주변장치들과의 통신을 제공하고, 버스 (1810) 를 통해 CPU (1804), RAM (1828), ROM (1812), 및 대용량 저장 디바이스 (1814) 와 연결된다. 샘플 주변장치들은 디스플레이 (1818), 키보드 (1822), 커서 제어 (1824), 이동식 매체 디바이스 (1834), 등을 포함한다.
디스플레이 (1818) 는 본 명세서에 기술된 사용자 인터페이스들을 디스플레이하도록 구성된다. 키보드 (1822), 커서 제어 (마우스) (1824), 이동식 매체 디바이스 (1834), 및 다른 주변장치들은 명령 선택들의 정보를 CPU (1804) 로 전달하도록 I/O 인터페이스 (1820) 에 커플링된다. 외부 디바이스들로 그리고 외부 디바이스들로부터 데이터가 I/O 인터페이스 (1820) 를 통해 전달될 수도 있다는 것이 인식되어야 한다. 구현 예들은 또한 유선-기반 네트워크 또는 무선 네트워크를 통해 링크되는 원격 프로세싱 디바이스들에 의해 태스크들이 수행되는 분산 컴퓨팅 환경들에서 실시될 수 있다.
구현 예들은 휴대형 디바이스들, 마이크로프로세서 시스템들, 마이크로프로세서-기반 또는 프로그래밍 가능한 가전제품들, 미니컴퓨터들, 메인프레임 컴퓨터들 등을 포함하는 다양한 컴퓨터 시스템 구성들로 실시될 수도 있다. 구현 예들은 또한 네트워크를 통해 링크되는 원격 프로세싱 디바이스들에 의해 태스크들이 수행되는 분산 컴퓨팅 환경들에서 실시될 수 있다.
상기 구현 예들을 염두에 두고, 구현 예들은 컴퓨터 시스템들에 저장된 데이터를 수반하는 다양한 컴퓨터-구현된 동작들을 채용할 수 있다는 것이 이해되어야 한다. 이들 동작들은 물리량들의 물리적인 조작을 필요로 한다. 구현 예들의 일부를 형성하는 본 명세서에 기술된 임의의 동작들은 유용한 머신 동작들이다. 구현 예들은 또한 이들 동작들을 수행하기 위한 디바이스 또는 장치와 관련된다. 장치는 특수 목적 컴퓨터와 같은 필요한 목적을 위해 특별히 구성될 수도 있다. 특수 목적 컴퓨터로서 규정될 때, 컴퓨터는 또한 특수 목적의 일부가 아닌 다른 프로세싱, 프로그램 실행 또는 루틴들을 수행할 수 있지만, 여전히 특수 목적을 위해 동작할 수 있다. 대안적으로, 동작들은 컴퓨터 메모리, 캐시에 저장되거나 네트워크를 통해 획득된 하나 이상의 컴퓨터 프로그램들에 의해 선택적으로 활성화되거나 구성된 범용 컴퓨터에 의해 프로세싱될 수도 있다. 데이터가 네트워크를 통해 획득될 때, 데이터는 네트워크 상의 다른 컴퓨터들, 예를 들어, 컴퓨팅 리소스들의 클라우드에 의해 프로세싱될 수도 있다.
하나 이상의 구현 예들은 또한 컴퓨터 판독 가능 매체 상의 컴퓨터 판독 가능 코드로서 제조될 수 있다. 컴퓨터 판독 가능 매체는 데이터를 저장할 수 있는 임의의 데이터 저장 디바이스이고, 그 후에 컴퓨터 시스템에 의해 판독될 수 있다. 컴퓨터 판독 가능 매체의 예들은 하드 드라이브들, NAS (Network Attached Storage), 읽기 전용 메모리, 랜덤-액세스 메모리, CD-ROM들, CD-R들, CD-RW들, 자기 테이프들 및 다른 광학 및 비 광학 데이터 저장 디바이스들을 포함한다. 컴퓨터 판독 가능 매체는 컴퓨터 판독 가능 코드가 분산된 방식으로 저장되고 실행되도록 네트워크-커플링된 컴퓨터 시스템을 통해 분산된 컴퓨터 판독 가능 유형의 매체를 포함할 수 있다.
방법 동작들이 특정한 순서로 기술되었지만, 다른 하우스 키핑 동작들이 동작들 사이에 수행될 수도 있거나, 동작들이 약간 상이한 시간들에 발생하도록 조정될 수도 있거나, 또는 오버레이 동작들의 프로세싱이 목표된 방식으로 수행되는 한, 프로세싱과 연관된 다양한 인터벌들로 프로세싱 동작들의 발생을 허용하는 시스템에서 분산될 수도 있다.
따라서, 예시적인 구현 예들의 개시는 이하의 청구항들 및 이들의 등가물들에 제시되는 개시들의 범위를 제한하는 것이 아니라, 예시적인 것으로 의도된다. 개시들의 예시적인 구현 예들이 이해의 명확성의 목적들을 위해 다소 상세히 기술되었지만, 특정한 변화들 및 수정들이 이하의 청구항들의 범위 내에서 실시될 수 있다는 것이 자명할 것이다. 이하의 청구항들에서, 엘리먼트들 및/또는 단계들은 청구항들에 명시적으로 언급되거나 본 개시에 의해 암시적으로 요구되지 않는 한, 임의의 특정한 동작의 순서를 암시하지 않는다.

Claims (20)

  1. 기판의 피처 내에 자가-형성 배리어 (self-forming barrier) 를 형성하기 위한 방법에 있어서,
    기판의 피처 내에 금속성 라이너를 증착하는 단계로서, 상기 금속성 라이너는 상기 기판의 유전체 위에 증착되는, 상기 금속성 라이너를 증착하는 단계;
    상기 금속성 라이너 위에 아연-함유 전구체를 증착하는 단계;
    상기 기판의 열적 소킹 (soaking) 을 수행하는 단계;
    미리 규정된 수의 사이클들 동안 상기 아연-함유 전구체의 증착 및 상기 기판의 열적 소킹을 반복하는 단계를 포함하고,
    상기 방법은 상기 금속 라이너와 상기 유전체 사이의 계면에 아연-함유 배리어 층을 형성하는, 자가-형성 배리어를 형성하기 위한 방법.
  2. 제 1 항에 있어서,
    상기 금속성 라이너는 루테늄으로 구성되는, 자가-형성 배리어를 형성하기 위한 방법.
  3. 제 1 항에 있어서,
    상기 금속성 라이너는 코발트로 구성되는, 자가-형성 배리어를 형성하기 위한 방법.
  4. 제 1 항에 있어서,
    상기 피처는 비아인, 자가-형성 배리어를 형성하기 위한 방법.
  5. 제 1 항에 있어서,
    상기 피처는 상호접속부인, 자가-형성 배리어를 형성하기 위한 방법.
  6. 제 1 항에 있어서,
    상기 아연-함유 전구체는 디에틸 아연인, 자가-형성 배리어를 형성하기 위한 방법.
  7. 제 1 항에 있어서,
    상기 아연-함유 전구체를 증착하는 단계는 화학적 기상 증착 프로세스에 의해 수행되는, 자가-형성 배리어를 형성하기 위한 방법.
  8. 제 1 항에 있어서,
    상기 열적 소킹은 약 180 내지 400 ℃의 온도에서 수행되는, 자가-형성 배리어를 형성하기 위한 방법.
  9. 제 1 항에 있어서,
    상기 미리 규정된 수의 사이클들 동안 반복한 후, 이어서 상기 기판의 상기 피처 내에 도체를 증착하는 단계를 더 포함하는, 자가-형성 배리어를 형성하기 위한 방법.
  10. 제 9 항에 있어서,
    상기 도체는 구리인, 자가-형성 배리어를 형성하기 위한 방법.
  11. 기판의 피처 내에 자가-형성 배리어 (self-forming barrier) 를 형성하기 위한 방법에 있어서,
    기판의 피처 내에 금속성 라이너를 증착하는 단계로서, 상기 금속성 라이너는 상기 기판의 유전체 위에 증착되는, 상기 금속성 라이너를 증착하는 단계;
    상기 금속성 라이너 위에 인듐-함유 전구체를 증착하는 단계;
    상기 기판의 열적 소킹을 수행하는 단계;
    미리 규정된 수의 사이클들 동안 상기 인듐-함유 전구체의 증착 및 상기 기판의 열적 소킹을 반복하는 단계를 포함하고,
    상기 방법은 상기 금속성 라이너와 상기 유전체 사이의 계면에 인듐-함유 배리어 층을 형성하는, 자가-형성 배리어를 형성하기 위한 방법.
  12. 제 11 항에 있어서,
    상기 금속성 라이너는 루테늄으로 구성되는, 자가-형성 배리어를 형성하기 위한 방법.
  13. 제 11 항에 있어서,
    상기 금속성 라이너는 코발트로 구성되는, 자가-형성 배리어를 형성하기 위한 방법.
  14. 제 11 항에 있어서,
    상기 피처는 비아인, 자가-형성 배리어를 형성하기 위한 방법.
  15. 제 11 항에 있어서,
    상기 피처는 상호접속부인, 자가-형성 배리어를 형성하기 위한 방법.
  16. 제 11 항에 있어서,
    상기 인듐-함유 전구체는 트리메틸 인듐인, 자가-형성 배리어를 형성하기 위한 방법.
  17. 제 11 항에 있어서,
    상기 인듐-함유 전구체를 증착하는 단계는 화학적 기상 증착 프로세스에 의해 수행되는, 자가-형성 배리어를 형성하기 위한 방법.
  18. 제 11 항에 있어서,
    상기 열적 소킹은 약 180 내지 400 ℃의 온도에서 수행되는, 자가-형성 배리어를 형성하기 위한 방법.
  19. 제 11 항에 있어서,
    상기 미리 규정된 수의 사이클들 동안 반복한 후, 이어서 상기 기판의 상기 피처 내에 도체를 증착하는 단계를 더 포함하는, 자가-형성 배리어를 형성하기 위한 방법.
  20. 제 19 항에 있어서,
    상기 도체는 구리인, 자가-형성 배리어를 형성하기 위한 방법.
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