KR102279757B1 - 확산 방지막의 형성 방법, 상기 확산 방지막을 포함하는 반도체 소자의 금속 배선 및 이의 제조 방법 - Google Patents

확산 방지막의 형성 방법, 상기 확산 방지막을 포함하는 반도체 소자의 금속 배선 및 이의 제조 방법 Download PDF

Info

Publication number
KR102279757B1
KR102279757B1 KR1020150031876A KR20150031876A KR102279757B1 KR 102279757 B1 KR102279757 B1 KR 102279757B1 KR 1020150031876 A KR1020150031876 A KR 1020150031876A KR 20150031876 A KR20150031876 A KR 20150031876A KR 102279757 B1 KR102279757 B1 KR 102279757B1
Authority
KR
South Korea
Prior art keywords
diffusion barrier
metal wiring
manganese
layer
barrier film
Prior art date
Application number
KR1020150031876A
Other languages
English (en)
Other versions
KR20160108784A (ko
Inventor
이정엽
김상덕
염승진
김수현
이현정
Original Assignee
에스케이하이닉스 주식회사
영남대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사, 영남대학교 산학협력단 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020150031876A priority Critical patent/KR102279757B1/ko
Publication of KR20160108784A publication Critical patent/KR20160108784A/ko
Application granted granted Critical
Publication of KR102279757B1 publication Critical patent/KR102279757B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/24—Alloying of impurity materials, e.g. doping materials, electrode materials, with a semiconductor body
    • H01L21/244—Alloying of electrode materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76873—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01025—Manganese [Mn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01044—Ruthenium [Ru]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 루테늄과 망간을 교대로 증착시켜 반도체 소자의 금속 배선용 확산 방지막을 형성하는 방법에 관한 것이다. 또한, 본 발명은 상기 확산 방지막을 포함하는 반도체 소자의 금속 배선과 이의 제조 방법에 관한 것이다.

Description

확산 방지막의 형성 방법, 상기 확산 방지막을 포함하는 반도체 소자의 금속 배선 및 이의 제조 방법{METHOD FOR FORMING DIFFUSION BARRIER FILM, METAL LINE COMPRISING SAID DIFFUSION BARRIER FILM IN SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 루테늄과 망간을 교대로 증착시켜 반도체 소자의 금속 배선용 확산 방지막을 형성하는 방법에 관한 것이다. 또한, 본 발명은 상기 확산 방지막을 포함하는 반도체 소자의 금속 배선과 이의 제조 방법에 관한 것이다.
반도체 소자의 고집적화 추세에 따라 디자인 룰(design rule)이 감소되고, 이에 따라 배선 및 콘택 플러그를 형성하는 공정의 난이도와 중요성이 증가되고 있다. 금속 배선 소재로는 전기 전도도가 우수한 알루미늄(Al)이 주로 이용되어 왔으며, 최근에는 전기 전도도가 우수하고 저항이 낮아 고속 동작 소자에서 RC 신호 지연 문제를 해결할 수 있는 구리(Cu)가 금속 배선 소재로 널리 사용되고 있다.
다만, 금속 배선 소재로 구리를 사용하는 경우, 절연막을 통해 기판으로 구리가 확산될 수 있다. 이는 불순물로 작용하여 누설 전류를 유발할 수 있으므로, 구리를 포함하는 금속 배선층과 절연막의 접촉 계면에 확산 방지막을 형성할 필요가 있다.
본 발명은 원자층 증착법에 의해 루테늄과 망간을 교대로 증착시켜 구리의 확산 방지 특성이 향상된 반도체 소자의 금속 배선용 확산 방지막을 제공하는 것을 목적으로 한다.
또한, 본 발명은 원자층 증착법에 의해 루테늄과 망간을 교대로 증착시켜 형성된 형성된 확산 방지막 상에 금속 배선용 금속을 직접 도금하여 금속 배선 제조 공정을 단순화하는 것을 또 다른 목적으로 한다.
본 발명의 일 측면에 따르면, a) 루테늄(Ru)을 복수회 반복하여 증착하는 단계 및 b) 망간(Mn)을 적어도 1회 증착하는 단계를 포함하되, 상기 단계 a)에서 루테늄(Ru)의 증착 횟수는 상기 단계 b)에서 망간(Mn)의 증착 횟수보다 많으며, 상기 단계 a) 및 단계 b)는 복수회 반복되는 확산 방지막의 형성 방법이 제공될 수 있다.
여기서, 상기 망간(Mn)은 상기 루테늄(Ru)에 함입되어 합금을 형성할 수 있다.
여기서, 상기 합금은 나노결정질(nanocrystalline)의 비-주상형(non-columnar) 결정 구조를 가지는 루테늄-망간(Ru-Mn) 합금일 수 있다.
여기서, 상기 단계 a) 및 단계 b)는 원자층 증착법을 통해 수행될 수 있다.
본 발명의 다른 측면에 따르면, 상기 확산 방지막의 형성 방법을 통해 기판 상에 확산 방지막을 형성하는 단계; 기판 상에 형성된 확산 방지막을 어닐링하는 단계; 및 어닐링된 확산 방지막 상에 금속 배선층을 형성하는 단계;를 포함하는 반도체 소자의 금속 배선의 제조 방법이 제공될 수 있다.
여기서, 상기 어닐링은 350 ℃ 내지 550 ℃의 범위 내에서 수행될 수 있다.
여기서, 상기 어닐링을 통해 상기 기판과 상기 확산 방지막의 접촉 계면에 망간 산화물이 형성될 수 있다.
여기서, 상기 기판이 실리콘 기판인 경우, 상기 망간 산화물은 실리콘-망간 산화물(MnxSiOy)일 수 있다.
여기서, 상기 금속 배선층은 상기 확산 방지막을 시드(seed)층으로 하여 전해 도금될 수 있다.
여기서, 상기 금속 배선층은 구리를 포함할 수 있다.
본 발명의 또 다른 측면에 따르면, 기판 상에 상기 확산 방지막의 형성 방법을 통해 형성된 확산 방지막과 상기 확산 방지막 상에 전해 도금된 금속 배선층을 포함하고, 상기 기판과 상기 확산 방지막의 접촉 계면에 망간 산화물이 형성된 반도체 소자의 금속 배선이 제공될 수 있다.
여기서, 상기 망간 산화물은 상기 확산 방지막의 어닐링을 통해 형성될 수 있다.
여기서, 상기 기판이 실리콘 기판인 경우, 상기 망간 산화물은 실리콘-망간 산화물(MnxSiOy)일 수 있다.
여기서, 상기 금속 배선층은 구리를 포함할 수 있다.
본 발명에 따르면, 나노결정질(nanocrystal)의 비-주상형(non-columnar) 결정 구조를 가지는 루테늄-망간 합금 기반 확산 방지막을 형성시킴으로써, 금속 배선층을 형성하는 구리의 확산 방지 특성을 향상시킬 수 있다.
또한, 본 발명에 따르면, 확산 방지막의 망간이 어닐링을 통해 기판으로 확산되어 자가-형성(self-forming) 확산 방지막을 형성할 수 있어 확산 방지 특성을 더욱 향상시킬 수 있다. 게다가, 상기 확산 방지막 상에 별도의 시드층을 형성할 필요 없이 직접적으로 금속 배선층을 형성하는 것이 가능하므로 반도체 소자의 금속 배선 제조 공정을 단순화할 수 있다.
도 1 내지 도 5는 본 발명의 일 실시예에 따른 확산 방지막을 포함하는 반도체 소자의 금속 배선을 제조하는 과정을 단면도로서 개략적으로 나타낸 것이다.
도 6은 본 발명의 일 실시예에 따른 확산 방지막을 형성하는 원자층 증착법의 플로우 다이어그램을 나타낸 것이다.
도 7은 본 발명의 일 실시예에 따른 확산 방지막의 결정 구조의 XRD 분석 결과를 나타낸 것이다.
도 8은 본 발명의 일 실시예에 따른 확산 방지막의 망간(Mn) 함량에 따른 저항의 변화를 나타낸 것이다.
도 9는 본 발명의 일 실시예에 따른 확산 방지막의 어닐링 처리 온도에 따른 저항의 변화를 나타낸 것이다.
도 10은 본 발명의 일 실시예에 따른 확산 방지막의 어닐링 처리 후 결정 구조의 XRD 분석 결과를 나타낸 것이다.
본 발명을 더 쉽게 이해하기 위해 편의상 특정 용어를 본원에 정의한다. 본원에서 달리 정의하지 않는 한, 본 발명에 사용된 과학 용어 및 기술 용어들은 해당 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 의미를 가질 것이다. 또한, 문맥상 특별히 지정하지 않는 한, 단수 형태의 용어는 그것의 복수 형태도 포함하는 것이며, 복수 형태의 용어는 그것의 단수 형태도 포함하는 것으로 이해되어야 한다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명하도록 한다.
상술한 바와 같이, 근래의 반도체장치의 고집적화, 고속화에 따라 종래의 알루미늄 배선에 비해 낮은 저항을 가지는 구리 배선이 활발히 사용되고 있다. 다만, 금속 배선 소재로 구리를 사용하는 경우, 절연막을 통해 기판으로 구리가 확산될 수 있으며, 이 때 불순물로 작용하여 누설 전류를 유발할 수 있다. 또한, 반대로 기판 및/또는 절연막으로부터 산소가 구리로 확산되어 구리의 전기적 전도성을 감소시킬 수도 있다.
따라서, 구리를 포함하는 금속 배선층과 절연막의 접촉 계면에 확산 방지막을 형성할 필요가 있다.
이러한 확산 방지막을 형성하는 방법으로서, 분자 빔 성장법(Molecular Beam Epitaxy, MBE), 화학 기상 증착법(Chemical Vapor Deposition, CVD), 물리 기상 증착법(Physical Vapor Deposition, PVD) 등을 이용한 방법들이 연구되고 있다.
또한, 최근 반도체 소자의 소량화에 따라 디자인 룰이 감소됨에 따라, 저온 공정, 정밀한 두께 제어, 박막의 균일성 및 도포성을 만족시키기는 증착 방법으로 자기 제한 표면 반응 메커니즘(self-limiting surface reaction mechanism)을 따르는 원자층 증착법(Atomic Layer Deposition, ALD)을 이용한 박막 형성 방법이 연구되고 있다.
본 발명의 일 측면에 따르면 원자층 증착법(ALD)을 이용한 확산 방지막, 보다 상세하게는 반도체 소자의 금속 배선용 확산 방지막을 형성하는 방법이 제공될 수 있다.
본 발명의 일 실시예에 따라 기판 상에 반도체 소자의 금속 배선용 확산 방지막을 형성하고, 나아가 반도체 소자의 금속 배선을 제조하는 예시적인 방법을 설명하기 위해 도 1 내지 도 6을 참조한다.
여기서, 도 1 내지 도 5는 반도체 소자의 금속 배선이 제조되는 각 단계별 단면도를 나타낸 것이다.
도 1을 참조하면, 기판(10) 상에 제1 절연막(11)이 형성되고, 제1 절연막(11) 사이에 제1 배선층(12)이 형성된다. 또한, 제1 절연막(11)과 제1 배선층(12) 상에 제2 절연막(13)이 형성되며, 제2 절연막(13)에 제1 배선층(12)과 접하는 비아(via) (14)와 트랜치(trench) (15)가 형성된다.
기판(10)은 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체, 또는 II-VI족 산화물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘(Si), 게르마늄(Ge) 또는 실리콘-게르마늄(SiGe)을 포함할 수 있다.
기판(10)은 벌크 웨이퍼(bulk wafer) 또는 에피텍셜(epitaxial)층으로 제공될 수도 있다. 또한, 상기 기판(10)은 SOI (Silicon On Insulator) 기판일 수 있다. 상기 기판(10) 상의 하부에는 반도체 소자가 형성되어 있을 수 있다.
제1 절연막(11) 및 제2 절연막(13)은 저유전(low-k) 물질로 형성될 수 있다. 여기서, 저유전 물질은 약 4 미만의 유전 상수(dielectric constant)를 가질 수 있다. 저유전 물질은 예를 들어, 실리콘 탄화물(SiC), 실리콘 산화물(SiO2), 불소 함유 실리콘 산화물(SiOF) 또는 불소 함유 산화물일 수 있다. 또는, HSQ (Hydrogen silesquioxane), FSG (Fluorinated Silicate Glass), MSQ (Methyl SilsesQuioxane) 및 HOSP(Organo Siloxane Polymer; 미합중국 AlliedSignal Inc.에 의해 제조 판매되는 상표명)와 같은 도핑된 산화물, SiLK (Silica Low-K; 미합중국 Dow Chemical Company에 의해 제조 판매되는 상표명), BCB (BenzoCycloButene), 및 FLARE (미합중국AlliedSignal Inc.에 의해 제조 판매되는 상표명)와 같은 유기물, 또는 에어로겔(aerogel)과 같은 다공성 물질을 포함할 수 있다.
제1 배선층(12)은 하부 배선층을 나타내는 것으로, 도전성 물질을 포함할 수 있다. 제1 배선층(12)은 구리(Cu), 알루미늄(Al), 니켈(Ni), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 납(Pb), 티타늄(Ti), 크롬(Cr), 팔라듐(Pd), 인듐(In), 아연(Zn) 및 탄소(C)로 구성된 그룹으로부터 선택된 적어도 하나의 금속, 금속 합금, 전도성 금속 산화물, 전도성 고분자 재료, 전도성 복합 재료 중 어느 하나를 포함할 수 있다. 제1 배선층(12)은 전해 도금법(electroplating), PVD 또는 CVD 방식을 이용하여 증착되어 형성될 수 있다.
비아(14) 및 트랜치(15)는 제2 절연막(13)이 적층된 후, 식각 공정에 의해 형성될 수 있다. 여기서, 듀얼 다마신(dual damascene) 공정에 의하여 비아 퍼스트(via first) 방식으로 비아(14)가 먼저 형성되거나 또는 라인 퍼스트(line first) 방식으로 트랜치(15)가 먼저 형성될 수 있다. 예를 들어, 라인 퍼스트 방식의 경우, 포토레지스트층을 형성하여 패터닝한 후, 식각을 통해 트랜치(15)를 형성하고 다시 패터닝과 식각 공정을 수행하여 비아(14)를 형성한다.
도 2를 참조하면, 비아(14) 및 트랜치(15)가 형성된 제2 절연막(13) 상에 원자층 증착법에 의해 확산 방지막(20)이 형성된다.
일반적으로 반도체 소자의 금속 배선을 위한 확산 방지막은 스퍼터링(sputtering) 방식으로 증착된 탄탈륨(Ta) 계열의 막을 사용한다. 스퍼터링 방식으로 형성된 확산 방지막은 균일한 스텝 커버리지(step coverage) 특성의 확보가 어렵기 때문에 반도체 소자의 고집적화에 따른 확산 방지막의 두께 감소의 요구를 만족시키는데 어려움이 있다.
또한, 화학 증착법(chemical vapor deposition)에 의한 경우 전구체 개발이 미흡하여 저항이 증가되는 단점이 있어, 고집적 고성능 소자의 구현을 위해서는 개선책이 필요하다.
반면, 본 발명의 일 실시예에 따르면, 원자층 증착법에 의해 확산 방지막을 형성하므로, 높은 종횡비(aspect ratio)의 패턴을 보유함과 동시에 우수한 균일성을 가지는 박막의 증착이 가능하다.
본 발명의 일 실시예에 따른 확산 방지막(20)은 루테늄(Ru) 및 망간(Mn)을 포함하며, 보다 구체적으로 확산 방지막(20)은 망간(Mn) 루테늄(Ru)에 함입되어 형성된 합금을 포함한다.
또한, 바람직하게는 확산 방지막(20)은 나노결정질(nanocrystalline)의 비-주상형(non-columnar) 결정 구조를 가지는 루테늄-망간(Ru-Mn) 합금으로 이루어질 수 있다.
본 발명의 일 실시예에 따라 확산 방지막(20)이 형성되는 증착 사이클은 도 6에 보다 상세하게 도시되어 있다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 확산 방지막(20)의 증착 단계는, a) 루테늄(Ru)을 복수회(N1) 반복하여 증착하는 단계(S10); 및 b) 망간(Mn)을 적어도 1회(N2) 증착하는 단계(S20);를 포함하며, 이 때, 상기 단계 a)와 단계 b)는 하나의 증착 사이클을 이루며, 확산 방지막(20)은 상기 증착 사이클이 복수회 반복되어 형성된다.
루테늄(Ru) 증착 단계(S10) 및 망간(Mn) 증착 단계(S20) 각각은 소스 가스의 주입 및 반응 가스의 주입의 순서로 구성되며, 각 주입 단계 후에 상기 소스 가스 및 반응 가스를 퍼지하는 단계에 퍼지 가스가 주입될 수 있다. 이 외에, 챔버 내의 압력을 조절하기 위해 불활성 가스를 공급할 수 있다. 이 경우, 불활성 가스는 퍼지 가스와 동일한 가스를 사용할 수 있다. 상기 가스들은 챔버 내로 주입되어 기판 상에 분사된다. 챔버 내의 증착 온도는 약 150 ℃ 내지 350 ℃이며, 증착 압력은 약 0.1 Torr 내지 상압일 수 있다.
소스 가스의 주입에 앞서, 예비 세정(precleaning) 공정을 실시하여 식각 잔류물 또는 표면 불순물을 제거할 수 있다. 예를 들어, 상기 확산 방지막(20)이 형성되는 기판 상의 하부 구조가 구리층인 경우, 표면에 잔존하는 Cu-O를 제거할 수 있다. 상기 예비 세정 공정은 아르곤(Ar) 스퍼터링을 이용한 세정, 반응성(reactive) 세정 또는 암모니아(NH3)를 이용한 습식 공정을 이용할 수 있다.
상기 루테늄(Ru) 증착 단계(S10)는 루테늄(Ru) 소스 주입 단계로부터 시작된다. 상기 루테늄(Ru) 소스는 루테늄(Ru) 전구체로서 C16H22Ru((6-1-isopropyl-4-methylbenzene)(4-cyclohexa-1,3-diene)ruthenium)을 포함할 수 있다. 이 외에도 Ru(EtCp)2, (C6H5)Ru(CO)3, Ru(OD)3, Ru(Cp)2, RuO4 또는 Rh(thd)3 등과 같은 루테늄(Ru) 전구체를 사용할 수 있다. 루테늄(Ru) 전구체가 기체 상(gas phage)으로 존재하는 경우는 그대로 공급이 가능하나, 고체 또는 액체 상인 경우 불활성 가스를 캐리어(carrier) 가스로 이용하여 챔버 내에 공급하는 것이 바람직하다. 상기 루테늄(Ru) 소스는 챔버 내로 약 1초 내지 약 30초 동안 공급될 수 있다.
다음으로, 상기 루테늄(Ru) 소스를 퍼지하는 단계가 수행된다. 이를 통해, 잔존하는 부산물 및 흡착되지 않은 루테늄(Ru) 전구체를 제거할 수 있다. 퍼지 가스로는 아르곤(Ar), 헬륨(He) 또는 질소(N2) 가스 등을 사용할 수 있다. 상기 퍼지 가스는 챔버 내로 약 10 초 동안 공급될 수 있다.
이어서, 제1 반응 가스를 주입하는 단계가 수행된다. 상기 제1 반응 가스는 기판 상에 흡착된 루테늄(Ru) 전구체의 핵생성(nucleation)을 보조하기 위한 것으로, 산소(O2)를 포함할 수 있다. 또한, 상기 제1 반응 가스는 수소(H2) 또는 암모니아(NH3)를 포함할 수 있다.
마지막으로, 상기 제1 반응 가스를 퍼지하는 단계가 수행되며, 상기 단계는 루테늄(Ru) 소스를 퍼지하는 단계와 유사하게 수행될 수 있다.
루테늄(Ru)은 구리(Cu)와의 접착성이 우수하고 고용체 형성이 어려워 전해 도금을 이용한 금속 배선, 특히 구리 배선 제조 공정에서 시드(seed)층으로 사용될 수 있다. 다만, 루테늄(Ru)은 다결정질(polycrystalline)의 주상형(columnar) 결정 구조를 가지기 때문에 이 자체로서 적합한 확산 방지막을 형성하기 어렵다. 따라서, 별도의 확산 방지막을 형성하지 않은 경우, 절연막을 통해 기판으로 구리가 확산될 수 있다. 이는 불순물로 작용하여 누설 전류를 유발할 수 있으므로, 구리를 포함하는 금속 배선층과 절연막의 접촉 계면에 별도의 확산 방지막을 형성할 필요가 있다.
이에 따라, 본 발명에서는 루테늄(Ru)과 망간(Mn)을 교대로 증착시켜 루테늄(Ru)에 망간(Mn)이 함입되어 형성된 합금을 확산 방지막으로서 이용한다.
루테늄(Ru)과의 교대 증착을 위한 망간(Mn) 증착 단계(S20)는 망간(Mn) 소스 주입 단계로부터 시작된다. 상기 망간(Mn) 소스로 Mn(iPr2DAD (diazadiene))2), Bis(ethylcyclopentadienyl)manganese-　Mn(thd)3 (thd=2, 2, 6, 6-tetramethylheptane-3, 5-dione), Mn(EtCp)2, Bis(N, N'-diisopropylpentylamidinato)-Mn(II), Methylcyclopentadienylmanganese(I) tricarbonyl 등과 같은 망간(Mn) 전구체를 사용할 수 있다.
다음으로, 상기 망간(Mn) 소스를 퍼지하는 단계가 수행된다. 이를 통해, 잔존하는 부산물 및 흡착되지 않은 루테늄(Mn) 전구체를 제거할 수 있다. 퍼지 가스로는 아르곤(Ar), 헬륨(He) 또는 질소(N2) 가스 등을 사용할 수 있다. 상기 퍼지 가스는 챔버 내로 약 10 초 동안 공급될 수 있다.
이어서, 제2 반응 가스를 주입하는 단계가 수행된다. 상기 제2 반응 가스는 증착된 망간(Mn) 전구체의 핵생성(nucleation)을 보조하기 위한 것으로, 산소(O2)를 포함할 수 있다. 또한, 상기 제2 반응 가스는 수소(H2) 또는 암모니아(NH3)를 포함할 수 있다.
마지막으로, 상기 제2 반응 가스 및 반응 부산물을 제거하기 위해 퍼지 가스를 주입하는 단계가 수행되며, 상기 단계는 망간(Mn) 소스를 퍼지하는 단계와 유사하게 수행될 수 있다.
도 6을 참조하여 루테늄(Ru) 증착 단계(S10) 및 망간(Mn) 증착 단계(S20)에 대하여 추가적으로 설명하면, 루테늄(Ru) 증착 단계(S10)가 N1회 수행된 후, 망간(Mn) 증착 단계(S20)가 N2회 수행될 수 있다. 여기서, N1은 N2보다 크며, 예를 들어 N1과 N2의 비는 35:1, 35:2, 35:3, 35:4 또는 35:5일 수 있다.
또한, 루테늄(Ru)을 복수회(N1) 반복하여 증착하는 단계(S10); 및 b) 망간(Mn)을 적어도 1회(N2) 증착하는 단계(S20)는 하나의 증착 사이클을 이루며, 상기 증착 사이클이 복수회 반복되어 최종적으로 확산 방지막을 형성한다.
여기서, N1과 N2의 횟수, N1과 N2의 비 또는 증착 사이클의 반복 회수는 형성되는 확산 방지막의 두께 및 특성 등에 따라 적절히 조절될 수 있다.
도 7은 본 발명의 일 실시예에 따라 형성된 확산 방지막(20)의 결정 구조의 XRD 분석 결과를 나타낸 그래프이다.
분석에 사용된 확산 방지막(20)은 도 6을 참조하여 상술한 조건으로 제조되었다. 구체적으로, C16H22Ru((6-1-isopropyl-4-methylbenzene)(4-cyclohexa-1,3-diene)ruthenium)을 루테늄(Ru) 전구체로서 사용하며, Mn(iPr2DAD (diazadiene))2을 망간(Mn) 전구체로서 사용하고, 225 ℃의 증착 온도 및 0.5 Torr 압력 하에서 루테늄(Ru)과 망간(Mn)을 교대 증착하여 제조되었다. 이 때, 루테늄(Ru)의 증착 횟수는 35회이며, 망간(Mn)의 증착 횟수는 1회이고, 총 7회의 증착 사이클로 증착되었으며, 마지막 루테늄(Ru)을 35회 증착으로 마무리하였다. 망간(Mn)의 함량은 그래프에 기재된 수치로 조절되었다.
도 7을 참조하면, 망간(Mn)이 존재하지 않는 경우(Mn 0%), 루테늄(Ru) 막은 육방정계(hexagonal) 구조를 가지며, 이에 해당하는 결정면인 Ru(100), Ru(101), Ru(110) 및 Ru(103)면에서 상대적으로 강한 신호를 나타낸다.
이 때, 망간(Mn)을 교대 증착함에 따라(망간(Mn)의 함량이 증가함에 따라), 루테늄(Ru) 막의 결정면에 해당하는 신호의 세기가 약해지는 것을 확인할 수 있으며, 이에 따라 루테늄(Ru) 막의 다결정질(polycrystalline) 결정 구조가 망간(Mn)과의 교대 증착에 따라 나노결정질(nanocrystalline) 결정 구조와 유사하게 변하는 것으로 해석할 수 있다.
즉, 다결정질(polycrystalline)의 주상형(columnar) 결정 구조를 가지는 루테늄(Ru) 막과 비교할 때, 나노결정질(nanocrystalline)의 비-주상형(non-columnar) 결정 구조를 가지는 루테늄-망간 합금 막은 구리의 확산 경로를 연장시켜 루테늄(Ru)의 결정 경계를 따른 구리의 확산을 억제시킬 수 있다.
다만, 확산 방지막(20) 내 망간(Mn)의 함량에 따른 저항의 변화를 나타낸 도 8을 참조하면, 망간(Mn)의 함량이 증가할수록 저항도 같이 증가하는 경향을 나타낸다.
통상적으로 구리 배선층에 대한 확산 방지막으로 사용되는 탄탈륨(Ta), 탄탈륨 질화물(TaN) 또는 텅스텐 탄소 질화물(WCN)의 저항이 약 80 μΩ-cm 내지 약 350 μΩ-cm이라는 점을 고려할 때, 본 발명의 일 실시예에 따른 확산 방지막(20) 내 망간(Mn)의 함량이 4 at% 이상인 경우, 반도체 소자에 적용하기에 충분하지 않은 도전 특성을 나타낸다.
예를 들어, 도 8에 도시된 바와 같이, 확산 방지막(20) 내 망간(Mn)의 함량이 과도하게 높은 경우(6.7 at%), 약 723 μΩ-cm의 저항을 나타내나, 500 ℃로 어닐링 처리를 함에 따라 저항은 약 103 μΩ-cm로 감소하기 때문에 충분한 도전 특성을 나타낼 수 있다.
따라서, 원자층 증착법에 의해 확산 방지막(20)을 형성한 후, 추가적으로 어닐링 처리를 수반하는 것이 바람직하다.
어닐링 온도에 따른 확산 방지막(망간의 함량은 2.8 at%)의 저항의 변화를 나타낸 도 9를 참조하면, 어닐링 처리하지 않은 경우, 확산 방지막의 저항은 약 250 μΩ-cm 정도이나, 400 ℃에서 어닐링 처리한 경우 약 65 μΩ-cm, 500 ℃에서 어닐링 처리한 경우 약 17 μΩ-cm의 저항을 나타내는 것을 확인할 수 있다.
즉, 통상적으로 구리 배선층에 대한 확산 방지막으로 사용되는 탄탈륨(Ta), 탄탈륨 질화물(TaN) 또는 텅스텐 타소 질화물(WCN)의 저항이 약 80 μΩ-cm 내지 약 350 μΩ-cm이라는 점을 고려할 때, 본 발명의 일 실시예에 따라 어닐링 처리된 확산 방지막(20)은 반도체 소자에 적용 가능하기에 충분하며, 종래의 확산 방지막보다 우수한 도전 특성을 나타내는 것을 확인할 수 있다.
확산 방지막(20)의 어닐링 처리는 반도체 소자에 적용 가능한 도전 특성을 확보하기 위해 350 ℃ 내지 550 ℃의 범위 내에서 수행되는 것이 바람직하다.
예를 들어, 망간 함유량이 2.8 at% 이하일 때, 400℃ 에서 어닐링 처리한 경우 100μΩ-cm 이하의 저항을 나타냈으며, 500℃ 에서 어닐링 처리한 경우, 모든 조건에서 100μΩ-cm 이하의 저항을 나타낸다.
따라서 최적의 도전 특성을 발휘하기 위해서는 망간 함유량이 2.8 at% 이하일 때에는 350℃내지 450℃의 범위 내, 4.2 at% 이상일 때에는 450℃ 내지 550℃의 범위 내에서 어닐링 처리가 수행되는 것이 바람직하다.
추가적으로, 도 3을 참조하면, 원자층 증착법에 의해 확산 방지막(20)을 형성한 후, 수행되는 어닐링 처리에 의해 기판(10) - 보다 구체적으로는 제2 절연막(13) -과 확산 방지막(20)의 접촉 계면에 망간 산화물(21)이 형성된다. 이 때, 망간 산화물(21)은 기판(10) 및/또는 제2 절연막(13)이 실리콘을 포함하는 경우, 실리콘-망간 산화물(MnxSiOy)일 수 있다.
어닐링 처리에 따른 망간 산화물(21)의 생성은 본 발명의 일 실시예에 따라 어닐링 처리된 확산 방지막(20)의 결정 구조의 XRD 분석 결과를 나타낸 그래프인 도 10으로부터 확인할 수 있다.
도 10을 참조하면, 어닐링 처리하지 않은 경우, 루테늄(Ru)의 결정면을 제외한 나머지 특이한 결정면의 신호를 확인할 수 없다. 다만, 400 ℃ 및 500 ℃에서 어닐링 처리한 경우, 실리콘-망간 산화물(MnxSiOy)에 해당하는 결정면의 신호가 발생한다.
망간 산화물(21)은 확산 방지막(20) 상에 교대 증착되어 있는 망간(Mn)이 어닐링을 통해 기판 및/또는 제2 절연막으로 확산되어 형성되며, 망간 산화물(21)은 자가-형성(self-forming) 확산 방지막으로서 작용하게 된다.
즉, 본 발명의 일 실시예에 따르면, 루테늄(Ru)과 망간(Mn)의 교대 증착을 통해 기존 루테늄(Ru)의 결정 구조를 나노결정질(nanocrystalline)의 비-주상형(non-columnar) 결정 구조로 변화시켜 루테늄(Ru)의 결정 경계를 따른 구리의 확산을 억제시킴과 동시에, 확산 방지막(20)의 어닐링 처리를 통해 망간 산화물(21) 기반의 자가-형성(self-forming) 확산 방지막이 추가적으로 형성되어 구리의 확산 억제 특성을 더욱 향상시킬 수 있다.
도 4를 참조하면, 어닐링 처리에 의해 기판(10) - 보다 구체적으로는 제2 절연막(13) -과 확산 방지막(20)의 접촉 계면에 자가-형성(self-forming) 확산 방지막인 망간 산화물(21)을 형성한 후, 확산 방지막(20) 상에 제2 배선층(30)을 적층한다.
제2 배선층(30)은 도전성 물질을 포함할 수 있으며, 구리를 포함할 수 있다. 구리는 반도체 소자의 배선층으로 통상적으로 사용되는 Al보다 녹는점이 높고, 저항이 낮아 전자 이동(Electro Migration, EM) 특성 및 신호 전달 속도를 향상시킬 수 있다.
제2 배선층(30)은 전해 도금법을 이용하여 증착할 수 있다.
전해 도금법에 의해 금속층을 증착시킬 경우, 통상적으로 전해 도금 시 전류를 전달하기 위한 시드층(seed layer)을 필요로 하는데, 본 발명의 일 실시예에 따르면, 확산 방지막(20)이 전해 도금 시의 시드층의 역할도 수행할 수 있어, 별도의 시드층을 요구하지 않는다.
본 발명과 같이 확산 방지막(20)이 시드층으로서의 역할을 수행하는 경우, 별도의 시드층을 증착하지 않아도 되므로, 저항의 증가를 억제함과 동시에 반도체 소자를 더욱 소형화하는 것이 가능하다.
도 5를 참조하면, 제2 절연막(13)의 상부에 적층된 확산 방지막(20) 및 제2 배선층(30)이 제거된다. 도 1에 도시된 비아(14) 및 트랜치(15) 내에만 제2 배선층(30)이 존재하도록 평탄화하는 공정이다. 평탄화 공정은 화학 기계적 연마법에 의해 수행될 수 있다. 상기 평탄화 공정을 통해 최종적으로 반도체 소자의 금속 배선이 제조된다.
이상, 본 발명의 실시예들에 대하여 설명하였으나, 해당 기술 분야에서 통상의 지식을 가진 자라면 특허청구범위에 기재된 본 발명의 사상으로부터 벗어나지 않는 범위 내에서, 구성 요소의 부가, 변경, 삭제 또는 추가 등에 의해 본 발명을 다양하게 수정 및 변경시킬 수 있을 것이며, 이 또한 본 발명의 권리범위 내에 포함된다고 할 것이다.

Claims (14)

  1. a) 원자층 증착법에 의해 루테늄(Ru)을 증착하는 단계; 및
    b) 원자층 증착법에 의해 망간(Mn)을 증착하는 단계;를 포함하되,
    상기 단계 a)가 N1회 수행된 후, 상기 단계 b)가 N2회 수행되고, 여기서 N1는 N2보다 크고,
    상기 단계 a) 및 단계 b)는 하나의 증착 사이클을 이루며, 상기 증착 사이클이 복수회 반복되고,
    상기 망간(Mn)은 상기 루테늄(Ru)에 함입되어 합금을 형성하고, 상기 합금은 나노결정질(nanocrystalline)의 비-주상형(non-columnar) 결정구조를 가지는 루테늄-망간(Ru-Mn) 합금인 것을 특징으로 하는 확산 방지막의 형성 방법.
  2. 제1항에 있어서,
    상기 N1:N2 비는 35:1 내지 35:5인 것을 특징으로 하는 확산 방지막의 형성 방법.
  3. 제1항에 있어서,
    상기 합금에 있어서, 상기 망간의 함유량은 2 at% 초과이고 7 at% 미만인 것을 특징으로 하는 확산 방지막의 형성 방법.
  4. 삭제
  5. 제1항 내지 제3항 중 어느 한 항에 따른 방법을 통해 기판 상에 확산 방지막을 형성하는 단계;
    기판 상에 형성된 확산 방지막을 어닐링하는 단계; 및
    어닐링된 확산 방지막 상에 금속 배선층을 형성하는 단계;를 포함하는 반도체 소자의 금속 배선의 제조 방법.
  6. 제5항에 있어서,
    상기 어닐링은 350 ℃ 내지 550 ℃의 범위 내에서 수행되는 것을 특징으로 하는 반도체 소자의 금속 배선의 제조 방법.
  7. 제6항에 있어서,
    상기 어닐링을 통해 상기 기판과 상기 확산 방지막의 접촉 계면에 망간 산화물이 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선의 제조 방법.
  8. 제7항에 있어서,
    상기 기판이 실리콘 기판인 경우, 상기 망간 산화물은 실리콘-망간 산화물(MnxSiOy)인 것을 특징으로 하는 반도체 소자의 금속 배선의 제조 방법.
  9. 제5항에 있어서,
    상기 금속 배선층은 상기 확산 방지막을 시드(seed)층으로 하여 전해 도금되는 것을 특징으로 하는 반도체 소자의 금속 배선의 제조 방법.
  10. 제9항에 있어서,
    상기 금속 배선층은 구리를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선의 제조 방법.
  11. 기판 상에 제1항 내지 제3항 중 어느 한 항에 따른 방법을 통해 형성된 확산 방지막과 상기 확산 방지막 상에 전해 도금된 금속 배선층을 포함하고, 상기 기판과 상기 확산 방지막의 접촉 계면에 망간 산화물이 형성된 반도체 소자의 금속 배선.
  12. 제11항에 있어서,
    상기 망간 산화물은 상기 확산 방지막의 어닐링을 통해 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선.
  13. 제11항에 있어서,
    상기 기판이 실리콘 기판인 경우, 상기 망간 산화물은 실리콘-망간 산화물(MnxSiOy)인 것을 특징으로 하는 반도체 소자의 금속 배선.
  14. 제11항에 있어서,
    상기 금속 배선층은 구리를 포함하는 것을 특징으로 하는 반도체 소자의 금속 배선.
KR1020150031876A 2015-03-06 2015-03-06 확산 방지막의 형성 방법, 상기 확산 방지막을 포함하는 반도체 소자의 금속 배선 및 이의 제조 방법 KR102279757B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020150031876A KR102279757B1 (ko) 2015-03-06 2015-03-06 확산 방지막의 형성 방법, 상기 확산 방지막을 포함하는 반도체 소자의 금속 배선 및 이의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150031876A KR102279757B1 (ko) 2015-03-06 2015-03-06 확산 방지막의 형성 방법, 상기 확산 방지막을 포함하는 반도체 소자의 금속 배선 및 이의 제조 방법

Publications (2)

Publication Number Publication Date
KR20160108784A KR20160108784A (ko) 2016-09-20
KR102279757B1 true KR102279757B1 (ko) 2021-07-21

Family

ID=57102178

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150031876A KR102279757B1 (ko) 2015-03-06 2015-03-06 확산 방지막의 형성 방법, 상기 확산 방지막을 포함하는 반도체 소자의 금속 배선 및 이의 제조 방법

Country Status (1)

Country Link
KR (1) KR102279757B1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10163695B1 (en) * 2017-06-27 2018-12-25 Lam Research Corporation Self-forming barrier process
US10501846B2 (en) 2017-09-11 2019-12-10 Lam Research Corporation Electrochemical doping of thin metal layers employing underpotential deposition and thermal treatment
WO2020006532A1 (en) * 2018-06-30 2020-01-02 Lam Research Corporation Zincating and doping of metal liner for liner passivation and adhesion improvement
TW202021046A (zh) * 2018-09-14 2020-06-01 美商應用材料股份有限公司 形成具有嵌入式阻障層的穿孔之方法
KR102370705B1 (ko) * 2020-06-30 2022-03-04 고려대학교 산학협력단 루테늄계 나노선 및 그의 제조 방법
US20230132632A1 (en) * 2021-10-28 2023-05-04 Adeia Semiconductor Bonding Technologies Inc. Diffusion barriers and method of forming same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009030167A (ja) * 2007-07-02 2009-02-12 Ebara Corp 基板処理方法及び基板処理装置
JP2011001568A (ja) * 2009-06-16 2011-01-06 Tokyo Electron Ltd バリヤ層、成膜方法及び処理システム
US20110006430A1 (en) * 2005-06-24 2011-01-13 Stmicroelectronics (Crolles 2) Sas Copper diffusion barrier

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070160899A1 (en) * 2006-01-10 2007-07-12 Cabot Corporation Alloy catalyst compositions and processes for making and using same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110006430A1 (en) * 2005-06-24 2011-01-13 Stmicroelectronics (Crolles 2) Sas Copper diffusion barrier
JP2009030167A (ja) * 2007-07-02 2009-02-12 Ebara Corp 基板処理方法及び基板処理装置
JP2011001568A (ja) * 2009-06-16 2011-01-06 Tokyo Electron Ltd バリヤ層、成膜方法及び処理システム

Also Published As

Publication number Publication date
KR20160108784A (ko) 2016-09-20

Similar Documents

Publication Publication Date Title
US11990368B2 (en) Doped selective metal caps to improve copper electromigration with ruthenium liner
KR102279757B1 (ko) 확산 방지막의 형성 방법, 상기 확산 방지막을 포함하는 반도체 소자의 금속 배선 및 이의 제조 방법
KR101309043B1 (ko) 원자층 증착법에 의한 루테늄 박막 형성 방법 및 그를 이용한 루테늄 박막
US20040197492A1 (en) CVD TiSiN barrier for copper integration
US8058164B2 (en) Methods of fabricating electronic devices using direct copper plating
KR20140099311A (ko) 구리 배리어 용도들을 위한 도핑된 탄탈룸 질화물
US7977791B2 (en) Selective formation of boron-containing metal cap pre-layer
EP2162906B1 (en) A method for producing a copper contact
TWI295485B (en) Method of improving low-k film property and damascene process using the same
US10665542B2 (en) Cobalt manganese vapor phase deposition
KR101628843B1 (ko) 원자층 증착법에 의한 루테늄 박막 형성 방법
KR101196746B1 (ko) 원자층 증착법에 의한 박막 형성 방법, 이를 포함하는 반도체 소자의 배선 및 그 제조 방법
EP3447793B1 (en) Method for producing seed layers for copper interconnects
KR100309809B1 (ko) 반도체소자의구리금속배선형성방법
KR20150101380A (ko) 원자층 증착법에 의한 루테늄 박막 형성 방법
KR20060073189A (ko) 반도체 소자의 구리배선 형성방법
KR20070005870A (ko) 반도체 소자의 구리 금속배선 형성방법
TW201708596A (zh) 藉由原子層沉積法之釕薄膜之形成方法
WO2017009948A1 (ja) 原子層蒸着法によるルテニウム薄膜の形成方法
US20050153545A1 (en) Methods of forming copper interconnections using electrochemical plating processes
KR100571387B1 (ko) 반도체 소자의 구리 배선 제조 방법
JP2004319862A (ja) 半導体装置の製造方法
TW201708579A (zh) 藉由原子層蒸鍍法之釕薄膜之形成方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant