TW202021046A - 形成具有嵌入式阻障層的穿孔之方法 - Google Patents

形成具有嵌入式阻障層的穿孔之方法 Download PDF

Info

Publication number
TW202021046A
TW202021046A TW108132000A TW108132000A TW202021046A TW 202021046 A TW202021046 A TW 202021046A TW 108132000 A TW108132000 A TW 108132000A TW 108132000 A TW108132000 A TW 108132000A TW 202021046 A TW202021046 A TW 202021046A
Authority
TW
Taiwan
Prior art keywords
manganese
substrate
ruthenium
ruthenium film
film
Prior art date
Application number
TW108132000A
Other languages
English (en)
Inventor
尚澔 柳
沙謝德利 甘古利
Original Assignee
美商應用材料股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商應用材料股份有限公司 filed Critical 美商應用材料股份有限公司
Publication of TW202021046A publication Critical patent/TW202021046A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76847—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned within the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H01L21/28562—Selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Vapour Deposition (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本案提供了用於形成供互連結構的阻障層/籽晶層的方法。更具體地，在具有在基板的第一表面中形成的開口的基板上沉積膜的方法，該開口擁有具有介電表面的側壁及具有導電表面的底部。錳釕膜係形成於在基板的第一表面的開口中的導電表面上。

Description

形成具有嵌入式阻障層的穿孔之方法
本案的實施例係屬於電子裝置的製造及用於裝置圖案化的方法的領域。更具體地，本案的實施例提供了形成用於互連結構的嵌入式阻障層的方法。
半導體技術的發展日新月異，並且隨著技術的進步，裝置的尺寸也隨之縮小，以提供單位空間的更快的處理及儲存速度。隨著尺寸達到7 nm，製造的挑戰變得更加明顯。在填充開口（例如，電鍍）以形成互連結構之前，沉積在開口中的阻障層的組合厚度可能導致電鍍製程的效率降低。
為了防止例如銅擴散，在現今的處理方案中包含了阻障層。洞電阻的主要來源是阻障層，阻障層的電阻率可以大於350 µΩ-cm。
釕已成為銅互連的籽晶層的有希望的候選者。但是，釕本身不能成為銅阻障層，而在沉積釕之前仍需要例如TaN/Ta的阻障層。可替代地，透過例如物理氣相沉積（PVD）而沉積的能自對準的銅錳阻障層方案也已普遍地成為阻障層方案的理想方式。然而，這兩種方案均具有可製造性的困難。
對於CVD釕，在沒有氧氣作為還原氣體的情況下，其沉積速度非常慢。氧氣往往會氧化鉭基阻障層，導致洞電阻的增加。因此，以TaN/Ta為阻障層時，CVD釕的生產量將非常緩慢。另外，在沒有氧氣的情況下釕的沉積也會導致高碳污染的釕膜，而增加線電阻/洞電阻。高電阻率的釕膜不適於用作籽晶層，這是釕籽晶層的主要優點。
對於Cu-Mn製程（一種物理氣相沉積、製程），在沉積過程中銅會擴散到氧化物層中，尤其是低ĸ的氧化物中，造成可靠性的問題。
因此，需要形成用於互連結構的阻障層/籽晶層的方法。
本案描述了製造互連結構的方法及裝置。在一或多個實施例中，一種沉積膜的方法，包括：將基板放置在處理腔室中，該基板在第一表面中具有一開口，該開口擁有具有一介電表面的一側壁及具有一導電表面的一底部。通過將基板暴露於包含錳（Mn）或釕（Ru）中的一或多者的一或多種金屬前驅物，以在基板的第一表面上的該開口中的一導電表面上形成一錳釕膜。導電材料係沉積在錳釕膜上以填充形成穿孔的基板的第一表面中的該開口。
在一或多個實施例中，一種處理具有形成在基板的第一表面的開口的一基板的方法，該開口具有一側壁及一底部。該方法包括透過將基板暴露於包含錳或釕中的一或多者的一或多種金屬前驅物，以在側壁的介電表面上以及在開口的底部的導電表面上形成一第一錳釕膜。透過將基板暴露於包含錳或釕中的一或多者的一或多種金屬前驅物，以在該第一錳釕膜上形成一第二錳釕膜。透過將基板暴露於包含錳或釕中的一或多者的一或多種金屬前驅物，以在該第二錳釕膜上形成一第三錳釕膜。導電材料係沉積在該第三錳釕膜上以填充形成穿孔的開口。
在一或多個實施例中，描述了一種電子裝置。該電子裝置包括一基板，該基板具有在第一表面中形成的特徵，該特徵從第一表面延伸到基板中，並且擁有具有介電表面的一側壁及具有導電表面的一底部。錳釕膜位於該導電表面上的該特徵的底部。導電材料係位於錳釕膜上，且填充該特徵以形成一穿孔。
在描述本揭示內容的幾個示例性實施例之前，應當理解，本揭示內容不限於在以下描述中闡述的構造或處理步驟的細節。本案能具有其他實施例並且能以各種方式被實現或實施。
提供了用於形成供互連結構的阻障層/籽晶層的方法。如本案所述，用語「阻障層/籽晶層」是指包括沉積在阻障層頂上的籽晶層或包括阻障層材料與籽晶層材料的層的任何層，其中阻障層與籽晶層材料可在層內以任何合適的方式沉積，例如均勻地、漸變的或類似的方式，以促進阻障層和籽晶層的性質。一或多個實施例中的方法能有利地減小洞電阻，提高可伸縮性，並提高可靠性。
一或多個實施例的方法可以與任何裝置節點一起使用，但特別有利的是在大約7nm或更小的裝置節點中。另外，一或多個實施例的方法可以與任何類型的互連結構或材料一起使用，但是對於包括銅（Cu）的互連結構可能特別有利。
如此說明書及所附申請專利範圍權中所使用的，用語「基板」是指製程作用於其上的表面或表面的一部分。除非上下文另外明確指出，本領域技術人員還將理解，對基板的引用可僅指基板的一部分。另外，所提到在基板上沉積，可以指裸露的基板和在其上沉積或形成有一或多個膜或特徵的基板。
如本案所述，「基板」是指在一製造過程中，在其上執行膜處理的任何基板或基板上所形成的材料表面。例如，可以在其上執行處理的基板表面包括諸如矽、氧化矽、應變矽、絕緣體上矽（SOI）、碳摻雜的氧化矽、非晶矽摻雜的矽、鍺、砷化鎵、玻璃、藍寶石的材料、以及取決於應用程序的任何其他材料，例如金屬、金屬氮化物、金屬合金、及其他導電材料。基板包括但不限於半導體晶圓。可以將基板暴露於預處理製程，以進行拋光、蝕刻、還原、氧化、羥基化、退火、及/或烘烤基板表面。除了直接在基板本身的表面上進行膜處理外，在本案中，所揭示的任何膜處理步驟還可以在形成在基板上的底層上進行，如以下更詳細地揭示，而用語「基板表面」用以包括上下文所指示的底層。因此，例如，在將膜/層或部分膜/層沉積在基板表面上的情況下，新沉積的膜/層的暴露表面將成為基板表面。
圖1記載了根據本案的一或多個實施例的沉積膜的方法10的流程圖。參考圖1，方法10包含一沉積循環70。方法10開始於操作20，透過在處理腔室中提供或放置基板。
在操作30，在處理腔室中將基板暴露於包含錳（Mn）或釕（Ru）中的一或多者的一或多種金屬前驅物下，以形成錳釕膜。
在可選的操作40處，清理處理腔室中的一或多種金屬前驅物。可以使用任何與基板、基板上的膜、及/或處理腔室壁不發生反應的合適的氣體來完成清除。合適的清除氣體包括但不限於N2 、He、及Ar。清除氣體可用於清除處理腔室的一或多種金屬前驅物及/或還原劑。在一些實施例中，相同的清除氣體用於每個清除操作。在其他實施例中，不同的清除氣體用於不同的清除操作。
在可選的操作50處，使基板暴露於還原劑以與錳釕膜進行反應。在一或多個實施例中，該還原劑選自分子氫（H2 ）、氨（NH3 ）、肼（N2 H4 ）、矽烷（SiH4 ）、乙矽烷（Si2 H6 ）、烴化合物、氫結合的化合物中的一或多種、或直接/遠程電漿。
在可選的操作60處，清除該處理腔室中的還原劑。可以使用任何與基板、基板上的膜、及/或處理腔室壁不發生反應的合適的氣體來完成清除。合適的清除氣體包括但不限於分子氮（N2 ）、氦氣（He）和氬氣（Ar）。清除氣體可用於清除處理腔室的一或多種金屬前驅物及/或還原劑。在一些實施例中，相同的清除氣體用於每個清除操作。在其他實施例中，不同的清除氣體用於不同的清除操作。
除了選擇性的改善以外，在一或多個實施例中，使用包含釕或錳中的一或多者的一或多種金屬前驅物，能有利地對所形成的穿孔提供獨特的膜性質。例如，根據一或多個實施例的方法製備的穿孔具有低電阻率。更具體地，一些實施例的錳釕膜的電阻率係小於或等於250、225、200、175、150、125或100μΩ-cm。在一或多個實施例中，退火後的錳釕膜的電阻率係小於或等於250，225、200、175、150、125或100μΩ-cm。
圖2A~4B提供了根據一或多個實施例的截面圖與俯視圖。在一或多個實施例中，可以根據本領域技術人員已知的任何技術來圖案化基板102。圖2A是根據一或多個實施例的基板102的截面圖100。圖2B是根據一或多個實施例的基板102的俯視圖101。參照圖2A與圖2B，在一或多個實施例中，提供基板102並將其放置在處理腔室150中。如本說明書與所附申請專利範圍中所使用的，用語「提供」是指使基板係可用於處理（例如，定位在處理腔室中）。基板102在第一表面105中具有開口106，該開口106具有帶有介電表面104的側壁108及帶有導電表面110的底部112。
在一或多個實施例中，側壁108具有介電表面104。如本案所用，用語「介電」是指可以被施加的電場極化的電絕緣體材料。在一或多個實施例中，介電表面104包括介電材料，該介電材料包括但不限於氧化物，例如SiO2 、Ta2 O5 、Al2 O3 、氮化物例如Si3 N4 、及鈦酸鍶鋇（BST）。技術人員能認知各種膜和層可能沒有化學計量的所列元素，且化學式的使用表示了近似的化學計量關係。例如，氧化矽（SiO2 ）膜分別包括矽原子與氧原子以大約一比二的比率。在一或多個實施例中，介電材料包括二氧化矽（SiO2 ）。在一些實施例中，介電材料相對於理想分子式是非化學計量的。例如，在一些實施例中，介電材料包括但不限於氧化物（例如，氧化矽，氧化鉭，氧化鋁），氮化物（例如，氮化矽（SiN）），碳化物（例如，碳化矽（SiC），碳氧化物（例如碳氧化矽（SiOC）），碳氮氧化物（例如碳氮氧化矽（SiNCO））和鈦酸鍶鋇（BST）。
在一或多個實施例中，導電表面112包括選自鈷（Co）、銅（Cu）、鎳（Ni）、釕（Ru）、錳（Mn）、銀（Ag）、金（Au）、鉑（Pt）、鐵（Fe）、鉬（Mo）、銠（Rh）、鈦（Ti）、鉭（Ta）、矽（Si）、或鎢（W）中的一或多種的金屬。在其他實施例中，導電表面112包括選自銅（Cu）、鈷（Co）、鎢（W）、或釕（Ru）中的一或多種的金屬。在一或多個實施例中，導電表面112是金屬，金屬碳化物，金屬氮化物或金屬矽化物中的一或多種。在一或多個特定實施例中，導電表面112包括或基本上由銅（Cu）組成。如本說明書和所附申請專利範圍中所使用的，用語「基本上由……組成」是指該膜或組合物大於或等於約95％、98％、99％、或99.5％的所述種類。
圖3A與3B是根據一或多個實施例的基板102的截面圖200。圖3C是根據一或多個實施例的基板102的俯視圖201。根據一或多個實施例的方法，將位於處理腔室150中的基板102暴露於包含錳（Mn）或釕（Ru）中的一或多者的一或多種金屬前驅物中，以在基板102的第一表面105的開口106中的導電表面112上形成一錳釕膜202。
在一或多個實施例中，錳釕膜202形成在開口106的側壁108與底部110上。錳釕膜202包括錳（Mn）和釕（Ru）。在一些實施例中，錳釕膜202可以是貫穿該層的厚度的具有均勻或不均勻組成的一單一層。在其他實施例中，錳釕膜202可以由彼此沉積的多數層形成。例如，圖3A記載了形成為單一層的錳釕膜202。圖3B記載了形成為兩層的錳釕膜202，第一層202a及沉積在第一層202a頂上的第二層202b。
在一或多個實施例中，錳釕膜202可包括主要包含Mn的一阻障層及主要包含Ru的一籽晶層。可選地，在一或多個實施例中，錳釕膜202可包括主要包含Mn的阻障層材料和主要包含Ru的籽晶層材料，其中該阻障層與籽晶層材料沉積在錳釕膜202的整個厚度上。例如，錳釕膜202可在錳釕膜202與側壁108或與具有導電表面112的底部110之間的界面附近包含約10~50％或更多的Mn，且在錳釕膜202的一相對表面附近基本上包括Ru（例如，大約50％或更多）。
錳釕膜202可以在錳釕膜202的界面與該相對表面之間，具有一梯度濃度的阻障層（例如，Mn）及籽晶層（例如，Ru）材料。例如，阻障層材料可以從該界面到錳釕膜202的相對表面的濃度降低，並且籽晶層材料可以從該界面到錳釕膜202的該相對表面的濃度增加。另外，錳釕膜202可在錳釕膜202與基板102之間的界面附近的錳釕膜202的第一部分中具有第一成分，在錳釕膜202與開口106之間的界面附近的錳釕膜202的第二部分中具有第二成分，並且在它們之間設置有過渡區域（未示出）。在一或多個實施例中，當從過渡區域的第一部分向第二部分移動時（例如，從鄰近基板102處向開口106移動），阻障層材料的濃度可能會減小並且籽晶層材料的濃度可能會增加。
如此處所述的「導電表面」是指導電的材料。導電材料包括導體與半導體材料。如此處所述的「非導電表面」是指作為絕緣體的材料。
在一或多個實施方案中，一或多種金屬前驅物包含錳（Mn）或釕（Ru）中的一或多者。在一些實施例中，該金屬前驅物包括錳，且基板102係暴露於錳前驅物中。然後，清除處理腔室150中的錳前驅物，並將基板102暴露於包含釕的金屬前驅物中。然後，清除處理腔室150中的釕前驅物。在其他實施例中，金屬前驅物包括釕，並且基板102暴露於釕前驅物中。然後，清除處理腔室150中的釕前驅物，並將基板102暴露於包含錳的金屬前驅物中。然後，清除處理腔室150中的釕前驅物。在其他實施例中，金屬前驅物包括雙核釕錳前驅物。如此處所述的，用語「雙核」是指具有兩個核的分子組合物。在一或多個實施例中，用語「雙核」是指釕和錳都存在於前驅物中。
如本說明書和所附申請專利範圍中所述的，用語「前驅物」、「反應物」、「反應氣體」等可互換使用，以指可與基板表面反應的任何氣態物質。
錳釕膜202可透過CVD、ALD、或PVD製程來形成。
在一或多個實施例中，將基板102暴露於包含釕或錳中的一或多者的一或多種金屬前驅物中以形成錳釕膜202，涉及原子層沉積（ALD），其採用了順序的、自限性的表面反應以形成錳釕膜202。在一或多個實施例中，將包含釕或錳中的一或多者的一或多種金屬前驅物引入到處理腔室中，其中一或多種金屬前驅物與基板102的表面以及開口106的導電表面112反應，以形成錳釕膜202。在其他實施例中，將包含釕或錳中的一或多者的一或多種金屬前驅物引入處理腔室，其中一或多種金屬前驅物與基板102的表面及開口106的導電表面112部分地反應。然後，可引入還原劑以還原部分反應的一或多種金屬前驅物，以形成錳釕膜202。
如此處所述，「原子層沉積」或「週期性沉積」是指兩種或更多種反應性化合物的依序地暴露，以在基板表面上沉積一材料層。將基板或基板的一部分，依序地或分別地暴露於被引入到處理腔室的反應區中的兩種或更多種反應性化合物中。在一時域ALD製程中，暴露於每種反應性化合物之間有一定的時間間隔，以使每種化合物能夠粘附及/或反應在基板表面上，然後從處理腔室中清除。這些反應性化合物應依序地暴露至基板。
在一空間ALD製程中，基板表面或基板表面上的材料的不同部分同時暴露於兩種或更多種反應性化合物，使得基板上的任何已知點基本上不會同時暴露於一種以上的反應性化合物。如本說明書和所附權利要求書中所使用的，在此態樣中所述的用語「基本上」是指，如本領域技術人員將理解的，因擴散的緣故，存在一小部分基板可能同時暴露於多種反應性氣體的可能性，而同時暴露並非所希望的。
在時域ALD製程的一態樣中，將第一反應氣體（即，第一前驅物或化合物A，例如錳前驅物、釕前驅物、或錳釕前驅物）脈衝進入反應區，隨後進行一第一次延遲。接下來，將第二前驅物或化合物B（例如還原劑）脈衝進入反應區，隨後進行一第二次延遲。在每個時間延遲期間，可以將諸如氬氣的清除氣體引入處理腔室中，以清除反應區，或者以其他方式從反應區移除任何殘留的反應性化合物或反應副產物。替代地，該清除氣體可以在整個沉積過程中連續流動，使得該清除氣體僅在反應性化合物的脈衝之間的時間延遲期間流動。該反應性化合物將可替代地經脈衝化，直到所需的膜或膜厚度形成在基板表面上。在這兩種情況下，對化合物A、吹掃氣體、化合物B、及清除氣體進行脈衝化的ALD製程係為一循環。一循環可以從化合物A或化合物B開始，並繼續該循環的各個順序，直到獲得具有預定厚度的膜為止。
如此處所述的「脈衝」或「劑量」是指間歇地或不連續地引入到處理腔室中的一定量的一來源氣體。每個脈衝內特定化合物的數量，依據脈衝的持續時間，可能會隨時間變化。一特定的處理氣體可包括單一化合物或兩種或多種化合物的混合物/組合，例如以下所述的處理氣體。
每個脈衝/劑量的持續時間是可變的，並且可以被調節以適應例如處理腔室的容積以及與其連接的真空系統的容積。另外，處理氣體的劑量時間可能會根據處理氣體的流量、處理氣體的溫度、控制閥的類型、所用處理腔室的類型、以及處理氣體的組分吸附到基板表面上的能力而有所不同。劑量時間也可以根據形成的層的類型與形成的裝置的幾何形狀而變化。一劑量時間需夠長以提供一定量的化合物，其足以基本上吸附/化學吸附到基板的整個表面上，並在其上形成一層處理氣體組分。
可以一或多個脈衝或連續地提供含金屬前驅物的處理氣體。含金屬前驅物的處理氣體的流速可以是任何合適的流速，包括但不限於，流速在約1至約5000 sccm的範圍內，或在約2至約4000 sccm的範圍內，或在約3至約3000 sccm的範圍內，或在約5至約2000 sccm的範圍內。可以在任何合適的壓力下提供金屬前驅物，包括但不限於，在約5 mTorr至約500 Torr的範圍內，或在約100 mTorr至約500 Torr的範圍內，或在約5 mTorr至約500 Torr的範圍內的壓力，或在約50 Torr至約500 Torr的範圍內，或在約100 Torr至約500 Torr的範圍內，或在約200 Torr至約500 Torr的範圍內。
基板暴露於一或多種含金屬前驅物的處理氣體的時間段，可為允許金屬前驅物在開口的底部的導電表面頂部上形成足夠的成核層所需的任何合適的時間量。例如，處理氣體可以流入處理腔室約0.1秒至約90秒的時間。在某些時域ALD製程中，將含金屬前驅物的處理氣體暴露於基板表面約0.1秒至約90秒，或約0.5秒至約60秒，或在約1秒至約30秒的範圍內，或在約2秒至約25秒的範圍內，或在約3秒至約20秒的範圍內，或在約4秒至約15秒的範圍內，或在大約5秒到大約10秒的範圍內。
在一些實施例中，可以將惰性載氣與含金屬前驅物的處理氣體同時提供至處理腔室。載氣可以與含金屬前驅物的處理氣體（例如，作為稀釋氣體）混合或單獨混合，並且可以是脈衝化的或恆定的流量。在一些實施例中，載氣以約1 sccm至約10000 sccm的恆定流量流入處理腔室。載氣可以是任何惰性氣體，例如氬氣、氦氣、氖氣、其組合等。在一或多個實施例中，在將包含金屬前驅物的處理氣體流入處理腔室之前，將其與氬氣混合。
在一空間ALD製程的一實施例中，第一反應性氣體與第二反應性氣體（例如氮氣）被同時輸送至該反應區，但是被一惰性氣體幕及/或一真空幕分開。該基板相對於氣體輸送設備移動，從而基板上的任何已知點都暴露於第一反應氣體與第二反應氣體中。
在一或多個實施例中，利用化學氣相沉積（CVD）製程將基板102暴露於包含錳或釕中的一或多者的一或多種金屬前驅物，以沉積錳釕膜202，其涉及一或多種金屬前驅物的共流的方法，其包含釕或錳中的一或多者，以及選擇性的一還原劑，以形成錳釕膜202。本領域技術人員將能理解的是，「化學氣相沉積」是指其中基板表面同時或基本上同時暴露於前驅物及/或共同試劑的一過程。如此處所述，「基本上同時」是指共流或前驅物的暴露重疊，使得反應性物質能夠在氣相中反應。
可以選擇反應條件，包括溫度，壓力，處理時間，基板表面和有機鉑族金屬前驅物，以獲得所需水平的在開口106中的導電表面112上的錳釕膜202的選擇性沉積。
沉積期間的基板溫度可例如透過設定基板支撐體或基座的溫度來控制。在一些實施例中，導電基板被保持在小於或等於約450℃的溫度下，包括小於約400℃、小於約350℃、小於約300℃、小於約250℃的溫度、小於約200℃、小於約150℃、或小於約100℃。
在一或多個實施例中，將基板102暴露於包含釕或錳中的一或多者的一或多種金屬前驅物，持續約1分鐘至約30分鐘的時間範圍，包括約1分鐘、約5分鐘、約10分鐘、約15分鐘、約20分鐘、約25分鐘、及約30分鐘。
在一或多個實施例中，錳釕膜202基本上不含氧化錳或氧化釕。
在一或多個實施例中，雙核釕錳前驅物可用於沉積錳釕膜202（或Ru和Mn的交替沉積）。雙核釕錳前驅物是既包含釕原子又包含錳原子的化合物。在一或多個實施例中，錳釕膜202在小於或等於500℃的溫度下退火。不受理論的束縛，可知對錳釕膜202進行退火，會自釕中將錳驅出，並進入介電表面104。在一或多個實施例中，基本上所有錳都被從錳釕膜202中驅出到介電表面104中。錳對氧具有高親和力，並且可以與介電表面104反應以形成矽酸錳。矽酸錳可以對水分、氧氣、及銅的擴散形成良好的屏障。如此處所述，用語「基本上全部」是指錳釕膜在退火後剩餘的錳少於30.0重量百分比濃度，包括小於25.0重量百分比濃度，小於20.0重量百分比濃度，小於15.0重量百分比濃度，小於10.0重量百分比濃度，及小於5.0重量百分比濃度。
在一或多個實施例中，所沉積的錳釕膜202主要具有作為金屬的錳而不是作為氧化錳及/或氮化錳的錳。
圖4A是根據一或多個實施例的基板102的截面圖300。圖4B是根據一或多個實施例的基板102的俯視圖301。根據一或多個實施例的方法，將導電材料302沉積在錳釕膜202上以填充位於處理腔室150中的基板102的第一表面105中的開口106以形成一穿孔。
如此處所述，「導電材料」是指導電的材料。導電材料包括導體與半導體材料。
如此處所述，「非導電材料」是指充當絕緣體的材料。
在一或多個實施例中，導電材料302包括選自鈷（Co），銅（Cu），鎳（Ni），釕（Ru），錳（Mn），銀（Ag），金（Au），鉑（Pt），鐵（Fe），鉬（Mo），銠（Rh），鈦（Ti），鉭（Ta），矽（Si）、或鎢（W）中的一或多種的金屬。在一或多個特定實施例中，導電材料包括銅（Cu）、鈷（Co）、鎢（W）、或釕（Ru）中的一或多者。
一或多個實施例涉及一種電子裝置。該電子裝置包括：一基板，該基板具有形成在一第一表面中的特徵，該特徵從該第一表面延伸到基板中，並且擁有具有介電表面的一側壁及具有導電表面的一底部；一錳釕膜位於該導電表面上的特徵的底部；以及，一導電材料位在該錳釕膜上填充該特徵以形成一穿孔。在一或多個實施例中，導電材料和導電表面獨立地包括銅（Cu），鈷（Co），鎢（W）或釕（Ru）中的一或多種。介電表面可以包括氧化物，碳摻雜的氧化物，多孔二氧化矽（SiO2 ），氧化矽（SiO），氮化矽（SiN），碳化物，碳氧化物，氮化物，氧氮化物，氧碳氮化物，碳氮化物，聚合物，磷矽酸鹽玻璃，氟矽酸鹽（SiOF）玻璃或有機矽酸鹽玻璃（SiOCH）中的一或多種。
如此處所述，用語「特徵」或「地物特徵」是指開口、溝槽、通孔、峰等中的一或多者。
在本案的第二態樣中，將釕覆蓋層沉積在沒有特徵的晶圓上，僅在晶圓的表面上具有暴露金屬（例如銅）或介電質。在一或多個實施例中，藉由將基板暴露於一選擇性錳前驅物（或選擇性雙核釕錳前驅物），然後暴露於選擇性釕前驅物，以僅在導電金屬上形成一覆蓋層。在一或多個實施例中，覆蓋層的厚度在約10 Å至約30 Å的範圍內。在一或多個實施例中，在介電質上基本上沒有沉積。
圖5圖示了用於執行一個或多個實施例的方法中的至少一些的一電漿系統800的方塊圖。所示的電漿系統800具有一處理腔室801。可移動的基座802用於保持已放置在處理腔室801中的基板803。基座802可以包括一靜電吸盤（ESC），嵌入到ESC中的一DC電極，以及一冷卻/加熱基座。在一實施例中，基座802作為一移動陰極。在一實施例中，ESC包括Al2 O3 材料，Y2 O3 或電子裝置製造的普通技術人員已知的其他陶瓷材料。DC電源804可以連接到基座802的DC電極。在一些實施例中，基座802包括一加熱器（未圖示），該加熱器能夠將該基板的溫度升高到第一溫度。儘管將靜電卡盤圖示為基座802，但是本領域技術人員將理解，這僅是示例性的，並且其他基座類型也在本案的範圍內。
在一或多個實施例中，通常利用熱沉積製程來沉積錳釕膜。在這種情況下，電漿及加熱器是不必要的。儘管在圖5中示出了電漿和加熱器，本領域技術人員將理解，這僅是示例性的，並且對於一或多個實施例的沉積方法可能不是必需的。
如圖5所示，可以通過開口808裝載基板803，並將其放置在基座802上。電漿系統800包括一入口，以藉由一質量流量控制器811將一或多種處理氣體812輸入到電漿源813。包括噴頭814的電漿源813係耦接到處理腔室801，以接收一或多種處理氣體812，以產生電漿。電漿源813耦接到RF功率源810。通過噴頭814的電漿源813，利用一高頻電場從一或多種處理氣體812中產生電漿815於處理腔室801中。電漿815包括電漿粒子，例如離子、電子、自由基、或其任何組合。在一個實施例中，電源810以大約400kHz至大約162MHz的頻率提供大約50W至大約3000W的功率以產生電漿815。
電漿偏壓電源805係經由一RF匹配器807耦接到基座802（例如，陰極）以激化電漿。在一個實施例中，電漿偏壓電源805在約2MHz至60MHz之間的頻率下，並且在特定實施例中，在約13MHz下提供不大於1000W的偏壓電源。還可以提供電漿偏壓電源806，例如，以在約400kHz至約60MHz的頻率下，並且在特定實施例中，在約60MHz下，提供不大於1000W的另一偏壓電源。電漿偏壓電源806與電漿偏壓電源805係連接至RF匹配器807，以提供雙頻偏壓電源。在一個實施例中，施加到基座802的總偏壓電源為約10W至約3000W。
如圖5所示，壓力控制系統809向處理腔室801提供壓力。腔室801具有一或多個排氣出口816，以排空在處理期間腔室中所產生的揮發性產物。在一實施例中，電漿系統800是一感應耦合電漿（ICP）系統。在一實施例中，電漿系統800是電容耦合電漿（CCP）系統。
在一些實施例中，控制系統817耦合至處理腔室801。控制系統817包括處理器818、耦合至處理器818的溫度控制器819、耦合至處理器818的記憶體820、以及耦合至處理器818的輸入/輸出裝置821。記憶體820可以包括暫態記憶體（例如，隨機存取記憶體）和非暫態記憶體（例如，儲存器）中的一或多者。
在一實施例中，處理器818具有控制以下一項或多項的配置：將處理腔室中的基板暴露於鋁前驅物；清洗處理腔室中的一基板，將處理腔室中的一基板暴露於氧化劑，或在一基板上形成包含少於或等於約150個氧化鋁單層的薄膜。
控制系統817可以被配置為執行本案所描述的至少一些方法，並且可以是軟體或硬體或其兩者的組合。電漿系統800可以是本領域已知的任何類型的高性能處理電漿系統，例如但不限於蝕刻機、清潔器、熔爐或任何其他製造電子裝置的電漿系統。
如圖6所示，本案的一些實施例針對群集工具900。群集工具900包括至少一個中央傳送站，其具有多個側面。機器手位於中央轉移站內，並配置為將機器手葉片移動到多個側面中的每個側面。
圖6圖示了說明性的多腔室半導體處理工具的示意圖，該多腔室半導體處理工具也稱為群集工具或多群集工具。群集工具900包括複數個處理腔室902、904、906、908、910、912、914、916、及918。各種處理腔室可以是任何合適的腔室，包括但不限於，預清潔腔室、緩衝腔室、轉移空間、晶圓定向器/脫氣腔室、低溫冷卻腔室、及轉移腔室。處理腔室與部件的特定配置，可根據該群集工具而改變，且不應被視為本揭示的範圍的限制。
在圖6所示的實施例中，工廠介面950係連接到群集工具900的前部。工廠介面950包括在工廠介面950的前部951上的一負載腔室954及卸載腔室956。儘管在左側圖示了負載腔室954並且在右側圖示了卸載腔室956，但是本領域技術人員將理解，這僅是一種可能的構造的代表。
負載腔室954與卸載腔室956的尺寸及形狀，可根據例如在群集工具900中所處理的基板而變化。在所示的實施例中，負載腔室954與卸載腔室956的尺寸經設計以保持一晶圓盒，其中複數個晶圓位於該盒內。
機器手952位於工廠介面950內，並且可以在負載腔室954與卸載腔室956之間移動。機器手952能夠將晶圓從負載腔室954中的盒經由工廠介面950傳送到裝載閘腔室960。機器手952還能夠經由工廠介面950將晶圓從裝載閘腔室962傳輸到卸載腔室956中的盒內。如本領域技術人員將理解的，工廠介面950可以具有一個以上的機器手952。例如，工廠介面950可以具有在負載腔室954與裝載閘腔室960之間傳送晶圓的第一機器手，以及在裝載閘腔室962與卸載腔室956之間傳送晶圓的第二機器手。
所示的群集工具900具有第一部分920及第二部分930。第一部分920通過裝載閘腔室960、962連接到工廠介面950。第一部分920包括其中具有至少一個機器手925的第一傳送腔室921。機器手925也被稱為機器晶圓傳送機構。第一傳送腔室921係相對於裝載閘腔室960、962，處理腔室902、904、916、918、及緩衝腔室922、924而位於中心。一些實施例中的機器手925為能夠一次獨立地移動一個以上晶圓的多臂機器手。在一些實施例中，第一傳送腔室921包括一個以上的自動晶圓傳送機構。第一傳送腔室921中的機器手925，經配置為使晶圓在第一傳送腔室921周圍的腔室之間移動。各個晶圓被承載在位於第一機器手機構的遠端處的晶圓傳輸葉片上。
在第一部分920中處理晶圓之後，該晶圓可以通過一穿通腔室而傳送到第二部分930。例如，腔室922、924可以是單向或雙向的穿通腔室。穿通腔室922、924可用於例如在第二部分930中進行處理之前對晶圓進行低溫冷卻，或者在返回到第一部分920之前進行晶圓冷卻或後處理。
系統控制器990與第一機器手925、第二機器手935、第一複數個處理腔室902、904、916、918、及第二複數個處理腔室906、908、910、912、914進行通訊。系統控制器990可以是可以控制處理腔室與機器手的任何合適的組件。例如，系統控制器990可以是包括中央處理單元、記憶體、合適的電路、及儲存器的一電腦。
處理通常可以作為軟體常式儲存在系統控制器990的記憶體中，該軟體常式在經處理器執行時，使該處理腔室執行本案的處理。該軟體常式也可以由第二處理器（未圖示）儲存及/或執行，該第二處理器係位於由該處理器控制的硬體的遠端。本案的一些或全部方法也可以在硬體中執行。如此，該過程可以在軟體中執行並且可以使用電腦系統，以硬體（例如，專用積體電路或其他類型的硬體來執行）或者以軟體與硬體的組合來執行。當由處理器執行時，軟體常式將一般用途電腦轉換為專用電腦（控制器），以控制腔室操作，從而執行該過程。
在本案所討論的材料與方法的上下文中（特別是在所附申請專利範圍的上下文中），使用用語「一」與「一個」以及「該」，除非本案另外指出或與上下文明顯相反處，應被解釋為涵蓋單數和複數。除非在此另外指出，否則本案中數值範圍的列舉，僅用以作為分別指示落入該請求範圍內的每個單獨值的簡單寫法，並且每個單獨值都被併入說明書中，就如同其在本案中被單獨敘述一樣。除非本案另外指出或與上下文明顯相反處，否則本案描述的所有方法可以以任何合適的順序執行。除非另外要求，否則本案提供的任何和所有示例或示例性語句（例如，「諸如」）的使用，僅用以更好地闡明材料與方法，並且不對請求範圍構成限制。說明書中的語句均不應被解釋為指示任何未請求保護的對於所揭示的材料與方法的實施是必不可少的元件。
在整個說明書中，對「一個實施例」、「某些實施例」、「一個或多個實施例」、或「一個實施例」的引用，表示結合該實施例描述的特定特徵、結構、材料、或特性被包括在本案的至少一個實施例中。因此，在整個說明書中各處出現的諸如「在一個或多個實施例中」、「在某些實施例中」、「在一個實施例中」、或「在一個實施例中」之類的短語，不一定是指本說明書所揭示的相同實施例。此外，在一個或多個實施例中，可以以任何合適的方式來組合特定的特徵、結構、材料、或特性。
儘管這裡已經參考特定實施例描述了本案，但是應當理解，這些實施例僅是針對本案的原理與應用的說明。對於本領域技術人員將顯而易見的是，在不脫離本案的精神與範圍的情況下，可以對本案的方法及裝置進行各種修改和變化。因此，本案用以包括在所附申請專利範圍及其均等物的範圍內的修改和變化。
10:方法 20:操作 20:操作 30:操作 40:操作 50:操作 60:操作 70:沉積循環 100:截面圖 101:俯視圖 102:基板 104:介電表面 105:第一表面 106:開口 108:側壁 110:導電表面 112:底部 150:處理腔室 200:截面圖 201:俯視圖 202:錳釕膜 202a:第一層 202b:第二層 202:錳釕膜 300:截面圖 301:俯視圖 302:導電材料 800:電漿系統 801:處理腔室 802:基座 803:基板 804:DC電源 805:電漿偏壓電源 806:電漿偏壓電源 807:RF匹配器 808:開口 809:壓力控制系統 810:RF功率源 811:質量流量控制器 812:處理氣體 813:電漿源 814:噴頭 815:電漿 816:排氣出口 817:控制系統 818:處理器 819:溫度控制器 820:記憶體 821:輸入/輸出裝置 900:群集工具 902:處理腔室 904:處理腔室 906:處理腔室 908:處理腔室 910:處理腔室 912:處理腔室 914:處理腔室 916:處理腔室 918:處理腔室 920:第一部分 921:第一傳送腔室 922:緩衝腔室 924:緩衝腔室 925:第一機器手 930:第二部分 935:第二機器手 950:工廠介面 952:機器手 954:負載腔室 956:卸載腔室 960:裝載閘腔室 962:裝載閘腔室 990:系統控制器
因此，可透過參考實施例來對本案進行更詳細的描述，以詳細地理解本揭示內容的上述特徵，本案的詳細描述如上簡要概述，一些實施例係在附圖中圖示出。然而，應當注意，附圖僅示出了本揭示的典型實施例，並且因此不應被認為是對其範圍的限制，因為本揭示可以允許其他等效的實施例。在所附的圖式中，以示例性而非限制的方式圖示了本案所述的實施例，在附圖中，相似的元件符號指示相似的元件。
圖1記載了根據本案所述的實施例的形成膜的方法的一實施例的流程圖。
圖2A圖示了根據一或多個實施例的基板的截面圖；
圖2B圖示了根據一或多個實施例的基板的俯視圖；
圖3A圖示了根據一或多個實施例的基板的截面圖；
圖3B圖示了根據一或多個實施例的基板的剖視圖；
圖3C圖示了根據一或多個實施例的基板的俯視圖；
圖4A圖示了根據一或多個實施例的基板的截面圖；
圖4B圖示了根據一或多個實施例的基板的俯視圖；
圖5是根據本案的一或多個實施例的處理腔室的方塊圖；及
圖6是根據本案的一或多個實施例的群集工具的示意圖。
國內寄存資訊 （請依寄存機構、日期、號碼順序註記） 無
國外寄存資訊 （請依寄存國家、機構、日期、號碼順序註記） 無
102:基板
104:介電表面
105:第一表面
112:底部
150:處理腔室
202:錳釕膜
300:截面圖
302:導電材料

Claims (20)

  1. 一種沉積一膜的方法，該方法包括步驟： 將一基板定位在一處理腔室中，該基板在一第一表面上具有一開口，該開口擁有具有一介電表面的一側壁及具有一導電表面的一底部；及 藉由將該基板暴露於包含錳（Mn）或釕（Ru）中的一或多者的一或多種金屬前驅物中，以在該導電表面上的該基板的該第一表面中的該開口中形成一錳釕膜；及 在該錳釕膜上沉積一導電材料，以填充形成一穿孔的該基板的該第一表面中的該開口。
  2. 如請求項1所述的方法，其中該形成該錳釕膜的步驟，包括重複暴露於該金屬前驅物，以形成具有約10 Å至約50 Å的厚度範圍的一錳釕膜的步驟。
  3. 如請求項1所述的方法，其中該開口的高寬比至少為5：1。
  4. 如請求項1所述的方法，其中該導電材料係藉由電鍍、原子層沉積（ALD）、或化學氣相沉積（CVD）中的一或多種來沉積。
  5. 如請求項4所述的方法，其中該導電材料包括銅（Cu）、鈷（Co）、鎢（W）、或釕（Ru）中的一或多者。
  6. 如請求項1所述的方法，其中該形成該錳釕膜的步驟，包括依次暴露於該金屬前驅物及一還原劑的步驟。
  7. 如請求項6所述的方法，其中該還原劑包括氫（H2 ）、氨（NH3 ）、肼（N2 H4 ）、矽烷（SiH4 ）、乙矽烷（Si2 H6 ）、烴化合物、或氫結合化合物中的一或多者。
  8. 如請求項1所述的方法，其中在形成該錳釕膜期間，將該基板保持在小於或等於約450℃的溫度下。
  9. 如請求項1所述的方法，其中該錳釕膜基本不含氧化錳或氧化釕。
  10. 如請求項1所述的方法，其中該金屬前驅物是一雙核釕錳前驅物。
  11. 如請求項1所述的方法，還包括在沉積該導電材料之前，在小於或等於500℃的溫度下對該基板進行退火的步驟。
  12. 如請求項11所述的方法，其中該對該基板進行退火的步驟還形成一釕膜。
  13. 一種處理一基板的方法，該基板具有在該基板的一第一表面中形成的一開口，該開口具有一側壁及一底部，該方法包括步驟： 藉由將該基板暴露於包含錳或釕中的一或多者的一或多種金屬前驅物，在該側壁的一介電表面及該開口的該底部的一導電表面上形成一第一錳釕膜； 藉由將該基板暴露於包含錳或釕中的一或多者的一或多種金屬前驅物，在該第一錳釕膜上形成一第二錳釕膜； 藉由將該基板暴露於包含錳或釕中的一或多者的一或多種金屬前驅物，在該第二錳釕膜上形成一第三錳釕膜；以及 在該第三錳釕膜上沉積一導電材料以填充形成一穿孔的該開口。
  14. 如請求項13所述的方法，其中在形成該第一錳釕膜、該第二錳釕膜、及該第三錳釕膜的過程中，將該基板保持在小於或等於約450℃的溫度下。
  15. 如請求項13所述的方法，其中該開口的該底部的該導電表面包含銅（Cu）、鈷（Co）、或鎢（W）中的一或多者。
  16. 如請求項13所述的方法，其中該形成該第一錳釕膜、該第二錳釕膜、及該第三錳釕膜的步驟，包括依次暴露於該金屬前驅物及一還原劑的步驟。
  17. 如請求項16所述的方法，其中該還原劑包括氫（H2 ）、氨（NH3 ）、氧（O2 ）、烴化合物、或氫結合的化合物中的一或多者。
  18. 一種電子裝置，包括： 一基板，具有在一第一表面上形成的一特徵，該特徵從該第一表面延伸到該基板中，並且擁有具有一介電表面的一側壁及具有一導電表面的一底部； 一錳釕膜，該錳釕膜在該導電表面上的該特徵的該底部；及 一導電材料，該導電材料在該錳釕膜上填充了該特徵以形成一穿孔。
  19. 如請求項18所述的電子裝置，其中該導電材料及該導電表面獨立地包含下列的一或多者：銅（Cu）、鈷（Co）、鎢（W）、或釕（Ru）。
  20. 如請求項18所述的電子裝置，其中該介電表面包括下列的一或多者：氧化物、碳摻雜的氧化物、多孔二氧化矽(SiO2 )、一氧化矽(SiO)、氮化矽（SiN）、碳化物、碳氧化物、氮化物、氧氮化物、氧碳氮化物、碳氮化物、聚合物、磷矽酸鹽玻璃、氟矽酸鹽（SiOF）玻璃、或有機矽酸鹽玻璃（SiOCH）。
TW108132000A 2018-09-14 2019-09-05 形成具有嵌入式阻障層的穿孔之方法 TW202021046A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201862731528P 2018-09-14 2018-09-14
US62/731,528 2018-09-14

Publications (1)

Publication Number Publication Date
TW202021046A true TW202021046A (zh) 2020-06-01

Family

ID=69773138

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108132000A TW202021046A (zh) 2018-09-14 2019-09-05 形成具有嵌入式阻障層的穿孔之方法

Country Status (3)

Country Link
US (1) US20200090991A1 (zh)
TW (1) TW202021046A (zh)
WO (1) WO2020055938A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7182970B2 (ja) * 2018-09-20 2022-12-05 東京エレクトロン株式会社 埋め込み方法及び処理システム
US11387112B2 (en) * 2018-10-04 2022-07-12 Tokyo Electron Limited Surface processing method and processing system
JP7278164B2 (ja) * 2019-07-11 2023-05-19 東京エレクトロン株式会社 ルテニウム膜の形成方法及び基板処理システム

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1909320A1 (en) * 2006-10-05 2008-04-09 ST Microelectronics Crolles 2 SAS Copper diffusion barrier
WO2009088522A2 (en) * 2007-04-09 2009-07-16 President And Fellows Of Harvard College Cobalt nitride layers for copper interconnects and methods for forming them
US9263327B2 (en) * 2014-06-20 2016-02-16 Globalfoundries Inc. Minimizing void formation in semiconductor vias and trenches
KR102279757B1 (ko) * 2015-03-06 2021-07-21 에스케이하이닉스 주식회사 확산 방지막의 형성 방법, 상기 확산 방지막을 포함하는 반도체 소자의 금속 배선 및 이의 제조 방법
JP6584326B2 (ja) * 2015-03-16 2019-10-02 東京エレクトロン株式会社 Ｃｕ配線の製造方法

Also Published As

Publication number Publication date
US20200090991A1 (en) 2020-03-19
WO2020055938A1 (en) 2020-03-19

Similar Documents

Publication Publication Date Title
US10847361B2 (en) Selective deposition of aluminum and nitrogen containing material
JP6727359B2 (ja) シームレスのコバルト間隙充填を可能にする方法
TWI333234B (en) Integration of ald/cvd barriers with porous low k materials
KR102189781B1 (ko) 망간 및 망간 니트라이드들의 증착 방법들
JP5683038B2 (ja) 成膜方法
TWI488990B (zh) 使用鋁烴化合物之金屬碳化物膜的原子層沈積
TWI786217B (zh) 增強選擇性沉積製程
CN110663098B (zh) 利用聚合物结构去活化工艺的选择性沉积工艺
US11894233B2 (en) Electronic device having an oxygen free platinum group metal film
TW202021046A (zh) 形成具有嵌入式阻障層的穿孔之方法
CN115003854A (zh) 金属膜的沉积
TWI609095B (zh) 用於氮化錳整合之方法
US9236467B2 (en) Atomic layer deposition of hafnium or zirconium alloy films
US11713507B2 (en) Low-k films
KR102597990B1 (ko) 알루미늄 및 질소를 포함하는 물질의 선택적 증착 방법
TW202312300A (zh) 形成用於互連結構的金屬襯墊之方法
US20230070489A1 (en) Doped tantalum-containing barrier films
US20230253248A1 (en) Methods of forming metal liner for interconnect structures
TW202333223A (zh) 用於氧化鎢移除之氟化鎢浸泡及處理