KR20200107030A - 이너 리드 패턴 그룹을 포함하는 반도체 패키지 및 그 방법 - Google Patents

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KR20200107030A
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Abstract

반도체 패키지에 대한 기술이 제공된다. 본 발명의 반도체 패키지는 반도체 칩, 층간절연막에 배치되어 상기 반도체 칩과 연결되는 복수의 금속 배선, 상기 복수의 금속 배선과 연결된 제1 범프 그룹 및 제2 범프 그룹, 상기 반도체 칩 하부에 배치된 유연 필름, 상기 제1 범프 그룹과 연결된 제1 이너 리드 패턴 그룹 및 상기 제2 범프 그룹과 연결된 제2 이너 리드 패턴 그룹을 포함한다. 본 발명의 반도체 패키지는 반도체 칩의 금속 배선 밀도에 따라 열팽창 길이가 달라지더라도 반도체 칩의 범프와 리드 패턴 간 미스 얼라인을 방지할 수 있다.

Description

이너 리드 패턴 그룹을 포함하는 반도체 패키지 및 그 방법{Semiconductor Package Including Inner Lead Pattern Group}
본 발명은 디스플레이 구동장치의 반도체 패키지 및 그 방법에 관한 것으로, 특히, 이너리드 패턴 그룹을 포함하는 반도체 패키지 및 그 방법에 관한 것이다.
디스플레이 장치는 화상을 디스플레이하기 위한 디스플레이 패널과 디스플레이 패널의 각 화소를 구동하기 위한 반도체 칩을 포함할 수 있다. 반도체 칩은 외부로부터 인가된 영상 신호를 각 화소의 구동에 적합한 구동 신호로 변환하여 적절한 타이밍에 각 화소에 인가하는 역할을 수행할 수 있다.
반도체 패키지는 필름 기판 상에 반도체 칩을 플립 칩 방식으로 실장하고, 필름 기판 상에서 이너 리드 패턴의 패턴과 연결된 입/출력 핀(input/output pin)을 통하여 외부 회로와 접속될 수 있다.
전자 제품의 소형화, 박형화, 경량화 및 고성능화가 더욱더 진행됨에 따라 반도체 패키지와 연결되는 전자 장치와의 접속 특성을 향상시킬 필요가 있다.
이와 관련하여, 종래에는 반도체 패키지의 아우터리드 본딩(Outer Lead Bonding) 패턴과 디스플레이 패널과의 연결에 있어서의 정렬을 위해 이너 리드 패턴의 패턴을 특별하게 구성하는 기술이 있지만, 반도체 패키지의 인너리드 본딩(이너 리드 패턴 Bonding) 패턴과 디스플레이 패널과의 연결 시 발생되는 문제를 해결하기 위한 연구는 미흡한 실정이다.
한국 공개특허 제10-2016-0043571호
본 발명이 해결하고자 하는 과제는 반도체 칩의 범프들의 패턴과 필름의 이너 리드 패턴들의 패턴 간의 어긋남을 예방하여 전기적 쇼트를 방지하기 위함이다.
본 발명이 해결하고자 하는 과제는 필름의 이너 리드 본딩(Inner Lead Bonding) 패턴과 반도체 칩의 범프 패턴 간의 미스 얼라인 현상을 방지하여 디스플레이 장치의 신뢰성을 향상시킬 수 있는 디스플레이 장치를 제공하기 위한 것이다.
본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 문제점을 해결하기 위하여, 본 발명의 일실시예에 따른 반도체 패키지는 반도체 칩; 층간절연막에 배치되어 상기 반도체 칩과 연결되는 복수의 금속 배선; 상기 복수의 금속 배선과 연결된 제1 범프 그룹 및 제2 범프 그룹; 상기 반도체 칩 하부에 배치된 유연 필름; 상기 제1 범프 그룹과 연결된 제1 이너 리드 패턴 그룹; 및 상기 제2 범프 그룹과 연결된 제2 이너 리드 패턴 그룹;을 포함한다.
상기 제1 및 제2 이너 리드 패턴 그룹은 상기 유연 필름에 형성되어 상기 반도체 칩과 중첩되도록 배치되고, 상기 제1 범프 그룹에 연결된 금속 배선의 밀도는 상기 제2 범프 그룹에 연결된 금속 배선의 밀도보다 큰 것을 특징으로 한다.
상기 금속 배선의 밀도가 높은 영역 상에 배치된 상기 제1 리드 패턴 그룹 내의 제1 피치는 상기 금속 배선의 밀도가 낮은 영역 상에 배치된 상기 제2 리드 패턴 그룹내의 제2 피치보다 큰 것을 특징으로 한다.
일 예로 상기 제1 및 제2 범프 그룹의 피치는 서로 동일한 값을 갖는 것일 수 있다.
일 예로 상기 반도체 칩의 열팽창 계수는 상기 필름의 열팽창 계수보다 큰 것일 수 있다.
일 예로 상기 제1 이너 리드 패턴 그룹의 이너 리드 패턴의 개수는 상기 제2 이너 리드 패턴 그룹의 이너 리드 패턴의 개수와 동일한 것일 수 있다.
일 예로 상기 제1 범프 그룹의 총 길이가 상기 제2 범프 그룹의 총 길이보다 큰 것일 수 있다.
상술한 문제점을 해결하기 위하여, 본 발명의 다른 실시예에 따른 반도체 패키지는 반도체 칩; 상기 반도체 칩의 상기 제1 영역 상에 형성된 제1 범프 그룹; 상기 반도체 칩의 상기 제2 영역 상에 형성된 제2 범프 그룹;을 포함한다.
상기 반도체 칩은 기판 상에 형성된 층간 절연막; 및 상기 층간 절연막에 형성되어 각각이 상기 제1 또는 제2 범프 그룹에 연결된 복수의 금속 배선; 유연 필름; 및 상기 유연 필름 상에 배치되고, 상기 제1 및 제2 범프 그룹과 각각 연결된 제1 및 제2 이너 리드 패턴 그룹을 포함할 수 있다.
상기 제1 및 제2 이너 리드 패턴 그룹은 상기 반도체 칩과 중첩되도록 배치되고, 상기 제1 영역의 단위면적당 금속 배선의 밀도가 상기 제2 영역에서 단위 면적당 금속 배선의 밀도가 큰 것을 특징으로 한다.
상기 제1 이너 리드 패턴 그룹의 피치는 상기 제2 이너 리드 패턴 그룹의 피치보다 큰 것을 특징으로 할 수 있다.
일 예로 상기 제1 범프 그룹의 피치가 상기 제2 범프 그룹의 피치보다 큰 것을 특징으로 할 수 있다.
일 예로 상기 제1 이너 리드 패턴 그룹의 이너 리드 패턴의 개수는 상기 제2 이너 리드 패턴 그룹의 이너 리드 패턴의 개수와 동일한 것일 수 있다.
일 예로 상기 제1 범프 그룹의 총 길이가 상기 제2 범프 그룹의 총 길이보다 큰 것을 특징으로 하는 것일 수 있다.
상술한 문제점을 해결하기 위하여, 본 발명의 일실시예에 따른 반도체 패키징 방법은 복수의 금속 배선을 포함하는 층간 절연막을 유연 필름 상에 형성하는 단계; 상기 층간 절연막 상에 반도체 칩을 배치하는 단계; 복수의 범프를 각각 포함하고, 적어도 하나의 상기 금속 배선과 연결되도록 상기 반도체 칩의 하단에 적어도 두 개의 범프 그룹 영역을 형성하는 단계; 및 복수의 이너 리드 패턴을 각각 포함하여, 상기 범프 영역과 각각 연결되는 적어도 두 개의 이너 리드 패턴 그룹을 상기 반도체 칩과 중첩되도록 형성하는 단계;를 포함한다.
상기 금속 배선은 상기 반도체 칩과 상기 유연 필름의 열팽창 계수를 고려하여 단위 면적당 금속 배선의 밀도를 가변하는 것을 특징으로 하고, 상기 금속 배선의 밀도가 높을수록 상기 범프 간의 간격이 증가하도록 형성하는 것을 특징으로 하는 것일 수 있다.
일 예로 상기 이너 리드 패턴 그룹은 상기 범프 간의 간격이 증가하면, 상기 이너 리드 패턴 간의 간격이 증가하도록 형성하는 것을 특징으로 할 수 있다.
일 예로 상기 이너 리드 패턴 그룹 각각은 상기 금속 배선의 밀도가 높은 영역에 상응하는 제1 이너 리드 패턴 그룹의 전체 길이가 상기 금속 배선의 밀도가 낮은 영역에 상응하는 제2 이너 리드 패? 그룹의 전체 길이보다 긴 것을 특징으로 할 수 있다.
일 예로 상기 이너 리드 패턴 그룹은 각 그룹이 서로 다른 개수 또는 동일한 개수의 이너 리드 패턴을 포함하는 것일 수 있다.
일 예로 상기 각 범프 그룹에 포함된 범프 간의 간격이 일정한 경우, 상기 이너 리드 패턴 또는 상기 범프 각각의 열팽창 계수를 고려하여, 상기 이너 리드 패턴 간의 간격을 가변하는 것일 수 있다.
상기 범프와 상기 이너 리드 패턴의 간격은 상기 반도체 칩과 상기 유연 필름을 결합하는 본딩툴 및 압착 스테이지의 온도를 고려해서 가변하는 것일 수 있다.
상기 이너 리드 패턴 간의 간격은 동일한 피치 구간 없이 증감되도록 가변하는 것을 특징으로 하는 것일 수 있다.
개시된 기술은 다음의 효과를 가질 수 있다. 다만, 특정 실시예가 다음의 효과를 전부 포함하여야 한다거나 다음의 효과만을 포함하여야 한다는 의미는 아니므로, 개시된 기술의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.
본 발명은 반도체 칩의 금속 배선 밀도에 따라 열팽창 길이가 달라지더라도 반도체 칩의 범프와 리드 패턴 간 미스 얼라인을 방지할 수 있다.
본 발명은 반도체 칩의 범프 패턴 및 유연 필름의 이너 리드 패턴의 간격을 가변함으로써 열팽창 계수에 따른 미스 얼라인을 방지할 수 있다.
본 발명의 일 실시예에 따른 반도체 칩과 디스플레이 장치 간 배선 연결의 어긋남에 따른 쇼트 현상을 방지하고 디스플레이 장치의 신뢰성을 향상시킬 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 패키지를 개략적으로 도시한 평면도이다.
도 1b는 본 발명의 일 실시예에 따른 반도체 칩을 실장 후의 반도체 패키지를 개략적으로 도시한 평면도이다.
도 2는 도 1b에 도시된 반도체 패키지에서 A-A' 단면을 나타낸 단면도이다.
도 3은 도 1b에 도시된 반도체 패키지에서 B-B' 단면을 나타낸 단면도이다.
도 4a는 본 발명의 일 실시예에 따른 반도체 칩과 범프 배열에 대한 단면도이다.
도 4b는 본 발명의 일 실시예에 따른 반도체 칩과 출력 배선을 연결한 도면이다.
도 5a는 본 발명의 일 실시예에 따른 반도체 패키지에서, 칩의 금속 배선 밀도에 대한 일례를 설명하기 위한 도면이다.
도 5b는 본 발명의 일 실시예에 따른 반도체 패키지에서, 열 팽창 과정에서 반도체 칩의 금속 배선 밀도에 따른 범프 배열에 대한 피치(pitch, BP) 또는 이너 리드 패턴의 피치(P)의 변화를 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시예에 따른 이너 리드 패턴의 피치(pitch) 설계에 대한 일례를 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시예에 따른 반도체 패키지에서, 이너 리드 패턴의 피치 설계의 일례를 설명하기 위한 도면이다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지에서, 유연 필름 상의 이너 리드 패턴의 개수가 달라지는 일례를 설명하기 위한 도면이다.
도 9a는 필름의 이너 리드 패턴 영역과 반도체 칩의 범프 영역이 어긋남이 발생할 수 있는 예를 설명하기 위한 도면이다.
도 9b는 본 발명의 일 실시예에 따른 반도체 패키지에서 필름의 이너 리드 패턴 영역과 반도체 칩의 범프 영역이 정렬하는 예를 설명하기 위한 도면이다.
도 10a는 열 압착 공정 전의 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 도면이다.
도 10b는 본 발명의 일 실시예에 따른 반도체 패키지를 제작할 때, 필름과 반도체 칩 중 본딩 툴에 의해 반도체 칩에만 열이 가해진 상황을 설명하기 위한 도면이다.
도 10c는 본 발명의 일 실시예에 따른 반도체 패키지를 제작할 때, 필름과 반도체 칩에 본딩 툴과 압착 스테이지의 열이 가해진 상황을 설명하기 위한 도면이다.
도 10d는 열 압착 공정이 완료된 후의 본 발명의 일 실시예에 따른 반도체 패키지 를 설명하기 위한 도면이다.
도 11은 본 발명의 일 실시예에 따른 반도체 패키지에서, 이너 리드 패턴 간의 간격(피치, pitch) 일례를 설명하기 위한 도면이다.
도 12는 본 발명의 다른 실시예에 따른 반도체 패키지에서, 이너 리드 패턴 간의 간격(피치, pitch)에 대한 일례를 설명하기 위한 도면이다.
도 13은 본 발명의 다른 실시예에 따른 반도체 패키지에서, 이너 리드 패턴 간의 간격(피치, pitch)에 대한 일례를 설명하기 위한 도면이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 상세한 설명에 구체적으로 설명하고자 한다. 그러나 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 제 1, 제 2등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다. "및/또는" 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다.
일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않아야 한다.
도 1a는 본 발명의 일 실시예에 따른 반도체 패키지를 개략적으로 도시한 평면도이고, 도 1b는 본 발명의 일 실시예에 따른 반도체 칩을 실장 후의 반도체 패키지를 개략적으로 도시한 평면도이다.
본 발명의 반도체 패키지(100)는 칩 온 필름(Chip on Film, COF) , 칩 온 플라스틱(Chip on Plastic, COP) 또는 칩 온 글래스(Chip on Glass, COG)로 구현될 수 있다. 도 1a를 참조하면반도체 패키지(100)는 유연 필름(200), 유연 필름(200) 상에 배치된 입력 배선 패턴(260)과 출력 배선 패턴(220)을 포함한다. 유연 필름(200)은 절연성 물질로 이루어질 수 있는데, 예를 들어, 폴리이미드(PI;polyimide) 등을 포함하는 고분자그룹에서 선택된 물질로 형성할 수 있다.
도 1b를 참조하면, 유연 필름(200)은 반도체 칩(210)이 실장되는 이너 리드 영역(Inner lead pattern area, A1)과 외부장치에 부착되어 외부회로(미도시)와 연결되는 아우터 리드 영역(outer lead pattern area, A2, A3)으로 이루어진다. 여기서 이너 리드 영역(A1)은 반도체 칩(210)과 중첩되는 영역을 말하고, 아우터 리드 영역(A2,A3)은 반도체 칩(210)과 중첩되지 않는 영역을 말한다.
본 명세서에서는 이너 리드 영역(A1) 안에 있는 출력 배선 패턴(220a)을 출력 이너 리드 패턴(output inner lead pattern)으로, 이너 리드 영역(A1) 안에 있는 입력 배선 패턴(260a)을 입력 이너 리드 패턴(input inner lead pattern, 260a)이라 한다.. 또다른 표현으로 입력 이너 리드 패턴(260a) 및 출력 이너 리드 패턴(220a)를 통칭하여 입/출력 이너 리드 패턴 또는 단순히, 이너 리드 패턴으로 부를 수 있다.
입력 배선 패턴(260)과 출력 배선 패턴(220)은 하나의 각 패턴이 일정 폭을 갖는 밴드(band) 형상으로 형성되어 복수개가 이너 리드 영역(A1)에서 아우터 리드 영역(A2, A3)으로 서로 일정 간격을 두고 배열된다.
도 1a 및 도 1b에 도시된 일 실시예에서는 상기 입력 배선 패턴(260)과 출력 배선 패턴(220)이 이너 리드 영역(A1)에서 일정 영역까지는 평행하게 배열되고 아우터 리드 영역(A2, A3)에서는 일정 각도로 절곡되어 복수의 입력 배선 패턴(260)과 출력 배선 패턴(220)의 각각 부채꼴(fanwise) 형상으로 배치되지만, 다른 실시예에 따라 상기 입력 배선 패턴(260)과 출력 배선 패턴(220)이 아우터 리드 영역(A2, A3)에서도 평행하게 배열될 수도 있을 것이다.
상기 입력 배선 패턴(260)과 출력 배선 패턴(220)은 각각 일단이 이너 리드 영역(A1)에 배치되지만, 이때 입력 배선 패턴(260)과 출력 배선 패턴(220)의 상기 각각의 일단은 이너 리드 영역(A1)에서 서로 일정 거리만큼 이격되어 배치된다.
입력 배선 패턴(260)과 출력 배선 패턴(220)은 금, 알루미늄, 구리와 같이 도전 특성이 좋은 단일의 금속층 또는 이들 금속이 2층 이상으로 이루어진 복수의 금속층으로 이루어질 수도 있다.
도 1b는 도 1a의 이너 리드 영역(A1)에 반도체 칩(210)를 실장한 평면도이다. 반도체 칩(210)은 일 예로 디스플레이 구동 칩일 수 있다. 즉, 디스플레이를 구동하는 반도체 칩 또는 구동 칩일 수 있다.
입력 배선 패턴(260)의 일단은 이너 리드 영역(A1)에 위치하여 반도체 칩(210)의 입력 범프와 전기적으로 접속되며, 타단은 제1 아우터 리드 영역(A2)에 위치하여 외부 PCB(인쇄회로기판) 배선과 전기적으로 접속된다. 또한, 출력 배선 패턴(220)의 일단은 이너 리드 영역(A1)에 위치하여 반도체 칩(210)의 출력 범프와 전기적으로 접속되며, 타단은 제2 아우터 리드 영역(A3)에 위치하여 디스플레이 패널에 형성된 게이트 패드 또는 데이터 패드와 전기적으로 접속된다.
입력 배선 패턴(260)은 상기 유연 필름(200)의 제1면에 형성되어 반도체 칩(210)과 전기적으로 연결되어 외부의 PCB로부터 반도체 칩(210)에 신호를 인가한다. 출력 배선 패턴(220)은 디스플레이 패널과 전기적으로 연결되어 반도체 칩(210)으로부터 출력되는 신호를 디스플레이 패널에 공급한다.
도 2는 도 1b에 도시된 반도체 패키지에서 A-A' 단면을 나타낸 단면도이다.
도 2를 참조하면, 반도체 패키지(100)는, 유연 필름(200), 이너 리드 패턴(220, 260), 금속범프(240a, 240d), 반도체 칩(210), 보호층(290) 및 절연막(250)을 포함한다.
반도체 칩(210)은 유연 필름(200) 상에 형성된다. 금속 범프들(240a, 240b)은 반도체 칩(210)과 입/출력 이너 리드 패턴 사이에 배치되어 반도체 칩(210)과 이너 리드 패턴 각각을 연결한다. 출력 금속 범프(240a)은 출력 이너 리드 패턴(220a)과 연결된다. 또한 입력 금속 범프(240b)는 입력 이너 리드 패턴(260a)과 연결된다. 범프와 범프 사이, 반도체 칩(210)과 유연필름(200) 사이에는 절연을 위하여 언더 필 물질(250)로 채울 수 있다. 언더 필 물질로는 절연 특성이 있는 물질, 예를 들어 폴리머 레진 등을 사용할 수 있다. 그리고 출력 배선(220), 입력 배선(260)의 표면을 보호하기 위하여, 반도체 칩(210)과 중첩되지 않는 영역의 배선 표면에는 절연막 계통의 보호층(290)이 형성된다.
도 3은 도 1b에 도시된 반도체 패키지에서 B-B' 단면을 나타낸 단면도이다.
도 3을 참조하면, 반도체 패키지는 반도체 칩(310), 유연 필름(320), 유연 필름(320) 상면에 형성되는 절연층(330), 상기 반도체 칩(310)의 하면에 부착된 범프(340) 및 이너 리드 패턴(350)을 포함한다. 이너 리드 패턴(350)은 절연층(330)에 일단이 연결되고 범프(340)에 타단이 연결된다. 금속 범프(340)는 서로 소정의 간격으로 이격된 복수의 범프 그룹(B1내지 B5)으로 나눌 수 있다. 일 범프 그룹과 타 범프 그룹 사이의 간격을 스페이스(BS1내지 BS4)로 표시하였다.
여기서 B1, B2, B3, B4, B5는 각각의 범프 그룹을 지칭할 때도 쓰이지만, 각각의 범프 그룹의 길이도 의미한다. 즉, B1은 제1 범프 그룹(B1)의 길이이다. 제1 범프 그룹(B1)에 예시로 3개의 리드 패턴들(350)이 포함되어 있는데, B1은 총 3개의 리드 패턴들 중 처음 부분과 끝부분 사이의 거리가 된다. 마찬가지로, B2는 제2 범프 그룹(B2)의 길이이다. B3는 제3 범프 그룹(B3)의 길이이다. B4는 제4 범프 그룹(B4)의 길이이다. 한편, 범프 그룹의 길이를 설명하기 위해 3개의 리드패턴을 일 예시로 들었지만, 다양한 실시예에 따라 하나의 범프 그룹에 적어도 둘 이상의 리드 패턴들을 포함할 수 있음은 자명하다.
본 명세서에서 제1 범프 그룹의 총 길이는 B1+BS1라 하자.. 마찬가지로, 제2 범프 그룹의 총 길이는 B2+BS2, 제3 범프 그룹의 총 길이는 B3+BS3,그리고 제4 범프 그룹의 총 길이는 B4+BS4이라고 하자.
반도체 패키지는 제1 범프 그룹(B1)과 연결된 제1 이너 리드 패턴 그룹(L1), 제2 범프 그룹(B2)과 연결된 제2 이너 리드 패턴 그룹(L2), 제3 범프 그룹(B3)과 연결된 제3 이너 리드 패턴 그룹(L3) 및 제4 범프 그룹(B4)과 연결된 제4 이너 리드 패턴 그룹(L4)를 포함한다. 제1, 제2, 제3, 제4 이너 리드 패턴 그룹은 모두 반도체 칩(310)과 중첩되도록 배치된다.
여기서 L1, L2, L3, L4는 각각의 이너 리드 패턴 그룹을 지칭하면서, 각각의 이너 리드 패턴 그룹의 길이도 의미한다. 즉, L1은 제1 이너 리드 패턴 그룹(L1)의 길이이다.
제1 이너 리드 패턴 그룹(L1)은 일 실시예에 따라 3개의 리드 패턴들(350)을 포함하고, L1은 3개의 리드 패턴 처음 부분과 끝부분의 거리가 된다. 마찬가지로, L2는 제2 이너 리드 패턴 그룹(L2)의 길이, L3는 제3 이너 리드 패턴 그룹(L3)의 길이, L4는 제4 이너 리드 패턴 그룹(L4)의 길이이다. 본 명세서에서 제1 이너 리드 패턴 그룹의 총 길이는 L1+S1라 하자. 마찬가지로, 제2 이너 리드 패턴 그룹의 총 길이는 L2+S2, 제3 이너 리드 패턴 그룹의 총 길이는 L3+S3, 제4 이너 리드 패턴 그룹의 총 길이는 L4+S4라 하자.
도 3에 도시된 것처럼 B1과 L1은 서로 길이가 동일하지 않다. B1은 각 범프의 일단을 기준으로 한 것이고 L1은 각 리드패턴의 일단을 기준으로 한 것이기 때문이다.
일 실시 예에 따르면, 반도체 칩(310)을 유연필름(320)에 부착할 때 열압착 방식으로 부착할 수 있다. 열압착 방식에 의할 경우 반도체 칩(310)과 유연필름(320)이 부분적으로 팽창하여, 반도체 칩(310)에 부착된 범프(340)들의 배열과 유연필름(320)의 절연층(330)에 부착된 이너 리드 패턴(350)들의 이너 리드 본딩 패턴 간에 어긋남이 발생하여 전기적 쇼트가 발생할 수 있다.
어긋남(misalign; 미스 얼라인) 현상에 따른 전기적 쇼트(short) 현상은 디스플레이 장치의 신뢰성을 저하시킬 수 있다.
전기적 쇼트를 방지하기 위하여, 본 발명의 복수 개의 범프들(340)의 배열은 상기 반도체 칩의 열팽창 계수(CTE: Coefficient of Thermal Expansion)를 고려해서 배치될 수 있다. 또한, 유연 필름(320) 영역에 포함된 복수 개의 이너 리드 패턴들(350)은, 필름의 열팽창 계수(CTE: Coefficient of Thermal Expansion)를 고려해서 배열될 수 있다.
즉, 본 발명의 일 실시예에 따른 반도체 패키지는 범프들 간의 거리를 동일한 피치를 갖는 구간이 없이 순차적으로 가변하도록 배치한다. 범프들 간의 가변거리는 반도체 칩(310)을 구성하는 재료의 열팽창 계수를 기초로 조정된다. 즉, 열에 의해 반도체칩(310)의 팽창길이와 유연필름(320)의 팽창길이가 동일해지도록 하여, 반도체 칩(310)에 부착된 범프들과 유연필름(320)의 이너 리드 패턴들(350) 간에 어긋남이 발생하지 않도록 한다.
반도체 칩(310)을 구성하는 재료의 열팽창 계수를 고려하여 범프들 간에 동일한 피치를 갖는 구간이 없이 순차적으로 가변하여, 반도체 칩의 열팽창에 의해 늘어나는 길이와 필름의 늘어나는 길이를 동일하게 적용하도록 하여 반도체 칩(310)에 부착된 범프(340)들의 배열과 필름(320)의 절연층(330)에 부착된 이너 리드 패턴(350)들의 배열 간에 패턴 쉬프트(shift)를 방지하고 정 위치에 매칭시킬 수 있다.
도 4a는 본 발명의 일 실시예에 따른 반도체 칩과 범프 배열에 대한 단면도이다.
도 4a에서, 반도체 칩(210)은 기판(10)에 형성된 분리 영역(15), 웰 영역(20), 드리프트 영역(30), 소스/드레인 영역(40), CMOS 게이트 전극(50), LDMOS 게이트 전극(55)을 포함한다.
또한 반도체 칩(210)은 복수의 컨택 플러그(70), 복수의 제1 금속 배선(70), 층간 절연막(75), 복수의 비아(80), 복수의 금속 패드(90)를 포함한다.
금속 범프(240)는 반도체 칩(210)의 금속 패드(90)와 연결된다. 본 명세서에서, 복수의 금속 배선은 제1 금속 배선(70)과 금속 패드(90)를 포함하고, 그 사이에 있는 모든 금속 배선을 포함한다. 금속 패드(90)는 금속 범프(240)에 연결된다.
반도체 칩(210)의 수직단면 방향으로, 단위 면적당 금속 배선의 밀도는 열팽창 계수를 고려하여 가변될 수 있다. 일 예로 도 4a에서, 왼쪽에서 오른쪽으로 갈수록 단위 면적당 금속 배선(70, 80, 90)의 밀도가 낮아지는 경향을 갖고 있다. 금속 배선의 밀도가 낮을수록, 층간 절연막(75)이 차지하는 면적이 상대적으로 커진다. 반대로 금속 배선(70, 80, 90)의 밀도가 높을수록, 층간 절연막(75)이 차지하는 면적이 상대적으로 작다. 이와 같은 금속 배선의 밀도에 따라 고온 공정이 진행될 때 금속 범프들(240) 간의 간격에 영향을 줄 수 있다.
반도체 패키지는 복수의 범프 그룹(B1, B2, B3, B4)을 포함한다. 각 범프 그룹과 범프 그룹 사이의 간격을 스페이스(BS1, BS2, BS3)로 표시하였다. 스페이스(BS1, BS2, BS3)를 조정하여 범프 그룹 간의 간격을 조정할 수 있다. 또는 각 범프 그룹 내에 속한 복수의 범프의 피치(제1 범프의 왼쪽 끝 부분과 제2 범프의 왼쪽 끝 부분까지의 거리)를 조정하여 범프의 배열을 조정할 수 있다.
도 4b는 본 발명의 일 실시예에 따른 반도체 칩과 출력 배선을 연결한 도면으로,도 4a에서 반도체 칩(210) 상에 형성된 금속 범프(240)와 유연 필름(200) 상에 배치된 출력 배선(220)을 연결한 것이다.
일 예로 적어도 하나의 금속 범프(240)와 출력 배선(220)이 일대일 연결될 수 있다. 다른 예로 출력 배선(220)과 출력 배선(220) 사이에 더미 배선을 추가할 수 있다.
이 경우 금속 범프(240)와 출력 배선(220)이 서로 잘 정렬이 되어야 반도체 칩(210)에서 출력하는 출력 신호가 출력 배선(220)을 통해 연결된 디스플레이 장치(미도시)에 잘 전달될 수 있다. 만약 금속 범프(240)와 출력 배선(220) 또는 출력 이너 리드 패턴 (220a)이 서로 어긋나는 경우, 신호가 지연되거나, 신호가 끊기어서, 디스플레이 장치를 구동하는데 있어 오동작을 초래할 수 있다. 오동작을 제거하기 위해 도 4a에서 도시한 스페이스를 조정하여 금속 범프와 출력 배선 또는 출력 이너 리드 패턴(220a)을 잘 정렬 시켜서 연결하는데 문제가 없도록 할 수 있다. 입력 이너 리드 패턴(260a)도 마찬가지이다.
이하 본 명세서에서 출력 이너 리드 패턴(220a) 또는 입력 이너 리드 패턴(260a)을 통칭하여 이너 리드 패턴(220a, 260a)으로 정의한다.
본 발명의 실시 예에서는 출력 이너 리드 패턴(220a)이 입력 이너 리드 패턴(260a)보다 더 조밀하게 형성되기 때문에 주로 출력 이너 리드 패턴(220a)에 맞춰서 설명하고자 한다. 일반적으로 출력 관련된 배선 패턴의 밀도가 입력 관련 배선 패턴의 밀도보다 훨씬 높다.
도 5a는 본 발명의 일 실시예에 따른 반도체 패키지에서, 칩의 금속 배선 밀도에 대한 일례를 설명하기 위한 도면이고, 도 5b는 본 발명의 일 실시예에 따른 반도체 패키지에서, 열 팽창 과정에서 반도체 칩의 금속 배선 밀도에 따른 범프 배열에 대한 피치(pitch, BP) 또는 이너 리드 패턴의 피치(P)의 변화를 설명하기 위한 그래프이다. 설명의 편의를 위해 왼쪽에서 오른쪽으로 갈수록 금속 배선의 밀도가 낮아지는 경향을 갖고 있다고 가정한다.
금속 배선의 밀도가 높다라는 것은 단위 면적당 금속배선이 차지하는 면적이 크다는 것이다. 층간 절연막의 면적은 금속 배선이 차지하는 면적만큼 줄어든다. 반도체 칩(210)의 금속 배선의 밀도는 범프 압착 공정이 진행될 때 금속 범프(240) 배열 및 이너 리드 패턴(220a)에 영향을 준다.
도 5a를 참고하면, 반도체 칩(210)을 금속 배선(70,80,90)의 밀도에 따라 D1 내지 D4, 즉, 4개의 영역으로 나누어 본다. D1에서 D4로 갈수록, 금속 배선의 밀도가 점점 작아진다. 즉, D1 영역에서는 7개의 금속 패드층 및 각 층마다 연결되는 비아를 포함한다. D4 영역에서는 6개의 금속 패드층 및 일부 금속 패드 간에만 연결된 비아를 포함한다. D1 영역의 금속 배선의 밀도는 D4 영역의 금속 배선의 밀도보다 크다. 따라서 범프 압착 공정을 하는 경우 금속의 열팽창계수를 고려하면, 층간 절연막이 차지하는 영역이 더 큰 D4 영역이 D1 영역에 비해 팽창이 덜 일어난다. 금속 배선의 밀도가 높을수록 열 팽창 길이는 커지기 때문이다.
범프 배열에 대한 피치(pitch) 즉, 범프와 범프 간의 간격을 BP라고 하자. 범프 압착 공정이 고온에서 진행될 때, 금속 배선의 단위면적당 밀도에 따라 각 범프 그룹 내에서 범프 간의 간격(BP1, BP2, BP3, BP4)도 가변된다. 금속 배선의 밀도(D1>D2>D3>D4)가 높을수록 각 범프 그룹 내에서 범프 간의 간격(BP1, BP2, BP3, BP4)은 더 벌어지도록 가변된다. 즉, BP1>BP2>BP3>BP4가 된다.
금속 배선의 밀도가 높을수록, 층간 절연막(75)이 차지하는 면적이 상대적으로 작아서 상대적으로 범프 간의 간격이 더 커진다. 반대로, 금속 배선의 밀도가 낮을수록, 열 팽창 길이는 작아진다. 금속 배선의 밀도가 낮을수록 층간 절연막(75)이 차지하는 면적이 상대적으로 커진다.
금속 배선의 밀도가 증가할수록 고온 공정에서 범프 간의 간격이 증가한다. 열팽창 계수는 예를 들어 실리콘의 경우, 3~5*1E-06/K값, 알루미늄 금속의 경우 25*1E-06/K. 이에 반해 산화막은 약 0.5*1E-06/oC 이다. 산화막의 열 팽창 계수는 실리콘 및 알루미늄 금속보다 작다. 그래서 금속 배선의 밀도가 낮은 영역에 형성된 범프 간의 간격이 금속 배선의 밀도가 높은 영역에 형성된 범프 간의 간격보다 작은 값을 갖게 된다.
본 명세서에서 여기서 열 공정 전에는, 반도체 칩(210)에 형성된 금속 범프(240)는 모두 일정한 간격으로 배치하여 패키징한다. 그러나 처음에 일정한 간격으로 배치되었지만, 서로 다른 열팽창 계수로 인하여 금속 범프(240)가 고온 압착 공정 동안 금속 범프의 간격이 증가된다.
그에 따라 범프(240)와 일대일 연결되는 이너 리드 패턴의 간격(P1 내지 P4)도 조정을 받게 된다. 즉, 금속 배선의 밀도(Metal interconnection density)가 감소할수록 또는 층간 절연막이 차지 하는 면적이 증가할수록 금속 범프(240)의 간격(BP)이 감소하고, 이너 리드 패턴들의 간격(P)도 감소시키는 방향으로 설계한다.
이너 리드 패턴들(350)은 유연 필름(320)에 형성되기 때문에, 유연 필름(320)이 열 압착 공정 동안 열에 의해 팽창하게 되면, 이너 리드 패턴(350)도 똑같이 간격이 증가한다. 결국 금속 배선(340)의 밀도를 고려해서 이너 리드 패턴(350)의 간격을 설계해야 한다. 즉, 열 공정에 의한 유연 필름의 팽창을 고려하여, 유연 필름에 존재하는 이너 리드 패턴의 간격을 설계해야 한다. 한편, 이너 리드 패턴의 간격이 너무 좁게 설정되어 있거나, 너무 넓게 설정되어 있으면, 나중에 금속 범프와 얼라인(align)이 잘 되지 않을 수 있다.
도 6은 본 발명의 일 실시예에 따른 이너 리드 패턴의 피치(pitch) 설계에 대한 일례를 설명하기 위한 도면이다.설명의 편의를 위해, D1 및 D2영역만을 중심으로 설명한다. 이하의 설명은 D3 및 D4영역에도 동일하게 적용된다.
반도체 칩(210)의 금속 배선의 밀도가 높은 영역(D1)와 낮은 영역(D2)으로 구분한다고 가정하자. 제1 범프 그룹(B1)은 금속 배선 밀도가 높은 영역(D1)에 형성되고, 제1 이너 리드 패턴 영역(L1)이 제1 범프 그룹(B1)에 연결된다. . 그 제2 범프 그룹(B2)은 금속 배선 밀도가 높은 영역(D2)에 형성되고, 제2 이너 리드 패턴 영역(L2)이 제2 범프 그룹(B2)에 연결된다..
도시된 바와 같이 제1 이너 리드 패턴 영역(L1)의 전체 길이(P1)는 제2 이너 리드 패턴 영역(L2)의 전체 길이(P2)보다 길다.. 왜냐하면, 금속 배선의 밀도가 높은 영역(D1)의 열 팽창 길이가 금속 배선의 밀도(P2)가 낮은 영역(D2)보다 크기 때문이다. 미리 설계할 때 이와 같이 피치를 가변해서 금속 범프와 이너 리드 패턴이 서로 잘 얼라인(align)되도록 할 수 있다.
한편, 금속 배선의 밀도를 미리 시뮬레이션 해서 이너 리드 패턴의 간격(피치)를 조정할 수도 있다. 그러나 실제 결과는 다르게 나올 수 있다. 반도체 패키징시 먼저, 이너 리드 패턴의 간격(피치)을 일정한 비율로 증가하는 방향으로 배치한다. 그리고 반도체 칩의 범프를 유연 필름의 이너 리드 패턴에 고온 압착을 한다. 이어서 어긋남의 정도를 관찰하여 간격(피치 또는 스페이스)을 재조정한 이너 리드 패턴을 유연 필름에 형성하는 것이다. 이후 반도체 칩의 범프를 유연 필름의 이너 리드 패턴에 다시 한번 고온 압착을 하여 얼라인 시키는 것이다.
보다 구체적으로 설명하면, 도 6에서 본 발명의 실시 예에 따른 반도체 패키지는 반도체 칩(210), 반도체 칩(210)에 형성된 복수의 금속 배선(70,80,90), 복수의 금속 배선(70,80,90)과 연결된 제1 범프 그룹(B1) 및 제2 범프 그룹(B2), 유연 필름(200) 상에 형성되고, 제1 범프 그룹(B1)과 연결된 제1 이너 리드 패턴 그룹(L1), 유연 필름(200) 상에 형성되고, 상기 제2 범프 그룹(B2)과 연결된 제2 이너 리드 패턴 그룹(L2)를 포함한다. 그리고 제1 이너 리드 패턴 그룹(L1) 및 제2 이너 리드 패턴 그룹(L2)은 반도체 칩(210)과 중첩되도록 배치된다.
여기서 L1, L2, L3, L4는 각각의 이너 리드 패턴 그룹을 지칭할 때도 쓰이지만, 각각의 이너 리드 패턴 그룹의 길이도 의미한다. 즉, L1은 제1 이너 리드 패턴 그룹(L1)의 길이이다. 제1 이너 리드 패턴 그룹(L1)에 예시로 3개의 리드 패턴들(350)이 포함되어 있는데, L1은 총 3개의 처음 부분과 끝부분의 거리가 된다. 마찬가지로, L2는 제2 이너 리드 패턴 그룹(L2)의 길이이다. L3는 제3 이너 리드 패턴 그룹(L3)의 길이이다. L4는 제4 이너 리드 패턴 그룹(L4)의 길이이다.
그래서 제1 이너 리드 패턴 그룹의 총 길이는 L1+S1으로 계산한다. 마찬가지로, 제2 이너 리드 패턴 그룹의 총 길이는 L2+S2으로 계산한다. 제3 이너 리드 패턴 그룹의 총 길이는 L3+S3으로 계산한다. 제4 이너 리드 패턴 그룹의 총 길이는 L4+S4으로 계산한다.
제1 범프 그룹(B1)과 연결된 금속 배선 영역(D1)의 밀도는 상기 제2 범프 그룹(B2)과 연결된 금속 배선 영역(D2)의 밀도보다 크다. 제1 이너 리드 패턴 그룹(L1)에 있는 이너 리드 패턴 개수와 제2 이너 리드 패턴 그룹(L2)에 있는 이너 리드 패턴 개수는 동일한 경우, 금속 배선의 밀도가 높은 영역(D1) 상에 형성된 제1 리드 패턴 그룹의 총 길이(L1+S1)가 금속 배선의 밀도가 낮은 영역 상에 형성된 제2 리드 패턴 그룹의 총 길이(L2+S2)보다 크도록 설계한다.
여기서 S1은 금속 배선의 밀도가 높은 영역(D1) 상에 형성된 제1 리드 패턴 그룹(L1)과 금속 배선의 밀도가 낮은 영역(D2) 상에 형성된 제2 리드 패턴 그룹(L2) 사이의 간격이다. 결국 S1=S2 일 경우, L1 > L2 가 되도록 설계하는 것이다. L1>L2 가 되도록 설계하려면, P1 > P2 가 되도록 설계하면 된다.
도 6의 (a) 및 (c)를 참고하면, 오른쪽으로 갈수록 금속 배선(70,80,90)의 밀도가 감소한다. 금속 배선의 밀도에 따라 이너 리드 패턴 간의 간격(Pitch)에 대해 P1>P2>P3>P4가 되도록 가변한다.
도 6의 실시예에 따른 반도체 패키지는 반도체 칩의 D1, 즉 제1 영역 상에 형성된 제1 범프 그룹(B1), 상기 반도체 칩의 D2, 제2 영역 상에 형성된 제2 범프 그룹(B2)을 포함하고, 상기 반도체 칩은 기판(10) 상에 형성된 층간 절연막(75), 및 상기 층간 절연막(75)에 형성된 복수의 금속 배선(70,80,90)을 포함하고, 상기 제1 영역(D1)의 단위면적당 금속 배선의 밀도가 상기 제2 영역에서 단위 면적당 금속 배선의 밀도가 큰 것을 특징으로 하며, 상기 제1 범프 그룹의 총 길이(B1+BS1)가 상기 제2 범프 그룹의 총 길이(B2+BS2)보다 큰 것을 특징으로 반도체 패키지이다. 최초 설계시에는 상기 제1 범프 그룹의 총 길이가 상기 제2 범프 그룹의 총 길이는 동일하다. 그러나 열 압착 고온 공정을 진행하고 나면 총 길이가 달라지는 것이다.
그리고 계속해서, 반도체 패키지는 유연 필름(200) 상에 형성되어 상기 제1 및 제2 범프 그룹(B1, B2)과 각각 연결된 제1 및 제2 이너 리드 패턴 그룹(L1,L2)을 포함한다. 상기 각 그룹에 있는 이너 리드 패턴 개수가 서로 동일한, 상기 제1 및 제2 이너 리드 패턴 그룹은 상기 반도체 칩(210)과 중첩되도록 배치되며, 상기 제1 이너 리드 패턴 그룹의 총 길이(L1)는 상기 제2 이너 리드 패턴 그룹의 총 길이(L2)보다 크다.
도 7은 본 발명의 일 실시예에 따른 반도체 패키지에서, 이너 리드 패턴의 피치 설계의 일례를 설명하기 위한 도면이다.
도 7에서 L1, 내지 L10은 제1 내지 제10 이너 리드 패턴 그룹을 나타낸다. 일 예로 각 이너 리드 패턴 그룹마다, 편의상 3개씩 이너 리드 패턴이 형성된 것으로 도시하였으나, 리드 패턴의 개수가 이에 한정되는 것은 아니다.
P1 내지 P10은 피치(pitch)를 의미한다. 각 피치는 이너 리드 패턴 그룹 안에서 해당 이너 리드 패턴의 처음 시작부분과 다음 이너 리드 패턴의 시작 부분까지의 거리를 나타낸다. 피치가 클수록 이너 리드 패턴 간의 간격도 커지고, 해당 이너 리드 패턴 그룹의 전체 길이(L)도 증가한다.
S1내지 S9는 이너 리드 패턴 그룹 간의 간격이다. 예를 들어 제1 이너 리드 패턴 그룹 L1과 제2 이너 리드 패턴 그룹 L2 사이의 간격(space, S1으로 표기)이다.
도 7에서 보듯이, 본 발명의 일 실시예에 따른 반도체 패키지는 반도체 칩(210)에 형성된 제1 내지 제10 범프 그룹(미도시), 유연 필름 상에 형성되고 제1내지 제10 범프 그룹과 각각 연결된 제1내지 제10 이너 리드 패턴 그룹(L1 내지 L10)을 포함한다. 그리고 각 이너 리드 패턴 그룹(L1 내지 L10)은 반도체 칩(210)과 중첩되도록 배치된다. 각각의 이너 리드 패턴 그룹에 있는 이너 리드 패턴 개수(220a)는 서로 동일하다.
각 이너 리드 패턴 그룹의 피치(P) 및 간격(S)은 가변할 수 있다. 일 예로 제1 이너 리드 패턴 그룹(L1)의 제1 피치(P1)은 제2 이너 리드 패턴 그룹의 제2 피치(P2)보다 크게 설계한다. 그리고 제2 이너 리드 패턴 그룹의 제2 피치(P2)는 제3 이너 리드 패턴 그룹의 제3 피치(P3)보다 크다. 그리고 제3 이너 리드 패턴 그룹의 제3 피치(P3)는 제4 이너 리드 패턴 그룹간의 제4 간격(P4)보다 작다. 제4 이너 리드 패턴 그룹(L4)의 제4 피치는 제5 이너 리드 패턴 그룹(L5)의 제 5 피치(P5)보다 작다. 제5 이너 리드 패턴 그룹(L5)의 제 5피치(P5)는 제6 이너 리드 패턴 그룹(L6)의 제6 피치(P6)과 같도록 설계한다. 즉 P1>P2>P3<P4<P5=P6>P7>P8<P9<P10으로 설계할 수 있다.
이는 각각의 이너 리드 패턴 영역에 대응하고 있는 반도체 칩 내의 금속 배선 영역의 밀도가 서로 다르기 때문이다. 각각의 간격(P1~P10)에 대한 그래프를 그려보면, 도 7(a)에 도시된 바와 같이 'W' 자 모양을 가질 수 있다. 또는 다른 예로 반대인 'M'자 모양을 갖게 할 수도 있다. 중앙에 위치하는 두 개의 그룹에 대한 피치 값인 P5, P6을 제외하고, 나머지 P1~P4, P7~P10은 서로 다른 값을 갖도록 설계한다.
제1 내지 제10 이너 리드 패턴 그룹에서 각 그룹에 대한 피치(P1 내지 P10)는 서로 다른 값을 갖도록 설계한다. 각 피치는 각 범프 그룹 안에서 제1 범프의 처음 시작부분과 제2 범프의 시작 부분까지의 거리를 나타낸다. 피치가 클수록 범프 간의 간격도 커진다. 예를 들어 L1 그룹의 피치 값(P1)이 30um 일 때 L2 그룹의 피치 값(P2)은 30.005 um 로서 다른 피치 값을 갖도록 설계하는 것이다. 도 7(a)에서 인접하는 그룹 간의 피치 값의 차이를 H1 내지 H6으로 표시하였다. 예를 들어 P1-P2=H1 값이 된다. 마찬가지로, P2-P3=H2, P3-P4=H2, P4―P5=H3, P5-P6=0, P6-P7=H4, P7-P8=H5, P8-P9=H5, P9-P10=H6 이다.
반도체 칩의 범프와 유연 필름의 이너 리드 패턴을 일대일 대응시키기 위해 압착 과정이 수반된다. 이 때 발생하는 열에 의해 반도체 칩과 유연 필름이 팽창 또는 수축이 일어날 수 있다. 본 발명은 반도체 칩에 있는 범프와 유연 필름 상의 이너 리드 패턴(이너 리드 패턴)의 각 간격을 가변시킴으로써 열 압착공정 이후에도 서로 어긋남이 발생하지 않는 효과가 있다.
도 8은 본 발명의 일 실시예에 따른 반도체 패키지에서, 유연 필름 상의 이너 리드 패턴 그룹들의 개수가 달라지는 일례를 설명하기 위한 도면이다.
도시된 바와 같이 각 이너 리드 패턴 그룹에 속한 이너 리드 패턴의 개수는 서로 다를 수 있다. 예를 들면 L2는 이너 리드 패턴 20개, L3는 이너 리드 패턴 30개, L4는 이너 리드 패턴 20개가 될 수 있다. 설명의 편의를 위해 도 8에서 피치 값은도 7에서 설명한 바와 유사하여 생략한다.
도 9a는 유연 필름의 이너 리드 패턴 영역과 반도체 칩의 범프 영역이 어긋남이 발생할 수 있는 예를 설명하기 위한 도면이고,도 9b는 본 발명의 일 실시예에 따른 반도체 패키지에서 필름의 이너 리드 패턴 영역과 반도체 칩의 범프 영역이 정렬하는 예를 설명하기 위한 도면이다.
도 9a를 참조하면, 범프(420)가 일정한 간격으로 배치되는 경우, 필름의 이너 리드 패턴(420)의 설계에 있어서, 일부 특정 구간에서 가변 피치를 적용하고 나머지 구간에서는 동일 피치를 적용하여 설계할 수도 있다. 이 경우 등 피치 구간과 등 피치 구간 사이의 마지막 패턴의 경우 시프트가 발생(430, 440)될 수 있는 가능성이 크며, 시프트가 발생한 이후 구간의 처음 또한 앞 구간의 마지막과 반대 방향으로 시프트 되다가 점진적 센터 피치를 이루게 될 수 있다. 본 발명에서는 열팽창 계수를 고려하여 범프들의 패턴과 도전 배선들의 패턴을 설계함으로써 동일 피치 구간들의 사이에 발생될 수 있는 시프트를 방지하여 원천적으로 부정합을 방지하고자 한다.
도 9b를 참조하면, 일정한 간격을 갖는 범프(520) 패턴에 대한, 필름의 이너 리드 패턴(510) 패턴의 설계는, 반도체 칩 내부의 금속 배선의 단위 면적당 밀도를 고려하여 설계할 수 있다. 또는 범프(520) 또는 이너 리드 패턴(510) 각각의 열팽창 계수를 고려하여 설계할 수 있다. 이 경우 모든 구간에서 범프(520) 패턴과 이너 리드 패턴(510) 패턴간에 정렬이 잘 되도록 할 수 있다.
도 10a는 열 압착 공정 전의 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 도면이다.
도 10a를 참조하면, 반도체 패키지는 반도체 칩(610)과 필름(620), 필름 상의 절연층(630), 반도체 칩에 부착된 범프(640) 및 절연층에 부착된 이너 리드 패턴(650)을 포함할 수 있다. 반도체 칩(610)과 필름(620)의 결합시에는 고온의 본딩 툴(660)과 압착 스테이지(670)를 이용할 수 있다.
반도체 패키지는 반도체 칩(610)이 필름(620)에 실장되어 구성될 수 있다. 이때, 필름(620) 상에 있는 절연층(630)에 부착된 이너 리드 패턴(650)과 반도체 칩(610)에 부착된 범프(640)가 정렬되도록 설계될 수 있다. 일 실시예에 따르면, 반도체 칩 내부의 금속 배선 밀도를 고려하여 설계할 수 있다. 또는 범프 또는 이너 리드 패턴 각각의 열팽창 계수를 고려하여 설계할 수 있다.
반도체 칩(610)과 필름(620)을 결합시킬 때, 고온의 본딩툴(660)과 압착 스테이지(670)를 이용할 수 있다. 이때, 반도체 칩(610)은 본딩 툴(660)의 열에 의해 팽창할 수 있으며, 필름(620)은 압착 스테이지(670)에 의해 팽창할 수 있다.
일 실시예에 따르면, 반도체 패키지의 범프(640)와 이너 리드 패턴(650)의 패턴 설계시 복수 개의 범프들의 배열 및 상기 복수 개의 이너 리드 패턴들의 배열은 각 대응하는 본딩 툴(660)과 압착 스테이지(670)의 온도를 고려해서 설계될 수 있다.
일실시예에 따르면, 반도체 패키지의 범프(640)와 이너 리드 패턴(650)의 패턴 설계시 복수 개의 범프들의 배열은 상기 반도체 칩(610)의 중심부를 기준으로 피치를 설계할 수 있다.
도 10b는 본 발명의 일 실시예에 따른 반도체 패키지를 제작할 때, 필름과 반도체 칩 중 반도체 칩에만 본딩 툴에 의해 열이 가해진 상황을 설명하기 위한 도면이다.
도 10b을 참조하면, 반도체 패키지는 반도체 칩(710)과 필름(720), 필름 상의 절연층(730), 반도체 칩에 부착된 범프(740) 및 절연층에 부착된 이너 리드 패턴(750)을 포함할 수 있다.
반도체 칩(710)과 필름(720)의 결합시에는 고온의 본딩 툴(760)과 압착 스테이지(770)를 이용할 수 있다. 이때, 반도체 패키지의 반도체 칩(710)이 본딩 툴(760)의의 열에 의해 팽창된 것을 확인할 수 있다. 이때, 반도체 칩(710)에 부착된 범퍼의 열을 가하기 전의 초기 위치(711)와 열 팽창 후 위치(712)의 차이를 계산하여 변동 크기(713)를 확인할 수 있다.
도 10c는 본 발명의 일 실시예에 따른 반도체 패키지를 제작할 때, 필름과 반도체 칩에 본딩 툴과 압착 스테이지의 열이 가해진 상황을 설명하기 위한 도면이다.
도 10c을 참조하면, 반도체 패키지는 반도체 칩(810)과 필름(830), 필름 상의 절연층(820), 반도체 칩에 부착된 범프(840) 및 절연층에 부착된 이너 리드 패턴(850)을 포함할 수 있다.
반도체 칩(810)과 필름(830)의 결합시에는 고온의 본딩 툴(860)과 압착 스테이지(870)를 이용할 수 있다. 반도체 패키지의 필름(830)이 압착 스테이지(870)의 열에 의해 팽창된 것을 확인할 수 있다. 필름(830)상의 절연체(820)에 부착된 이너 리드 패턴의 열을 가하기 전의 초기 위치(851)와 열 팽창 후 위치(852)의 차이를 계산하여 변동 크기(853)를 확인할 수 있다.
일 실시예에 따르면, 반도체 패키지의 범프(840)와 이너 리드 패턴(850)의 패턴 설계시 반도체 칩(810)과 필름(830)의 열팽장 계수와 각 대응하는 본딩 툴과 압착 스테이지의 온도를 고려해서 설계하면, 도 10c과 같이 범프(840)와 이너 리드 패턴(850)의 패턴이 정확하게 일치하는 것을 확인할 수 있다.
도 10d는 열 압착 공정이 완료된 후의 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 10d를 참조하면, 반도체 패키지는 반도체 칩(910)과 필름(920), 필름 상의 절연층(930), 반도체 칩에 부착된 범프(940) 및 절연층에 부착된 이너 리드 패턴(950)을 포함할 수 있다. 반도체 칩(910)과 필름(920)의 결합시에는 고온의 본딩 툴(960)과 압착 스테이지(970)를 이용할 수 있다. 이때, 반도체 패키지의 반도체 칩(910)과 필름(920)이 본딩 툴(960)과 압착 스테이지( 970)의 열에 의해 팽창되어 정렬된 것을 확인할 수 있다.
도 11은 본 발명의 일 실시예에 따른 반도체 패키지에서, 이너 리드 패턴 간의 간격(피치, pitch) 일례를 설명하기 위한 도면이다.
일 예로 도 11(a)를 참조하면, 이너 리드 패턴이 동일 피치 구간이 없이 중심부로부터 점점 증가하다가 점점 감소하도록 설계할 수 있다. 이 경우, 반도체 칩의 범프는 중심부(1100)를 기준으로 설계될 수 있으며, 범프들의 간격은 중심부(1100)를 기준으로 조금씩 증가하다가 조금씩 감소할 수 있다.
다른 예로 도 11(b)를 참조하면, 이너 리드 패턴이 중심부(1120)로부터 서서히 감소하다가 증가하도록 설계할 수 있다. 이 경우, 반도체 칩의 범프는 중심부(1120)를 기준으로 조금씩 감소하다가 조금씩 증가하도록 배치될 수 있다.
도 12는 본 발명의 다른 실시예에 따른 반도체 패키지에서, 이너 리드 패턴 간의 간격(피치, pitch)에 대한 일례를 설명하기 위한 도면이다.
일 예로 도 12(a)을 참조하면, 이너 리드 패턴이 동일 피치 구간이 없이 중심부(1210)로부터 선형으로 점점 증가하도록 설계할 수 있다. 이 경우, 반도체 칩의 범프는 중심부(1210)를 기준으로 설계될 수 있으며, 범프들의 간격은 중심부(1210)를 기준으로 선형적으로 증가하도록 배치될 수 있다.
다른 예로 도 12(b)를 참조하면, 이너 리드 패턴이 중심부(1220)로부터 익스포넨셜(exponential)하게 증가하도록 설계할 수 있다. 이 경우, 반도체 칩의 범프는 중심부(1220)를 기준으로 멀리 갈수록 점점 더 많이 증가하도록 배치될 수 있다.
도 13은 본 발명의 다른 실시예에 따른 반도체 패키지에서, 이너 리드 패턴 간의 간격(피치, pitch)에 대한 일례를 설명하기 위한 도면이다.
일 예로, 도 13(a)을 참조하면, 이너 리드 패턴이 중심부(1310)로부터 선형으로 점점 증가하다가 소정의 위치에서 동일 피치가 되도록 설계할 수 있다. 이 경우, 반도체 칩의 범프는 중심부(1310)를 기준으로 설계될 수 있으며, 범프들의 간격은 이너 리드 패턴에 상응되도록 중심부(1310)를 기준으로 점점 증가하다가 동일 간격이 되도록 배치될 수 있다.
다른 예로, 도 13(b)를 참조하면, 이너 리드 패턴이 중심부(1320)로부터 익스포넨셜(exponential)하게 증가하다가 동일 피치가 되도록 설계할 수 있다. 이 경우, 반도체 칩의 범프는 중심부(1320)를 기준으로 멀리 갈수록 점점 더 많이 증가하다가 동일 간격이 되도록 배치될 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
A1 : 이너 리드 영역
A2, A3 : 아우터 리드 영역
10: 반도체 기판
100: 반도체 패키지
200, 320, 720, 830, 920: 유연 필름
210, 310, 610, 710, 810, 910: 반도체 칩
220: 출력 배선
220a, 350, 410, 510, 650, 750, 850, 950: 이너 리드 패턴
240, 240a, 340, 420, 520, 640, 740, 840, 940: 범프
630, 730, 820, 930: 절연층
260: 입력 배선
660, 760, 860, 960: 본딩 툴
670, 770, 870, 970: 압착 스테이지
B1 내지 B9 : 범프 그룹 또는 각각의 범프 그룹의 길이
BS1 내지 BS9: 이너 리드 패턴 그룹 또는 각각의 이너 리드 패턴 그룹의 길이
L1내지 L9: 이너 리드 패턴 그룹 또는 각각의 이너 리드 패턴 그룹의 길이
P1 내지 P10: 이너 리드 패턴의 피치(Pitch)
S1 내지 S9: 이너 리드 패턴 그룹간의 간격(space)

Claims (16)

  1. 반도체 칩;
    층간절연막에 배치되어 상기 반도체 칩과 연결되는 복수의 금속 배선;
    상기 복수의 금속 배선과 연결된 제1 범프 그룹 및 제2 범프 그룹;
    상기 반도체 칩 하부에 배치된 유연 필름;
    상기 제1 범프 그룹과 연결된 제1 이너 리드 패턴 그룹; 및
    상기 제2 범프 그룹과 연결된 제2 이너 리드 패턴 그룹;을 포함하고,
    상기 제1 및 제2 이너 리드 패턴 그룹은 상기 유연 필름에 형성되어 상기 반도체 칩과 중첩되도록 배치되고,
    상기 제1 범프 그룹에 연결된 금속 배선의 밀도는 상기 제2 범프 그룹에 연결된 금속 배선의 밀도보다 큰 것을 특징으로 하고,
    상기 금속 배선의 밀도가 높은 영역 상에 배치된 상기 제1 리드 패턴 그룹 내의 제1 피치는 상기 금속 배선의 밀도가 낮은 영역 상에 배치된 상기 제2 리드 패턴 그룹내의 제2 피치보다 큰 것을 특징으로 하는, 반도체 패키지.
  2. 제1항에 있어서,상기 제1 및 제2 범프 그룹의 피치는
    서로 동일한 값을 갖는 것인, 반도체 패키지.
  3. 제1항에 있어서, 상기 반도체 칩의 열팽창 계수는
    상기 필름의 열팽창 계수보다 큰 것인, 반도체 패키지.
  4. 제1항에 있어서,
    상기 제1 이너 리드 패턴 그룹의 이너 리드 패턴의 개수는 상기 제2 이너 리드 패턴 그룹의 이너 리드 패턴의 개수와 동일한 것인, 반도체 패키지.
  5. 제1항에 있어서,
    상기 제1 범프 그룹의 총 길이가 상기 제2 범프 그룹의 총 길이보다 큰 것을 특징으로 하는, 반도체 패키지.
  6. 반도체 칩;
    상기 반도체 칩의 상기 제1 영역 상에 형성된 제1 범프 그룹;
    상기 반도체 칩의 상기 제2 영역 상에 형성된 제2 범프 그룹;을 포함하고,
    상기 반도체 칩은
    기판 상에 형성된 층간 절연막; 및
    상기 층간 절연막에 형성되어 각각이 상기 제1 또는 제2 범프 그룹에 연결된 복수의 금속 배선;
    유연 필름; 및
    상기 유연 필름 상에 배치되고, 상기 제1 및 제2 범프 그룹과 각각 연결된 제1 및 제2 이너 리드 패턴 그룹을 포함하고,
    상기 제1 및 제2 이너 리드 패턴 그룹은 상기 반도체 칩과 중첩되도록 배치되고,
    상기 제1 영역의 단위면적당 금속 배선의 밀도가 상기 제2 영역에서 단위 면적당 금속 배선의 밀도가 큰 것을 특징으로 하며,
    상기 제1 이너 리드 패턴 그룹의 피치는 상기 제2 이너 리드 패턴 그룹의 피치보다 큰 것을 특징으로 하는, 반도체 패키지.
  7. 제6항에 있어서,
    상기 제1 범프 그룹의 피치가 상기 제2 범프 그룹의 피치보다 큰 것을 특징으로 반도체 패키지.
  8. 제6항에 있어서,
    상기 제1 이너 리드 패턴 그룹의 이너 리드 패턴의 개수는 상기 제2 이너 리드 패턴 그룹의 이너 리드 패턴의 개수와 동일한 것인, 반도체 패키지.
  9. 제6항에 있어서,
    상기 제1 범프 그룹의 총 길이가 상기 제2 범프 그룹의 총 길이보다 큰 것을 특징으로 하는, 반도체 패키지.
  10. 복수의 금속 배선을 포함하는 층간 절연막을 유연 필름 상에 형성하는 단계;
    상기 층간 절연막 상에 반도체 칩을 배치하는 단계;
    복수의 범프를 각각 포함하고, 적어도 하나의 상기 금속 배선과 연결되도록 상기 반도체 칩의 하단에 적어도 두 개의 범프 그룹 영역을 형성하는 단계; 및
    복수의 이너 리드 패턴을 각각 포함하여, 상기 범프 영역과 각각 연결되는 적어도 두 개의 이너 리드 패턴 그룹을 상기 반도체 칩과 중첩되도록 형성하는 단계;를 포함하고,
    상기 금속 배선은
    상기 반도체 칩과 상기 유연 필름의 열팽창 계수를 고려하여 단위 면적당 금속 배선의 밀도를 가변하는 것을 특징으로 하고,
    상기 금속 배선의 밀도가 높을수록 상기 범프 간의 간격이 증가하도록 형성하는 것을 특징으로 하는, 반도체 패키징 방법.
  11. 제10항에 있어서, 상기 이너 리드 패턴 그룹은 상기 범프 간의 간격이 증가하면, 상기 이너 리드 패턴 간의 간격이 증가하도록 형성하는 것을 특징으로 하는, 반도체 패키징 방법.
  12. 제11항에 있어서, 상기 이너 리드 패턴 그룹 각각은
    상기 금속 배선의 밀도가 높은 영역에 상응하는 제1 이너 리드 패턴 그룹의 전체 길이가 상기 금속 배선의 밀도가 낮은 영역에 상응하는 제2 이너 리드 패? 그룹의 전체 길이보다 긴 것을 특징으로 하는 것인, 반도체 패키징 방법.
  13. 제11항에 있어서, 상기 이너 리드 패턴 그룹은
    각 그룹이 서로 다른 개수 또는 동일한 개수의 이너 리드 패턴을 포함하는 것인, 반도체 패키징 방법.
  14. 제10항에 있어서,
    상기 각 범프 그룹에 포함된 범프 간의 간격이 일정한 경우, 상기 이너 리드 패턴 또는 상기 범프 각각의 열팽창 계수를 고려하여, 상기 이너 리드 패턴 간의 간격을 가변하는 것인, 반도체 패키징 방법.
  15. 제10항에 있어서, 상기 범프와 상기 이너 리드 패턴의 간격은
    상기 반도체 칩과 상기 유연 필름을 결합하는 본딩툴 및 압착 스테이지의 온도를 고려해서 가변하는 것인, 반도체 패키징 방법.
  16. 제10항에 있어서, 상기 이너 리드 패턴 간의 간격은
    동일한 피치 구간 없이 증감되도록 가변하는 것을 특징으로 하는, 반도체 패키징 방법.
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