CN112997305B - 芯片封装结构、电子设备 - Google Patents

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Abstract

一种芯片封装结构(01)、电子设备，涉及芯片封装结构(01)，用于解决较大尺寸的封装基板封装过程中发生翘曲的问题。芯片封装结构(01)包括第一封装基板(11)、半导体器件(20)、多个第一连接件(41)、多个第二连接件(42)。其中，第一封装基板(11)具有相对设置的上、下表面。半导体器件(20)位于第一封装基板(11)的上表面，且与第一封装基板(11)电连接。转接组件(30)与PCB电连接，该转接组件(30)位于第一封装基板(11)的下表面，且包括至少一个第二封装基板(12)。多个第一连接件(41)排布于第一封装基板(11)的下表面，用于将第一封装基板(11)与转接组件(30)电连接。

Description

芯片封装结构、电子设备
技术领域
本申请涉及芯片封装结构，尤其涉及芯片封装结构、电子设备。
背景技术
随着无线通信、汽车电子和其他消费类电子产品的快速发展，电子器件向着多功能的方向发展。基于此，现有技术在制作上述电子器件时，通常将芯片进行封装，然后再进行集成，并将集成后的部件设置于上述电子器件内。
随着芯片功能的不断增多，芯片的输入/输出(input/output，I/O)引脚不断增多，从而使得用于承载芯片的封装基板的尺寸进一步增大。在此情况下，较大尺寸的封装基板容易产生翘曲(warpage)，从而对表面贴装工艺(surface mount technology，SMT)产生较大的负面影响，降低SMT工艺的质量。此外，上述翘曲现象的增大也会导致板级(boardlevel，BL)焊点可靠性降低的问题。
发明内容
本发明实施例提供一种芯片封装结构、电子设备，用于解决了较大尺寸的封装基板封装过程中发生翘曲问题与板级焊点可靠性问题。
为达到上述目的，本申请实施例采用如下技术方案：
本申请实施例的一方面，提供一种芯片封装结构。该芯片封装结构包括：第一封装基板、半导体器件、多个第一连接件、多个第二连接件。其中，第一封装基板具有相对设置的上、下表面。半导体器件位于第一封装基板的上表面，且与第一封装基板电连接。转接组件与PCB电连接，该转接组件位于第一封装基板的下表面，且包括至少一个第二封装基板。多个第一连接件排布于第一封装基板的下表面，用于将第一封装基板与转接组件电连接。通过在第一封装基板与PCB之间设置上述第二封装基板，可以在不增加第一连接件尺寸的情况下，使得第一封装基板与PCB之间的间距增大，从而使得第一封装基板与PCB之间的应力得到了缓冲。在此情况下能够在较大尺寸的封装基板封装过程中，减小由于第一封装基板与PCB之间应力较大而引起的翘曲现象发生的几率，从而提高SMT工艺的质量和板级焊点的可靠性。
在本申请的一些实施例中，转接组件包括至少两个层叠的第二封装基板。此外，转接组件还包括多个第三连接件。第三连接件位于相邻两个第二封装基板之间，且用于将相邻两个第二封装基板电连接。这样一来，在满足芯片封装结构的外形设计尺寸要求的情况下，通过增加转接组件中第二封装基板的数量，可以进一步增加第一封装基板和PCB之间的距离，以达到缓解第一封装基板和PCB之间应力的目的。
在本申请的一些实施例中，转接组件中的至少两个层叠的第二封装基板的热膨胀系数相同。
在本申请的一些实施例中，沿第一封装基板到印刷电路板的方向，转接组件中的至少两个层叠的第二封装基板的热膨胀系数依次增大。
在本申请的一些实施例中，芯片封装结构包括至少两个并排的转接组件。不同的转接组件与第一封装基板下表面电连接的区域不同。此外，任意相邻两个转接组件具有相同数量的第二封装基板。相邻两个位于不同的转接组件中的第二封装基板之间具有间隙。这样一来，相对于与第二封装基板尺寸相当的第二封装基板而言，每个第二封装基板的尺寸有所减小，从而能够有效降低每个第二封装基板在SMT工艺中，发生翘曲的几率。
在本申请的一些实施例中，第二封装基板的热膨胀系数大于第一封装基板的热膨胀系数，小于印刷电路板的热膨胀系数。综上所述，通过在第一封装基板与之间设置上述第二封装基板，可以在不增加第一连接件尺寸的情况下，使得第一封装基板与PCB之间的间距增大。此外，由于上述第二封装基板的CTE位于第一封装基板的CTE与PCB的CTE之间，因此第一封装基板与第二封装基板之间的CTE差异较小，第二封装基板与PCB之间的CTE差异较小。在此情况下，第一封装基板与第二封装基板之间具有较小的应力。第二封装基板与PCB之间具有较小的应力。从而在第二封装基板的作用下，使得第一封装基板与PCB之间的应力得到了缓冲。通过SMT工艺将第一封装基板贴装于上述第二封装基板时，由于第一封装基板与第二封装基板之间的应力较小，因此第一封装基板发生翘曲的现象得到了一定程度的缓解。此外，通过SMT工艺在将第二封装基板贴装于PCB时，由于第二封装基板与PCB之间的应力较小，第二封装基板发生翘曲的现象也得到了一定的缓解。这样一来，使得SMT工艺中对封装翘曲的容仍度得到有效提升。或者，在SMT工艺完成后，进入温循测试的过程中，由于第一封装基板与第二封装基板之间的应力较小，因此会减小排布于第一封装基板下表面的第一连接件发生开裂的几率。此外，在上述温循测试过程中，由于第二封装基板与PCB之间的应力较小，因此会减小排布于第二封装基板下表面的第二连接件发生开裂的几率。达到提高芯片封装结构质量的目的。
在本申请的一些实施例中，第二封装基板包括至少一层绝缘载板、以及位于绝缘载板上、下表面的金属布线。此外，绝缘载板上设置有导通孔，导通孔用于将绝缘载板上、下表面的金属布线电连接。具有上述结构的第二封装基板能够对第一封装基板与PCB之间的应力进行缓解。无需对对芯片封装结构的尺寸、形状以及引脚数量、间距、长度等进行调节。
在本申请的一些实施例中，芯片封装结构还包括多个第二连接件，排布于转接组件的下表面，用于将转接组件与印刷电路板电连接。一个第一连接件通过绝缘载板上的导通孔，与一个第二连接件电连接。这样一来，可以简化第二封装基板中金属布线的排布，从而达到简化第二封装基板制作工艺的目的。
在本申请的一些实施例中，绝缘载板的上、下表面包括有效区和非有效区。金属布线位于有效区。此外，第二封装基板还包括覆盖非有效区的金属膜；金属膜与金属布线断开。这样一来，通过在第二封装基板上设置上述金属膜，能够增加第二封装基板的CTE。
在本申请的一些实施例中，金属膜与金属布线的材料相同，从而达到简化第二封装基板的制作工艺的目的。
在本申请的一些实施例中，第一连接件和第二连接件为焊球或凸块。
在本申请的一些实施例中，半导体器件包括裸芯片和多个第四连接件。上述多个第四连接件，排布于裸芯片的有源面，用于将裸芯片与第一封装基板电连接。在此情况下，该半导体器件为单颗裸芯片合封的结构。在其他一些实施例中，所述半导体器件也可以为将一个或多个裸芯片封装得到的芯片实体。
在本申请的一些实施例中，半导体器件包括至少两个裸芯片、转接板、多个第四连接件以及多个第五连接件。其中，转接板用于承载至少两个裸芯片。多个第四连接件排布于裸芯片的有源面，用于将至少两个裸芯片与转接板电连接。多个第五连接件，排布于转接板的下表面，用于将转接板与第一封装基板电连接。
在本申请的一些实施例中，芯片封装结构还包括散热胶结合胶、散热盖以及底胶。其中，散热胶结合胶覆盖半导体器件。散热盖覆盖散热胶结合胶，并于第一封装基板相接触。底胶设置于半导体器件与第一封装基板之间，以及第一封装基板和与第一封装基板相邻的第二封装基板之间。
本申请实施例的另一方面提供一种电子设备，包括如上所述的任意一种芯片封装结构。该芯片封装结构中的转接组件与印刷电路板电连接。上述电子设备具有与前述实施例提供的电子设备相同的技术效果，此处不再赘述。
附图说明
图1为本申请的一些实施例，提供的一种芯片封装结构的示意图；
图2为本申请的一些实施例，提供的一种封装基板与PCB的应力梯度示意图；
图3为图2所示的结构中，封装基板发生翘曲的示意图；
图4为图1中第二封装基板的一种结构示意图；
图5为图1中第二封装基板的另一种结构示意图；
图6为本申请的一些实施例，提供的另一种封装基板与PCB的应力梯度示意图；
图7为图6所示的结构中，封装基板发生翘曲的示意图；
图8为本申请的一些实施例，提供的一种芯片封装结构的示意图；
图9为图1中第二封装基板的另一种结构示意图；
图10为本申请的一些实施例，提供的一种芯片封装结构的示意图；
图11为本申请的一些实施例，提供的一种芯片封装结构的示意图；
图12为本申请的一些实施例，提供的一种芯片封装结构的示意图；
图13为本申请的一些实施例，提供的一种芯片封装结构的示意图；
图14a、图14b、图14c以及图14d为本申请的一些实施例，提供的一种芯片封装结构的制作方法对应的各个阶段的结构示意图；
图15a、图15b、图15c为本申请的一些实施例，提供的另一种芯片封装结构的制作方法对应的各个阶段的结构示意图；
图16a、图16b、图16c为本申请的一些实施例，提供的另一种芯片封装结构的制作方法对应的各个阶段的结构示意图。
附图标记：
01-芯片封装结构；11-第一封装基板；12-第二封装基板；100-绝缘载板；101-金属布线；102-导通孔；103-粘接层；104-金属膜；110-有效区；111-非有效区；20-半导体器件；201-裸芯片；30-转接组件；41-第一连接件；42-第二连接件；43-第三连接件；44-第四连接件；45-第五连接件；50-散热胶结合胶；51-散热盖；52-底胶；60-转接板。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。
本文中，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。
此外，本文中，“上”、“下”等方位术语是相对于附图中的显示面板示意置放的方位来定义的，应当理解到，这些方向性术语是相对的概念，它们用于相对于的描述和澄清，其可以根据显示面板所放置的方位的变化而相应地发生变化。
本申请的实施例提供一种芯片封装结构01，如图1所示，包括：第一封装基板11、半导体器件20。
其中，第一封装基板11具有相对设置的上表面A1和下表面A2。该第一封装基板11的上表面A1用于承载半导体器件20。
基于此，上述半导体器件20位于第一封装基板11的上表面A1，且与第一封装基板11电连接。
第一封装基板11中设置有金属布线构成的电路结构。上述电路结构可以使得第一封装基板11能够对芯片封装结构01的尺寸、形状以及引脚数量、间距、长度等进行调节，进而使得芯片封装结构01便于与印刷电路板(printed circuit board，PCB)相配合。
在此情况下，当第一封装基板11中由上述金属布线形成的电路结构按照设计要求制备好后，第一封装基板11的热膨胀系数(coefficient of thermal expansion，CTE)为一个固定的数值。
此外，PCB在按照设置要求制备好以后，该PCB的CTE也为一个固定的数值。并且，上述第一封装基板11的CTE与PCB的CTE之间的差异较大。例如，第一封装基板11的CTE为12-14ppm/℃，PCB的CTE可以达到17-20ppm/℃。
在此情况下，在进行SMT工艺的过程中，如果直接将第一封装基板11贴装于PCB上。如图2所示，第一封装基板11与PCB之间的距离H较小。
此时，由应力梯度可知，第一封装基板11与PCB之间会产生较大的应力，从而在进行SMT工艺的过程中，在第一封装基板11下表面的焊球或凸块融化的情况下，会导致单边尺寸较大(例如，为75mm)的第一封装基板11，如图3所示产生较大的翘曲。
或者，在SMT工艺完成后，并进入温循测试的过程中，第一封装基板11与PCB之间产生的较大的应力会导致第一封装基板11与PCB之间会之间发生失配(miss match)，进而使得设置于第一封装基板11下表面的焊球或凸块(bump)，发生开裂。降低了芯片封装结构01的质量。
为了解决上述问题，如图1所示，本申请实施例提供的芯片封装结构01还包括转接组件30、多个第一连接件41。
上述转接组件30位于第一封装基板11的下表面。并且，上述转接组件30包括如图4或图5所示的至少一个第二封装基板12。
在本申请的一些实施例中，如图4所示，上述第二封装基板12可以包括一层绝缘载板100、以及位于该绝缘载板100上、下表面的金属布线101。
上述绝缘载板100上设置有导通孔102。该导通孔102用于将绝缘载板100上、下表面的金属布线101电连接。
或者，在本申请的另一些实施例中，如图5所示，上述第二封装基板12可以包括多层上、下表面具有金属布线101的绝缘载板100。相邻两层绝缘载板100之间设置有粘接层103。
以下为了方便举例，均是以第二封装基板12采用如图2所示的，单层上、下表面具有金属布线101的绝缘载板100为例进行的说明。
此外，上述多个第一连接件41排布于第一封装基板11的下表面，用于将第一封装基板11与转接组件30电连接。
本申请对转接组件30与PCB电连接的方式不做限定，例如可以在转接组件30上设置用于与PCB电连接的引脚(pin)。
或者，可以通过引线键合(wired bonding)的方式将转接组件30与PCB电连接。
又或者，还可以采用SMT工艺将转接组件30贴装于PCB上。在此情况下，上述芯片封装结构01还包括多个第二连接件42。上述多个第二连接件42排布于转接组件30的下表面，用于将该转接组件30与PCB电连接。
这样一来，上述转接组件30通过多个第一连接件41和多个第二连接件42，将第一封装基板11与PCB电连接，从而使得半导体器件20的信号能够依次通过第一封装基板11、第二封装基板12，然后传递至PCB。
上述第一连接件41和第二连接件42可以为焊球或凸块(bump)。
其中，构成上述焊球的材料可以为焊锡材料(solder)，上述焊球可以称为锡球(solder ball)。构成上述凸块的材料可以为低温(小于200℃的)焊料。
这样一来，通过在第一封装基板11与PCB之间设置上述第二封装基板12，可以在不增加第一连接件41尺寸的情况下，如图6所示，使得第一封装基板11与PCB之间的间距H增大，从而由图6所示的应力梯度可知，第一封装基板11与PCB之间的应力得到了缓冲。在此情况下能够在较大尺寸的封装基板封装过程中，减小由于第一封装基板11与PCB之间应力较大而引起的上述翘曲现象发生的几率，从而提高SMT工艺的质量和板级焊点的可靠性。
在此基础上，当上述第二封装基板12的厚度较大时，可以通过对第二封装基板12的CTE进行限定，以使得第二封装基板12能够减小第一封装基板11与PCB之间的应力。
例如，本申请的实施例中，上述第二封装基板12的CTE大于第一封装基板11的CTE，小于PCB的CTE。即上述第二封装基板12的CTE位于第一封装基板11的CTE与PCB的CTE之间。
例如，在第一封装基板11的CTE为12ppm/℃，PCB的CTE为20ppm/℃的情况下，上述第二封装基板12的CTE可以为16ppm/℃。
在此情况下，由应力梯度可知，第一封装基板11与第二封装基板12之间具有较小的应力。第二封装基板12与PCB之间具有较小的应力。从而在第二封装基板12的作用下，使得第一封装基板11与PCB之间的应力得到了缓冲。
这样一来，通过SMT工艺将第一封装基板11贴装于上述第二封装基板12时，由于第一封装基板11与第二封装基板12之间的应力较小，因此第一封装基板11发生翘曲的现象，如图7所示，得到了一定程度的缓解。此外，通过SMT工艺在将第二封装基板12贴装于PCB时，由于第二封装基板12与PCB之间的应力较小，第二封装基板12如图7所示，发生翘曲的现象也得到了一定的缓解。这样一来，使得SMT工艺中对封装翘曲的容仍度得到有效提升。
或者，在SMT工艺完成后，进入温循测试的过程中，由于第一封装基板11与第二封装基板12之间的应力较小，因此会减小排布于第一封装基板11下表面A2的第一连接件41发生开裂的几率。此外，在上述温循测试过程中，由于第二封装基板12与PCB之间的应力较小，因此会减小排布于第二封装基板12下表面的第二连接件42发生开裂的几率。达到提高芯片封装结构01质量的目的。
在此基础上，由上述可知，转接组件30中的第二封装基板12的目的在于对第一封装基板11与PCB之间的应力进行缓解。无需对芯片封装结构01的尺寸、形状以及引脚数量、间距、长度等进行调节。
基于此，如图4或图5所述，在本申请的实施例中，第二封装基板12中的导通孔102可以贯穿该第二封装基板12中所有的绝缘载板100。
在此情况下，如图6所示，一个第一连接件41通过绝缘载板100上的一个导通孔102，与一个第二连接件42电连接。这样一来，可以简化第二封装基板12中金属布线102的排布，从而达到简化第二封装基板12制作工艺的目的。
上述是以芯片封装结构01中具有一个转接组件30，且该一个转接组件30具有一个第二封装基板12为例，对芯片封装结构01的结构进行的举例说明。以下对具有上述至少一个转接组件30的芯片封装结构01的其他结构进行举例说明。
示例一
在本示例中，如图8所示，上述转接组件30包括至少两个层叠的第二封装基板，例如，第二封装基板12a和第二封装基板12b。
在此基础上，上述转接组件30还包括多个第三连接件43。上述第三连接件43可以为焊球或锡焊凸块。
上述多个第三连接件43位于相邻两个第二封装基板之间，且用于将相邻两个第二封装基板电连接。例如，上述多个第三连接件43排布于第二封装基板12a的下表面(朝向第二封装基板12b)的表面，并于第二封装基板12b电连接。
这样一来，在满足芯片封装结构01的外形设计尺寸要求的情况下，通过增加转接组件30中第二封装基板12的数量，可以进一步增加第一封装基板11和PCB之间的距离，以达到缓解第一封装基板11和PCB之间应力的目的。
在本申请的一些实施例中，转接组件30中的多个第二封装基板12的CTE可以相同。
或者，在本申请的另一些实施例中，如图8所示，沿第一封装基板11到PCB的方向(Z方向)，转接组件30中的多个第二封装基板12的CTE可以依次递增。
例如，图8中，在第一封装基板11的CTE为12ppm/℃，PCB的CTE为20ppm/℃的情况下，第二封装基板12a的CTE为14/℃，第二封装基板12b的CTE为16ppm/℃。
本申请对上述转接组件30中的多个第二封装基板12的CTE的其他设置方式不再一一赘述，只要能够保证转接组件30中的任意一个第二封装基板12的CTE位于第一封装基板11的CTE和PCB的CTE之间即可。
以下对第二封装基板12的CTE的调节方式进行说明。
在本申请的一些实施例中，如图9所示，第二封装基板12中的绝缘载板100的上、下表面包括有效区110和非有效区111。
需要说明的是，有效区110为第二封装基板12上用于实现信号传输的区域。非有效区111为第二封装基板12上无需实现信号传输的区域。
在此情况下，上述金属布线101位于有效区110内。
此外，上述第二封装基板12还包括覆盖非有效区111的金属膜104。
该金属膜104与有效区110内的金属布线101断开，从而使得上述金属布线101无法与金属膜104电连接。
这样一来，通过在第二封装基板12上设置上述金属膜104，能够增加第二封装基板12的CTE。
在此情况下，当第二封装基板12需要具有较大的CTE时，可以在第二封装基板12中，绝缘载板100的上、下表面的所有非有效区111中，设置上述金属膜104。
或者，当第二封装基板12需要具有较小的CTE时，可以在第二封装基板12中，绝缘载板100的上、下表面的部分非有效区111中，设置上述金属膜104。
为了简化第二封装基板12的制作工艺，上述金属膜104可以与金属布线101的材料相同。在此情况下，在制作第二封装基板12的过程中，可以对绝缘载板100上、下表面覆盖的铜箔进行图形化工艺，同时形成上述金属膜104和金属布线101。
或者，在满足芯片封装结构01的外形设计尺寸要求的情况下，可以通过增加绝缘载板100的厚度，达到提高第二封装基板12的CTE的目的。
其中，构成上述绝缘载板100的材料可以为聚丙烯(PP)，或者ABF(AjinomotoBuild-up Film)。
示例二
本申请实施例中，上述芯片封装结构01，如图10或图11所示，包括至少两个并排的转接组件，例如，转接组件30a和转接组件30b。
上述不同的转接组件与第一封装基板11下表面电连接的区域不同。例如，转接组件30a与第一封装基板11下表面的左半部分区域电连接，转接组件30b与第一封装基板11下表面的右半部分区域电连接。
任意相邻两个转接组件具有相同数量的第二封装基板12。
例如，如图10所示，转接组件30a具有一个第二封装基板12a，转接组件30b具有一个第二封装基板12b。
或者，又例如，如图11所示，转接组件30a具有两个层叠的第二封装基板12。转接组件30b具有两个层叠的第二封装基板12。在此情况下，在制作转接组件30a中的任意一个第二封装基板12和转接组件30b中的任意一个第二封装基板12的过程中，可以选择规格(例如，沿垂直于PCB承载面的方向的厚度)相同的绝缘载板100，使得转接组件30a和转接组件30b的制作工艺更加简单、易操作。
此时，转接组件30a中的任意一个第二封装基板12和转接组件30b中的任意一个第二封装基板12的厚度相同。在此基础上，在转接组件30a中的第二封装基板12的数量与转接组件30b中的第二封装基板12的数量相同的情况下，转接组件30a与转接组件30b对第一封装基板11的支撑效果相同或近似相同，从而使得第一封装基板11的受力更加的均匀，以进一步减小第一封装基板11发生翘曲的几率。在此基础上，相邻两个位于不同的转接组件中的第二封装基板之间具有间隙。例如，图10中，转接组件30a中的第二封装基板12a，与转接组件30b中的第二封装基板12b之间具有间隙G。
在此情况下，上述芯片封装结构01中，上述第一封装基板12的下表面可以通过多个第一连接件41，与多个位于同一水平面上的第二封装基板12电连接。并且，上述多个位于同一水平面上的第二封装基板12之间彼此断开。
这样一来，相对于与第二封装基板11尺寸相当的第二封装基板12而言，图9和图10中的每个第二封装基板12的尺寸有所减小，从而能够有效降低每个第二封装基板12在SMT工艺中，发生翘曲的几率。
在此基础上，对于上述示例一和示例二中，任意一种芯片封装结构而言，该芯片封装结构01中的半导体器件20，如图12所示，可以包括至少一个裸芯片(die)201以及多个第四连接件44。
其中，上述多个第四连接件44，排布于裸芯片201的有源面，用于将裸芯片201与第一封装基板11电连接。
需要说明的是，上述裸芯片201的有源面是指，裸芯片201上设置有电路结构的表面。此外，本发明实施例中是以倒装芯片(flip chip)的方式为例来介绍裸芯片201在芯片封装结构中的连接方式，在实际产品中，该裸芯片201也可以通过引线键合(wiredbonding)等其他方式与第一封装基板11固定电连接。
或者，如图13所示，上述半导体器件20包括至少两个裸芯片。例如，裸芯片201 a和裸芯片201b。
此外，上述半导体器件20还包括转接板(interposer)60、多个第四连接件44以及多个第五连接件45。上述第四连接件44和第五连接件45可以为锡焊凸块。
其中，转接板60用于承载上述至少两个裸芯片。多个第四连接件44排布于裸芯片的有源面，用于将所述至少两个裸芯片与转接板60电连接。
此外，多个第五连接件45，排布于转接板60的下表面(朝向第一封装基板11的一侧表面)，用于将转接板60与第一封装基板11电连接。
在此情况下，上述至少两个裸芯片可以通过一个转接板60将信号传输至第一封装载板11。
在此基础上，上述芯片封装结构01，如图12所示，还包括散热胶结合胶50、散热盖51以及底胶52。
上述散热胶结合胶50覆盖半导体器件20，从而可以将半导体器件20中裸芯片201进行包裹。
散热盖51覆盖散热胶结合胶50，并于第一封装基板11相接触。
底胶52设置于半导体器件20与第一封装基板11之间，以及第一封装基板11和与该第一封装基板11相邻的第二封装基板12之间。
此外，在第二封装基板12与PCB之间也可以设置上述底胶52。
以下，以图12所示的芯片封装结构01为例，对该芯片封装结构01的制作过程进行举例说明。
示例三
在本示例中，芯片封装结构01的制作过程包括：
首先，通过芯片切割工艺获得裸芯片201。
然后，如图14a所示，在裸芯片201的有源面排布多个第四连接件44。
接下来，通过芯片贴装工艺，如图14a所示，将裸芯片201贴装于第一封装基板11的上表面。
然后，通过回流焊工艺，将多个第四连接件44焊接于第一封装基板11的上表面。
接下来，采用底胶填充工艺，在裸芯片201与第一封装基板11之间，填充底胶52。
接下来，涂布散热胶结合胶50，以使得散热胶结合胶50能够对裸芯片201进行包裹。
接下来，进行散热盖51植片工艺，将散热盖51覆盖散热胶结合胶50。
然后，通过焊球阵列(ball grid array，BGA)植球工艺，在第一封装基板11的下表面排布多个第一连接件41。从而完成如图14a所示的结构。
在此基础上，如图14b所示，采用SMT工艺，将图14a所示的结构设置于第二封装基板12的上表面。
然后，通过回流焊工艺，多个第一连接件41焊接于第二封装基板12上。
接下来，如图14c所示，采用第二次底胶填充工艺，在第一封装基板11和第二封装基板12之间，填充底胶52。
接下来，如图14d所示，采用第二次BGA植球工艺，在第二封装基板12的下表面排布多个第二连接件42。从而完成了图14d所示的结构。
然后，采用SMT工艺，将图14d所示的结构，设置于PCB上，并对多个第二连接件42进行回流焊工艺，以使得多个第二连接件42焊接于PCB上。从而完成图12所示的芯片封装结构01的结构。
需要说明的是，上述制作工艺是以通过BGA植球工艺制作的上述多个第一连接件41和多个第二连接件42，分别进行回流焊工艺为例进行的说明。
在本申请的另一些实施例中，可以对通过BGA植球工艺制作的上述多个第一连接件41和多个第二连接件42，采用同一次回流焊工艺。在此情况下，需要在上述回流焊工艺结束后，再在第一封装基板11和第二封装基板12之间填充底胶52。
示例四
在本示例中，芯片封装结构01的制作过程包括：
首先，如图15a所示，采用BGA植球工艺，在第二封装基板12的下表面排布多个第二连接件42。
接下来，如图15b所示，通过SMT工艺，将图15a所示的结构设置于PCB。然后通过回流焊工艺，将多个第二连接件42焊接于PCB上。
接下来，将图14a所示的结构，通过SMT工艺，贴装于第二基板12的上表面，并通过回流焊工艺，将多个第一连接件41焊接于第二封装基板12的上表面。从而形成如图15c所示的结构。
需要说明的是，图14a所示的结构的制作方法，与示例三中的方法相同，此处不再赘述。
接下来，同上所示，采用底胶填充工艺，在第一封装基板11和第二封装基板12之间，以及第二封装基板12和PCB之间填充底胶52，从而形成如图12所示的芯片封装结构01。
示例五
在本示例中，芯片封装结构01的制作过程包括：
首先，如图16a所示，采用BGA植球工艺，在第一封装基板11的下表面排布多个第一连接件41。
然后，如图16b所示，采用SMT工艺，将图16a所示的结构贴装于第二封装基板12的上表面，并通过回流焊工艺，使得多个第一连接件41焊接于第二封装基板12上。
接下来，将图14a所示的结构通过SMT工艺，贴装于第二基板12的上表面，并通过回流焊工艺，将多个第一连接件41焊接于第二封装基板12的上表面。此外，通过采用BGA植球工艺，在第二封装基板12的下表面排布多个第二连接件42。从而形成如图16c所示的结构。
需要说明的是，图14a所示的结构的制作方法，与示例三中的方法相同，此处不再赘述。
然后，采用SMT工艺，将图16c的结构贴装于PCB的上表面，并通过回流焊工艺，将多个第二连接件42焊接于PCB上。
最后，采用底胶填充工艺，在第一封装基板11和第二封装基板12之间，以及第二封装基板12和PCB之间填充底胶52，从而形成如图12所示的芯片封装结构01。
本申请的实施例提供一种电子设备，包括PCB，以及如上所述的任意一种芯片封装结构01。由上述可知，上述芯片封装结构01中第二连接件42与PCB电连接。上述电子设备具有与前述实施例提供的芯片封装结构01相同的技术效果。此处不再赘述。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (14)

1.一种芯片封装结构，其特征在于，包括：
第一封装基板，具有相对设置的上、下表面；
半导体器件，位于所述第一封装基板的上表面，且与所述第一封装基板电连接；
转接组件，用于与印刷电路板电连接，所述转接组件位于所述第一封装基板的下表面，且包括至少一个第二封装基板；
多个第一连接件，排布于所述第一封装基板的下表面，用于将所述第一封装基板与所述至少一个第二封装基板电连接；
所述第二封装基板的热膨胀系数大于所述第一封装基板的热膨胀系数，小于所述印刷电路板的热膨胀系数；
所述第二封装基板包括多层绝缘载板、以及位于所述绝缘载板上、下表面的金属布线；相邻两层所述绝缘载板之间设置有粘接层；所述绝缘载板上设置有导通孔，所述导通孔用于将所述绝缘载板上、下表面的金属布线电连接；
所述绝缘载板的上、下表面包括非有效区；所述非有效区为所述第二封装基板上无需实现信号传输的区域；
所述第二封装基板还包括覆盖所述非有效区的金属膜；所述金属膜用于增加所述第二封装基板的热膨胀系数。
2.根据权利要求1所述的芯片封装结构，其特征在于，所述转接组件包括至少两个层叠的所述第二封装基板；
所述转接组件还包括多个第三连接件；
所述第三连接件位于相邻两个所述第二封装基板之间，且用于将相邻两个所述第二封装基板电连接。
3.根据权利要求2所述的芯片封装结构，其特征在于，所述转接组件中的至少两个层叠的所述第二封装基板的热膨胀系数相同。
4.根据权利要求2所述的芯片封装结构，其特征在于，沿所述第一封装基板到所述印刷电路板的方向，所述转接组件中的至少两个层叠的所述第二封装基板的热膨胀系数依次增大。
5.根据权利要求1至4任一项所述的芯片封装结构，其特征在于，所述芯片封装结构包括至少两个并排的转接组件；不同的转接组件与所述第一封装基板下表面电连接的区域不同；
任意相邻两个所述转接组件具有相同数量的所述第二封装基板；
相邻两个位于不同的所述转接组件中的所述第二封装基板之间具有间隙。
6.根据权利要求1所述的芯片封装结构，其特征在于，所述芯片封装结构还包括多个第二连接件，排布于所述转接组件的下表面，用于将所述转接组件与印刷电路板电连接；
一个所述第一连接件通过所述绝缘载板上的所述导通孔，与一个所述第二连接件电连接。
7.根据权利要求1所述的芯片封装结构，其特征在于，所述绝缘载板的上、下表面还包括有效区；所述金属布线位于所述有效区；所述金属膜与所述金属布线断开。
8.根据权利要求7所述的芯片封装结构，其特征在于，所述金属膜与所述金属布线的材料相同。
9.根据权利要求6所述的芯片封装结构，其特征在于，所述第二连接件为焊球或凸块。
10.根据权利要求1所述的芯片封装结构，其特征在于，所述半导体器件包括：
裸芯片；
多个第四连接件，排布于所述裸芯片的有源面，用于将所述裸芯片与所述第一封装基板电连接。
11.根据权利要求1所述的芯片封装结构，其特征在于，所述半导体器件包括：
至少两个裸芯片；
转接板，用于承载所述至少两个裸芯片；
多个第四连接件，排布于所述裸芯片的有源面，用于将所述至少两个裸芯片与所述转接板电连接；
多个第五连接件，排布于所述转接板的下表面，用于将所述转接板与所述第一封装基板电连接。
12.根据权利要求1所述的芯片封装结构，其特征在于，所述芯片封装结构还包括：
散热胶结合胶，覆盖所述半导体器件；
散热盖，覆盖所述散热胶结合胶，并于所述第一封装基板相接触；
底胶，设置于所述半导体器件与所述第一封装基板之间，以及所述第一封装基板和与所述第一封装基板相邻的所述第二封装基板之间。
13.根据权利要求1所述的芯片封装结构，其特征在于，所述第一连接件为焊球或凸块。
14.一种电子设备，其特征在于，包括印刷电路板，以及如权利要求1-13任一项所述的芯片封装结构；
所述芯片封装结构中的转接组件与所述印刷电路板电连接。
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