KR20200065082A - 축전 디바이스 - Google Patents

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KR20200065082A
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쿠도 타쿠오
츠노쿠니 카즈유키
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가부시키가이샤 니혼 마이크로닉스
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Abstract

종래의 축전 디바이스에 대해 적층수를 줄인 축전 디바이스 구조를 제공하는 것을 목적으로 한다. 본 발명에 의한 축전 디바이스는 도전성 전극과, 절연체 및 n형 금속 산화물 반도체를 갖고, 전하를 축적하는 충전층과, 고체 일렉트로크로믹 소자의 유전체층에 사용되고 있는 재료인 산화 이리듐으로 이루어지는 산화 이리듐층을 순서대로 적층했다. 산화 이리듐은 저저항률이기 때문에, 산화 이리듐층에 도전성 전극의 기능을 갖게 하여, 도전성 전극을 없애고 적층수를 감소시켰다.

Description

축전 디바이스
본 발명은 기능층을 전극과 일체화한 단순한 구조의 축전 디바이스에 관한 것이다.
축전 디바이스인 이차 전지에는 산화 환원 반응을 이용하여 전기화학 에너지로서 축전하는 이차 전지나 전기화학 커패시터, 전기 이중 층의 용량 변화로서 저장 가능한 커패시터 등이 있다. 또한, 이차 전지로서는 니켈 수소 이차 전지 등의 수계(水系) 이차 전지 외에, 이온의 삽입 반응에 유효한 활물질을 이용하는 리튬이온 이차 전지 등의 비수계(非水系) 이차 전지가 알려져 있다.
리튬이온 이차 전지는 휴대 기기 등의 전자 기기를 중심으로 널리 이용되고 있다. 이것은 리튬이온 이차 전지가 높은 전압을 가지는 것, 및 충방전 용량이 큰 것 등 때문이다.
그러나, 최근에는 휴대 기기 등의 박형화, 소형화를 가능하게 하고, 또 안전성을 위해 전해액이 아니라 겔상의 전해질을 이용하는 폴리머 전지나 고체 전해질을 이용하는 박막 고체 이차 전지가 개발되고 있다.
특허문헌 1, 2에는 금속 산화물 반도체를 이용한 전고체(全固體) 이차 전지가 개시되어 있다.
특허문헌 3에는 기판 상에 제1 전극, 전자 수송층, 충전층, 전자 블록층(blocking layer), 제2 전극이 이러한 순서대로 적층되어 있는 박막 고체 이차 전지 소자가 기재되어 있다. 충전층은 무기 재료를 포함한다. 전자 수송층은 무기 산화물 재료로 이루어지고, 무기 산화물 재료가 니오브 산화물 또는 텅스텐 산화물을 포함하고 있다.
특허문헌 4에는 도전성의 제1 전극과, 절연 재료 및 n형 반도체 입자를 포함하는 축전층(충전층)과, 리크 억제층과, p형 반도체층과, 제2 전극이 이 순으로 적층된 구조를 가지는 축전 소자가 개시되어 있다.
국제공개공보 WO2012/046325호 국제공개공보 WO2013/065093호 일본공개특허공보 특개2014－154505호 일본공개특허공보 특개2016－82125호
복수의 기능층을 적층하여 구성하는 축전 디바이스는 예를 들면, 특허문헌1 내지 4에 기재된 구성이고, 적층수가 많을수록 적층수에 수반하여 제조 공정도 많아지고, 비용의 증가로 이어진다. 이러한 이유 때문에, 적층수를 저감시키는 것이 요망되고 있다.
본 발명은 종래의 축전 디바이스에 대해 적층수를 줄인 축전 디바이스 구조를 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해, 본 발명에 의한 축전 디바이스는 도전성 전극과, 절연체 및 n형 금속 산화물 반도체를 가지고, 전하를 축적하는 충전층과, 일렉트로크로믹 소자(electrochromic device)의 재료로 형성되는 전극층을 순서대로 적층한 구조이다.
여기서, 일렉트로크로믹 소자의 재료로 형성되는 전극층은 산화 이리듐이 바람직하다. 산화 이리듐으로 형성되는 전극층에는 저항 조정재를 첨가해서 저저항화를 도모해도 좋다. 저항 조정재는 마그네슘, 알루미늄, 텅스텐, 코발트 및 니켈의 금속 원소의 적어도 1개이다. 또한, 저항 조정재로서 불소를 도핑해도 좋다. 저항 조정재에 의해 저저항화된 산화 이리듐층은, 저항률이 2×10－5 Ωm 이하이고, 두께는 200 ㎚ 이상이 바람직하다.
본 발명에 의한 축전 디바이스의 제1의 양태는 음극 도전성 전극과, 절연체와, n형 금속 산화물 반도체를 구비한 충전층과, 산화 이리듐으로 형성되는 산화 이리듐층을 순서대로 적층한 것을 특징으로 하고 있다. 전극층을 산화 이리듐으로 형성되는 산화 이리듐층으로 형성하고 있다.
본 발명에 의한 축전 디바이스의 제2의 양태는 음극 도전성 전극과, 전자 수송층과, 절연체와 n형 금속 산화물 반도체를 구비한 충전층과, 산화 이리듐으로 형성되는 산화 이리듐층을 순서대로 적층한 것을 특징으로 하고 있다. 제1의 양태에 대해, 음극 도전성 전극과 충전층 사이에 전자 수송층을 더하고, 충전층에서 축적된 전자의 수송 효율을 올리고 있다.
본 발명에 의한 축전 디바이스의 제3의 양태는 음극 도전성 전극과, 절연체와 n형 금속 산화물 반도체를 구비한 충전층과, 리크 억제층과, 산화 이리듐으로 형성되는 산화 이리듐층을 순서대로 적층한 것을 특징으로 한다. 제1의 양태에 대해, 충전층과 산화 이리듐으로 형성되는 산화 이리듐층 사이에 리크 억제층을 더하고, 충전층에서 축적된 전자의 리크를 억제하는 것에 의해 축전 후의 전압 유지 시간을 향상시키는 것이 가능하다.
본 발명에 의한 축전 디바이스의 제4의 양태는 음극 도전성 전극과, 전자 수송층과, 절연체와 n형 금속 산화물 반도체를 구비한 충전층과, 리크 억제층과, 산화 이리듐으로 형성되는 산화 이리듐층을 순서대로 적층한 것을 특징으로 한다. 제1의 양태에 대해, 음극 도전성 전극과 충전층 사이에 전자 수송층을 더하고, 또한, 충전층과 산화 이리듐으로 형성되는 산화 이리듐층 사이에 리크 억제층을 더하고 있다. 이것에 의해, 음극측으로의 전자의 수송 효율을 올림과 동시에, 충전층에서 축적된 전자의 양극(正極)측으로의 리크를 억제하고 있다.
본 발명에 의한 축전 디바이스의 제5의 양태는 음극 도전성 전극과, 전자를 수송하는 전자 수송층과, 절연체 및 제1의 n형 금속 산화물 반도체를 가지고, 전하를 축적하는 제1 충전층과, 상기 절연체 및 상기 제1 충전층과 다른 재료인 제2의 n형 금속 산화물 반도체를 가진 제2 충전층과, 산화 이리듐으로 형성되는 산화 이리듐층을 순서대로 적층한 것을 특징으로 하고 있다.
제5의 양태는 제3의 양태에 대해 충전층을 이중으로 한 구조로 하고 있다. 제3의 양태에서, 충전 용량을 증대하기 위해 충전층의 두께를 두껍게 해도 충전 용량이 그에 수반하여 반드시 용량이 증대하는 것은 아니었다. 이 때문에, n형 금속 산화물 반도체의 재료를 바꾸어 제2의 충전층을 형성하여, 충전 용량을 증대시키고 있다.
본 발명에 의한 제1 내지 제4의 양태의 축전 디바이스 및 제5의 양태에 있어서의 제1 충전층과 제2 충전층에서, 절연체는 이산화 규소, 산화 알루미늄 및 산화 마그네슘의 적어도 1개로 구성된다. n형 금속 산화물 반도체는 산화 티탄, 산화 주석, 산화 아연 중 적어도 1개로 구성되어 있다.
제5의 양태에서, 제1 충전층의 n형 금속 산화물 반도체는 산화 티탄, 산화 주석, 산화 아연의 적어도 1개로 구성되어 있다. 제2 충전층의 n형 금속 산화물 반도체 또한 산화 티탄, 산화 주석, 산화 아연의 적어도 1개로 구성되어 있지만, 제1 충전층에 사용한 n형 금속 산화물 반도체와는 다른 재료로 한다.
본 발명에 의한 제2, 제4 및 제5의 양태의 축전 디바이스에서, 전자 수송층은 니오브 산화물, 텅스텐 산화물, 산화 티탄, 산화 주석 혹은 산화 티탄 중 적어도 1개를 포함하고 있다.
본 발명에 의한 제3 및 제4의 양태의 축전 디바이스에서, 리크 억제층은 산화 규소, 질화 규소, 산화 마그네슘 및 산화 알루미늄의 적어도 1개로 구성되어 있다.
상기 설명한 실시에 관계된 제1 내지 제5의 양태는 적층 순서를 반대로 해도 좋다. 이 경우, 절연성의 기판(절연 기판) 위에 산화 이리듐으로 형성되는 산화 이리듐층을 형성한다. 이것에 의해, 산화 이리듐으로 형성되는 산화 이리듐층의 형성이 용이하게 되는 경우도 있기 때문이다.
제1의 양태에 대해, 절연 기판 상에, 산화 이리듐으로 형성되는 산화 이리듐층과, 절연체와 n형 금속 산화물 반도체를 구비한 충전층과, 음극 도전성 전극을 순서대로 적층한다.
제2의 양태에 대해, 절연 기판 상에, 산화 이리듐으로 형성되는 산화 이리듐층과, 절연체와 n형 금속 산화물 반도체를 구비한 충전층과, 전자 수송층과, 음극 도전성 전극을 순서대로 적층한다.
제3의 양태에 대해, 절연 기판 상에, 산화 이리듐으로 형성되는 산화 이리듐층과, 리크 억제층과, 절연체와 n형 금속 산화물 반도체를 구비한 충전층과, 음극 도전성 전극을 순서대로 적층한다.
제4의 양태에 대해, 절연 기판 상에, 산화 이리듐으로 형성되는 산화 이리듐층과, 리크 억제층과, 절연체와 n형 금속 산화물 반도체를 구비한 충전층과, 전자 수송층과, 음극 도전성 전극을 순서대로 적층한다.
제5의 양태에 대해, 절연 기판 상에, 산화 이리듐으로 형성되는 산화 이리듐층과, 절연체와 제2의 n형 금속 산화물 반도체를 구비한 제2 충전층과, 절연체와 제1의 n형 금속 산화물 반도체를 구비한 제1 충전층과, 전자 수송층과, 음극 도전성 전극을 순서대로 적층한다.
본 발명에 의하면, 종래의 축전 디바이스에 대해 적층수를 줄인 축전 디바이스 구조를 제공할 수가 있다.
도 1은 본 발명의 실시 형태 1에 관계된 축전 디바이스의 모식적 단면 구조도이다.
도 2는 종래의 축전 디바이스를 도시하는 모식적 구조도이다.
도 3은 실시 형태 2에 관계된 종래의 축전 디바이스와 본 발명에 의한 축전 디바이스의 모식적 단면 구조도이다.
도 4는 실시 형태 3에 관계된 종래의 축전 디바이스와 본 발명에 의한 축전 디바이스의 모식적 단면 구조도이다.
도 5는 실시 형태 4에 관계된 종래의 축전 디바이스와 본 발명에 의한 축전 디바이스의 모식적 단면 구조도이다.
도 6은 실시 형태 5에 관계된 종래의 축전 디바이스와 본 발명에 의한 축전 디바이스의 모식적 단면 구조도이다.
도 7은 실시 형태 1의 적층순을 반대로 한 축전 디바이스의 모식적 단면 구조도이다.
도 8은 본 발명의 실시 형태 5에 관계된 축전 디바이스의 제조 방법을 도시하는 플로우 차트이다.
도 9는 축전 디바이스의 충방전 특성을 측정하기 위한 충방전 특성 측정 시스템을 도시한다.
도 10은 본 발명의 실시 형태 4에 있어서의 종래의 축전 디바이스와 본 발명에 의한 축전 디바이스의 충방전 특성을 도시한다.
다음에, 도면을 참조하여 실시 형태에 대해 설명한다. 이하에 설명하는 도면의 기재에서, 동일 또는 유사한 부분에는 동일 또는 유사한 부호를 붙이고 있다. 다만, 도면은 모식적인 것이다. 따라서, 구체적인 두께나 치수는 이하의 설명을 참작해서 판단해야만 할 것이다. 또한, 도면의 상호간에 있어서도 서로의 치수의 관계나 비율이 상이한 부분이 포함되어 있는 것은 물론이다.
또한, 이하에 나타내는 실시 형태는 기술적 사상을 구체화하기 위한 장치나 방법을 예시하는 것으로서, 각 구성부품의 재질, 형상, 구조, 배치 등을 특정하는 것은 아니다.
본 발명이 대상으로 하는 축전 디바이스는 도전성의 양극에 p형 금속 산화물 반도체가 적층된 축전 디바이스이다. p형 금속 산화물 반도체층은, 예를 들면, 충전층으로부터의 전자의 리크를 저지하고 억제하는 기능을 갖고 있다. 이 기능을 구비한 종래의 축전 디바이스로는 예를 들면 특허문헌 1 내지 4에 개시되어 있는 축전 디바이스가 있다.
이들 축전 디바이스는 전하를 축적하는 충전층, 및 축전 디바이스의 성능을 향상시키기 위한 복수의 기능층을 적층한 구조체를 양과 음의 도전성 전극으로 협지하는 구조로 되어 있다. 제조 공정의 간략화나 비용적인 측면에서 적층하는 층의 수를 줄이는 것이 유효한 수단이다.
그래서, p형 산화물 반도체층의 산화 니켈(NiO)에 주목하고, 이하의 검토를 실시했다.
산화 니켈(NiO)은 p형 반도체로서의 성질을 갖고, 일렉트로크로믹 소자에도 사용되고 있다. 일렉트로크로믹 소자는 양전극과 음전극 사이에 일렉트로크로믹 물질층과 유전체층을 적층한 구조이다.
이러한 고체 일렉트로크로믹 소자는 양전극과 음전극 사이에 직류 전압을 인가해서 산화 환원 반응에 의해 발색시키고 있다. 이때, 직접 발색에 기여하지 않는 누설 전류가 흐르는 문제가 있고, 일본공개특허공보 특개소55－88028호에서는 누설 전류를 저지하기 위해 유전체층과 고체 일렉트로크로믹 물질층 사이에 전류 저지층을 마련하고 있다.
본 발명의 대상으로 하는 축전 디바이스는 충전층을 산화 티탄(TiO2)과 절연 물질로서의 이산화 규소(SiO2)로 구성하고, 자외선 처리에 의한 제조 방법으로 충전 능력을 향상시키고 있다.
산화 니켈(NiO)은 전자 저지층을 구비한 고체 일렉트로크로믹 소자에서는 유전체층에 사용되고 있다. 본 발명의 대상으로 하는 축전 디바이스는 전자 저지층을 구비한 고체 일렉트로크로믹 소자의 유전체층에 사용가능한 재료를 적용할 수 있는 것이라 생각된다.
따라서, 고체 일렉트로크로믹 소자의 유전체층에 사용되고 있는 재료에 주목하고, 저저항 물질을 검토했다. 상세하게는, 본 발명의 대상으로 하는 축전 디바이스에서는 산화 니켈은 전극과 접하는 p형 금속 산화물 반도체층으로서 사용되고 있으며, 고체 일렉트로크로믹 소자에서의 유전체층에 사용되고 있는 재료로부터 저저항 물질을 찾는 것에 의해 p형 금속 산화물 반도체층과 양전극을 일체화할 수 있는 가능성을 검토했다.
그래서, 고체 일렉트로크로믹 소자의 유전체층에 사용되고 있는 재료로부터, 저저항의 산화 이리듐(Ir2O3)에 주목했다. 산화 이리듐(Ir2O3)은 불용성이고 화학적으로 안정한 것, 발색 특성을 구비하는 것으로 인해 일렉트로크로믹 소자의 대향 전극에도 사용되고 있으며, 고체 일렉트로크로믹 소자의 유전체층은, 전극층으로 파악해도 좋다. 저항률은, 49×10－8 Ωm이다. 이 때문에, 산화 이리듐(Ir2O3)을 p형 금속 산화물 반도체로서 사용하면, 전극의 기능을 갖게 하여 일체화한 간이한 구성의 축전 디바이스를 실현할 수 있다.
일반적으로 전극의 저항은 낮고, 금속 전극의 경우, 예를 들면 은의 저항률은 1.59×10－8 Ωm, 구리의 저항률은 1.68×10－8 Ωm, 알루미늄의 저항률은 2.82×10－8 Ωm이다. 또 투명 전극으로서 일반적으로 널리 알려져 있는 ITO(Indium　Tin　Oxide)의 저항률이 약 1.5×10－6 Ωm이다.
산화 이리듐을 저저항으로 형성하는 것은 어렵고, 저항률은 형성 조건에 크게 의존한다. 무엇보다 저저항의 산화 이리듐막을 양산하려면 엄격한 조건 관리가 필요하게 되고 비용이 높아진다. 이 때문에, ITO의 저항률 레벨을 실현할 수 있으면 실용적으로는 충분하다. 예를 들면, 안정하게 형성할 수 있는 양산시의 형성 조건을 생각하여 시험 제작한 레벨에서는 5.05×10－ 6Ωm 였다.
이러한 양산시의 형성 조건에서도, 산화 이리듐(Ir2O3)의 저항률을 더 낮추기 위해, 저항 조정재를 첨가해도 좋다. 저항 조정재는 마그네슘(Mg), 알루미늄(Al), 텅스텐(W), 코발트(Co) 및 니켈(Ni) 등의 금속 원소가 있다. 금속은 도전성이 좋고, 마그네슘의 저항률은 4.42×10－8 Ωm, 알루미늄의 저항률은 2.82×10－8 Ωm, 텅스텐의 저항률은 5.29×10－8 Ωm, 코발트의 저항률은 5.81×10－8 Ωm, 니켈의 저항률은 6.99×10－8 Ωm이기 때문에, 저저항화하기 위한 저항 조정재로서 사용할 수 있다.
이 외에, 산화 이리듐(Ir2O3)의 저항률을 낮추기 위해, 불소(F) 원자를 도핑해도 좋다. 불소(F) 원자는 할로겐 원소의 일종으로 17족의 원소이고, 최외각 전자가 7개이다. 산소는 16족의 원소이기 때문에 최외각 전자가 6개이고, 불소(F) 쪽이 전자를 수취하는 수가 적어지고, 산화 이리듐(Ir2O3)의 산소가 불소(F)로 치환되면, 전체적으로 전자의 수가 많아져, 캐리어 밀도가 오른다. 이 때문에, 산화 이리듐(Ir2O3)에 불소를 도핑하는 것에 의해, 저항률을 낮출 수 있다.
산화 이리듐(Ir2O3)의 저항률은 저항 조정재로서의 금속 원소의 첨가, 나아가서는 불소(F)의 도핑에 의해, 2×10－5 Ωm 이하로 하는 것이 가능하다. 이 때문에, 산화 이리듐(Ir2O3)을 p형 금속 산화물 반도체와 전극을 겸비한 물질로 생각하여 다룰 수가 있다. 또한, 이하에서는 산화 이리듐으로 이루어지는 유전체층을 단지 산화 이리듐층이라 부른다.
다음에, 산화 이리듐(Ir2O3)이 적용가능한 축전 디바이스의 구조와 적용한 실시 형태에 대해 설명한다.
＜실시 형태 1＞
도 1은 본 발명에 의한 축전 디바이스(10)를 도시하는 모식적 단면 구조를 나타낸다. 축전 디바이스(10)는 음극 도전성 전극(12), 전하를 충전하는 충전층(14) 및 산화 이리듐층(16)이 순서대로 적층된 구조로 되어 있다.
축전 디바이스(10)는 절연성의 기판에, 음극 도전성 전극(12), 충전층(14)과, 산화 이리듐층(16)을 순서대로 적층해서 형성해도 좋다. 절연 기판으로서는, 예를 들면, 유리 기판이나 고분자 필름의 수지 시트가 사용가능하다.
음극 도전성 전극(12)의 재료로서, 예를 들면, 알루미늄(Al)을 포함하는 은(Ag)합금 등이 있다. 음극 도전성 전극(12)의 형성 방법으로서는 스퍼터링, 이온 도금, 전자빔 증착, 진공 증착, 화학 기상 증착 등과 같은 증착 방법을 포함한다. 또한, 음극 도전성 전극(12)은 전해 도금법, 무전해 도금법 등에 의해 형성해도 좋다. 도금에 사용되는 금속으로서는 일반적으로 구리(Cu), 구리합금, 니켈(Ni), 알루미늄(Al), 은(Ag), 금(Au), 아연(Zn) 또는 주석(Sn) 등을 사용하는 것이 가능하다.
한편, 기판을 도전성의 금속박 시트, 예를 들면, 동박 시트, 알루미늄박 시트나 스테인리스 시트로 하면, 기판을 음극 도전성 전극(12)으로서 사용 가능하다.
충전층(14)은 절연 물질과 n형 금속 산화물 반도체로 형성되는 층이다. 절연 물질은, 예를 들면, 이산화 규소(SiO2) 혹은 실록산 결합을 구비한 실리콘 오일이다. n형 금속 산화물 반도체는, 예를 들면, 산화 티탄(TiO2), 산화 주석(SnO2), 혹은 산화 아연(ZnO)이 적합하다. 또한, n형 금속 산화물 반도체는 (TiO2), 산화 주석(SnO2), 또는 산화 아연(ZnO) 중, 어느 2개를 조합한 재료, 혹은 3개를 조합한 재료로 해도 좋다.
구체적인 충전층(14)의 구조는 절연 물질과 n형 금속 산화물 반도체의 층 구조에 의해 형성되어 있어도 좋고, 혹은, 미립자 형상의 n형 금속 산화물 반도체의 주위를 절연 물질에 의해 피복한 구조, 미립자 형상의 n형 금속 산화물 반도체가 절연 물질에 파묻혀 혼재되어 있는 구조이더라도 좋다.
n형 금속 산화물 반도체는 자외선 조사에 의한 광 여기 구조 변화(광 유기 상전이)에 의한 개질을 실시하기 위해, 특히 산화 티탄(TiO2)이 바람직하다.
충전층(14)에 사용되는 n형 금속 산화물 반도체는, 금속의 지방족산 염으로부터 형성 공정으로 분해해서 생성된다. 이 때문에, 금속의 지방족산 염으로서는 산화성 분위기 하에서 자외선을 조사하는 것, 또는 소성하는 것에 의해 분해 또는 연소하고, 금속 산화물로 변화할 수 있는 것이 사용된다. 지방족 산으로서는, 예를 들면, 지방족 모노카르본산이나, 지방족 디카르본산, 지방족 트리카르본산, 지방족 테트라카르본산 등의 지방족 폴리카르본산이 사용가능하다.
보다 구체적으로는 포화 지방족 모노카르본산으로서 개미산, 초산, 프로피온산, 카프론산, 에난트산, 카프릴산, 펠라르곤산, 카프린산, 스테아린산 등을 들 수 있다. 불포화 지방족 모노카르본산으로서는, 아크릴산, 부텐산, 크로톤산, 이소크로톤산, 리놀렌산, 올레인산 등의 고도 불포화 모노카르본산이 사용가능하다.
또한, 지방족산 염은 가열에 의해 분해 또는 연소하기 쉽고, 용제 용해성이 높고, 분해 또는 연소 후의 막이 치밀하고, 취급하기 쉽고 저렴하며, 금속과는 염의 합성이 용이하다는 등의 이유로 인해, 지방족 산과 금속과의 염이 바람직하다.
절연 물질은 무기 절연물 외에, 절연성 수지가 사용 가능하고, 폴리에틸렌, 폴리프로필렌, 폴리스틸렌, 폴리부타디엔, 폴리염화 비닐, 폴리메틸 메타크릴레이트, 폴리아미드, 폴리카보네이트, 폴리이미드, 초산 셀룰로오스 등의 열가소성 수지, 페놀 수지, 아미노 수지, 불포화 폴리에스테르 수지, 알릴 수지, 알키드 수지, 에폭시 수지, 폴리우레탄 등의 열경화성 수지라도 좋다.
충전층(14)을 형성하는 제w조 방법은 스핀코팅에 의해 행한다. 우선, 예를 들면 지방산 티탄과 실리콘 오일을 용매와 함께 교반하여 용액을 형성한다. 이 용액을 스핀 도포 장치를 이용하여 음극 도전성 전극(12) 상에 도포한다. 회전수는, 예를 들면 약 500∼3000 rpm이다. 도포 후에, 핫 플레이트 상에서 건조한다. 핫 플레이트 상의 건조 온도는, 예를 들면, 약 30℃∼200℃ 정도, 건조 시간은, 예를 들면 약 5분∼30분 정도이다. 건조한 후에 소성한다. 소성은 소성로를 이용하여 소성한다. 소성 온도는 예를 들면, 약 300℃∼600℃ 정도, 소성 시간은 예를 들면, 약 10분∼60분 정도이다.
이것에 의해, 지방족산 염이 분해되어 실리콘 오일의 절연막으로 덮인 산화 티탄(TiO2)의 미립자층이 형성된다. 상기 제조 방법은 도포 열분해법이라 불리고 있다.
이 미립자층은, 구체적으로는 산화 티탄(TiO2)의 금속염이 실리콘 오일층중에 매립되어 있는 구조이다. 소성 후에, 저압 수은 램프에 의한 UV(자외선) 조사를 실시한다. UV 조사 시간은 예를 들면, 약 10분∼100분 정도이다. UV 조사는, 엑시머(Eximer) 램프이더라도 좋다.
이 소성 공정과 UV 조사에 의해, 실리콘 오일을 이산화 규소(SiO2)의 절연막으로 하고 있다. 또한, UV 조사에 의해, 산화 티탄(TiO2)의 광 여기 구조 변화를 촉진하고, 전자를 트랩하는 에너지 준위를 형성한다.
다음에는 산화 이리듐층(16)의 형성 방법에 대해 설명한다.
산화 이리듐층(16)은 반응성 스퍼터링법, 전자빔 가열 증착법, MOCVD법 등으로, 충전층(14) 상에 산화 이리듐(Ir2O3)을 퇴적해서 형성한다. 또한, 금속 이리듐을 산화시키면서 박막 형성하는 방법으로서, AIROF(Anodic　IRidium　Oxide Film)라 불리는 방법이 있다. AIROF법은, 금속 이리듐을 황산 용액중에서 양극산화시켜, 산화 이리듐막으로 하는 방법이다.
통상적으로, 이들 퇴적 방법으로 퇴적한 산화 이리듐막은 미결정을 함유하는 비정질 구조로 되어 있고, 미결정의 입계(粒界)에 결함이 존재하는 경우가 있다. 이러한 경우, 산화 이리듐의 전기 저항을 높게 하는 원인으로도 된다.
이 때문에, 산화 이리듐(Ir2O3)에 산화 주석(SnO2)을 혼합시켜서 산화 이리듐층을 형성하고, 산화 이리듐층의 전기 저항을 낮추는 방법이 고려된다. 산화 주석(SnO2)은 높은 도전성을 갖고 화학적으로 안정하며, 산화 이리듐(Ir2O3)에 가까운 격자 정수를 가지고 있기 때문이다.
산화 주석은 n형 반도체의 특성을 가지고 있지만, 산화 이리듐(Ir2O3)에 혼합하는 비율은 20 wt% 이하이고, 산화 이리듐(Ir2O3)에 산화 주석(SnO2)을 혼합시켜도, n형 반도체로는 되지 않는다.
본 발명의 축전 디바이스를 종래의 축전 디바이스와 비교하기 위해, 도 2에 종래의 축전 디바이스의 모식적 단면 구조를 도시한다. 도 2에 도시한 종래의 축전 디바이스(10－1)는 음극 도전성 전극(12), 전하를 충전하는 충전층(14)과 p형 금속 산화물 반도체층(18)과 양극 도전성 전극(20)이 순서대로 적층된 구조로 되어 있다.
음극 도전성 전극(12)은, 예를 들면, 알루미늄을 포함하는 은합금 등을 사용하여 스퍼터링, 이온 도금, 전자빔 증착, 진공 증착이나 화학 기상 증착 등의 증착 방법으로 형성된다.
충전층(14)은 절연 물질과 n형 금속 산화물 반도체로 형성되는 층이다. 절연 물질은, 예를 들면, 산화 규소(SiO2) 혹은 실록산 결합을 구비한 실리콘 오일이다. n형 금속 산화물 반도체는 예를 들면, 산화 티탄(TiO2), 산화 주석(SnO2), 혹은 산화 아연(ZnO)이 사용된다. n형 금속 산화물 반도체는 산화 티탄(TiO2), 산화 주석(SnO2), 산화 아연(ZnO) 중 어느 2개를 조합한 재료, 혹은 3개를 조합한 재료로 해도 좋다.
충전층(14)의 형성 방법은 우선, 지방산 티탄과 실리콘 오일을 용매와 함께 교반한 용액을 형성하고, 스핀 코팅법에 의해 그 용액을 음극 도전성 전극(12) 상에 도포한다. 회전수는 예를 들면, 약 500∼3000 rpm이다. 도포 후에, 온도 약 30℃∼200℃에서, 건조 시간 약 5분∼30분 정도로 건조한다. 건조 후에, 소성로를 이용해서 온도 약 300℃∼600℃ 정도, 소성 시간 약 10분∼60분 정도 소성한다.
충전층(14) 상에 형성한 p형 금속 산화물 반도체층(18)은 상부의 양극 도전성 전극(20)에의 전자의 리크를 방지하기 위해 마련되어 있다. p형 금속 산화물 반도체층의 형성은, p형 금속 산화물 반도체를 스퍼터 증착(sputter deposition)법 등에 의해 형성된다. p형 금속 산화물 반도체층(18)의 구체적인 재료는 산화 니켈(NiO), 구리알루미늄 산화물(CuAlO2) 등이다. 그 외에, 금속 산화물로 제한하지 않고 각종 p형 유기 반도체 재료나 무기 반도체 재료라도 좋다.
양극 도전성 전극(20)의 재료로는 공지의 금속, 금속 산화물, 유기 도전재료를 사용하는 것이 가능하다. 도전성 물질이라면 특별히 제한되는 것은 아니다.
예를 들면, 양극 도전성 전극(20)의 재료로서 인듐·주석 산화물(ITO), 불소도핑 산화 주석(FTO), 안티몬도핑 산화 주석(ATO), 인듐·아연 산화물, 니오브·티탄 산화물, 카본 나노튜브, 그래핀(graphene) 등, 알루미늄, 은(Ag), 금(Au), 백금(Pt), 티탄(Ti), 크롬(Cr) 등의 금속을 들 수 있다. 이들 재료는 단독으로 사용해도 좋지만, 복수의 재료로 적층된 층으로 해도 좋다.
양극 도전성 전극(20)의 형성 방법은 공지의 스퍼터링, 증착 등의 진공 막 형성 방법이나, 각종 인쇄법에 의한 막 형성 방법이 있다. 이들 프로세스에서는 쉐도우 마스크 등을 이용한 패터닝이 가능하다.
이상 설명한 바와 같이, 종래의 축전 디바이스(10－1)는 음극 도전성 전극(12), 충전층(14), p형 금속 산화물 반도체층(18)과 양극 도전성 전극(20)의 적층 구조이다. 충전층에 축적된 전자의 리크를 블로킹(저지)하기 위한 블로킹 기능을 p형 금속 산화물 반도체층이, 도전성의 전극 기능을 양극 도전성 전극(20)이 각각 분담하고, 이들 층을 형성하기 위해, 각각의 제조 공정을 필요로 하고 있었다.
본 발명의 주제는 축전 디바이스의 적층수를 감소시키고, 그에 수반하여 제조 공정도 감소시키는 것이며, p형 금속 산화물 반도체층(18)과 양극 도전성 전극(20)으로 2층이 되는 구조를 일체화해서, 산화 이리듐층(16)만의 1층으로 하고 있다. 도 1에서 도시한 본 발명에 의한 축전 디바이스는 도 2에서 도시한 종래의 축전 디바이스보다 적층수를 감소시키고, 그에 수반하여 제조 공정도 감소시킬 수 있다.
본 발명은 도 2에서 도시한 종래의 축전 디바이스 구조뿐만 아니라, 종래 개시되어 있는 다른 축전 디바이스 구조에 대해도 적용가능하며, 이하에 설명한다.
＜실시 형태 2＞
도 3은 본 발명이 대상으로 하는 종래의 축전 디바이스(10－2)(특허문헌 3 등 참조)와, 본 발명에 의한 축전 디바이스의 모식적 단면 구조를 도시하고 있다. 도 3의 (A)는 종래의 축전 디바이스 구조이고, 도 2에 도시한 종래의 축전 디바이스(10－1)에 대해, 음극 도전성 전극(12)과 충전층(14) 사이에, 전자 수송층(22)이 추가되어 적층된 구조이다.
실시 형태 2에서, 종래의 축전 디바이스(10－1)에 추가된 전자 수송층(22)은 전자를 수송하기 위해 마련되어 있다. 전자 수송층에 사용되는 재료는 전자 수송 특성을 가지고, 충전층 재료와의 정합성이나 충전층의 형성 프로세스에 대한 내성을 고려하여 선택된다. 예를 들면, 무기 산화물 재료가 적합하며, n형 금속 산화물 반도체인 산화 티탄(TiO2), 산화 아연(ZnO) 등이 적합하다. 또한, 니오브 산화물, 텅스텐 산화물의 어느 하나 혹은 양쪽의 원소를 포함하는 산화물이라도 좋다. 또 니오브 산화물, 텅스텐 산화물에 다른 산화물을 함유한 복합 산화물 재료이더라도 좋다.
전자 수송층(22)의 형성 방법은 예를 들면 스퍼터법에 의해, 산화 티탄(TiO2) 혹은 니오브 산화물, 텅스텐 산화물의 어느 하나 혹은 양쪽의 원소를 포함하는 산화물 티탄을 타겟으로 사용하여 막을 형성한다.
도 3의 (B)는 본 발명에 의한 축전 디바이스의 모식적 단면 구조를 도시하고 있다. 종래의 축전 디바이스(10－2)에 대해, p형 금속 산화물 반도체층(18)과 양극 도전성 전극(20)이 산화 이리듐층(16)에 의해 일체화되어, 적층수를 감소시킨 구조로 하고 있다.
＜실시 형태 3＞
도 4는 본 발명이 대상으로 하는 종래의 축전 디바이스(10－3)(특허문헌 4 등 참조)와, 본 발명에 의한 축전 디바이스의 모식적 단면 구조를 도시하고 있다. 도 4의 (A)는 종래의 축전 디바이스 구조이고, 도 2에 도시한 종래의 축전 디바이스(10－1)에 대해, 전하를 충전하는 충전층(14)과 p형 금속 산화물 반도체층(18) 사이에, 리크 억제층(24)이 적층된 구조이다.
리크 억제층(24)은 충전층(14)을 p형 금속 산화물 반도체층(18)으로부터 이격시키는(멀리하는) 것에 의해 전자 또는 정공의 리크를 억제할 목적으로, 충전층(14)과 p형 금속 산화물 반도체층(18) 사이에 배치되어 있다. 리크 억제층(24)을 구성하는 재료의 전도대 하단의 에너지는 충전층(14)에 있어서의 n형 금속 산화물 반도체의 전도대 하단의 에너지보다도 높고, 가전자대 상단의 에너지는 p형 금속 산화물 반도체층(18)을 구성하는 p형 금속 산화물 반도체의 가전자대 상단의 에너지보다도 낮은 것이 바람직하다. 이들의 관계를 만족시키는 것에 의해, 리크를 억제하는 효과를 얻을 수가 있다.
리크 억제층(24)을 구성하는 재료는 전형적으로는, 절연 재료이다. 그와 같은 절연 재료로는 무기 절연 재료, 절연성 수지 등을 들 수 있다. 이들 재료로는 충전층(14)을 구성하는 절연 재료로서 열거한 것을 사용할 수 있다. 전형적으로는 이산화 규소(SiO2), 산화 마그네슘(MgO) 및 산화 알루미늄(Al2O3)으로 이루어지는 군에서 선택되는 적어도 1개이다. 리크 억제층(24)은 충전층(14)을 구성한 절연 재료와는 다른 절연 재료로 하는 것에 의해, 보다 리크를 억제하는 효과를 얻을 수가 있다. 이들 재료를 이용한 리크 억제층(24)은 스퍼터링법 등의 기존의 막 형성 방법으로 용이하게 형성될 수 있다.
도 4의 (B)는 본 발명에 의한 축전 디바이스의 모식적 단면 구조를 도시하고 있다. 종래의 축전 디바이스(10－3)에 대해, p형 금속 산화물 반도체층(18)과 양극 도전성 전극(20)이 산화 이리듐층(16)에 의해 일체화되어, 적층수를 감소시킨 구조로 하고 있다.
＜실시 형태 4＞
도 5는 본 발명이 대상으로 하는 종래의 축전 디바이스(10－4)의 구조(특허문헌 2 내지 4 등 참조)와, 본 발명에 의한 축전 디바이스의 모식적 단면 구조를 도시하고 있다. 도 5의 (A)는 종래의 축전 디바이스(10－4)의 구조이고, 도 2에 도시한 종래의 축전 디바이스(10－1)에 대해, 음극 도전성 전극(12)과 전하를 충전하는 충전층(14) 사이에 전자 수송층(22)이 적층되고, 전하를 충전하는 충전층(14)과 p형 금속 산화물 반도체층(18) 사이에, 리크 억제층(24)이 적층된 구조이다.
전자 수송층(22) 및 리크 억제층(24)은 실시 형태 2 및 3에서 설명한 재료 및 제조 방법으로 막이 형성된다.
도 5의 (B)는 본 발명에 의한 축전 디바이스의 모식적 단면 구조를 도시하고 있다. 종래의 축전 디바이스(10－4)에 대해, p형 금속 산화물 반도체층(18)과 양극 도전성 전극(20)이 산화 이리듐층(16)에 의해 일체화되어, 적층수를 감소시킨 구조로 하고 있다.
＜실시 형태 5＞
도 6은 본 발명이 대상으로 하는 종래의 축전 디바이스(10－5)와, 본 발명에 의한 축전 디바이스의 모식적 단면 구조를 도시하고 있다. 도 6의 (A)는 종래의 축전 디바이스 구조이고, 도 3에 도시한 종래의 축전 디바이스(10－2)의 충전층(14)을 2층으로 해서, 제1 충전층(26)과 제2 충전층(27)을 적층하고 있다.
종래의 축전 디바이스(10－5)의 제1 충전층(26) 및 제2 충전층은 절연 물질과 n형 금속 산화물 반도체로 형성되는 층이고, 제1 충전층(26)과 제2 충전층(27)은 n형 금속 산화물 반도체를 다른 재료로 형성한다. 절연 물질은, 예를 들면, 이산화 규소(SiO2)이다. n형 금속 산화물 반도체는, 예를 들면, 산화 티탄(TiO2), 산화 주석(SnO2), 혹은 산화 아연(ZnO)이 사용된다. n형 금속 산화물 반도체는 산화 티탄(TiO2), 산화 주석(SnO2), 산화 아연(ZnO) 중 어느 2개를 조합한 재료로 형성하지만, 제1 충전층(26)과 제2 충전층은 다른 재료로 한다.
제1 충전층(26)을, 예를 들면 산화 티탄(TiO2)과 이산화 규소(SiO2)로 구성하는 경우, 우선, 지방산 티탄과 실리콘 오일을 용매와 함께 교반한 용액을 형성하고, 스핀 코팅법에 의해 그 용액을 음극 도전성 전극(12) 상에 도포한다. 회전수는 예를 들면, 약 500∼3000 rpm이다. 도포 후에, 온도 약 30℃∼200℃에서, 건조 시간 약 5분∼30분 정도로 건조한다. 건조 후에, 소성로를 이용하여 온도 약 300℃∼600℃ 정도, 소성 시간 약 10분∼60분 정도 소성한다. 소성 후에 저압 수은 램프에 의한 UV 조사를 실시한다. UV 조사 시간은 예를 들면, 약 10분∼100분 정도이다.
제2 충전층을, 예를 들면 산화 주석(SnO2)과 이산화 규소(SiO2)로 구성하는 경우, 우선, 지방산 주석과 실리콘 오일을 용매와 함께 교반한 용액을 형성하고, 스핀 코팅법에 의해 그 용액을 음극 도전성 전극(12) 상에 도포한다. 이 용액을 스핀 도포 장치를 이용하여, 제1 충전층(26) 상에 도포한다. 회전수는 예를 들면, 약 500∼3000 rpm이다. 도포 후에 온도 약 30℃∼200℃에서, 건조 시간 약 5분∼30분 정도로 건조한다. 건조 후에 소성로를 이용해서 온도 약 300℃∼600℃ 정도, 소성 시간 약 10분∼60분 정도 소성한다. 소성 후에 저압 수은 램프에 의한 UV 조사를 실시한다. UV 조사 시간은 예를 들면, 약 10분∼100분 정도이다.
제2 충전층을 제1 충전층과 다른 n형 금속 산화물 반도체를 사용하여 형성하는 것은, 충전 용량을 증가시키기 위함이다. 실험 결과에서 제1 충전층의 두께를 두껍게 한 경우, 어느 정도의 두께 이상에서는 충전 용량은 증가하지 않고, 오히려 충전 용량이 저하하는 경향이 있었다. 이 때문에, 제1 충전층의 n형 금속 산화물의 재료를 바꾼 제2 충전층을 제1 충전층에 적층하였고, 충전 용량이 증가하는 결과가 얻어졌다. 이 결과로부터 충전층은 n형 금속 산화물의 재료가 다른 2개의 층을 포함하도록 구성된다.
도 6의 (B)는 본 발명에 의한 축전 디바이스의 모식적 단면 구조를 도시하고 있다. 종래의 축전 디바이스(10－5)에 대해, p형 금속 산화물 반도체층(18)과 양극 도전성 전극(20)이 산화 이리듐층(16)에 의해 일체화되어, 적층수를 감소시킨 구조로 하고 있다.
＜실시 형태 6＞
도 7은 도 1의 축전 디바이스(10)의 적층순을 반대로 하여, 절연 기판(28)에 산화 이리듐층(16), 충전층(14)과 음극 도전성 전극(12)을 순서대로 형성한 구조이다. 이것은 산화 이리듐층(16)을 처음에 형성하여, 안정한 축전 디바이스를 형성하기 위한 하나의 방법이다. 산화 이리듐층(16)의 형성 방법은 다양한 방법이 있기 때문에, 이들 방법 중 일부는 이때까지 형성해 온 충전층(14)과 같은 기능층에 영향을 미칠 수 있다.
예를 들면, 산화 이리듐의 박막 형성에 대해, 금속 이리듐을 황산 용액중에서 양극산화하여 산화 이리듐막으로 하는 AIROF(Anodic　IRidium　Oxide　Film)라 불리는 방법으로 형성한 경우, 시료를 황산 용액중에 침지할 필요가 있고, 다른 기능층을 용해해 버리는 경우도 있다. 또한 스퍼터법으로 산화 이리듐막을 형성하는 경우에서도 형성 온도 등의 조건이 다른 기능층에 영향을 미치는 경우도 있다. 이와 같은 경우, 우선 산화 이리듐(Ir2O3)의 박막을 기판 상에 형성할 필요가 있다. 내용액성, 내열성이 있는 절연 기판에, 처음에 산화 이리듐막을 형성함으로써 안정한 축전 디바이스를 형성할 수가 있다.
적층순을 반대로 하는 구조는 도 7에 도시한 구조로 제한하지 않고, 다른 구성의 축전 디바이스라도 가능하다. 예를 들면, 실시 형태 2에서 나타낸 축전 디바이스에 대해, 절연 기판(28) 상에, 산화 이리듐층(16), 충전층(14), 전자 수송층(22)과 음극 도전성 전극(12)을 순서대로 적층한다. 실시 형태 3에서 나타낸 축전 디바이스에 대해, 절연 기판(28) 상에, 산화 이리듐층(16), 리크 억제층(24), 충전층(14)과 음극 도전성 전극(12)을 순서대로 적층한다.
실시 형태 4에서 나타낸 축전 디바이스에 대해, 절연 기판(28) 상에, 산화 이리듐층(16), 리크 억제층(24), 전하를 충전하는 충전층(14), 전자 수송층(22)과 음극 도전성 전극(12)을 순서대로 적층한다. 실시 형태 5에서 나타낸 축전 디바이스에 대해, 산화 이리듐층(16), 제2 충전층(27), 제1 충전층(26), 전자 수송층(22)과 음극 도전성 전극(12)을 순서대로 적층한다.
이상 설명한 바와 같이, 본 발명은 종래부터 개시되어 있는 다양한 축전 디바이스에 적용가능하다.
(실시예)
본 발명에 의한 축전 디바이스를 실제로 제작하고, 본 발명의 효과를 확인하기 위해 특성 평가를 수행했다. 우선 제작한 한 축전 디바이스는 도 6의 (B)에서 도시한 축전 디바이스이고, 제작 방법에 대해 이하에 설명한다.
도 8은 본 발명에 의한 축전 디바이스의 제작 흐름을 도시한다. 형성하는 축전 디바이스는 절연 물질인 유리를 기판으로 하고, 형성 스텝(S1∼S5)의 공정에 의해 형성했다.
스텝(S1)에서, 세정한 유리 기판을 준비하고, 크롬을 타겟으로 해서 스퍼터 디포지션법을 이용하여, 100∼300 ㎚의 막두께로 음극 도전성 전극을 형성했다. 제조 장치로는 RF 스퍼터링 장치를 이용했다.
스텝(S2)에서, 음극 도전성 전극에 적층하는 전자 수송층으로서, n형 금속 산화물 반도체인 아나타스형(anatase type) 결정 구조의 산화 티타늄 막을, 스퍼터 증착법에 의해 형성했다. 전자 수송층의 막두께는 50 ㎚∼200 ㎚로 했다.
스텝(S3)에서, 제1 충전층을 형성했다. 제1 충전층의 형성 방법은 우선 산화 티탄의 전구체인 지방산 티탄과 실리콘 오일의 혼합액을, 막을 형성한 전자 수송층 상에 도포했다. 도포는 스핀 코팅법으로 실시하고, 음극 도전성 전극과 전자 수송층이 적층된 유리 기판을, 예를 들면, 약 500∼3000 rpm으로 회전시키면서 혼합액을 적하하여 0.3∼2 ㎛ 정도 두께의 도포막을 형성했다.
도포 후에 핫 플레이트 상에서 건조시켰다. 핫 플레이트 상의 건조 온도는 예를 들면, 약 50℃∼100℃ 정도, 건조 시간은 예를 들면, 약 5분∼30분 정도이다. 또한, 건조 후에 소성했다. 건조 후의 소성에는 소성로를 이용하고, 대기중에서 소성한다. 소성 온도는 예를 들면, 약 200℃∼400℃ 정도, 소성 시간은 예를 들면, 약 10분∼60분 정도이다.
소성 후에, 저압 수은 램프에 의한 UV 조사를 수행했다. UV 조사 시간은 예를 들면, 약 10분∼100분 정도이다. 저압 수은 램프는 파장이 185 ㎚와 254 ㎚에 강한 스펙트럼을 갖고 있다. 이 때문에, 예를 들면 C=C 결합종의 결합 에너지가 558.7 KJ/㏖, O－H 결합종의 결합 에너지가 457.0 KJ/㏖, C－H 결합종의 결합 에너지가 408.9 KJ/㏖이기 때문에, 실리콘 오일의 메틸기나 페닐기 등의 결합을 절단해서 C나 H를 이탈시킴으로써, 이산화 규소(SiO2)의 절연막으로 할 수 있다. 이때, 산화 티탄(TiO2)은 광 여기 구조 변화(광 유기 상전이)에 의해 전자를 축적하기 위한 에너지 준위를 형성한다.
UV 조사는 엑시머 램프(excimer lamp)라도 좋다. 저압 수은 램프는 파장이 185 ㎚와 254 ㎚에 강한 스펙트럼을 갖고 있지만, 크세논(제논) 엑시머 램프는 보다 단파장인 172 ㎚에 발광 중심 파장을 갖고 있고, 실리콘 오일의 메틸기나 페닐기 등의 결합을 절단하기에는 충분한 파장이다. 또한, 산화 티탄(아나타스형)의 밴드갭은 3.2 eV이고, 파장 387 ㎚보다 짧은 파장의 빛, 즉, 자외선을 흡수해서 가전자대의 전자가 전도체에 여기되기 때문에, 172 ㎚의 파장을 갖는 엑시머 램프라도 광 여기 구조 변화를 일으키게 할 수 있다.
스텝(S4)에서, 제2 충전층을 형성했다. 제2 충전층의 형성 방법은 우선, 산화 주석(SnO2)의 전구체인 지방산 주석과 실리콘 오일의 혼합액을 막을 형성한 제1 충전층 상에 도포했다. 도포는 스핀 코팅법으로 실시하고, 음극 도전성 전극, 전자 수송층 및 제1 충전층이 적층된 유리 기판을, 예를 들면, 약 500∼3000 rpm으로 회전시키면서 혼합액을 적하하여, 0.3∼2 ㎛ 정도 두께의 도포막을 형성했다.
도포 후에 핫 플레이트 상에서 건조시켰다. 핫 플레이트 상의 건조 온도는 예를 들면, 약 50℃∼100℃ 정도, 건조 시간은 예를 들면, 약 5분∼30분 정도이다. 또한, 건조 후에 소성했다. 건조 후의 소성에는 소성로를 이용하고, 대기중에서 소성한다. 소성 온도는 예를 들면, 약 200℃∼400℃ 정도, 소성 시간은 예를 들면, 약 10분∼60분 정도이다.
소성 후에, 저압 수은 램프에 의한 UV 조사를 수행했다. UV 조사 시간은 예를 들면, 약 10분∼100분 정도이다. 저압 수은 램프는 파장이 185 ㎚와 254 ㎚에 강한 스펙트럼을 갖고 있다. 이 때문에, 예를 들면 C=C 결합종의 결합 에너지가 558.7 KJ/㏖, O－H 결합종의 결합 에너지가 457.0 KJ/㏖, C－H 결합종의 결합 에너지가 408.9 KJ/㏖이기 때문에, 실리콘 오일의 메틸기나 페닐기 등의 결합을 절단해서 C나 H를 이탈시킴으로써, 이산화 규소(SiO2)의 절연막으로 할 수 있다.
UV 조사는 엑시머 램프라도 좋다. 저압 수은 램프는 파장이 185 ㎚와 254 ㎚에 강한 스펙트럼을 갖고 있지만, 크세논 엑시머 램프는 보다 단파장인 172 ㎚에 발광 중심 파장을 갖고 있고, 실리콘 오일의 메틸기나 페닐기 등의 결합을 절단하기에는 충분한 파장이다.
스텝(S5)에서, 본 발명에 의한 산화 이리듐층은 스퍼터링법으로 형성된다. 산화 이리듐층 용의 타겟 재료로서는 이리듐 금속이나, 산화 이리듐(Ir2O3) 및 할로겐화 이리듐의 소결한 타겟 등이 적합하다. 또한, 이들 타겟 재료를 복수 조합해서 타겟 재료로서 사용해도 좋다.
스퍼터링을 위한 재료 가스로는 He, Ne, Ar, Kr, Xe 등의 불활성 가스가 적합하다. 또한, 게다가 스퍼터링중에 기상 반응을 일으키게 하기 위한 원료 가스로는 산소 도입용의 원료 가스로서 산소(O2)가 특히 적합하고, 이산화 질소(NO2), 이산화 탄소(CO2) 등이라도 좋다. 또한 이들 가스는 스퍼터링을 위한 기능을 가질 수도 있다.
스퍼터링법으로 산화 이리듐층을 형성하는 조건으로는 온도, 압력 등이 있다. 우선, 산화 이리듐층을 형성하는 기판 온도는 300℃ 이하가 바람직하다. 산화 이리듐층중의 산소 함유량은 기판 온도로 컨트롤할 수 있고, 산소 함유량을 많게 하고 싶은 경우, 기판 온도를 비교적 낮게 설정하는 편이 좋고, 산화 이리듐층 중 산소 함유량을 적게 하고 싶은 경우에는 기판 온도를 비교적 높게 설정하는 편이 좋다.
스퍼터링시의 내압은 1×10－4∼1 Torr이고, 스퍼터링용 전원의 주파수로서는 직류부터 고주파까지의 넓은 범위가 사용가능하다.
형성된 산화 이리듐층의 막두께는 500∼1000 ㎚이고, 바람직하게는 200∼1000 ㎚이다. 1000 ㎚ 이상에서는 제조성이 나쁘고, 결함이 생길 가능성이 있다. 특성을 측정한 축전 디바이스의 산화 이리듐 막두께는 200 ㎚와 400 ㎚의 2개이다.
(비교예)
본 발명에 의한 효과를 확인하기 위해, 비교용으로서 종래의 구조를 갖는 축전 디바이스를 형성했다. 종래의 축전 디바이스 구조는 도 6의 (A)에서 도시한 구조의 축전 디바이스이다.
종래의 축전 디바이스는 도 8에 도시한 제작 플로우의 산화 이리듐층을 형성하는 스텝(S5) 대신에 제2 충전층 위에 p형 금속 산화물 반도체층을 형성하는 스텝, 및 p형 금속 산화물 반도체층 위에 양극 도전성 전극을 형성하는 스텝을 수행하여 형성했다.
p형 금속 산화물 반도체층은 스퍼터 증착법에 의해 산화 니켈막을 형성했다. p형 금속 산화물 반도체층으로서의 산화 니켈막의 막두께는 예를 들면 100∼1000 ㎚이다. 또한, p형 금속 산화물 반도체층의 형성 방법은 스퍼터법으로 제한하지 않고, 증착법, 이온 도금법, MBE법 등의 박막 형성 방법을 이용할 수가 있다.
양극 도전성 전극은 알루미늄을 재료로 해서 스퍼터 증착법에 의해 막을 형성하고, 예를 들면 두께 100∼300 ㎚의 알루미늄을 막을 형성 하였다.
(충방전 특성)
상기 실시예 1과 비교예에서 형성한 축전 디바이스의 특성을 측정하여 본 발명의 효과를 확인한다. 측정하는 특성은 충방전 특성이다.
도 9에, 충방전 특성 측정 시스템의 1예를 도시한다.
충방전 특성 측정 시스템은 전압 전류원(30)과, 전압계(32)와, 전류계(34)와, 제어　장치(36)와, 저항(38)을 구비하고 있다. 전압 전류원(30)과 피측정 축전 디바이스(40) 사이에 저항(38)을 접속하고, 전압 전류원(30)은 피측정 축전 디바이스(40)의 음극 도전성 전극(12)과, 산화 이리듐층(16) 또는 양극 도전성 전극(20)과 저항(38)을 거쳐서 접속되어 있다. 전압 전류원(30)과 피측정 축전 디바이스(40) 사이에는 전압계(32)와 전류계(34)가 접속되어 있다. 피측정 축전 디바이스(40)는 제작된 축전 디바이스이다.
제어　장치(36)는 전압 전류원(30), 전압계(32), 및 전류계(34)에 접속되어 있다. 제어　장치(36)는 음극 도전성 전극(12)을 접지해서, 산화 이리듐층(16) 또는 양극 도전성 전극(20)에 양의 전압을 인가하는 충전 프로세스와, 산화 이리듐층(16) 또는 양극 도전성 전극(20)으로부터의 방전 특성을 측정하는 방전 프로세스를 제어하고, 전압 및 전류의 데이터를 취득한다.
도 10은 실시예 1에서 형성된 본 발명의 축전 디바이스(산화 이리듐층의 막두께 400 ㎚)와, 비교예에서 형성된 종래의 축전 디바이스의 충방전 특성(50)을 도시하고 있다. 가로축은 측정 시간이고, 방전 개시시를 0으로 하고, 충전시를 마이너스로 하고 있다. 축전 디바이스에의 충전은 정전류로 수행했다. 세로축은 전압이다.
어느 것이나 축전 디바이스로서의 특성이 얻어지고 있지만, 본 발명의 축전 디바이스는 종래의 축전 디바이스에 대해, 방전 종료 시간은 종래의 축전 디바이스가 약 390초인데 반해, 약 720초로 길었다. 이 결과로부터, 종래의 축전 디바이스의 p형 금속 산화물 반도체층과 양극 도전성 전극(20)을 산화 이리듐층으로 치환해도 충분한 성능을 갖는 것이 확인되었다.
(그 외의 실시 형태)
본 발명은 이 외에도 종래부터 개시되어 있는 다양한 축전 디바이스에 적용가능하다.
예를 들면, 적용가능한 축전 디바이스는 도 1의 축전 디바이스(이하, 축전 디바이스 A라고 한다.), 도 3의 (B)의 축전 디바이스(이하, 축전 디바이스 B라고 한다.), 도 5의 (B)의 축전 디바이스(이하, 축전 디바이스 C라고 함)와 도 5b의 축전 디바이스(이하, 축전 디바이스 D라고 함)이다.
축전 디바이스 A는 도 8에 도시한 축전 디바이스의 제작 흐름에서, 스텝(S1), 스텝(S3)와 스텝(S5)에 의해 형성됐다. 축전 디바이스 B는 도 8에 도시한 축전 디바이스의 제작 흐름에서, 스텝(S1), 스텝(S2), 스텝(S3)과 스텝(S5)에 의해 형성될 수 있다.
축전 디바이스 C는 도 8에 도시한 축전 디바이스의 제작 흐름에서, 스텝(S1) 및 스텝(S3) 후에 리크 억제층을 형성한다. 리크 억제층은 절연 물질로 이루어지는 리크 억제층을 형성한다. 리크 억제층은 실리콘을 타겟으로 하고, 산화 규소의 박막을 스퍼터 증착법에 의해 막을 형성한다. 리크 억제층은 두께에 따라서 절연 저항값의 컨트롤도 가능하고, 10∼100 ㎚의 두께이다. 그 후 도 8에 도시한 축전 디바이스의 제작 흐름의 스텝(S5)으로 p형 도전성 산화물층을 형성한다.
축전 디바이스 D는 도 8에 도시한 축전 디바이스의 제작 흐름에서, 스텝(S1) 후에, 전자 수송층을 형성하고, 스텝(S3) 후에 리크 억제층을 형성하고, 스텝(S5)에서 추가로 형성된다.
이들 제작한 축전 디바이스 A 내지 D는 도 10에 도시한 본 발명의 축전 디바이스의 충방전 특성과 충전 용량에 차는 있지만, 거의 동일한 결과가 얻어지고, p형 금속 산화물 반도체층과 양극 도전성 전극을, 산화 이리듐층으로 치환할 수 있다.
본 발명의 축전 디바이스는 양극측의 p형 금속 산화물 반도체층과 도전성의 전극의 적층 구조를 산화 이리듐층으로 한 것을 특징으로 하고 있지만, 사용된 산화 이리듐은 금속 전극과 비교하면 저항이 높다. 그러나, 투명성을 필요로 하지 않는 것으로 인해, 불소의 도핑이나 금속 원소의 첨가에 의해 충분한 저저항화를 도모할 수 있고, 충방전 특성의 개량을 실시할 수 있는 것은 당업자라면 용이하게 생각해낼 수 있는 것이다.
상기와 같이, 몇개의 실시 형태에 대해 기재했지만, 명시된 일부를 이루는 논술 및 도면은 예시적인 것이고, 제한하는 것이라고 이해되지 않아야 한다. 이러한 개시내용으로부터 당업자에게는 다양한 대체 실시 형태, 실시예 및 운용 기술이 명확해질 것이다.
이와 같이, 본 실시 형태는 여기에서는 기재하고 있지 않은 다양한 실시 형태 등을 포함한다.
10: 축전 디바이스
10－1, 10－2, 10－3, 10－4, 10－5: 종래의 축전 디바이스
12: 음극 도전성 전극
14: 충전층
16: 산화 이리듐층
18: p형 금속 산화물 반도체층
20: 양극 도전성 전극
22: 전자 수송층
24: 리크 억제층
26: 제1 충전층
27: 제2 충전층
28: 절연 기판
30: 전압 전류원
32: 전압계
34: 전류계
36: 제어 장치
38: 저항
40: 피측정 축전 디바이스
50: 충방전 특성

Claims (16)

  1. 도전성 전극과,
    절연체 및 n형 금속 산화물 반도체로 구성된 전하를 축적하는 충전층과,
    일렉트로크로믹 소자(electrochromic device)에서 사용되는 재료로 형성되는 전극층
    을 순서대로 적층한 구조인, 축전 디바이스.
  2. 제1항에 있어서,
    상기 일렉트로크로믹 소자에서 사용되는 재료는 산화 이리듐인, 축전 디바이스.
  3. 제2항에 있어서,
    상기 산화 이리듐으로 형성되는 전극층에는 저항 조정재가 첨가되어 있는, 축전 디바이스.
  4. 제3항에 있어서,
    상기 저항 조정재는 마그네슘, 알루미늄, 텅스텐, 코발트 및 니켈의 적어도 1개의 금속 원소인, 축전 디바이스.
  5. 제3항에 있어서,
    상기 저항 조정재는 불소인, 축전 디바이스.
  6. 제3항 또는 제5항에 있어서,
    상기 산화 이리듐으로 형성되는 전극층은 저항률이 2×10－5 Ωm 이하인, 축전 디바이스.
  7. 제2항에 있어서,
    상기 전극층의 두께는 200 ㎚ 이상인, 축전 디바이스.
  8. 도전성 전극과,
    전자를 수송하는 전자 수송층과,
    절연체 및 n형의 금속 산화물 반도체를 가지고, 전하를 축적하는 충전층과,
    산화 이리듐으로 형성되는 산화 이리듐층
    을 순서대로 적층한 구조인, 축전 디바이스.
  9. 음극 도전성 전극과,
    절연체 및 n형의 금속 산화물 반도체를 가지고, 전하를 축적하는 충전층과,
    전자의 리크를 억제하는 리크 억제층과,
    산화 이리듐으로 형성되는 산화 이리듐층
    을 순서대로 적층한 구조인, 축전 디바이스.
  10. 음극 도전성 전극과,
    전자를 수송하는 전자 수송층과,
    절연체 및 n형의 금속 산화물 반도체를 가지고, 전하를 축적하는 충전층과,
    전자의 리크를 억제하는 리크 억제층과,
    산화 이리듐으로 형성되는 산화 이리듐층
    을 순서대로 적층한 구조인. 축전 디바이스.
  11. 음극 도전성 전극과,
    전자를 수송하는 전자 수송층과,
    절연체 및 제1의 n형 금속 산화물 반도체를 가지고, 전하를 축적하는 제1 충전층과,
    상기 절연체 및 상기 제1 충전층과 다른 재료인 제2의 n형 금속 산화물 반도체를 가진 제2 충전층과,
    산화 이리듐으로 형성되는 산화 이리듐층
    을 순서대로 적층한 구조인, 축전 디바이스.
  12. 제8항 내지 제10항 중 어느 한 항에 있어서,
    상기 충전층에서 사용되고 있는 상기 절연체는 이산화 규소, 산화 알루미늄 및 산화 마그네슘의 적어도 1개로 구성되어 있는, 축전 디바이스.
  13. 제11항에 있어서,
    상기 제1 충전층에서 사용되고 있는 상기 제1의 n형 금속 산화물 반도체는 산화 티탄, 산화 주석, 산화 아연의 적어도 1개인, 축전 디바이스.
  14. 제11항에 있어서,
    상기 제2 충전층에서 사용되고 있는 상기 제2의 n형 금속 산화물 반도체는 산화 티탄, 산화 주석, 산화 아연의 적어도 1개이고, 상기 제1의 n형 금속 산화물 반도체와 다른 재료인, 축전 디바이스.
  15. 제8항, 제10항 또는 제11항 중 어느 한 항에 있어서,
    상기 전자 수송층은 니오브 산화물, 텅스텐 산화물, 산화 주석 혹은 산화 티탄의 적어도 1개를 포함하고 있는, 축전 디바이스.
  16. 제9항 또는 제10항에 있어서,
    상기 리크 억제층은 산화 규소, 질화 규소, 산화 마그네슘 및 산화 알루미늄의 적어도 1개로 구성된, 축전 디바이스.
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WO (1) WO2019082421A1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012046325A1 (ja) 2010-10-07 2012-04-12 グエラテクノロジー株式会社 二次電池
WO2013065093A1 (ja) 2011-10-30 2013-05-10 株式会社日本マイクロニクス 繰り返し充放電できる量子電池
JP2014154505A (ja) 2013-02-13 2014-08-25 Ricoh Co Ltd 薄膜固体二次電池素子
JP2016082125A (ja) 2014-10-20 2016-05-16 パナソニックＩｐマネジメント株式会社 蓄電素子及び蓄電素子の製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5588028A (en) 1978-12-27 1980-07-03 Nippon Kogaku Kk <Nikon> Solid electrochromic element
JPH02139805A (ja) * 1989-10-06 1990-05-29 Canon Inc ｐ型半導体に使用する電極
JP4381176B2 (ja) * 2004-03-01 2009-12-09 ジオマテック株式会社 薄膜固体二次電池
JP2012151292A (ja) * 2011-01-19 2012-08-09 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法
CN102916103B (zh) * 2012-09-18 2017-05-03 中山大学 一种薄膜结构透明电极及其制备方法
JP6222634B2 (ja) 2013-11-21 2017-11-01 国立大学法人 東京大学 エネルギー貯蔵型色素増感太陽電池
JP2016028408A (ja) * 2014-03-24 2016-02-25 パナソニックＩｐマネジメント株式会社 蓄電素子及び蓄電素子の製造方法
JP2017059524A (ja) * 2015-09-18 2017-03-23 パナソニックＩｐマネジメント株式会社 蓄電素子およびその製造方法
JP6975530B2 (ja) 2015-12-25 2021-12-01 出光興産株式会社 半導体素子及びそれを用いた電気機器
JP2017195283A (ja) 2016-04-20 2017-10-26 グエラテクノロジー株式会社 固体二次電池

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012046325A1 (ja) 2010-10-07 2012-04-12 グエラテクノロジー株式会社 二次電池
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