KR20200019931A - 인덕터 및 이를 포함하는 emi 필터 - Google Patents

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Abstract

실시 예에 의한 인덕터는 토로이달 형상을 가지며, 페라이트를 포함하는 제1 자성체; 및 제1 자성체와 이종이며, 금속 리본을 포함하는 제2 자성체를 포함하고, 제2 자성체는 제1 자성체의 외주면에 배치되는 외측 자성체 및 제1 자성체의 내주면에 배치되는 내측 자성체를 포함하고, 외측 자성체 및 내측 자성체 각각은 제1 자성체의 원주 방향을 따라 복수의 층으로 권선된다.

Description

인덕터 및 이를 포함하는 EMI 필터{INDUCTOR AND EMI FILTER INCLUDING THE SAME}
본 발명은 인덕터 및 이를 포함하는 EMI 필터에 관한 것이다.
인덕터는 인쇄회로기판 상에 적용되는 전자부품 중 하나이며, 전자기적 특성으로 인하여 공진 회로, 필터 회로, 파워 회로 등에 적용될 수 있다.
최근, 통신 장치 또는 디스플레이 장치 등 각종 전자 장치의 소형화 및 박막화가 중요한 이슈가 되고 있으므로, 이러한 전자 장치에 적용되는 인덕터의 소형화, 박형화 및 고효율화가 필요하다.
한편, 파워보드 내에 적용되는 EMI(Electro Magnetic Interference) 필터는 회로 동작에 필요한 신호는 통과시키고, 잡음은 제거하는 역할을 한다.
도 1은 EMI 필터가 적용된 일반적인 파워보드가 전원과 부하에 연결된 블럭도를 나타낸다.
도 1에 도시된 EMI 필터의 파워보드로부터 전달되는 잡음의 종류는 크게 파워보드에서 방사되는 30 ㎒ 내지 1 ㎓의 방사성 잡음과 전원 라인을 통하여 전도되는 150 ㎑ 내지 30 ㎒의 전도성 잡음으로 구분할 수 있다.
전도성 잡음의 전달 방식은 차동 모드(differential mode) 및 공통 모드(common mode)로 구분될 수 있다. 이 중에서, 공통 모드 잡음은 적은 양이더라도 큰 루프를 그리며 되돌아오기 때문에, 멀리 떨어져 있는 전자기기에도 영향을 미칠 수 있다. 이러한 공통 모드 잡음은 배선계의 임피던스 불평행에 의하여 발생하기도 하며, 고주파 환경일수록 현저해진다.
공통 모드 잡음을 제거하기 위하여, 도 1에 도시된 EMI 필터에 적용되는 인덕터는 일반적으로 Mn-Zn 계 페라이트(Ferrite) 소재를 포함하는 토로이달(toroidal) 형상의 자성코어를 사용한다. Mn-Zn 계 페라이트는 100 ㎑ 내지 1 ㎒에서 투자율이 높으므로, 공통 모드 잡음을 효과적으로 제거할 수 있다.
EMI 필터가 적용되는 파워보드의 파워가 높을수록 높은 인덕턴스를 가지는 자성코어가 필요하며, 이를 위하여 높은 투자율(μ)을 가지는 자성코어, 예를 들어 10,000 H/m 내지 15,000 H/m 이상의 비투자율(μ)을 갖는 자성 코어가 요구된다. 그러나, 이와 같이 높은 투자율을 갖는 Mn-Zn 계 페라이트는 고가이며, Mn-Zn 계 페라이트의 재료적 특성으로 인하여 코어 손실율이 낮으므로, 6 ㎒ 내지 30 ㎒ 대역에서의 잡음 제거 효율은 여전히 낮은 문제가 있다.
실시 예는 높은 전력을 수용할 수 있으며 소형이며 우수한 잡음 제거 성능과 일정한 인턱턴스를 갖는 인덕터 및 이를 포함하는 EMI 필터를 제공하는 데 있다.
일 실시예에 따른 자성코어는, 토로이달 형상을 갖는 제1 자성체; 상기 제1 자성체의 내측에 배치된 제2 자성체; 및 상기 제1 자성체의 외측에 배치된 제3 자성체;를 포함하고, 상기 제1 자성체는 페라이트를 포함하고, 상기 제2 자성체는 상기 제1 자성체와 상이한 물질을 포함하며, 상기 제1 자성체의 내주면 상에서 상기 제1 자성체의 직경 방향으로 복수의 층으로 형성되고, 상기 제3 자성체는 상기 제1 자성체와 상이한 물질을 포함하며, 상기 제1 자성체의 외주면 상에서 상기 직경 방향으로 복수의 층으로 형성되고, 상기 제2 자성체 및 상기 제3 자성체는 각각 일체로 형성될 수 있다.
예를 들어, 상기 제2 자성체 및 상기 제3 자성체는 각각 금속 리본을 포함할 수 있다.
예를 들어, 상기 직경방향으로 상기 제1 자성체의 두께는 상기 제2 자성체의 두께보다 두껍고, 상기 직경방향으로 상기 제3 자성체의 두께는 상기 제1 자성체의 두께보다 얇을 수 있다.
예를 들어, 상기 직경 방향으로 상기 제2 자성체와 상기 제1 자성체의 두께 비율은 1:80 내지 1:16이고, 상기 직경 방향으로 상기 제3 자성체와 상기 제1 자성체의 두께 비율은 1:80 내지 1:16일 수 있다.
예를 들어, 상기 금속 리본은 Fe-Si을 포함할 수 있다.
예를 들어, 상기 직경 방향으로 상기 제2 자성체와 상기 제3 자성체 각각의 두께는 190 ㎛ 내지 410 ㎛일 수 있다.
예를 들어, 상기 직경 방향으로 상기 제3 자성체의 두께는 상기 제2 자성체의 두께보다 두꺼울 수 있다.
일 실시예에 따른 인덕터는, 자성코어; 및 상기 자성코어의 표면 상에 배치된 코일;을 포함하고, 상기 자성코어는, 토로이달 형상을 가지며 페라이트를 포함하는 제1 자성체; 상기 제1 자성체의 내측에 배치된 제2 자성체; 및 상기 제1 자성체의 외측에 배치된 제3 자성체;를 포함하고, 상기 제2 자성체는 상기 제1 자성체와 상이한 물질을 포함하며, 상기 제1 자성체의 내주면 상에서 상기 제1 자성체의 직경 방향으로 복수의 층으로 형성되고, 상기 제3 자성체는 상기 제1 자성체와 상이한 물질을 포함하며, 상기 제1 자성체의 외주면 상에서 상기 직경 방향으로 복수의 층으로 형성되고, 상기 제2 자성체 및 상기 제3 자성체는 각각 일체로 형성될 수 있다.
예를 들어, 상기 제2 자성체 및 상기 제3 자성체는 각각 금속 리본을 포함할 수 있다.
예를 들어, 상기 직경방향으로 상기 제1 자성체의 두께는 상기 제2 자성체의 두께보다 두껍고, 상기 직경방향으로 상기 제3 자성체의 두께는 상기 제1 자성체의 두께보다 얇을 수 있다.
예를 들어, 상기 직경 방향으로 상기 제2 자성체와 상기 제1 자성체의 두께 비율은 1:80 내지 1:16이고, 상기 직경 방향으로 상기 제3 자성체와 상기 제1 자성체의 두께 비율은 1:80 내지 1:16일 수 있다.
예를 들어, 상기 금속 리본은 Fe-Si을 포함할 수 있다.
예를 들어, 상기 직경 방향으로 상기 제3자성체의 두께는 상기 제2 자성체의 두께보다 두꺼울 수 있다.
예를 들어, 상기 코일은 서로 대향하여 권선된 제1 및 제2 코일을 포함하고, 상기 제2 자성체는, 제1 영역; 및 상기 제2 자성체의 감겨진 층의 개수가 상기 제1 영역보다 더 많은 제2 영역을 포함하고, 상기 제1 자성체는, 제3 영역; 및 상기 제1 자성체의 감겨진 층의 개수가 상기 제3 영역보다 더 많은 제4 영역을 포함할 수 있다.
일 실시예에 따른 회로기판은, 기판; 상기 기판 상에 형성된 회로부; 및 상기 회로부와 전기적으로 연결된 EMI 필터;를 포함하고, 상기 EMI 필터는, 자성코어, 상기 자성코어의 표면 상에 배치된 보빈과 상기 보빈 상에 배치된 코일을 포함하는 인덕터, 및 캐패시터를 포함하고, 상기 자성코어는, 토로이달 형상을 가지며 페라이트를 포함하는 제1 자성체; 상기 제1 자성체의 내측에 배치된 제2 자성체; 및 상기 제1 자성체의 외측에 배치된 제3 자성체;를 포함하고, 상기 제2 자성체는 상기 제1 자성체와 상이한 물질을 포함하며, 상기 제1 자성체의 내주면 상에서 상기 제1 자성체의 직경 방향으로 복수의 층으로 형성되고, 상기 제3 자성체는 상기 제1 자성체와 상이한 물질을 포함하며, 상기 제1 자성체의 외주면 상에서 상기 직경 방향으로 복수의 층으로 형성되고, 상기 제2 자성체 및 상기 제3 자성체는 각각 일체로 형성될 수 있다.
예를 들어, 상기 제2 자성체 및 상기 제3 자성체는 각각 금속 리본을 포함할 수 있다.
예를 들어, 상기 인덕터로 인가되는 전류의 주파수가 임계 주파수 이하 영역에서, 상기 제2 자성체 및 상기 제3 자성체의 비투자율은 상기 제1 자성체의 비투자율보다 높을 수 있다.
예를 들어, 상기 인덕터로 인가되는 전류의 주파수가 상기 임계 주파수에 인접할수록, 상기 제2 자성체와 상기 제1 자성체 간 및 상기 제3 자성체와 상기 제1 자성체 간 비투자율의 차이는 작아질 수 있다.
예를 들어, 상기 인덕터로 인가되는 전류의 주파수가 상기 임계 주파수 이상 영역에서, 상기 제2 자성체 및 상기 제3 자성체의 비투자율은 상기 제1 자성체의 비투자율보다 낮을 수 있다.
예를 들어, 상기 임계 주파수는 150kHz 내지 250khz일 수 있다.
실시 예에 의한 인덕터 및 이를 포함하는 EMI 필터는, 광범위 주파수 대역에서 우수한 잡음 제거 성능을 가지며, 소형이고, 전력 수용량이 크며, 전도성 잡음중 공통 모드 잡음과 차동 모드 잡음 제거 성능이 모두 양호하고, 주파수 대역별 잡음 제거 성능을 조절할 수 있다.
도 1은 EMI 필터가 적용된 일반적인 파워보드가 전원과 부하에 연결된 블럭도를 나타낸다.
도 2는 일 실시 예에 의한 인덕터의 사시도를 나타낸다.
도 3은 도 2에 도시된 자성 코어의 일 실시 예의 분해 사시도를 나타낸다.
도 4 (a) 내지 도 4 (d)는 도 3에 도시된 자성코어의 공정 사시도를 나타낸다.
도 5 (a) 및 (b)는 도 3에 도시된 자성코어에서 보빈을 생략한 결합 사시도 및 부분 단면도를 나타낸다.
도 6 (a) 및 도 6 (b)는 도 2에 도시된 자성코어의 다른 실시 예에 의한 결합 사시도 및 부분 단면도를 각각 나타낸다.
도 7 (a) 및 도 7 (b)는 도 2에 도시된 자성코어의 또 다른 실시 예의 조립 사시도 및 부분 단면도를 각각 나타낸다.
도 8 (a) 및 도 8 (b)는 도 7 (a) 및 도 7 (b)에 도시된 자성코어의 공정 사시도를 나타낸다.
도 9 (a) 및 도 9 (b)는 도 2에 도시된 자성코어의 또 다른 실시 예의 결합 사시도 및 부분 단면도를 각각 나타낸다.
도 10 (a) 및 도 10 (b)는 도 2에 도시된 자성코어의 또 다른 실시 예에 의한 결합 사시도 및 부분 단면도를 각각 나타낸다.
도 11 (a) 및 도 11 (b)는 도 2에 도시된 자성코어의 또 다른 실시 예에 의한 결합 사시도 및 부분 단면도를 각각 나타낸다.
도 12 (a) 및 도 12 (b)는 도 2에 도시된 자성코어의 또 다른 실시 예에 의한 결합 사시도 및 부분 단면도를 각각 나타낸다.
도 13 (a) 및 도 13 (b)는 도 2에 도시된 자성코어의 또 다른 실시 예에 의한 결합 사시도 및 부분 단면도를 각각 나타낸다.
도 14는 표피 효과 이론을 나타내는 그래프이다.
도 15는 페라이트 소재의 표피 깊이에 대한 자속을 나타내는 그래프이다.
도 16은 페라이트 소재 및 금속리본 소재의 표피 깊이에 대한 자속을 나타내는 그래프이다.
도 17 (a) 및 도 17 (b)는 페라이트 소재 및 금속리본 소재의 투자율 및 인덕턴스를 나타내는 그래프이다.
도 18은 비교예, 실시예 1 내지 실시예 6에 따라 제작된 자성코어의 상면도 및 단면도를 각각 나타낸다.
도 19는 비교례, 실시예 1 내지 실시예 6의 잡음 제거 성능을 나타내는 그래프이다.
도 20 (a) 및 도 20 (b)는 실시예 6의 θ별 누설 인덕턴스 및 인덕턴스를 각각 나타낸다.
도 21은 도 18에 도시된 비교예 및 실시예 3에 따른 차동 모드 잡음 개선 효과를 나타낸다.
도 22는 도 18에 도시된 비교예 및 실시예 3에 따른 공통 모드 잡음 개선효과를 나타낸다.
도 23은 차동 모드에서의 일반적인 인덕터의 자기장 특성을 설명하기 위한 도면이다.
도 24는 도 23에 도시된 인덕터를 3개의 섹션으로 구분한 모습을 나타낸다.
도 25 (a), 도 25 (b) 및 도 25 (c)는 비교예에 의한 인덕터의 차동 모드의 어느 한 시점에서 제1, 제2 및 제3 섹션의 투자율을 각각 나타낸다.
도 26은 비교예에 의한 인덕터의 차동 모드에서 y-z 평면 상에서의 평균 투자율을 나타내는 그래프이다.
도 27은 비교예에 의한 인덕터의 차동 모드에서 평균 투자율을 나타내는 그래프이다.
도 28은 공통 모드에서의 일반적인 인덕터의 자기장 특성을 설명하기 위한 도면이다.
도 29 (a), 도 29 (b) 및 도 29 (c)는 비교예에 의한 인덕터의 공통 모드의 어느 한 시점에서 제1, 제2 및 제3 섹션의 투자율을 각각 나타낸다.
도 30은 비교예에 의한 인덕터의 공통 모드에서 y-z 평면 상에서의 평균 투자율을 나타내는 그래프이다.
도 31은 비교예에 의한 인덕터의 공통 모드에서 평균 투자율을 나타내는 그래프이다.
도 32 (a), 도 32 (b) 및 도 32 (c)는 실시예 3에 의한 인덕터의 차동 모드의 어느 한 시점에서 제1, 제2 및 제3 섹션의 투자율을 각각 나타낸다.
도 33은 실시예 3에 의한 인덕터의 차동 모드에서 y-z 평면 상에서의 평균 투자율을 나타내는 그래프이다.
도 34는 실시예 3에 의한 인덕터의 차동 모드에서 평균 투자율을 나타내는 그래프이다.
도 35 (a), 도 35 (b) 및 도 35 (c)는 실시예 3에 의한 인덕터의 공통 모드의 어느 한 시점에서 제1, 제2 및 제3 섹션의 투자율(또는, 비투자율)을 각각 나타낸다.
도 36은 실시예 3에 의한 인덕터의 공통 모드에서 y-z 평면 상에서의 평균 투자율을 나타내는 그래프이다.
도 37은 실시예 3에 의한 인덕터의 공통 모드에서 평균 투자율을 나타내는 그래프이다.
도 38은 실시예에 의한 인덕터를 포함하는 EMI 필터의 일 례이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시 예를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
'제1' 및 '제2' 등과 같이 서수를 포함하는 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제2 구성요소는 제1 구성요소로서 명명될 수 있고, 유사하게 제1 구성요소도 제2 구성요소로서 명명될 수 있다. '및'/'또는'의 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
실시예들의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조들이 기판, 각층(막), 영역, 패드 또는 패턴들의 “상/위(on)”에 또는 “하/아래(under)”에 형성된다는 기재는, 직접(directly) 또는 다른 층을 개재하여 형성되는 것을 모두 포함한다. 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다. 또한, 도면에서 각 층(막), 영역, 패턴 또는 구조물들의 두께나 크기는 설명의 명확성 및 편의를 위하여 변형될 수 있으므로, 실제 크기를 전적으로 반영하는 것은 아닐 수도 있다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가질 수 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석될 수 있으며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부된 도면을 참조하여 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 또한, 실시 예는 데카르트 좌표계를 이용하여 설명되지만, 다른 좌표계를 이용하여 설명될 수 있음은 물론이다. 데카르트 좌표계에서, 각 도면에 도시된 x축과, y축과, z축은 서로 직교하지만, 실시 예는 이에 국한되지 않는다. x축과, y축과, z축은 서로 교차할 수도 있다.
도 2는 일 실시 예에 의한 인덕터(100)의 사시도를 나타낸다.
도 2를 참조하면, 인덕터(100)는 자성코어(110) 및 자성코어(110) 상에 권선된 코일(120)을 포함할 수 있다.
자성코어(110)는 토로이달(toroidal) 형상일 수 있으며, 코일(120)은 자성코어(110) 상에 권선된 제1 코일(122) 및 제1 코일(122)에 대향하도록 권선된 제2 코일(124)을 포함할 수 있다. 제1 코일(122) 및 제2 코일(124) 각각은 토로이달 형상의 자성코어(110)의 상면(TS), 하면(BS) 및 측면(OS)에 권선될 수 있다.
자성코어(110)와 코일(120) 사이에는 자성코어(110)와 코일(120)을 절연하기 위한 보빈(미도시)이 더 배치될 수 있다.
코일(120)은 표면이 절연 소재로 피복된 도선으로 이루어질 수 있다. 그의 표면이 절연 물질로 피복된 도선은 구리, 은, 알루미늄, 금, 니켈, 주석 등일 수 있고, 도선의 단면은 원형 또는 각형을 가질 수 있으나, 실시 예는 도선의 특정한 재질이나 특정한 단면 형상에 국한되지 않는다.
실시 예에 의하면, 자성코어(110)는 제1 및 제2 자성체를 포함할 수 있다. 제1 및 제2 자성체는 서로 이종이며, 제2 자성체는 제1 자성체의 표면 중 적어도 일부에 배치될 수 있다. 제2 자성체가 제1 자성체의 표면에 배치되는 형태에 따라 자성코어(110)는 다양한 실시 예를 가질 수 있다. 즉, 제2 자성체는 제1 자성체의 상면, 하면 또는 측면 중 적어도 일부에 배치될 수 있다.
이하, 도 2에 도시된 자성코어(110)의 다양한 실시 예(400A, 400B, 800A 내지 800E, 1400)를 첨부된 도면을 참조하여 다음과 같이 설명한다.
도 3은 도 2에 도시된 자성 코어(110)의 일 실시 예(400A)의 분해 사시도를 나타내고, 도 4 (a) 내지 도 4 (d)는 도 3에 도시된 자성코어(400A)의 공정 사시도를 나타내고, 도 5 (a) 및 (b)는 도 3에 도시된 자성코어(400A)에서 보빈(430)을 생략한 결합 사시도 및 부분 단면도를 나타낸다.
도 3 내지 도 5를 참조하면, 일 실시 예에 의한 자성코어(400A)는 제1 자성체(410) 및 제2 자성체(420)를 포함할 수 있다.
제1 자성체(410) 및 제2 자성체(420)는 투자율이 서로 다른 이종일 수 있으며, 제2 자성체(420)는 제1 자성체(410)보다 높은 포화자속밀도를 가질 수 있다. 여기서, 투자율은 다음 수학식 1과 같이 표현될 수 있다.
Figure pat00001
여기서, μ는 투자율을 나타내고, μ0는 진공(또는, 공기)의 투자율로서 4π x 10-7이고, μs는 비투자율을 나타내며, μ, μ0 및 μS 각각의 단위는 [Henry/meter](이하, H/m라 한다)이다.
수학식 1을 참조하면, 제1 자성체(410) 및 제2 자성체(420)의 투자율이 서로 다르다는 것은 제1 자성체(410) 및 제2 자성체(420)는 비투자율이 서로 다름을 의미할 수 있다.
예를 들어, 제1 자성체(410)는 페라이트(ferrite)를 포함하고, 제2 자성체(420)는 금속리본을 포함할 수 있다. 여기서, 페라이트의 비투자율(μS)은 2,000 H/m 내지 15,000 H/m일 수 있으며, 금속리본의 비투자율(μS)은 100,000 H/m 내지 150,000 H/m일 수 있다. 예를 들어, 페라이트는 Mn-Zn 계 페라이트일 수 있으며, 금속리본은 Fe계 나노결정질 금속리본일 수 있다. Fe계 나노결정질 금속리본은 Fe 및 Si를 포함하는 나노결정질 금속리본일 수 있다.
여기서, 나노결정질 이라는 것은 결정의 크기가 10 ㎚ 내지 100 ㎚인 것을 포함하는 것을 의미한다.
제1 자성체(410)는 페라이트 분말을 세라믹 또는 고분자 바인더로 코팅한 후 절연시키고, 고압에서 성형하는 방법으로 제조될 수 있다. 또는, 제1 자성체(410)는 페라이트 분말을 세라믹 또는 고분자 바인더로 코팅한 후 절연시키는 방법에 의하여 형성된 복수의 페라이트 시트를 적층하는 방법으로 제조될 수도 있다. 그러나, 실시 예는 제1 자성체(410)의 특정한 제조 방법에 국한되지 않는다.
또한, 제1 자성체(410) 및 제2 자성체(420) 각각은 토로이달 형상일 수 있다. 제2 자성체(420)는 상부 자성체(422) 또는 하부 자성체(424) 중 적어도 하나를 포함할 수 있다. 도 3 내지 도 5의 경우, 제2 자성체(420)가 상부 및 하부 자성체(422, 424)를 모두 포함하는 것으로 예시되어 있지만, 실시 예는 이에 국한되지 않는다. 즉, 다른 실시 예에 의하면, 제2 자성체(420)는 상부 자성체(422) 또는 하부 자성체(424)만을 포함할 수도 있다.
상부 자성체(422)는 제1 자성체(410)의 상면(S1)에 배치되고, 하부 자성체(424)는 제1 자성체(410)의 하면(S3)에 배치될 수 있다.
x축 방향으로, 제2 자성체(420)의 두께는 제1 자성체(410)의 두께보다 얇을 수 있다. 즉, 상부 자성체(422) 및 하부 자성체(424) 각각의 x축 방향으로의 두께는 제1 자성체(410)의 x축 방향으로 두께보다 얇을 수 있다. 상부 자성체(422)의 두께와 제1 자성체(410)의 두께 간 비율 또는 하부 자성체(424)의 두께와 제1 자성체(410)의 두께 간 비율 중 적어도 하나를 조절하여 자성코어(400A)의 투자율을 조절할 수 있다. 이를 위하여, 상부 자성체(422) 및 하부 자성체(424) 각각은 복수 층으로 적층된 금속리본을 포함할 수 있다.
또한, 자성코어(400A)는 보빈(430)을 더 포함할 수 있다. 보빈(430)은 상부 보빈(432) 및 하부 보빈(434)을 더 포함할 수 있다.
도 4 (a) 내지 도 4 (d)를 참조하여 도 3에 도시된 자성코어(400A)의 제작 방법을 다음과 같이 설명하지만, 실시 예는 이에 국한되지 않는다. 즉, 도 3에 도시된 자성코어(400A)는 도 4 (a) 내지 도 4 (d)에 도시된 방법과 다른 방법으로 제조될 수 있음은 물론이다.
먼저, 도 4 (a)를 참조하면, 상부 보빈(432), 상부 자성체(422), 제1 자성체(410), 하부 자성체(424) 및 하부 보빈(434)을 마련한다.
이후, 도 4 (b)을 참조하면, 하부 보빈(434)의 바닥면에 하부 자성체(424)를 접착시키고, 제1 자성체(410)의 상면(S1) 및 제1 자성체(410)의 하면(S3)에 각각 접착제를 도포시킨 후, 제1 자성체(410)의 상면(S1)에 상부 자성체(422)를 접착시키고, 제1 자성체(410)의 하면(S3)에 하부 자성체(424)를 접착시킨다. 이때, 접착제는 에폭시계 수지, 아크릴계 수지, 실리콘계 수지 또는 니스 중 적어도 하나를 포함하는 접착제일 수 있다. 이와 같이, 접착제를 이용하여 서로 이종인 제2 자성체(422, 424)를 제1 자성체(410)에 접합시키면, 물리적인 진동 시에도 성능 저하가 발생하지 않게 된다.
이후, 도 4 (c)를 참조하면, 하부 자성체(424)가 접착된 하부 보빈(434)과 제1 자성체(410)를 조립한다.
이후, 도 4 (d)를 참조하면, 도 4 (c)에 도시된 결과물에 상부 보빈(432)을 조립한다.
도 5에 도시된 일 실시 예에 의한 자성코어(400A)의 경우, 상부 자성체(422)는 제1 자성체(410)의 상면(S1)에만 배치되고, 하부 자성체(424)는 제1 자성체(410)의 하면(S3)에만 배치된다.
도 6 (a) 및 도 6 (b)는 도 2에 도시된 자성코어(110)의 다른 실시 예(400B)에 의한 결합 사시도 및 부분 단면도를 각각 나타낸다.
도 6 (a) 및 도 6 (b)를 참조하면, 자성코어(400B)의 경우, 상부 자성체(422)는 제1 자성체(410)의 측면(S2, S4)의 일부 및 상면(S1)에 배치되고, 하부 자성체(424)는 제1 자성체(410)의 측면(S2, S4)의 타부 및 하면(S3)에 배치될 수도 있다. 이와 같이, 상부 자성체(422)가 제1 자성체(410)의 상면(S1)으로부터 측면(S2, S4)으로 연장되고, 하부 자성체(424)가 제1 자성체(410)의 하면(S3)으로부터 측면(S2, S4)으로 연장되어 배치됨을 제외하면, 도 6에 도시된 자성코어(400B)는 도 5에 도시된 자성코어(400A)와 동일하므로 중복되는 설명을 생략한다.
전술한 바와 같이, 자성코어(400A, 400B)가 이종의 제1 및 제2 자성체(410, 420)를 포함하면, 광범위한 주파수 대역의 잡음을 제거할 수 있다.
도 2에 도시된 자성코어(110)에 포함된 제1 자성체 및 제2 자성체 각각이 토로이달 형상을 가질 경우, 제2 자성체가 배치되는 제1 자성체의 표면 중에서 제1 자성체의 측면이란, 제1 자성체의 외주면 또는 내주면 중 적어도 하나를 의미할 수 있다. 이 경우, 자성코어(110)에 포함되는 제2 자성체는 제1 자성체의 상면, 하면, 내주면 또는 외주면 중 적어도 일부에 배치될 수 있다. 이러한 자성코어(110)의 또 다른 실시 예에 대해 첨부된 도면을 참조하여 다음과 같이 설명한다.
도 7 (a) 및 도 7 (b)는 도 2에 도시된 자성코어(110)의 또 다른 실시 예(800A)의 조립 사시도 및 부분 단면도를 각각 나타내고, 도 8 (a) 및 도 8 (b)는 도 7 (a) 및 도 7 (b)에 도시된 자성코어(800A)의 공정 사시도를 나타낸다.
도 7 (a) 내지 도 8 (b)를 참조하면, 자성코어(800A)는 제1 자성체(810) 및 제2 자성체(820)를 포함할 수 있다.
제1 자성체(810) 및 제2 자성체(820)는 투자율(또는, 비투자율)이 서로 다른 이종일 수 있으며, 제2 자성체(820)는 제1 자성체(810)보다 높은 포화자속밀도를 가질 수 있다.
제1 자성체(810)는 페라이트를 포함하고, 제2 자성체(820)는 금속리본을 포함할 수 있다. 여기서, 금속 리본이란, 금속 물질로 이루어진 얇은 금속 스트립(strip) 즉, 길고 가는 띠 형상의 금속 판을 의미할 수 있으나, 실시 예는 이에 국한되지 않는다.
여기서, 페라이트의 비투자율(μS)은 2,000 H/m 내지 15,000 H/m 예를 들어, 10,000 H/m일 수 있으며, 금속리본의 비투자율(μS)은 2,500 H/m 내지 150,000 H/m 예를 들어, 100,000 H/m 내지 150,000 H/m일 수 있다. 예를 들어, 페라이트는 Mn-Zn 계 페라이트일 수 있으며, 금속리본은 Fe계 나노결정질 금속리본일 수 있다. Fe계 나노결정질 금속리본은 Fe 및 Si를 포함하는 나노결정질 금속리본일 수 있다.
도 7 (a) 및 도 7 (b)에 도시된 바와 같이, 제1 자성체(810) 및 제2 자성체(820) 각각은 토로이달 형상을 가질 수 있다. 이 경우, 제2 자성체(820)는 외측 자성체(822) 및 내측 자성체(824)를 포함할 수 있다. 외측 자성체(822)는 제1 자성체(810)의 외주면(S2)에 배치되고, 내측 자성체(824)는 제1 자성체(810)의 내주면(S4)에 배치될 수 있다.
제1 자성체(810)의 직경 방향(예를 들어, y축 방향 또는 z축 방향)으로 제1 자성체(810)의 두께(TO)는 제2 자성체(820)의 두께보다 두꺼울 수 있다. 즉, 제1 자성체(810)의 y축 방향(또는 z축 방향)으로의 두께(TO)는 외측 자성체(822) 및 내측 자성체(824) 각각의 y축 방향(또는, z축 방향)으로의 두께(T1O, T1I)보다 더 두꺼울 수 있다. 외측 자성체(822)의 두께(T1O)와 제1 자성체(810)의 두께(TO) 간 비율 또는 내측 자성체(824)의 두께(T1I)와 제1 자성체(810)의 두께(TO) 간 비율 중 적어도 하나를 조절하면, 자성코어(800A)의 투자율을 조절할 수 있다.
도 8 (a) 및 도 8 (b)를 참조하여 도 7 (a) 및 도 7 (b)에 도시된 자성코어(800A)의 제작 방법을 다음과 같이 설명하지만, 실시 예는 이에 국한되지 않는다. 즉, 도 7 (a) 및 도 7 (b)에 도시된 자성코어(800A)는 도 8 (a) 및 도 8 (b)에 도시된 방법과 다른 방법으로 제조될 수 있음은 물론이다.
먼저, 도 8 (a)를 참조하면, 토로이달 형상의 제1 자성체(810)의 외주면(S2)에 금속리본인 외측 자성체(822)를 권선(winding)한다. 이때, 얻고자 하는 투자율에 따라 권선 횟수, 외측 자성체(822)의 두께(T1O) 및 내측 자성체(824)의 두께(T1I) 중 적어도 하나를 조절할 수 있다.
여기서, 권선(winding)이란 전선 즉, 지름을 갖는 환형의 도체선을 임의의 물체의 표면을 따라 감는 것 외에 금속 리본과 같이 길고 가는 띠 형상의 금속 판을 임의의 물체의 표면을 따라 감는 것도 포함할 수 있다.
이후, 도 8 (b)를 참조하면, 토로이달 형상으로 미리 권선된 금속리본인 내측 자성체(824)를 제1 자성체(810)의 중공에 삽입한다. 미리 권선된 내측 자성체(824)는 제1 자성체(810)의 내주면(S4)의 크기에 맞게 펼쳐질 수 있다.
제1 자성체(810)의 외주면(S2)과 외측 자성체(822) 및 제1 자성체(810)의 내주면(S4)과 내측 자성체(824)는 접착제에 의하여 접착될 수 있다. 이때, 접착제는 에폭시계 수지, 아크릴계 수지, 실리콘계 수지 및 니스 중 적어도 하나를 포함하는 접착제일 수 있다. 이와 같이, 접착제를 이용하여 이종의 자성체를 접합시키면, 물리적인 진동 시에도 성능 저하가 발생하지 않게 된다.
외측 및 내측 자성체(822, 824) 각각은 도 7 (a)에 도시된 바와 같이, 복수 회 권선되어 복수 층으로 적층된 금속리본을 포함할 수 있다. 적층된 금속리본의 층 수에 따라 외측 및 내측 자성체(822, 824) 각각의 두께(T1O, T1I) 및 투자율이 달라질 수 있으며, 이와 같이 자성코어(800A)의 투자율이 달라질 경우, 자성코어(800A)가 적용된 EMI 필터의 잡음 제거 성능이 달라질 수 있다. 즉, 외측 및 내측 자성체(822, 824)의 두께(T1O, T1I)가 클수록 잡음 제거 성능이 높아질 수 있다. 이러한 원리를 이용하여, 코일(120)이 권선된 영역에 배치되는 외측 및 내측 자성체(822, 824)의 두께(T1O, T1I)가 코일(120)이 권선되지 않는 영역에 배치되는 외측 및 내측 자성체(822, 824)의 두께(T1O, T1I)보다 두껍도록 적층된 금속리본의 층 수를 조절할 수 있다.
금속리본의 층 수는 권선 횟수, 권선 시작 지점 및 권선 종료 지점에 의하여 조절될 수 있다. 도 8 (a)에 도시한 바와 같이 제1 자성체(810)의 외주면(S2)에 금속리본인 외측 자성체(822)를 권선하는 경우, 권선 시작 지점으로부터 한 바퀴 권선할 경우 외측 자성체(822)는 1층의 금속리본을 포함할 수 있다.
또는, 권선 시작 지점으로부터 외측 자성체(822)를 두 바퀴 권선할 경우 외측 자성체(822)는 2층의 금속리본을 포함할 수 있다. 한편, 권선 시작 지점과 권선 종료 지점이 상이한 경우, 예를 들어 권선 시작 지점으로부터 한 바퀴 반 권선할 경우 외측 자성체(822)는 1층으로 금속리본이 적층된 영역과 2층으로 금속리본이 적층된 영역을 포함하게 된다.
또는, 권선 시작 지점으로부터 외측 자성체(822)를 두 바퀴 반 권선할 경우 외측 자성체(822)는 2층으로 금속리본이 적층된 영역과 3층으로 금속리본이 적층된 영역을 포함하게 된다. 이러한 경우, 적층된 층 수가 더 많은 영역에 코일(120)을 배치하면, 실시 예에 따른 자성코어(800A)가 적용된 EMI 필터의 잡음 제거 성능을 더욱 높일 수 있다.
예를 들어, 자성코어(800A)가 토로이달 형상이고, 자성코어(800A) 상에 제1 코일(122) 및 제2 코일(124)이 서로 대향하도록 권선된 경우, 제1 자성체(810)의 외주면(S2)에 배치되는 외측 자성체(822)의 적층된 층 수가 많은 영역에 제1 코일(122)이 배치되고, 제1 자성체(810)의 내주면(S4)에 배치되는 내측 자성체(824)의 적층된 층 수가 많은 영역에 제2 코일(124)을 배치할 수 있다. 이에 따라, 제1 코일(122) 및 제2 코일(124)은 모두 외측 및 내측 자성체(822, 824)에서 적층된 층 수가 많은 영역에 배치될 수 있고, 적층된 층 수가 적은 영역에는 제1 코일(122) 및 제2 코일(124)이 배치되지 않으므로, 높은 잡음 제거 성능을 얻을 수 있다.
외측 자성체(822)와 내측 자성체(824)는 동일한 소재를 가질 수도 있고 다른 소재를 가질 수도 있다. 또한, 외측 자성체(822)와 내측 자성체(824)는 서로 동일한 두께(T1O, T1I)를 가질 수도 있고 서로 다른 두께(T1O, T1I)를 가질 수 있으나, 실시 예는 이에 국한되는 것은 아니다. 즉, 외측 자성체(822) 및 내측 자성체(824)는 상이한 소재 또는 상이한 투자율 또는/및 상이한 두께(T1O, T1I)를 가질 수 있다. 이에 따라, 자성코어(800A)의 투자율은 다양한 범위를 가질 수 있다.
예를 들어, 도 7 (a) 및 도 7 (b)에서 외측 자성체(822) 및 내측 자성체(824)가 권선된 턴 수는 5턴 내지 25턴, 바람직하게는 10턴 내지 20턴 일 수 있다.
또한, 제1 자성체(810)의 직경 방향(예를 들어, y축 방향 또는 z축 방향)으로 외측 자성체(822)와 제1 자성체(810)의 두께 비율(T1O:TO)은 1:80 내지 1:16 바람직하게는 1:40 내지 1:20일 수 있으나, 실시 예는 이에 국한되지 않는다. 이 경우, 외측 자성체(822)가 권선된 턴 수는 5턴 내지 25턴, 바람직하게는 10턴 내지 20턴일 수 있다.
또한, 제1 자성체(810)의 직경 방향(예를 들어, y축 방향 또는 z축 방향)으로 내측 자성체(824)와 제1 자성체(810)의 두께 비율(T1I:TO)은 1:80 내지 1:16 예를 들어, 1:40 내지 1:20일 수 있으나, 실시 예는 이에 국한되지 않는다. 이 경우, 내측 자성체(824)가 권선된 턴 수는 5턴 내지 25턴, 바람직하게는 10턴 내지 20턴일 수 있다.
도 9 (a) 및 도 9 (b)는 도 2에 도시된 자성코어(110)의 또 다른 실시 예(800B)의 결합 사시도 및 부분 단면도를 각각 나타낸다.
도 9 (a) 및 도 9 (b)를 참조하면, 제1 자성체(810)의 x축 방향으로의 폭(또는, 높이(h1))은 외측 또는/및 내측 자성체(822, 824)의 x축 방향으로의 폭(또는, 높이(h2))보다 높을 수 있다. 이를 위하여, 도 8 (a) 및 도 8 (b)의 공정에서, 제1 자성체(810)의 폭(h1)보다 짧은 폭(h2)을 갖는 금속리본을 제2 자성체(820)로서 권선하면 된다.
도 9 (a) 및 도 9 (b)를 참조하면, 외측 자성체(822)는 제1 자성체(810)의 상면(S1)과 외주면(S2) 간의 경계 및 제1 자성체(810)의 하면(S3)과 외주면(S2) 간의 경계에 배치되지 않으며, 내측 자성체(824)는 제1 자성체(810)의 상면(S1)과 내주면(S4) 간의 경계 및 제1 자성체(810)의 하면(S3)과 내주면(S4) 간의 경계에 배치되지 않을 수 있다. 그러나, 실시 예는 이에 국한되지 않는다. 즉, 제2 자성체(820)는 제1 자성체(810)의 상면(S1)과 외주면(S2) 간의 경계; 제1 자성체(810)의 상면(S1)과 내주면(S4) 간의 경계; 제1 자성체(810)의 하면(S3)과 외주면(S2) 간의 경계; 또는 제1 자성체(810)의 하면(S3)과 내주면(S4) 간의 경계 중 적어도 한 곳에 배치되지 않을 수도 있다.
도 9 (a) 및 (b)에 도시된 바와 같이 제2 자성체(820)를 제1 자성체(810)의 표면에 배치시킬 경우, 제1 자성체(810)의 상면(S1)과 외주면(S2) 간의 경계, 제1 자성체(810)의 하면(S3)과 외주면(S2) 간의 경계, 제1 자성체(810)의 상면(S1)과 내주면(S4) 간의 경계 또는 제1 자성체(810)의 하면(S3)과 내주면(S4) 간의 경계 중 적어도 하나의 경계에서 제2 자성체(822, 824)의 크랙을 방지할 수 있다.
예를 들어, 도 9 (a) 및 도 9 (b)에서 외측 자성체(822) 및 내측 자성체(824)가 권선된 턴 수는 5턴 내지 25턴, 바람직하게는 10턴 내지 20턴 일 수 있다.
또한, 제1 자성체(810)의 직경 방향(예를 들어, y축 방향 또는 z축 방향)으로 외측 자성체(822)와 제1 자성체(810)의 두께 비율(T1O:TO)은 1:80 내지 1:16 예를 들어, 1:40 내지 1:20일 수 있으나, 실시 예는 이에 국한되지 않는다. 이 경우, 외측 자성체(822)가 권선된 턴 수는 5턴 내지 25턴, 바람직하게는 10턴 내지 20턴일 수 있다.
또한, 제1 자성체(810)의 직경 방향(예를 들어, y축 방향 또는 z축 방향)으로 내측 자성체(824)와 제1 자성체(810)의 두께 비율(T1I:TO)은 1:80 내지 1:16 예를 들어, 1:40 내지 1:20일 수 있으나, 실시 예는 이에 국한되지 않는다. 이 경우, 내측 자성체(824)가 권선된 턴 수는 5턴 내지 25턴, 바람직하게는 10턴 내지 20턴일 수 있다.
도 10 (a) 및 도 10 (b)는 도 2에 도시된 자성코어(110)의 또 다른 실시 예(800C)에 의한 결합 사시도 및 부분 단면도를 각각 나타낸다.
도 7 내지 도 9에 도시된 자성코어(800A, 800B)의 경우, 제2 자성체(820)가 제1 자성체(810)의 외주면(S2) 및 내주면(S4)에 각각 배치되는 외측 자성체(822) 및 내측 자성체(824)를 모두 포함한다. 이와 달리, 또 다른 실시 예에 의하면, 도 10 (a) 및 도 10 (b)에 각각 도시된 바와 같이, 자성코어(800C)는 외측 자성체(822)만을 포함하고, 내측 자성체(824)를 포함하지 않을 수 있다. 이와 같이, 내측 자성체(824)를 포함하지 않는 것을 제외하면 도 10 (a) 및 도 10 (b)에 도시된 자성코어(800C)는 도 7 (a) 및 도 7 (b)에 도시된 자성코어(800A)와 동일하므로, 중복되는 설명을 생략한다.
예를 들어, 도 10 (a) 및 도 10 (b)에서 외측 자성체(822)가 권선된 턴 수는 5턴 내지 25턴, 바람직하게는 10턴 내지 20턴 일 수 있다.
또한, 제1 자성체(810)의 직경 방향(예를 들어, y축 방향 또는 z축 방향)으로 외측 자성체(822)와 제1 자성체(810)의 두께 비율(T1O:TO)은 1:80 내지 1:16 예를 들어, 1:40 내지 1:20일 수 있으나, 실시 예는 이에 국한되지 않는다. 이 경우, 외측 자성체(822)가 권선된 턴 수는 5턴 내지 25턴, 바람직하게는 10턴 내지 20턴일 수 있다.
도 11 (a) 및 도 11 (b)는 도 2에 도시된 자성코어(110)의 또 다른 실시 예(800D)에 의한 결합 사시도 및 부분 단면도를 각각 나타낸다.
도 7 내지 도 9에 도시된 자성코어(800A, 800B)의 경우, 제2 자성체(820)가 제1 자성체(810)의 외주면(S2) 및 내주면(S4)에 각각 배치되는 외측 자성체(822) 및 내측 자성체(824)를 모두 포함한다. 이와 달리, 또 다른 실시 예에 의하면, 도 11 (a) 및 도 11 (b)에 각각 도시된 바와 같이, 자성코어(800D)는 내측 자성체(824)만을 포함하고, 외측 자성체(822)를 포함하지 않을 수 있다. 이와 같이, 외측 자성체(822)를 포함하지 않는 것을 제외하면 도 11 (a) 및 도 11 (b)에 도시된 자성코어(800D)는 도 7 (a) 및 도 7 (b)에 도시된 자성코어(800A)와 동일하므로, 중복되는 설명을 생략한다.
예를 들어, 도 11 (a) 및 도 12 (b)에서 내측 자성체(824)가 권선된 턴 수는 5턴 내지 25턴, 바람직하게는 10턴 내지 20턴 일 수 있다.
또한, 제1 자성체(810)의 직경 방향(예를 들어, y축 방향 또는 z축 방향)으로 내측 자성체(824)와 제1 자성체(810)의 두께 비율(T1I:TO)은 1:80 내지 1:16 예를 들어, 1:40 내지 1:20일 수 있으나, 실시 예는 이에 국한되지 않는다. 이 경우, 내측 자성체(824)가 권선된 턴 수는 5턴 내지 25턴, 바람직하게는 10턴 내지 20턴일 수 있다.
도 12 (a) 및 도 12 (b)는 도 2에 도시된 자성코어(110)의 또 다른 실시 예(800E)에 의한 결합 사시도 및 부분 단면도를 각각 나타낸다.
도 7 내지 도 9에 도시된 자성코어(800A, 800B)의 경우, 제2 자성체(820)가 제1 자성체(810)의 외주면(S2) 및 내주면(S4)에 각각 배치되지만, 제1 자성체(810)의 상면(S1)과 하면(S3)에는 배치되지 않는다. 이와 달리, 또 다른 실시 예에 의하면, 도 12 (a) 및 도 12 (b)에 각각 도시된 바와 같이, 자성코어(800E)는 제1 자성체(810)의 외주면(S2)과 내주면(S4)뿐만 아니라, 제1 자성체(810)의 상면(S1)과 하면(S3)에도 모두 배치될 수도 있다. 이러한 차이점을 제외하면, 도 12 (a) 및 도 12 (b)에 도시된 자성코어(800E)는 도 7 (a) 및 도 7 (b)에 도시된 자성코어(800A)와 동일하므로 중복되는 설명을 생략한다.
예를 들어, 도 12 (a) 및 도 12 (b)에서 외주면(S2) 및 내주면(S4)에 배치된 제2 자성체(820)가 권선된 턴 수는 5턴 내지 25턴, 바람직하게는 10턴 내지 20턴 일 수 있다.
또한, 제1 자성체(810)의 직경 방향(예를 들어, y축 방향 또는 z축 방향)으로 외주면(S2)에 배치된 제2 자성체(820)와 제1 자성체(810)의 두께 비율(T1O:TO)은 1:80 내지 1:16 예를 들어, 1:40 내지 1:20일 수 있으나, 실시 예는 이에 국한되지 않는다. 이 경우, 외주면(S2)에 배치된 제2 자성체(820)가 권선된 턴 수는 5턴 내지 25턴, 바람직하게는 10턴 내지 20턴일 수 있다.
또한, 제1 자성체(810)의 직경 방향(예를 들어, y축 방향 또는 z축 방향)으로 내주면(S4)에 배치된 제2 자성체(820)와 제1 자성체(810)의 두께 비율(T1I:TO)은 1:80 내지 1:16 예를 들어, 1:40 내지 1:20일 수 있으나, 실시 예는 이에 국한되지 않는다. 이 경우, 내주면(S4)에 배치된 제2 자성체(820)가 권선된 턴 수는 5턴 내지 25턴, 바람직하게는 10턴 내지 20턴일 수 있다.
또한, 제1 자성체의 상면(S1) 및 하면(S3)에는 외주면(S2) 또는 내주면(S4)에 배치된 제2 자성체의 두께가 같아지도록 5층 내지 25층으로 적층하여 각각 배치할 수 있고 바람직하게는 10층 내지 20층으로 적층하여 각각 배치할 수 있다.
전술한 바와 같이, 자성코어(800A 내지 800E)가 투자율이 상이한 이종의 제1 및 제2 자성체(810, 820)를 포함하면, 광범위한 주파수 대역의 잡음 제거가 가능한다.
특히, Mn-Zn 계 페라이트로만 이루어진 토로이달 형태의 자성코어에 비하여, 실시 예에 의한 자성코어(400A, 400B, 800A 내지 800E)의 경우, 표면에 자속이 몰리는 현상이 방지되므로 고주파 잡음을 효과적으로 제거할 수 있고, 내부 포화도가 낮아지므로 고전력 제품에 적용이 가능하다.
또한, 제1 자성체(410, 810) 또는 제2 자성체(420, 820) 중 적어도 하나의 투자율 또는 부피비 중 적어도 하나를 조절하면, 자성코어(400A, 400B, 800A 내지 800E)의 성능 조절이 가능하다.
도 13 (a) 및 도 13 (b)는 도 2에 도시된 자성코어(110)의 또 다른 실시 예(1400)에 의한 결합 사시도 및 부분 단면도를 각각 나타낸다.
도 13 (a) 및 도 13 (b)를 참조하면, 자성코어(1400)는 제1 자성체(1410) 및 제2 자성체(1420)를 포함할 수 있다.
제1 자성체(1410) 및 제2 자성체(1420)는 투자율이 서로 다른 이종일 수 있으며, 제2 자성체(1420)는 제1 자성체(1410)보다 높은 포화자속밀도를 가질 수 있다.
예를 들어, 제1 자성체(1410)는 페라이트를 포함하고, 제2 자성체(1420)는 금속리본을 포함할 수 있다. 여기서, 페라이트의 비투자율(μS)은 2,000 H/m 내지 15,000 H/m일 수 있으며, 금속리본의 비투자율(μS)은 100,000 H/m 내지 150,000 H/m일 수 있다. 예를 들어, 페라이트는 Mn-Zn 계 페라이트일 수 있으며, 금속리본은 Fe계 나노결정질 금속리본일 수 있다. Fe계 나노결정질 금속리본은 Fe 및 Si를 포함하는 나노결정질 금속리본일 수 있다.
제1 자성체(1410)는 토로이달 형상이며, 제2 자성체(1420)는 제1 자성체(1410)의 표면 중에서 코일(120)이 권선된 영역에 배치될 수 있다. 예를 들어, 코일(120)이 자성코어(1400) 상에 권선된 제1 코일(122) 및 제1 코일(122)에 대향하도록 권선된 제2 코일(124)을 포함하는 경우, 제2 자성체(1420)는 제1 코일(122) 및 제2 코일(124)이 권선된 영역에서 각각 제1 자성체(1410)의 상면(S1), 외주면(S2), 하면(S3) 및 내주면(S4)을 모두 둘러싸도록 배치될 수 있다.
z축 또는 x축 중 적어도 하나의 축 방향으로 제2 자성체(1420)의 두께는 제1 자성체(1410)의 두께보다 얇을 수 있다. 제2 자성체(1420)의 두께와 제1 자성체(1410)의 두께 간 비율을 조절하면, 자성코어(1400)의 투자율을 조절할 수 있다. 이를 위하여, 제2 자성체(1420)는 복수 층으로 적층된 금속리본을 포함할 수 있다.
예를 들어, 도 13 (a) 및 도 13 (b)에서 외주면(S2) 및 내주면(S4)에 배치된 제2 자성체(1420)가 권선된 턴 수는 5턴 내지 25턴, 바람직하게는 10턴 내지 20턴 일 수 있다. 또는 이와 다르게 제2 자성체(1420)을 5층 내지 25층, 바람직하게는 10층 내지 20층으로 적층하여 배치할 수 있다.
또한, 제1 자성체(1410)의 직경 방향(예를 들어, y축 방향 또는 z축 방향)으로 외주면(S2)에 배치된 제2 자성체(1420)와 제1 자성체(1410)의 두께 비율(T1O:TO)은 1:80 내지 1:16 예를 들어, 1:40 내지 1:20일 수 있으나, 실시 예는 이에 국한되지 않는다. 이 경우, 외주면(S2)에 배치된 제2 자성체(1420)가 권선된 턴 수는 5턴 내지 25턴, 바람직하게는 10턴 내지 20턴일 수 있다. 또는 이와 다르게 외주면(S2)에 배치된 제2 자성체(1420)는 5층 내지 25층, 바람직하게는 10층 내지 20층 적층하여 배치될 수 있다.
또한, 제1 자성체(1410)의 직경 방향(예를 들어, y축 방향 또는 z축 방향)으로 내주면(S4)에 배치된 제2 자성체(1420)와 제1 자성체(1410)의 두께 비율(T1I:TO)은 1:80 내지 1:16 예를 들어, 1:40 내지 1:20일 수 있으나, 실시 예는 이에 국한되지 않는다. 이 경우, 내주면(S4)에 배치된 제2 자성체(1420)가 권선된 턴 수는 5턴 내지 25턴, 바람직하게는 10턴 내지 20턴일 수 있다. 또는 이와 다르게 외주면(S2)에 배치된 제2 자성체(1420)는 5층 내지 25층, 바람직하게는 10층 내지 20층 적층하여 배치될 수 있다.
전술한 바와 같이, 제1 자성체(410, 810, 1410)의 적어도 일부 표면에 제1 자성체(410, 810, 1410)와 이종인 제2 자성체(420, 820, 1420)가 배치되면, 자성코어(400A, 400B, 800A 내지 800E, 1400)의 잡음 제거 성능을 높일 수 있다.
도 14는 표피 효과(skin effect) 이론을 나타내는 그래프로서, 횡축은 주파수(f)를 나타내고 종축은 표피 깊이(δ)를 각각 나타낸다.
도 15는 페라이트 소재의 표피 깊이(δ)에 대한 자속을 나타내는 그래프이고, 도 16은 페라이트 소재 및 금속리본 소재의 표피 깊이(δ)에 대한 자속을 나타내는 그래프로서, 각 그래프에서 횡축은 표피 깊이(δ)를 나타내고 종축은 자속(Bm)을 각각 나타낸다.
도 17 (a) 및 도 17 (b)는 페라이트 소재 및 금속리본 소재의 투자율(μ) 및 인덕턴스(L)를 나타내는 그래프로서, 각 그래프에서 횡축은 주파수(f)를 나타내고, 도 17 (a)에 도시된 그래프에서 종축은 투자율(μ)을 나타내고, 도 17 (b)에 도시된 그래프에서 종축은 인턱턴스(L)를 나타낸다.
도 14 및 다음 수학식 2를 참조하면, 소재의 비투자율(μS)이 높고, 높은 주파수(f)가 흐를수록, 표피 깊이(δ) 값이 감소하므로, 자속(Bm)은 소재의 표면으로 모이는 현상이 나타난다.
Figure pat00002
도 15를 참조하면, 표피 깊이(δ)가 얇을수록 높은 자속(Bm)이 걸리게 된다. 페라이트 소재의 포화자속밀도는 0.47T이므로, 자성코어가 페라이트 코어인 제1 자성체(410, 810, 1410)만을 포함할 경우, 자속(Bm)이 0.47T보다 커지게 되면 자성코어가 포화되게 되므로, 잡음 제거 성능이 저하될 수 있다.
도 16을 참조하면, 페라이트 소재의 포화자속밀도보다 큰 포화자속밀도를 가지는 소재, 예를 들어 금속리본 소재가 제2 자성체(420, 820, 1420)로서 페라이트 소재인 제1 자성체(410, 810, 1410)의 표면에 배치되면, 얇은 표피 깊이(δ)에서 높은 자속(Bm)을 견딜 수 있으므로, 잡음 제거 성능을 유지시킬 수 있다. 이와 같이, 제1 자성체(410, 810, 1410)의 적어도 일부 표면에 제1 자성체(410, 810, 1410)보다 포화자속밀도가 높은 제2 자성체(420, 820, 1420)가 배치되면, 고주파수에서 자성코어(400A, 400B, 800A 내지 800E, 1400)의 유효 단면적을 증가시킬 수 있다.
한편, 도 17 (a) 및 도 17 (b)를 참조하면, 주파수(f)별 투자율이 상이한 페라이트 소재의 제1 자성체(410, 810, 1410)와 금속리본 소재의 제2 자성체(420, 820, 1420)를 모두 포함하는 자성코어(400A, 400B, 800A 내지 800E, 1400)는 소정 주파수 영역에서 인덕턴스가 높게 나타나며, 이에 따라 높은 잡음 제거 성능을 얻을 수 있음을 알 수 있다.
이하, 비교예 및 실시예에 의한 자성코어를 첨부된 도면을 참조하여 다음과 같이 비교하여 살펴본다.
도 18은 비교예, 실시예 1 내지 실시예 6에 따라 제작된 자성코어의 상면도 및 단면도를 각각 나타낸다.
도 18에서, 비교예는 자성코어가 제1 자성체(410)만 포함하고 제2 자성체(420, 820, 1420)를 포함하지 않는 경우이다. 실시예 1은 예를 들면 도 10에 도시된 바와 같이 제2 자성체(822)가 제1 자성체(810)의 외주면에 배치된 외측 자성체(822)만을 포함하는 경우이다. 실시예 2는 예를 들면 도 11에 도시된 바와 같이 제2 자성체(824)가 제1 자성체(810)의 내주면에 배치된 내측 자성체(824)만을 포함하는 경우이다. 실시예 3은 예를 들면 도 7에 도시된 바와 같이 제2 자성체(820)가 제1 자성체(810)의 외주면과 내주면에 각각 배치된 외측 자성체(822)와 내측 자성체(824)를 모두 포함하는 경우이다. 실시예 4는 예를 들면 도 5에 도시된 바와 같이 제2 자성체가 제1 자성체(410)의 상면과 하면에 각각 배치된 상부 자성체(422)와 하부 자성체(424)를 모두 포함하는 경우이다. 실시예 5는 예를 들면 도 12에 도시된 바와 같이 제2 자성체(820)가 제1 자성체(810)의 외주면, 내주면, 상면 및 하면을 둘러싸도록 배치된 경우이다. 실시예 6은 예를 들면 도 13에 도시된 바와 같이 제2 자성체(1420)가 제1 자성체(1410)에서 코일(120)이 권선된 영역에 배치되는 경우이다.
도 19는 비교례, 실시예 1 내지 실시예 6의 잡음 제거 성능을 나타내는 그래프로서, 횡축은 제1 자성체(410, 810, 1410)와 이종인 제2 자성체(420, 820, 1420)의 두께인 이종소재 두께 즉, 자성 코어의 중심으로부터 y축 또는 z축 방향으로의 두께를 나타내고 종축은 추가 감쇄도(attenuation)를 나타낸다.
도 20 (a) 및 도 20 (b)는 실시예 6의 θ별 누설 인덕턴스(Lk) 및 인덕턴스(L)를 각각 나타내고, 도 21은 도 18에 도시된 비교예 및 실시예 3에 따른 차동 모드 잡음 개선 효과를 나타내고, 도 22는 도 18에 도시된 비교예 및 실시예 3에 따른 공통 모드 잡음 개선효과를 나타낸다.
도 18을 참조하면, 비교예 및 실시예 1 내지 6에서 제1 자성체(410, 810, 1410)는 내경(ID), 외경(OD) 및 높이(HI))가 각각 16 ㎜, 24 ㎜ 및 15 ㎜이며, 토로이달 형상의 Mn-Zn 계 페라이트 코어를 사용하였다. 그리고, 실시예 1 내지 6에서 제2 자성체(422, 820, 1420)는 Fe-Si계 금속리본을 사용하였으며, 20 ㎛ ± 1 ㎛의 두께를 갖는 금속리본을 권선 또는 적층하였다. 권선 수는 5턴 내지 25턴, 바람직하게는 10턴 내지 20턴 일수 있으며, 적층 수는 5층 내지 25층, 바람직하게는 10층 내지 20층일 수 있다.
비교예 및 실시예 1 내지 5에 따른 자성코어에 21턴으로 코일을 권선하고, 인가 전류가 1 A(암페어), 파워 220 W 조건에서 잡음 제거 성능을 시뮬레이션하였다. 그 결과, 도 19를 참조하면, 제1 자성체(810)의 전 표면에 제2 자성체(820)가 배치된 실시예 5에서 가장 높은 잡음 제거 성능이 나타남을 알 수 있고, 제2 자성체가 배치된 면적이 넓을수록 잡음 제거 성능이 우수하게 나타남을 알 수 있다.
실시예 1 내지 3을 비교하면, 실시예 1은 제1 자성코어(810)의 외측에만 제2 자성코어(822)가 배치되고, 실시예 2는 제1 자성코어(810)의 내측에만 제2 자성코어(824)가 배치되며, 실시예 3은 제1 자성코어(810)의 내측 및 외측에 제2 자성코어(820:822, 824)가 배치된 것이다. 이때 감쇄율은 실시예 1 내지 2 보다 실시예 3이 약 30% 이상 향상됨을 알 수 있다. 또한, 실시예 1과 실시예 3은 직경 방향으로 동일한 두께(예를 들어, y축 방향 또는 z축 방향)에서 향상된 잡음 제거 성능을 얻을 수 있다. 즉, 동일한 크기에서 향상된 잡음제거 성능을 얻을 수 있다.
또한, 도 18의 실시예 6과 도 20을 참조하면, θ값이 작아질수록 제1 자성체의 노출면적이 커지므로, 누설 인턱턴스(Lk)가 증가하고 인덕턴스가 감소함을 알 수 있다, 그와 반대로 θ값이 커질수록 제1 자성체의 노출 면적이 작아지므로, 누설 인덕턴스(Lk)가 감소하고, 인덕턴스(L)가 증가할수록 잡음 제거 성능은 높아지게 된다.
도 21 및 도 22에서는 비교예 및 실시예 3에 따른 자성코어를 파워보드 내에 연결한 후 자기장을 측정함으로써 차동모드 잡음 제거 성능 및 공통모드 잡음 제거 성능을 검증하였다.
도 21을 참조하면, 비교예에 따른 자성코어에 비하여, 실시예 3에 따른 자성코어에서 자성코어 내부의 포화도가 낮아짐을 알 수 있다. 이에 따라, 본 발명의 실시예에 따른 자성코어는 고전력 제품에 적합함을 알 수 있다.
도 22를 참조하면, 비교예에 따른 자성코어는 주파수가 높아질수록 자성코어의 표면이 포화되어 면적효율성이 떨어지게 되나, 실시예 3에 따른 자성코어는 제1 자성체(810)의 표면에 배치된 제2 자성체(820:822, 824)로 인하여 자성코어의 표면이 포화되지 않아, 면적효율성이 개선되며, 고주파에서의 잡음 제거 효과가 개선됨을 알 수 있다.
이하, 도 18에 도시된 비교예와 실시예 3에 의한 자성코어를 포함하는 인덕터의 특성을 첨부된 도면을 참조하여 다음과 같이 비교하여 살펴본다. 도 18에 도시된 실시예 3에 의한 자성코어는 도 7 (a) 및 도 7 (b)에 예시된 바와 같은 자성코어(800A)의 형태를 가질 수 있으나, 이에 국한되지 않는다. 즉, 하기에서 설명되는 인덕터는 외측 자성체 및 내측 자성체를 갖는 자성코어를 포함하는 어떠한 인덕터에 대해서도 적용될 수 있다.
먼저, 비교예에 의한 인덕터의 차동 모드(differential mode)에서의 특성을 다음과 같이 살펴본다.
도 23은 차동 모드에서의 일반적인 인덕터의 자기장 특성을 설명하기 위한 도면으로서, 참조부호 B11 내지 B16은 제1 코일(1122)에 의한 자기장을 나타내고, 참조부호 B21 내지 B26은 제2 코일(1124)에 의한 자기장을 나타낸다.
도 23에 도시된 인덕터는 자성코어(1110) 및 제1 및 제2 코일(1122, 1124)을 포함할 수 있다. 도 23에 도시된 인덕터가 비교예에 의한 인덕터일 경우, 자성코어(1110)는 제1 자성체만을 포함한다. 비교예에 의한 인턱터에 포함되는 자성코어(1110)의 제1 자성체는 도 3 내지 도 13에 도시된 제1 자성체(410, 810, 1410)에 해당할 수 있다. 도 23에 도시된 제1 및 제2 코일(1122, 1124)은 도 2에 도시된 제1 및 제2 코일(122, 124)과 각각 동일하므로, 중복되는 설명을 생략한다.
도 23을 참조하면, 외부로부터 비교예에 의한 인덕터의 제1 및 제2 코일(1122, 1124)로 인가되는 전류(이하, '인가 전류'라 함)에 의해 인덕터의 내부에 유도되는 자기장이 대부분 상쇄되어야 한다. 인덕터의 상부에서, 제1 코일(1122)에 의한 자기장(B13)과 제2 코일(1124)에 의한 자기장(B23)의 세기는 동일하므로 서로 상쇄될 수 있다. 그리고, 인덕터의 하부에서, 제1 코일(1122)에 의한 자기장(B14)과 제2 코일(1124)에 의한 자기장(B24)의 세기는 동일하므로 서로 상쇄될 수 있다. 그러나, 제1 코일(1122)이 권선된 인덕터의 좌측에서, 제1 코일(1122)에 의한 자기장(B11)은 제2 코일(1124)에 의한 자기장(B21)보다 크고, 제2 코일(1124)이 권선된 인덕터의 우측에서, 제2 코일(1124)에 의한 자기장(B22)이 제1 코일(1122)에 의한 자기장(B12)보다 크다. 이와 같이, 비교예에 의한 인덕터의 경우 자기장이 실제로 상쇄되지 않으며, 대전류가 유입될 때 자기장에 의한 자성체 포화 영역이 증가하여 성능이 저하될 수 있다. 그러나, 비교예에 의한 인덕터의 경우 후술되는 공통 모드(common mode)에서의 자기장 특성과 비교할 때, 자기장이 상대적으로 더 많이 상쇄되어 높은 에너지를 저장할 수 있다.
도 24는 도 23에 도시된 인덕터를 3개의 섹션(SE1, SE2, SE3)으로 구분한 모습을 나타낸다.
도 25 (a), 도 25 (b) 및 도 25 (c)는 비교예에 의한 인덕터의 차동 모드의 어느 한 시점에서 제1, 제2 및 제3 섹션(SE1, SE2, SE3)의 투자율(또는, 비투자율)을 각각 나타낸다. 여기서, 투자율은 전술한 수학식 1과 같이 표현될 수 있으며, 비투자율(uS)을 10,000 H/m로 설정하여 획득한 결과이다.
도 25 (a) 내지 도 25 (c)에서 참조부호 910, 920, 930은 저전력이 인덕터로 유입되는 모드(이하, '저전력 모드'라 함)에서의 투자율을 나타내고, 참조부호 912, 922, 932는 고전력이 인덕터로 유입되는 모드(이하, '고전력 모드'라 함)에서의 투자율을 나타낸다. 도 25 (a) 내지 도 25 (c)에서 횡축은 인덕터의 반경(r) 방향으로의 위치를 나타낸다. 도 23 및 도 24에서 r=0는 환형 인덕터의 중심을 나타낸다.
도 25 (a) 내지 도 25 (c)를 참조하면, 어느 섹션에서도 자성코어(1110)인 제1 자성체의 투자율은 자성코어(1110)의 내측 가장 자리(r1)와 외측 가장 자리(r2)에서 최소이고, 자상코어(1110)의 센터(rc)에서 최대가 됨을 알 수 있다. 이러한 현상은 고전력 모드(912, 922, 932)나 저전력 모드(910, 920, 930)에서 모두 동일함을 알 수 있다.
도 26은 비교예에 의한 인덕터의 차동 모드에서 y-z 평면 상에서의 평균 투자율을 나타내는 그래프로서, 횡축은 인덕터의 반경(r) 방향으로의 위치를 나타내고 종축은 y-z 평면 상에서의 평균 투자율을 나타낸다. 도 26에서 참조부호 940은 저전력 모드에서의 평균 투자율을 나타내고 참조부호 942는 고전력 모드에서의 평균 투자율을 나타낸다.
도 27은 비교예에 의한 인덕터의 차동 모드에서 평균 투자율을 나타내는 그래프로서, 횡축은 전류를 나타내고 종축은 평균 투자율을 나타낸다.
도 26은 인가 전류의 주파수(이하, '인가 주파수'라 함)가 40 ㎐ 내지 70 ㎐일 때, 도 25 (a) 내지 도 25 (c)에 도시된 바와 같이 매 시점에서 획득된 투자율을 인덕터의 원주 방향 선 적분 후 구조 평균 및 시간 평균하여 획득된 결과이다. 도 27은 도 26에 도시된 결과를 체적 적분 후 시간 평균하여 획득된 결과이다.
도 27을 참조하면 차동 모드에서 전류가 증가할수록 비교예에 의한 인덕터의 평균 투자율은 감소함을 알 수 있다. 인가 전류가 IC1일 때 비교예에 의한 인덕터의 기능이 50% 상실되는 부분 포화(PS)에 도달하고, 계속해서 전류가 증가할 경우 인덕터의 기능이 100% 상실되는 완전 포화(CS)에 도달하게 된다.
다음으로, 비교예에 의한 인덕터의 공통 모드(common mode)에서의 특성을 다음과 같이 살펴본다.
도 28은 공통 모드에서의 일반적인 인덕터의 자기장 특성을 설명하기 위한 도면으로서, 참조부호 B11 내지 B16은 제1 코일(1122)에 의한 자기장을 나타내고, 참조부호 B21 내지 B26은 제2 코일(1124)에 의한 자기장을 나타낸다.
도 28에 도시된 인덕터는 자성코어(1110) 및 제1 및 제2 코일(1122, 1124)을 포함할 수 있다. 도 28에 도시된 비교예에 의한 인덕터에서, 자성코어(1110)는 제1 자성체만을 포함한다. 비교예에 의한 인턱터에 포함되는 자성코어(1110)의 제1 자성체는 도 3 내지 도 13에 도시된 제1 자성체(410, 810, 1410)에 해당할 수 있다. 도 28에 도시된 제1 및 제2 코일(1122, 1124)은 도 2에 도시된 제1 및 제2 코일(122, 124)과 각각 동일하므로, 중복되는 설명을 생략한다.
도 28을 참조하면, 인덕터의 상부에서 제1 코일(1122)에 의한 자기장(B13)과 제2 코일(1124)에 의한 자기장(B23)은 서로 더해지고, 인덕터의 하부에서 제1 코일(1122)에 의한 자기장(B14)과 제2 코일(1124)에 의한 자기장(B24)은 서로 더해지고, 제1 코일(1122)이 권선된 인덕터의 좌측에서 제1 코일(1122)에 의한 자기장(B11)은 제2 코일(1124)에 의한 자기장(B21)과 더해지고, 제2 코일(1124)이 권선된 인덕터의 우측에서 제2 코일(1124)에 의한 자기장(B22)이 제1 코일(1122)에 의한 자기장(B12)과 더해진다. 이와 같이, 외부로부터 비교예에 의한 인덕터의 제1 및 제2 코일(1122, 1124)로 인가되는 인가 전류에 의해 인덕터의 내부에 유도되는 자기장이 상쇄되지 않고 대부분 더해져 잡음이 유입(즉, 역전류 유입)시 투자율이 쉽게 포화될 수 있다. 반사 전류가 사용 전력의 1/1000 이하가 되어야 기능이 유지될 수 있다.
도 28에 도시된 인덕터는 도 24에 도시된 바와 같이 3개의 섹션(SE1, SE2, SE3)으로 구분될 수 있다.
도 29 (a), 도 29 (b) 및 도 29 (c)는 비교예에 의한 인덕터의 공통 모드의 어느 한 시점에서 제1, 제2 및 제3 섹션(SE1, SE2, SE3)의 투자율(또는, 비투자율)을 각각 나타낸다. 여기서, 투자율은 전술한 수학식 1과 같이 표현될 수 있으며, 비투자율(uS)을 10,000 H/m로 설정하여 획득한 결과이다.
도 29 (a) 내지 도 29 (c)에서 참조부호 950, 960, 970은 저전력 모드에서의 투자율을 나타내고, 참조부호 952, 962, 972는 고전력 모드에서의 투자율을 나타낸다. 도 29 (a) 내지 도 29 (c)에서 횡축은 인덕터의 반경(r) 방향으로의 위치를 나타낸다. 도 28에서 r=0는 환형 인덕터의 중심을 나타낸다.
도 29 (a) 내지 도 29 (c)를 참조하면, 저전력 모드(950, 960, 970) 및 고전력 모드(952, 962, 972) 각각에서 어느 섹션에서도 자성코어(1110)의 투자율은 자성코어(1110)의 내측 가장 자리(r1)로부터 외측 가장 자리(r2)로 갈수록 증가함을 알 수 있다.
도 30은 비교예에 의한 인덕터의 공통 모드에서 y-z 평면 상에서의 평균 투자율을 나타내는 그래프로서, 횡축은 인덕터의 반경(r) 방향으로의 위치를 나타내고 종축은 y-z 평면 상에서의 평균 투자율을 나타낸다. 도 30에서 참조부호 980은 저전력 모드에서의 평균 투자율을 나타내고 참조부호 982는 고전력 모드에서의 평균 투자율을 나타낸다.
도 31은 비교예에 의한 인덕터의 공통 모드에서 평균 투자율을 나타내는 그래프로서, 횡축은 전류를 나타내고 종축은 평균 투자율을 나타낸다.
도 30은 도 29 (a) 내지 도 29 (c)에 도시된 바와 같이 매 시점에서 획득된 투자율을 인덕터의 원주 방향 선 적분 후 구조 평균 및 시간 평균하여 획득된 결과이다. 도 31은 도 30에 도시된 결과를 체적 적분 후 시간 평균하여 획득된 결과이다.
도 31을 참조하면 공통 모드에서 전류가 증가할수록 비교예에 의한 인덕터의 평균 투자율은 감소함을 알 수 있다. 인가 전류가 IC2일 때 비교예에 의한 인덕터의 기능이 50% 상실되는 부분 포화(PS)에 도달하고, 계속해서 인가 전류가 증가할 경우 인덕터의 기능이 100% 상실되는 완전 포화(CS)에 도달하게 된다. 도 31을 참조하면, 차동 모드(DM)에서 보다 공통 모드(CM)에서 더 낮은 전류에서 더 먼저 부분 포화됨을 알 수 있다.
비교예에 의한 인덕터에서 사용될 인가 전류가 차동 형태로 인가된 상태(즉, 자성체의 기능이 저하된 상태)에서 역률 보정 회로의 역전류 잡음 및 트랜스포머 구동을 위한 스위칭에 의한 역전류 잡음이 고주파(예를 들어, 1 ㎑ 내지 1 ㎒) 공통 모드 형태로 유입되고, 기타 통신 회로에 의한 고주파 잡음(예를들어, 1 ㎒ 내지 30 ㎒) 유입 시 잡음 저감 기능이 저하될 수 있다. 이러한 비교예에 의한 인덕터는 후술되는 EMI 필터와 역률 보정 회로 간의 임피던스 부정합에 의한 역 전류 유입 시에 매우 취약해질 수 있다.
한편, 실시예 3에 의한 인덕터의 차동 모드에서의 특성을 다음과 같이 살펴본다.
실시예 3에 의한 인덕터는 도 23 또는 도 28에 도시된 바와 같이 제1 및 제2 코일(1122, 1124)과 자성코어(1110)를 포함한다. 이때, 자성코어(1110)는 도 7에 예시된 바와 같이, 제1 자성체(810)뿐만 아니라 제2 자성체(820)를 포함하고, 제2 자성체(820)는 외측 자성체(822) 및 내측 자성체(824)를 포함할 수 있다.
또한, 비교예에 의한 인덕터와 마찬가지로 실시예 3에 의한 인덕터의 경우도 도 24에 도시된 바와 같이, 3개의 섹션으로 구분될 수 있다.
도 32 (a), 도 32 (b) 및 도 32 (c)는 실시예 3에 의한 인덕터의 차동 모드의 어느 한 시점에서 제1, 제2 및 제3 섹션(SE1, SE2, SE3)의 투자율(또는, 비투자율)을 각각 나타낸다. 여기서, 투자율은 전술한 수학식 1과 같이 표현될 수 있다.
도 32 (a) 내지 도 32 (c)에서 참조부호 600, 610, 620은 저전력 모드에서의 투자율을 나타내고, 참조부호 602, 612, 622는 고전력 모드에서의 투자율을 나타낸다. 도 32 (a) 내지 도 32 (c) 각각에서 횡축은 인덕터의 반경(r) 방향으로의 위치를 나타낸다.
도 32 (a) 내지 도 32 (c)를 참조하면, 제1 및 제2 코일(1122, 1124)에 인가되는 전류의 인가 주파수가 임계 주파수보다 작을 때, 저전력 모드에서 어느 섹션에서도 자성시트의 중간(rc)에 위치하는 제1 자성체(810)의 비투자율(이하, '제1 비투자율'이라 함)은 자성시트의 바깥쪽(r2)에 위치하는 외측 자성체(822)의 비투자율(이하, '제2 비투자율'이라 함)보다 작고, 자성시트의 안쪽(r1)에 위치하는 내측 자성체(824)의 비투자율(이하, '제3 비투자율'이라 함)보다 작음을 알 수 있다. 또는, 자성시트의 안쪽(r1), 바깥쪽(r2) 및 중간(rc)에 위치하는 비투자율은 일정할 수도 있다.
이와 반대로, 제1 및 제2 코일(1122, 1124)에 인가되는 전류의 주파수가 임계 주파수 이상일 때, 도 32 (a) 내지 도 32 (c)에 도시된 바와 달리, 저전력 모드에서 어느 섹션에서도 제2 및 제3 비투자율 각각은 제1 비투자율보다 작아진다. 실시예 3에 의한 인덕터의 고전력 모드에서의 투자율(602, 612, 622)은 저전력 모드에서의 투자율(600, 610, 620)과 상반되는 현상을 보일 수 있다.
여기서, 임계 주파수란, 고주파에서 나노리본으로 구현되는 제2 자성체(820)의 제2 및 제3 비투자율 감소(즉, 와상 전류(Eddy Current) 손실로 인한 유도량 감소)로 투자율이 역전되는 주파수에 해당한다.
전술한 임계 주파수는 외측 및 내측 자성체(822, 824) 각각의 두께(T1O, T1I)가 작아질수록 증가할 수 있다. 왜냐하면, 나노리본으로 구현되는 제2 자성체(820)의 두께(T1O, T1I)가 얇을 수록 와상(Eddy) 손실로 인한 유도량 감소를 줄일 수 있기 때문이다.
예를 들어, 외측 및 내측 자성체(822, 824) 각각의 두께(T1O, T1I)가 200 ㎛ ± 10 ㎛ (20 ㎛ ± 1 ㎛ 10턴) 내지 400 ㎛ ± 10 ㎛ (40 ㎛ ± 1 ㎛ 10턴)일 때, 임계 주파수는 150 ㎑ 내지 250 ㎑일 수 있다. 예를 들어, 외측 및 내측 자성체(822, 824) 각각의 두께(T1O, T1I)가 400 ㎛ ± 10 ㎛이고, 제1 및 제2 코일(1122, 1124) 각각의 턴수(n)가 10일 때, 임계 주파수는 150 ㎑인 반면, 외측 및 내측 자성체(822, 824) 각각의 두께(T1O, T1I)가 200 ㎛ ± 10 ㎛이고, 제1 및 제2 코일(1122, 1124) 각각의 턴수(n)가 10일 때, 임계 주파수는 200 ㎑ 내지 250 ㎑ 예를 들어, 200 ㎑로 증가할 수 있다.
차동 모드에서의 실시예 3에 의한 인덕터의 인덕턴스(LDM)는 다음 수학식 3과 같이 표현될 수 있다.
Figure pat00003
여기서, LCM은 공통 모드에서의 실시예 3에 의한 인덕터의 인덕턴스로서 후술되는 수학식 4와 같으며, M은 상호 인덕턴스를 나타낸다.
도 33은 실시예 3에 의한 인덕터의 차동 모드에서 y-z 평면 상에서의 평균 투자율을 나타내는 그래프로서, 횡축은 인덕터의 반경(r) 방향으로의 위치를 나타내고 종축은 y-z 평면 상에서의 평균 투자율을 나타낸다. 도 33에서 참조부호 630은 저전력 모드에서의 평균 투자율을 나타내고 참조부호 632는 고전력 모드에서의 평균 투자율을 나타낸다.
도 34는 실시예 3에 의한 인덕터의 차동 모드에서 평균 투자율을 나타내는 그래프로서, 횡축은 전류를 나타내고 종축은 평균 투자율을 나타낸다.
도 33은 인덕터로 인가되는 전류의 주파수가 40 ㎐ 내지 70 ㎐일 때, 도 32 (a) 내지 도 32 (c)에 도시된 바와 같이 매 시점에서 획득된 투자율을 인덕터의 원주 방향 선 적분 후 구조 평균 및 시간 평균하여 획득된 결과이다. 도 34는 도 33에 도시된 결과를 체적 적분 후 시간 평균하여 획득된 결과이다.
도 34를 참조하면 차동 모드에서 인가 전류가 증가할수록 실시예 3에 의한 인덕터의 평균 투자율은 감소함을 알 수 있다. 인가 전류가 IC3일 때 실시예 3에 의한 인덕터의 기능이 50% 상실되는 부분 포화(PS)에 도달하고, 계속해서 전류가 증가할 경우 인덕터의 기능이 100% 상실되는 완전 포화(CS)에 도달하게 된다. 도 34를 참조하면, 차동 모드에서 비교예(DM)에 의한 인덕터의 부분 포화되는 전류(이하, '부분 포화 전류'라 함)는 IC1인 반면, 실시예 3(E3D)에 의한 인덕터의 부분 포화 전류는 IC1보다 큰 IC3임을 알 수 있다. 이와 같이, 차동 모드에서 실시예 3은 비교예보다 더 높은 레벨의 전류(IC3)에서 부분 포화에 도달함을 알 수 있다. 도 34를 참조하면, 평균 투자율이 부분 포화에 도달한 시점에서 인가 전류(IC3)는 제1 및 제2 코일(1122, 1124) 각각의 턴수(n)가 10 내지 50일 때 차동 모드에서 0.4 A 내지 10A일 수 있다.
즉, 차동 모드에서 실시예 3의 경우 인가 전류가 증가(즉, 자기장의 세기가 증가)함에 따라 투자율의 감소량이 비교예보다 낮음을 알 수 있다. 이는, 높은 투자율을 갖는 재료에 자기 에너지가 주로 밀집됨을 고려할 때, 실시예 3에 의한 인덕터는 페라이트로 구현될 수 있는 제1 자성체(810) 및 제1 자성체(810)보다 높은 투자율과 높은 포화자속밀도를 갖는 나노 리본으로 구현될 수 있는 제2 자성체(820:822, 824)를 포함하고, 내측 자성체(824)의 두께(T1I) 및 외측 자성체(822)의 두께(T1O) 각각보다 제1 자성체(810)의 두께(TO)가 더 두껍기 때문이다. 예를 들어, 외측 자성체(822) 및 내측 자성체(824) 각각이 권선된 턴수가 5 내지 25일 때, 제1 자성체(810)의 직경 방향으로 외측 자성체(822) 및 내측 자성체(824) 각각과 제1 자성체(810)의 두께 비율(T1O:TO, T1I:TO)은 1:80 내지 1:16 바람직하게는 1:40 내지 1:20일 수 있으나, 실시 예는 이에 국한되지 않는다.
이로 인해, 비교예와 비교할 때, 실시예 3의 경우, 전류 증가 또는 권선 수 증가에 따라 투자율 저하가 더욱 방지될 수 있다.
한편, 실시예 3에 의한 인덕터의 공통 모드에서의 특성을 다음과 같이 살펴본다.
도 35 (a), 도 35 (b) 및 도 35 (c)는 실시예 3에 의한 인덕터의 공통 모드의 어느 한 시점에서 제1, 제2 및 제3 섹션(SE1, SE2, SE3)의 투자율(또는, 비투자율)을 각각 나타낸다. 여기서, 투자율은 전술한 수학식 1과 같이 표현될 수 있다.
도 35 (a) 내지 도 35 (c)에서 참조부호 700, 710, 720은 저전력 모드에서의 투자율을 나타내고, 참조부호 702, 712, 722는 고전력 모드에서의 투자율을 나타낸다. 도 35 (a) 내지 도 35 (c) 각각에서 횡축은 인덕터의 반경(r) 방향으로의 위치를 나타낸다.
차동 모드에서와 마찬가지로, 공통 모드의 저전력 모드에서, 도 35 (a) 내지 도 35 (c)를 참조하면, 제1 및 제2 코일(1122, 1124)에 인가되는 인가 전류의 인가 주파수가 임계 주파수보다 작을 때, 저전력 모드에서 어느 섹션에서도 자성코어의 중간(rc)에 위치하는 제1 자성체(810)의 제1 비투자율은 바깥쪽(r2)에 위치하는 외측 자성체(822)의 제2 비투자율보다 작고, 안쪽(r1)에 위치하는 내측 자성체(824)의 제3 비투자율보다 작음을 알 수 있다. 이와 반대로, 제1 및 제2 코일(1122, 1124)에 인가되는 전류의 주파수가 임계 주파수 이상일 때, 도 35 (a) 내지 도 35 (c)에 도시된 바와 달리, 저전력 모드에서 어느 섹션에서도 제2 및 제3 비투자율 각각은 제1 비투자율보다 작아진다.
실시예 3에 의한 인덕터의 고전력 모드에서의 투자율(702, 712, 722)은 내측 자성체(824)가 위치한 지점(r1)으로부터 외측 자성체(822)가 위치한 지점(r2)으로 갈수록 증가한다.
차동 모드에서와 마찬가지로, 전술한 임계 주파수는 외측 및 내측 자성체(822, 824) 각각의 두께(T1O, T1I)가 작아질수록 증가할 수 있다. 예를 들어, 외측 및 내측 자성체(822, 824) 각각의 두께(T1O, T1I)가 200 ㎛ ± 10 ㎛ (20 ㎛ ± 1 ㎛ 10턴) 내지 400 ㎛ ± 10 ㎛ (40 ㎛ ± 1 ㎛ 10턴)일 때, 임계 주파수는 150 ㎑ 내지 250 ㎑일 수 있다. 예를 들어, 외측 및 내측 자성체(822, 824) 각각의 두께(T1O, T1I)가 200 ㎛ ± 10 ㎛일 때, 임계 주파수는 200 ㎑일 수 있다.
공통 모드에서의 실시예 3에 의한 인덕터의 인덕턴스(LCM)는 다음 수학식 4와 같이 표현될 수 있다.
Figure pat00004
여기서, α는 계수를 나타내고, μ1은 제1 자성체(810)의 제1 비투자율을 나타내고, μ21은 외측 자성체(822)의 제2 비투자율을 나타내고, μ22는 내측 자성체(824)의 제3 비투자율을 나타내고, S1은 제1 자성체(810)의 단면적을 나타내고, S21는 외측 자성체(822)의 단면적을 나타내고, S22는 내측 자성체(824)의 단면적을 나타낸다. S1, S21 및 S22 각각은 도 7 (b)를 참조하면 z축과 x축 평면상에서의 단면적에 해당할 수 있다. LE1은 도 18을 참조하면 제1 자성체(810)의 중심에서의 원주길이를 의미하고, LE21은 외측 자성체(822)의 중심에서의 원주길이를 의미하고, LE22는 내측 자성체(824)의 중심에서의 원주길이를 의미하고, n은 제1 및 제2 코일(1122, 1124) 각각의 턴수를 의미한다.
또한, 제1, 제2 및 제3 비투자율(μ1, μ21, μ22) 각각은 인덕터로 유입되는 전류의 인가 주파수에 따라 달라질 수 있다. 제1 및 제2 코일(1122, 1124) 각각의 권선 수(n)가 5이고, 외측 및 내측 자성체(822, 824) 각각의 두께(T1O, T1I)가 200 ㎛ ± 10 ㎛ (20 ㎛ ± 1 ㎛ 10턴)일 때, 제1 투자율(μ1)은 10,000 H/m이고, 제2 및 제3 비투자율(μ21, μ22) 각각은 2500 H/m 내지 200,000 H/m일 수 있다. 예를 들어, 전술한 임계 주파수가 200 ㎑일 경우 각 인가 주파수에 따른 제1, 제2 및 제3 비투자율(μ1, μ21, μ22)은 다음과 같을 수 있다.
먼저, 인가 주파수가 10 ㎑일 경우, 제1 비투자율(μ1)은 10,000 H/m이고, 제2 및 제3 비투자율(μ21, μ22) 각각은 100,000 H/m 내지 200,000 H/m일 수 있다.
또는, 인가 주파수가 100 ㎑일 경우, 제1 비투자율(μ1)은 10,000 H/m이고, 제2 및 제3 비투자율(μ21, μ22) 각각은 12,000 H/m 내지 15,000 H/m일 수 있다.
또는, 인가 주파수가 200 ㎑일 경우, 제1 비투자율(μ1)은 10,000 H/m이고, 제2 및 제3 비투자율(μ21, μ22) 각각은 5,000 H/m 내지 15,000 H/m일 수 있다.
또는, 인가 주파수가 300 ㎑일 경우, 제1 비투자율(μ1)은 10,000 H/m이고, 제2 및 제3 비투자율(μ21, μ22) 각각은 2,500 H/m 내지 7,500 H/m일 수 있다.
도 36은 실시예 3에 의한 인덕터의 공통 모드에서 y-z 평면 상에서의 평균 투자율을 나타내는 그래프로서, 횡축은 인덕터의 반경(r) 방향으로의 위치를 나타내고 종축은 y-z 평면 상에서의 평균 투자율을 나타낸다. 도 36에서 참조부호 730은 저전력 모드에서의 평균 투자율을 나타내고 참조부호 732는 고전력 모드에서의 평균 투자율을 나타낸다.
도 37은 실시예 3에 의한 인덕터의 공통 모드에서 평균 투자율을 나타내는 그래프로서, 횡축은 전류를 나타내고 종축은 평균 투자율을 나타낸다.
도 36은 도 35 (a) 내지 도 35 (c)에 도시된 바와 같이 매 시점에서 획득된 투자율을 인덕터의 원주 방향 선 적분 후 구조 평균 및 시간 평균하여 획득된 결과이다. 도 37은 도 36에 도시된 결과를 체적 적분 후 시간 평균하여 획득된 결과이다.
도 37을 참조하면, 공통 모드에서 인가 전류가 증가할수록 실시예 3에 의한 인덕터의 평균 투자율은 감소함을 알 수 있다. 인가 전류가 IC4일 때 실시예 3에 의한 인덕터의 기능이 50% 상실되는 부분 포화(PS)에 도달하고, 계속해서 인가 전류가 증가할 경우 인덕터의 기능이 100% 상실되는 완전 포화(CS)에 도달하게 된다. 도 37을 참조하면, 공통 모드에서 비교예(CM)에 의한 인덕터의 부분 포화 전류는 IC2인 반면, 실시예 3(E3C)에 의한 인덕터의 부분 포화 전류는 IC2보다 큰 IC4임을 알 수 있다. 이와 같이, 공통 모드에서 실시예 3은 비교예보다 더 높은 레벨의 전류(IC4)에서 부분 포화에 도달함을 알 수 있다. 즉, 공통 모드에서 실시예 3의 경우 인가 전류가 증가(즉, 자기장의 세기가 증가)함에 따라 투자율의 감소량이 비교예보다 낮음을 알 수 있다.
도 37을 참조하면, 부분 포화 전류(IC4)는 제1 및 제2 코일(1122, 1124) 각각의 턴수(n)가 10 내지 50일 때 공통 모드에서 0.04A 내지 1A일 수 있다.
차동 모드 및 공통 모드에서 부분 포화 전류(IC3, IC4)는 턴수(n)가 증가할 때 턴수(n)의 제곱(n2)에 반비례하여 감소할 수 있다. 예를 들어, 턴수(n)가 10일 때, 차동 모드의 부분 포화 전류(IC3)는 약 10 A이고, 공통 모드에서의 부분 포화 전류(IC4)는 1 A일 수 있다. 그러나, 만일, 턴수(n)가 50으로서 5배 증가하면, 부분 포화 전류(IC3, IC4) 각각은 25배만큼 감소할 수 있다. 즉, 부분 포화 전류(IC3)는 0.4 A가 되고, 부분 포화 전류(IC4)는 0.04 A로 감소할 수 있다.
실시예 3에 의한 인덕터는 제1 자성체(810)와 이종인 제2 자성체(820)를 포함하므로, 차동 모드에서 높은 전력을 수용할 수 있다. 또한, 실시예 3에 의한 인덕터의 자성코어에 포함되는 제2 자성체(820)는 높은 포화자속밀도를 가지며 이는 고주파에서도 유지되므로, 역 전류가 유입되더라도 제2 자성체(820)에 일부 에너지 저장될 수 있다. 따라서, 공통 모드에서 10 ㎃ 이하로 역전류 발생하도록 동작 시에도 잡음을 제거할 수 있어, 역 전류에 대한 회로적 안정성을 확보할 수 있다.
실시예 3에 의한 인덕터의 공통 모드에서의 특징은 차종 모드와 유사한 경향을 갖지만, 회로 임피던스 부정합에 의한 역 전류(반사)가 공통 모드로 유입될 경우, 실시예 3은 유입된 역 전류를 자기 에너지로 변환하여 외곽의 외측 자성체(822) 및 내측 자성체(824)에 가둘 수 있다. 따라서, 후술되는 EMI 필터에 실시예 3의 인덕터가 적용될 경우, 잡음 제거뿐만 아니라 역 전류가 전력원 쪽으로 유입되는 것을 방지할 수도 있다.
실시예에 의한 인덕터가 주요 활용되는 회로는, 90V 내지 240V의 레벨을 갖고, 40 ㎐ 내지 70 ㎐의 주파수를 갖는 차동 형태의 가정용 AC 전류를 주 에너지로서 전달받고, 휘트스톤 브릿지 형태로 뒷단에 정류 다이오드가 연결된 형태를 가질 수 있다. 이 경우, 주된 에너지는 저주파이고, 잡음 소스는 저전력인 점을 감안하면, 전술한 실시예의 효과는 획득될 수 있다.
한편, 전술한 실시 예에 의한 인덕터는 라인 필터에 포함될 수 있다. 예를 들어, 라인 필터는 교류/직류 변환기(AC-to-DC converter)에 적용되는 잡음 저감용 라인 필터일 수 있다.
도 38은 실시예에 의한 인덕터를 포함하는 EMI 필터의 일 례이다.
도 38을 참조하면, EMI 필터(2000)는 복수의 X-커패시터(Cx), 복수의 Y-커패시터(Cy) 및 인덕터(L)를 포함할 수 있다.
X-캐패시터(Cx)는 라이브 라인(LIVE)의 제1 단자(P1)와 뉴트럴 라인(NEUTRAL)의 제3 단자(P3) 사이 및 라이브 라인(LIVE)의 제2 단자(P2)와 뉴트럴 라인(NEUTRAL)의 제4 단자(P4) 사이에 각각 배치된다.
복수의 Y-커패시터(Cy)는 라이브 라인(LIVE)의 제2 단자(P2)와 뉴트럴 라인(NEUTRAL)의 제4 단자(P4) 사이에 직렬로 배치될 수 있다.
인덕터(L)는 라이브 라인(LIVE)의 제1 단자(P1)와 제2 단자(P2) 사이 및 뉴트럴 라인(NEUTRAL)의 제3 단자(P3)와 제4 단자(P4) 사이에 배치될 수 있다. 여기서, 인덕터(L)는 전술한 실시예에 의한 인덕터(100)일 수 있다.
EMI 필터(2000)는 공통 모드 잡음이 유입될 때, 일차측 인덕턴스(Primary Inductance)와 Y-커패시터(Cy)의 합성 임피던스 특성으로 공통 모드 잡음을 제거한다. 여기서, 라이브 라인(LIVE)의 일차측 인덕턴스는 제3 및 제4 단자(P3, P4)를 오픈(Open)시킨 상태에서 제1 및 제2 단자(P1, P2) 사이의 인덕턴스를 측정하여 획득될 수 있고, 뉴트럴 라인(NEUTRAL)의 일차측 인덕턴스는 제1 및 제2 단자(P1, P2)를 오픈(Open)시킨 상태에서 제3 및 제4 단자(P3, P4) 사이의 인덕턴스를 측정하여 획득될 수 있다.
EMI 필터(2000)는 차동 모드 잡음이 유입될 때, 누설 인덕턴스(leakage Inductance)와 X-커패시터(Cx)의 합성 임피던스 특성으로 차동 모드 잡음을 제거한다. 여기서, 라이브 라인(LIVE)의 누설 인덕턴스는 제3 및 제4 단자(P3, P4)를 단락(short)시킨 상태에서 제1 및 제2 단자(P1, P2) 사이의 인덕턴스를 측정하여 획득될 수 있고, 뉴트럴 라인(NEUTRAL)의 누설 인덕턴스는 제1 및 제2 단자(P1, P2)를 단락시킨 상태에서 제3 및 제4 단자(P3, P4) 사이의 인덕턴스를 측정하여 획득될 수 있다.
실시예에 의한 EMI 필터(2000)의 인덕터가 전술한 실시예 3에 의한 인덕터에 해당하고, 제2 자성체(820)의 외측 및 내측 자성체(822, 824) 각각의 두께(T1O, T1I)가 200 ㎛ (20 ㎛ ± 1 ㎛ 10턴)일 때, 제1 및 제2 코일(1122, 1124) 각각의 턴수(n)가 증가할수록 EMI 성능이 개선될 수 있다. 예를 들어, 턴수(n)가 15보다 클 경우 포화되므로, 턴수(n)가 15일 때, 가장 양호한 EMI 특성을 가질 수 있다.
또한, 공통 잡음을 제거하기 위해서는 전술한 수학식 4와 같은 공통 모드에서의 인덕턴스(LCM)가 커야하고, 차동 모드 잡음을 제거하기 위해서는 전술한 수학식 3과 같은 차동 모드에서의 인덕턴스(LDM)가 커야한다. 따라서, 실시예에 의한 인덕터는 이러한 점들을 고려하여 결정한 S1, S21, S22, LE1, LE21, LE22를 갖는 제1 및 제2 자성체(810, 820)를 포함할 수 있다. 즉, 턴수(n)가 변하여도 비투자율은 변하지 않으므로, 단면적과 원주길이 간의 비율(S1/ LE1, S21/ LE21, S22/ LE22)을 조정하여 인덕턴스가 일정하게 유지되도록 도모할 수 있다.
전술한 실시 예 각각에 대한 설명은 서로 내용이 상충되지 않는 한, 다른 실시 예에 대해서도 적용될 수 있다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 인덕터
110, 400A, 400B, 800A ~ 800E, 1400, 1100: 자성코어
120, 122, 124, 1122, 1124: 코일
410, 810, 1410: 제1 자성체
420, 820, 1420: 제2 자성체
2000: EMI 필터

Claims (20)

  1. 토로이달 형상을 갖는 제1 자성체;
    상기 제1 자성체의 내측에 배치된 제2 자성체; 및
    상기 제1 자성체의 외측에 배치된 제3 자성체;를 포함하고,
    상기 제1 자성체는 페라이트를 포함하고,
    상기 제2 자성체는 상기 제1 자성체와 상이한 물질을 포함하며, 상기 제1 자성체의 내주면 상에서 상기 제1 자성체의 직경 방향으로 복수의 층으로 형성되고,
    상기 제3 자성체는 상기 제1 자성체와 상이한 물질을 포함하며, 상기 제1 자성체의 외주면 상에서 상기 직경 방향으로 복수의 층으로 형성되고,
    상기 제2 자성체 및 상기 제3 자성체는 각각 일체로 형성된 자성코어.
  2. 제1항에 있어서,
    상기 제2 자성체 및 상기 제3 자성체는 각각 금속 리본을 포함하는 자성코어.
  3. 제2항에 있어서,
    상기 직경방향으로 상기 제1 자성체의 두께는 상기 제2 자성체의 두께보다 두껍고,
    상기 직경방향으로 상기 제3 자성체의 두께는 상기 제1 자성체의 두께보다 얇은 자성코어.
  4. 제3항에 있어서,
    상기 직경 방향으로 상기 제2 자성체와 상기 제1 자성체의 두께 비율은 1:80 내지 1:16이고,
    상기 직경 방향으로 상기 제3 자성체와 상기 제1 자성체의 두께 비율은 1:80 내지 1:16인 자성코어.
  5. 제4항에 있어서,
    상기 금속 리본은 Fe-Si을 포함하는 자성코어.
  6. 제4항에 있어서,
    상기 직경 방향으로 상기 제2 자성체와 상기 제3 자성체 각각의 두께는 190 ㎛ 내지 410 ㎛인 자성코어.
  7. 제3항에 있어서,
    상기 직경 방향으로 상기 제3 자성체의 두께는 상기 제2 자성체의 두께보다 두꺼운 자성코어.
  8. 자성코어; 및
    상기 자성코어의 표면 상에 배치된 코일;을 포함하고,
    상기 자성코어는,
    토로이달 형상을 가지며 페라이트를 포함하는 제1 자성체;
    상기 제1 자성체의 내측에 배치된 제2 자성체; 및
    상기 제1 자성체의 외측에 배치된 제3 자성체;를 포함하고,
    상기 제2 자성체는 상기 제1 자성체와 상이한 물질을 포함하며, 상기 제1 자성체의 내주면 상에서 상기 제1 자성체의 직경 방향으로 복수의 층으로 형성되고,
    상기 제3 자성체는 상기 제1 자성체와 상이한 물질을 포함하며, 상기 제1 자성체의 외주면 상에서 상기 직경 방향으로 복수의 층으로 형성되고,
    상기 제2 자성체 및 상기 제3 자성체는 각각 일체로 형성된 인덕터.
  9. 제8항에 있어서,
    상기 제2 자성체 및 상기 제3 자성체는 각각 금속 리본을 포함하는 인덕터.
  10. 제9항에 있어서,
    상기 직경방향으로 상기 제1 자성체의 두께는 상기 제2 자성체의 두께보다 두껍고,
    상기 직경방향으로 상기 제3 자성체의 두께는 상기 제1 자성체의 두께보다 얇은 인덕터.
  11. 제10항에 있어서,
    상기 직경 방향으로 상기 제2 자성체와 상기 제1 자성체의 두께 비율은 1:80 내지 1:16이고,
    상기 직경 방향으로 상기 제3 자성체와 상기 제1 자성체의 두께 비율은 1:80 내지 1:16인 인덕터.
  12. 제9항에 있어서,
    상기 금속 리본은 Fe-Si을 포함하는 인덕터.
  13. 제10항에 있어서,
    상기 직경 방향으로 상기 제3자성체의 두께는 상기 제2 자성체의 두께보다 두꺼운 인덕터.
  14. 제11항에 있어서,
    상기 코일은 서로 대향하여 권선된 제1 및 제2 코일을 포함하고,
    상기 제2 자성체는,
    제1 영역; 및 상기 제2 자성체의 감겨진 층의 개수가 상기 제1 영역보다 더 많은 제2 영역을 포함하고,
    상기 제1 자성체는,
    제3 영역; 및 상기 제1 자성체의 감겨진 층의 개수가 상기 제3 영역보다 더 많은 제4 영역을 포함하는 인덕터.
  15. 기판;
    상기 기판 상에 형성된 회로부; 및
    상기 회로부와 전기적으로 연결된 EMI 필터;를 포함하고,
    상기 EMI 필터는,
    자성코어, 상기 자성코어의 표면 상에 배치된 보빈과 상기 보빈 상에 배치된 코일을 포함하는 인덕터, 및 캐패시터를 포함하고,
    상기 자성코어는,
    토로이달 형상을 가지며 페라이트를 포함하는 제1 자성체;
    상기 제1 자성체의 내측에 배치된 제2 자성체; 및
    상기 제1 자성체의 외측에 배치된 제3 자성체;를 포함하고,
    상기 제2 자성체는 상기 제1 자성체와 상이한 물질을 포함하며, 상기 제1 자성체의 내주면 상에서 상기 제1 자성체의 직경 방향으로 복수의 층으로 형성되고,
    상기 제3 자성체는 상기 제1 자성체와 상이한 물질을 포함하며, 상기 제1 자성체의 외주면 상에서 상기 직경 방향으로 복수의 층으로 형성되고,
    상기 제2 자성체 및 상기 제3 자성체는 각각 일체로 형성된 회로 기판.
  16. 제15항에 있어서,
    상기 제2 자성체 및 상기 제3 자성체는 각각 금속 리본을 포함하는 회로 기판.
  17. 제16항에 있어서,
    상기 인덕터로 인가되는 전류의 주파수가 임계 주파수 이하 영역에서,
    상기 제2 자성체 및 상기 제3 자성체의 비투자율은 상기 제1 자성체의 비투자율보다 높은 회로 기판.
  18. 제17항에 있어서,
    상기 인덕터로 인가되는 전류의 주파수가 상기 임계 주파수에 인접할수록,
    상기 제2 자성체와 상기 제1 자성체 간 및 상기 제3 자성체와 상기 제1 자성체 간 비투자율의 차이는 작아지는 회로 기판.
  19. 제18항에 있어서,
    상기 인덕터로 인가되는 전류의 주파수가 상기 임계 주파수 이상 영역에서,
    상기 제2 자성체 및 상기 제3 자성체의 비투자율은 상기 제1 자성체의 비투자율보다 낮은 회로 기판.
  20. 제19항에 있어서,
    상기 임계 주파수는 150kHz 내지 250khz인 회로 기판.
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