KR20190131757A - 반도체 장치 - Google Patents

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KR20190131757A
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Abstract

반도체 장치가 제공된다. 상기 반도체 장치는 기판 상에 제1 방향으로 순차적으로 배치되는 제1 내지 제4 셀, 상기 제1 내지 제4 셀을 이격시키는 제1 내지 제3 확산 방지 구조체로서, 상기 제1 확산 방지 구조체는 상기 제1 및 제2 셀 사이에 배치되고, 상기 제2 확산 방지 구조체는 상기 제2 및 제3 셀 사이에 배치되고, 상기 제3 확산 방지 구조체는 상기 제3 및 제4 셀 사이에 배치되는 제1 내지 제3 확산 방지 구조체, 상기 기판 상에 돌출되어 상기 제1 방향으로 연장되고, 상기 제1 내지 제3 확산 방지 구조체에 의해서 서로 분리되는 제1 내지 제4 핀을 포함하는 제1 핀 구조체, 상기 기판 상에 돌출되어 상기 제1 핀 구조체와 상기 제1 방향과 교차하는 제2 방향으로 이격되고, 상기 제1 방향으로 연장되고, 상기 제1 내지 제3 확산 방지 구조체에 의해서 서로 분리되는 제5 내지 제8 핀을 포함하는 제2 핀 구조체 및 상기 제1 및 제2 핀 구조체 상에 상기 제2 방향으로 연장되고, 상기 제1 내지 제4 셀 내에 각각 배치되는 제1 내지 제4 게이트 전극을 포함하되, 상기 제1 내지 제4 게이트 전극은 각각 상기 제1 핀구조체와 교차되는 n 영역과, 상기 제2 핀구조체와 교차되는 p 영역을 포함하고, 상기 제1, 제2 및 제4 셀 내의 핀의 개수는 각각 2개이다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치는 모스 전계 효과 트랜지스터(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 장치의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소는 숏 채널 효과(short channel effect) 등을 유발할 수 있으며, 이로 인해 반도체 장치의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 장치의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 장치를 형성하기 위한 다양한 방법이 연구되고 있다.
나아가 이러한 집적 회로는 동작의 신뢰성과 낮은 전력소모를 지향한다. 따라서, 더 작은 공간에 더 높은 신뢰성과 낮은 전력을 소모하는 장치를 위한 방법도 연구되고 있다.
본 발명이 해결하려는 과제는, 동작 성능이 개선된 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치 는, 기판 상에 제1 방향으로 순차적으로 배치되는 제1 내지 제4 셀, 상기 제1 내지 제4 셀을 이격시키는 제1 내지 제3 확산 방지 구조체로서, 상기 제1 확산 방지 구조체는 상기 제1 및 제2 셀 사이에 배치되고, 상기 제2 확산 방지 구조체는 상기 제2 및 제3 셀 사이에 배치되고, 상기 제3 확산 방지 구조체는 상기 제3 및 제4 셀 사이에 배치되는 제1 내지 제3 확산 방지 구조체, 상기 기판 상에 돌출되어 상기 제1 방향으로 연장되고, 상기 제1 내지 제3 확산 방지 구조체에 의해서 서로 분리되는 제1 내지 제4 핀을 포함하는 제1 핀 구조체, 상기 기판 상에 돌출되어 상기 제1 핀 구조체와 상기 제1 방향과 교차하는 제2 방향으로 이격되고, 상기 제1 방향으로 연장되고, 상기 제1 내지 제3 확산 방지 구조체에 의해서 서로 분리되는 제5 내지 제8 핀을 포함하는 제2 핀 구조체 및 상기 제1 및 제2 핀 구조체 상에 상기 제2 방향으로 연장되고, 상기 제1 내지 제4 셀 내에 각각 배치되는 제1 내지 제4 게이트 전극을 포함하되, 상기 제1 내지 제4 게이트 전극은 각각 상기 제1 핀구조체와 교차되는 n 영역과, 상기 제2 핀구조체와 교차되는 p 영역을 포함하고, 상기 제1, 제2 및 제4 셀 내의 핀의 개수는 각각 2개이다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 n 영역과 p 영역을 포함하는 기판, 상기 기판 상에 돌출되고, 상기 n 영역에 속하고, 제1 방향으로 연장되는 제1 핀, 상기 기판 상에 돌출되고, 상기 p 영역에 속하고, 상기 제1 핀과 상기 제1 방향과 교차하는 제2 방향으로 이격되고, 상기 제1 방향으로 연장되는 제2 핀, 상기 제1 및 제2 핀 상에 상기 제2 방향으로 연장되는 게이트 전극, 상기 제1 핀의 상기 제1 방향의 측면에 접하는 필드 절연막, 상기 n 영역 상에 형성되고, 상기 필드 절연막과 상기 제1 핀의 상면에 걸쳐서 형성되고, 상기 제2 방향으로 연장되는 제1 더미 게이트 및 상기 p 영역 상에 형성되고, 상기 제1 더미 게이트와 상기 제2 방향으로 정렬되고, 상기 제1 핀의 상기 제1 방향 측면에 접하는 단일 확산 방지막을 포함한다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판, 상기 기판 상에 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 서로 이격되는 제1 및 제2 파워 레일, 상기 기판 상에 돌출되고, 상기 제1 방향으로 연장되는 제1 핀, 상기 기판 상에 돌출되고, 상기 제1 방향으로 연장되고, 상기 제1 핀과 상기 제2 방향으로 이격되는 제2 핀, 상기 제1 및 제2 핀의 양 단을 정의하는 제1 및 제2 확산 방지 구조체 및 상기 제1 및 제2 핀 상에 상기 제2 방향으로 연장되는 게이트 전극을 포함하되, 상기 제1 핀은 상기 제2 방향으로 상기 제1 파워 레일과 최인접한 핀이고, 상기 제2 핀은 상기 제2 방향으로 상기 제2 파워 레일과 최인접한 핀이고, 상기 제1 및 제2 핀은 서로 최인접한 핀이다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 2는 도 1의 A - A'로 자른 단면도이다.
도 3은 도 1의 B - B'로 자른 단면도이다.
도 4a는 도 1의 C - C'로 자른 단면도이다.
도 4b는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 5a는 도 1의 D - D'로 자른 단면도이다.
도 5b는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 6은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 7은 도 14의 B - B'로 자른 단면도이다.
도 8은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 9는 도 8의 B - B'로 자른 단면도이다.
도 10은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 11은 도 10의 B - B'로 자른 단면도이다.
도 12는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 13은 도 12의 B - B'로 자른 단면도이다.
도 14는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 15는 도 14의 E - E'로 자른 단면도이다.
도 16은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 17은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 18은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 19는 도 18의 A - A'로 자른 단면도이다.
도 20은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 21은 도 20의 A - A'로 자른 단면도이다.
도 22는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 23은 도 22의 F - F' 및 G - G'로 자른 단면도이다.
도 24는 도 22의 B - B'로 자른 단면도이다.
도 25는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 26은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 27은 도 26의 F - F' 및 G - G'로 자른 단면도이다.
도 28은 도 26의 B - B'로 자른 단면도이다.
도 29는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 30은 도 29의 B - B'로 자른 단면도이다.
도 31은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 32는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 33은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
이하에서, 도 1 내지 도 3, 도 4a, 도 4b, 도 5a 및 도 5b를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치에 대해서 설명한다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이고, 도 2는 도 1의 A - A'로 자른 단면도이다. 도 3은 도 1의 B - B'로 자른 단면도이고, 도 4a는 도 1의 C - C'로 자른 단면도이다. 도 5a는 도 1의 D - D'로 자른 단면도이다.
도 1 내지 도 3, 도 4a 및 도 4b를 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 기판(100), 제1 내지 제4 셀(C1~C4), 제1 내지 제5 확산 방지 구조체(B1~B5), 제1 핀 구조체(Fs1), 제2 핀 구조체(Fs2), 제1 내지 제4 게이트 전극(G1~G4), 제1 게이트 절연막(310), 제1 캡핑막(340), 제1 스페이서(350), 제1 소스/드레인(400), 제2 소스/드레인(401), 제1 층간 절연막(510), 제2 층간 절연막(520), 제1 컨택(410) 및 제2 컨택(411) 등을 포함한다.
제1 방향(X)은 수평 방향 중 어느 한 방향일 수 있다. 제2 방향(Y)은 제1 방향(X)과 교차하는 방향으로, 예를 들어, 제1 방향(X)과 수직한 방향일 수 있다. 제3 방향(Z)은 제1 방향(X) 및 제2 방향(Y)과 모두 교차하는 방향일 수 있다. 예를 들어, 제3 방향(Z)은 제1 방향(X) 및 제2 방향(Y)과 모두 수직하게 형성된 방향일 수 있다. 이 경우, 제1 방향(X) 및 제2 방향(Y)은 서로 수직한 수평 방향이고, 제3 방향(Z)은 수직 방향일 수 있다. 즉, 제1 방향(X), 제2 방향(Y) 및 제3 방향(Z)은 서로 오소고날(orthogonal)한 방향일 수 있다.
기판(100)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 또한, SOI(silicon on insulator) 기판을 사용하여도 무방하다.
기판(100)은 복수의 셀을 포함할 수 있다. 구체적으로, 기판(100)은 제1 내지 제4 셀(C1~C4)을 포함할 수 있다. 제1 내지 제4 셀(C1~C4)은 제1 방향(X)으로 순차적으로 배치될 수 있다. 제1 내지 제4 셀(C4)은 각각 제1 내지 제5 확산 방지 구조체(B1~B5)에 의해서 정의될 수 있다.
구체적으로, 제1 셀(C1)은 제1 확산 방지 구조체(B1) 및 제2 확산 방지 구조체(B2)에 의해서 정의되고, 제4 셀(C4)은 제4 확산 방지 구조체(B4) 및 제5 확산 방지 구조체(B5)에 의해서 정의될 수 있다. 제2 확산 방지 구조체(B2)는 제1 셀(C1) 및 제2 셀(C2)의 사이에 위치하고, 제3 확산 방지 구조체(B3)는 제2 셀(C2) 및 제3 셀(C3) 사이에 위치할 수 있다. 제4 확산 방지 구조체(B4)는 제3 셀(C3) 및 제4 셀(C4) 사이에 위치할 수 있다.
각각의 셀은 각각은 다른 회로 모듈일 수 있다. 예를 들어, 제1 셀(C1)은 마스터-슬레이브 래치의 마스터 래치 회로 모듈일 수 있고, 제2 셀(C2)은 마스터-슬레이브 래치의 슬레이브 래치 회로 모듈일 수 있다. 제3 셀(C3)은 클럭 회로 모듈일 수 있고, 제4 셀(C4)은 출력 회로 모듈일 수 있다. 이에 따라서, 제1 내지 제4 셀(C1~C4)은 전체적으로 플립플랍(flip-flop) 회로로 동작하는 모듈일 수 있다. 단, 본 발명이 이에 제한되는 것은 아니다. 이러한 각각의 셀은 하나 또는 복수의 스탠다드 셀(standard cell)을 포함할 수 있다. 스탠다드 셀이란 예를 들어, 앤드(AND) 게이트, 오아(OR) 게이트 및 인버터 등과 같은 특정 기능을 가지는 단위 셀을 의미한다.
제1 내지 제5 확산 방지 구조체(B1~B5)는 제1 내지 제4 셀(C1~C4)을 서로 절연시킬 수 있다. 즉, 제1 내지 제5 확산 방지 구조체(B1~B5)는 제1 내지 제4 셀(C1~C4)이 서로 다른 기능을 가지는 모듈로 동작할 수 있게 분리시키는 역할을 할 수 있다.
기판(100)은 n 영역(Rn) 및 p 영역(Rp)을 포함할 수 있다. 추후에 설명하겠지만, n 영역(Rn)에는 NMOS 트랜지스터가 형성되고, p 영역(Rp)에서는 PMOS 트랜지스터가 형성될 수 있다. n 영역(Rn)과 p 영역(Rp)은 도시된 바와 같이 서로 제2 방향(Y)으로 인접한 영역일 수 있다. 따라서, 제1 내지 제4 셀(C4)은 모두 n 영역(Rn)과 p 영역(Rp)을 포함할 수 있고, n 영역(Rn)과 p 영역(Rp) 각각은 제1 방향(X)으로 정렬될 수 있다. 즉, 도 1에서와 같이 제2 방향(Y) 상에서 모든 n 영역(Rn)이 위에 배치되고, 모든 p 영역(Rp)이 아래에 배치될 수 있다. 물론, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서 n 영역(Rn)과 p 영역(Rp)의 배치는 서로 반대일 수도 있다.
제1 핀 구조체(Fs1)는 제1 방향(X)으로 연장될 수 있다. 제1 핀 구조체(Fs1)는 n 영역(Rn)에 위치할 수 있다. 제1 핀 구조체(Fs1)는 제1 내지 제5 확산 방지 구조체(B5)에 의해서 제1 내지 제4 핀(F1~F4)으로 분리될 수 있다. 제1 내지 제4 핀(F1~F4)은 각각 제1 내지 제4 셀(C1~C4)에 배치될 수 있다. 이 때, 제1 내지 제4 핀(F1~F4)은 제1 방향(X)으로 정렬될 수도 있지만, 서로 정렬되지 않을 수도 있다.
제2 핀 구조체(Fs2)는 제1 방향(X)으로 연장될 수 있다. 제2 핀 구조체(Fs2)는 제1 핀 구조체(Fs1)로부터 제2 방향(Y)으로 이격될 수 있다. 제2 핀 구조체(Fs2)는 p 영역(Rp)에 위치할 수 있다. 제2 핀 구조체(Fs2)는 제1 내지 제5 확산 방지 구조체(B5)에 의해서 제5 내지 제8 핀(F5~F8)으로 분리될 수 있다. 제5 내지 제8 핀(F5~F8)은 각각 제1 내지 제4 셀(C1~C4)에 배치될 수 있다. 이 때, 제5 내지 제8 핀(F5~F8)은 제1 방향(X)으로 정렬될 수도 있지만, 서로 정렬되지 않을 수도 있다.
제1 핀 구조체(Fs1) 및 제2 핀 구조체(Fs2)는 기판(100)으로부터 제3 방향(Z) 즉, 수직 방향으로 돌출된 구조일 수 있다. 제1 핀 구조체 및 제2 핀 구조체(Fs2)는 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 핀 구조체(Fs1) 및 제2 핀 구조체(Fs2)는 예를 들어, Si 또는 SiGe 등을 포함할 수 있다.
제1 핀 구조체(Fs1) 및 제2 핀 구조체(Fs2)는 제1 내지 제4 셀(C1~C4)의 제2 방향(Y)의 중심에서 서로 다른 거리에 위치할 수도 있다. 즉, 제1 핀 구조체(Fs1) 및 제2 핀 구조체(Fs2)의 제2 방향(Y) 상의 위치가 대칭적이지 않을 수도 있다. 또한, 제1 핀 구조체(Fs1) 및 제2 핀 구조체(Fs2)는 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
예를 들어, IV-IV족 화합물 반도체를 예로 들면, 제1 내지 제6 핀(F1~F6)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체를 예로 들면, 제1 핀 구조체(Fs1) 및 제2 핀 구조체(Fs2)는 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
본 발명의 실시예들에 따른 반도체 장치에서, 제1 핀 구조체(Fs1) 및 제2 핀 구조체(Fs2)는 실리콘을 포함하는 것으로 설명한다.
제1 내지 제4 게이트 전극(G1~G4)은 제2 방향(Y)으로 연장되고, 각각 제1 핀 구조체(Fs1) 및 제2 핀 구조체(Fs2) 상에 제1 핀 구조체(Fs1) 및 제2 핀 구조체(Fs2)와 교차하도록 배치될 수 있다.
제1 게이트 전극(G1)은 제1 셀(C1) 내에 배치되고, 제2 게이트 전극(G2)은 제2 셀 내에 배치될 수 있다. 제3 게이트 전극(G3)은 제3 셀(C3) 내에 배치되고, 제4 게이트 전극(G4)은 제4 셀 내에 배치될 수 있다. 이 때, 제1 내지 제4 게이트 전극(G1~G4) 각각의 개수는 필요 및 목적에 따라 달라질 수 있다. 도 1 에서는 편의상 제1 내지 제4 게이트 전극(G1~G4) 각각의 개수가 2개, 2개, 1개 및 1개인 것으로 도시하였지만, 본 발명이 이에 제한되는 것은 아니다.
제1 내지 제4 게이트 전극(G4)은 모두 동일한 제1 폭(W1)을 가질 수 있다. 이 때, "동일"이란 제조 공정에 의해서 발생하는 미세한 차이를 포함하는 개념이다.
제1 파워 레일(P1)은 제1 방향(X)으로 연장될 수 있다. 제2 파워 레일(P2)은 제1 방향(X)으로 연장되고, 제1 파워 레일(P1)과 제2 방향(Y)으로 이격될 수 있다. 제1 파워 레일(P1) 및 제2 파워 레일(P2)은 제1 내지 제4 게이트 전극(G4)의 상부에서 형성되는 배선일 수 있다.
제1 내지 제5 확산 방지 구조체(B1~B5)는 n 영역(Rn)과 p 영역(Rp)에 서로 다른 구조를 가질 수 있다. 구체적으로, 제1 내지 제5 확산 방지 구조체(B5)는 n 영역(Rn)에서 이중 확산 방지막(double diffusion break)의 구조를 가질 수 있고, p 영역(Rp)에서 2개의 단일 확산 방지막(single diffusion break) 구조를 가질 수 있다. 따라서, 제1 내지 제5 확산 방지 구조체(B1~B5)는 이중 확산 방지막과 단일 확산 방지막의 구조가 혼합된 혼합 확산 방지막(mixed diffusion break, MDB)의 구조일 수 있다.
이 때, 이중 확산 방지막과 단일 확산 방지막은 동시에 형성될 수도 있고, 각각 별도로 형성될 수도 있다. 즉, 상기 혼합 확산 방지막의 형성은 연속되는 일련의 단계들에 의해서 한번에 수행될 수도 있지만 다른 공정에 의해서 시간적으로 분리된 불연속적인 여러 단계를 거쳐서 최종적으로 형성되는 것일 수도 있다. 상기 이중 확산 방지막과 단일 확산 방지막의 물질은 서로 동일할 수도 있고, 서로 다를 수도 있다.
제1 내지 제5 확산 방지 구조체(B1~B5)는 각각 2개의 더미 게이트 전극을 포함할 수 있다. 구체적으로, 제2 확산 방지 구조체(B2)는 제1 더미 게이트 전극(DG1) 및 제2 더미 게이트 전극(DG2)을 포함하고, 제3 확산 방지 구조체(B3)는 제3 더미 게이트 전극(DG3) 및 제4 더미 게이트 전극(DG4)을 포함할 수 있다. 제4 확산 방지 구조체(B4)는 제5 더미 게이트 전극(DG5) 및 제6 더미 게이트 전극(DG6)을 포함할 수 있다.
제1 내지 제6 더미 게이트 전극(DG1~DG6)은 제2 방향(Y)으로 연장되고, 제1 내지 제4 게이트 전극(G1~G4)과 평행하게 배치될 수 있다. 제1 내지 제6 더미 게이트 전극(DG1~DG6) 각각 및 제1 내지 제4 게이트 전극(G1~G4) 각각은 제1 방향(X)으로 같은 간격으로 이격될 수 있다. 즉, 제1 내지 제6 더미 게이트 전극(DG1~DG6) 및 제1 내지 제4 게이트 전극(G1~G4)은 일정한 간격으로 형성되는 전극 구조체로서, 제조 공정에 의해서 필요에 따라 게이트 전극으로 사용되거나, 더미 게이트 전극으로 사용될 수 있다. 따라서, 더미 게이트 전극도 게이트 전극과 같이 제1 방향(X)으로 제1 폭(W1)을 가질 수 있다.
상기 이중 확산 방지막은 2개의 더미 게이트 전극을 포함하고, 상기 단일 확산 방지막은 1개의 더미 게이트 전극에 해당하는 공간을 차지할 수 있다. 따라서, 1개의 이중 확산 방지막과 2개의 단일 확산 방지막이 제2 방향(Y)으로 연결된 혼합 확산 방지막의 경우 2개의 더미 게이트에 해당하는 공간을 차지할 수 있다. 즉, 제1 내지 제5 확산 방지 구조체(B1~B5)는 각각 2개의 더미 게이트에 해당하는 공간을 차지할 수 있다.
제2 핀(F2)과 제3 핀(F3)은 기판(100) 상에서 제3 확산 방지 구조체(B3)에 의해서 분리될 수 있다. 또한, 제6 핀(F6)과 제7 핀(F7)은 기판(100) 상에서 제3 확산 방지 구조체(B3)에 의해서 분리될 수 있다. 구체적으로, 도 2를 참조하면, 제2 핀(F2)과 제3 핀(F3)은 제1 트렌치(T1)에 의해서 서로 분리될 수 있다. 제1 트렌치(T1)는 제1 필드 절연막(200)에 의해서 일부 채워질 수 있다.
제1 필드 절연막(200)은 기판(100) 상에 형성되며, 제1 핀 구조체(Fs1) 및 제2 핀 구조체(Fs2)의 측벽 일부를 덮고 제1 핀 구조체(Fs1) 및 제2 핀 구조체(Fs2)의 상부를 노출시킬 수 있다.
제1 필드 절연막(200)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 필드 절연막(200)은 제1 핀 구조체(Fs1)에 스트레스를 주는 물질을 포함할 수 있다. 제1 필드 절연막(200)이 제1 핀 구조체(Fs1)에 형성되는 트랜지스터의 채널에 스트레스를 주면 캐리어인 전자의 이동도(mobility)가 향상될 수 있다.
제2 게이트 전극(G2) 및 제3 게이트 전극(G3)은 각각 제2 핀(F2) 및 제3 핀(F3) 상에 형성될 수 있다. 제2 게이트 전극(G2) 및 제3 게이트 전극(G3)은 n 영역(Rn)에서 제1 게이트 절연막(310), 제1 일함수 메탈(320) 및 제1 필 메탈(330)을 포함할 수 있다.
제1 게이트 절연막(310)은 실리콘 산화막을 포함하는 계면막과, 고유전율 물질을 포함하는 고유전율막을 포함할 수 있다. 상기 고유전율막은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 상기 고유전체 물질은 예를 들어, 실리콘 산질화물, 실리콘 질화물, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
이 때, 상기 고유전율막은 게이트 전극의 문턱 전압을 조절하기 위해서 다이폴(dipole) 형성 물질을 포함할 수 있다. 여기서, 다이폴 형성 물질은 La, Nd, Eu, Dy, Ho 및 Yb 중 적어도 하나일 수 있다. 단, 이에 제한되는 것은 아니다.
제1 일함수 메탈(320)은 제1 게이트 절연막(310) 상에 형성될 수 있다. 제1 일함수 메탈(320)은 n형 일함수 조절 물질을 포함할 수 있다. 상기 n형 일함수 조절 물질은 TiN, TaN 및 TiAlC 중 적어도 하나를 포함할 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
제1 필 메탈(330)은 제1 일함수 메탈(320) 상에 형성될 수 있다. 제1 필 메탈(330)은 W 및 TiN 중 적어도 하나를 포함할 수 있고, 이에 제한되는 것은 아니다.
제2 게이트 전극(G2) 및 제3 게이트 전극(G3)은 n 영역(Rn)에서 제1 일함수 메탈(320) 및 제1 필 메탈(330)에 의해서 NMOS 트랜지스터의 게이트 전극으로 사용될 수 있다.
제2 게이트 전극(G2) 및 제3 게이트 전극(G3) 상에 각각 제1 캡핑막(340)이 배치될 수 있다. 제1 캡핑막(340)은 실리콘 질화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 게이트 전극(G2) 및 제3 게이트 전극(G3)과 제1 캡핑막(340)의 측면에 제1 스페이서(350)가 배치될 수 있다. 제1 스페이서(350)는 도면에서는 예시적으로 단일막으로 도시하였지만, 복수의 막이 적층된 다중 스페이서일 수 있다. 제1 스페이서(350)를 이루는 다중 스페이서 각각의 형상은 제조 공정 또는 용도에 따라 I 또는 L자형 혹은 이들의 조합일 수 있다. 제1 스페이서(350)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제3 더미 게이트 전극(DG3) 및 제4 더미 게이트 전극(DG4)은 각각 제2 게이트 전극(G2) 및 제3 게이트 전극(G3)과 유사한 구조를 가질 수 있다. 제3 더미 게이트 전극(DG3) 및 제4 더미 게이트 전극(DG4)은 제1 더미 게이트 절연막(210), 제1 더미 일함수 메탈(220) 및 제1 더미 필 메탈(230)을 포함할 수 있다.
이 때, 제1 더미 게이트 절연막(210)은 제1 게이트 절연막(310)과 동일한 물질을 포함하고, 동일한 두께일 수 있다. 마찬가지로, 제1 더미 일함수 메탈(220)은 제1 일함수 메탈(320)과 동일한 물질을 포함하고, 동일한 두께일 수 있다. 제1 더미 필 메탈(230)은 제1 필 메탈(330)과 동일한 물질을 포함할 수 있다.
다만, 제3 더미 게이트 전극(DG3) 및 제4 더미 게이트 전극(DG4)은 각각 제2 핀(F2) 및 제3 핀(F3)의 상면과 제1 필드 절연막(200)의 상면에 걸쳐서 형성될 수 있다. 이에 따라서, 제1 필드 절연막(200)과 제2 핀(F2) 및 제3 핀(F3) 사이의 단차에 따라서 단차진 하면을 가질 수 있다. 이러한 하면을 따라서, 제1 더미 게이트 절연막(210), 제1 더미 일함수 메탈(220)이 형성되므로, 제1 더미 게이트 절연막(210), 제1 더미 일함수 메탈(220)도 단차진 하면을 가질 수 있다. 또한, 나머지 공간을 채우는 제1 더미 필 메탈(230)도 단차진 하면을 가질 수도 있다.
제3 더미 게이트 전극(DG3) 및 제4 더미 게이트 전극(DG4) 상에 각각 제1 더미 캡핑막(240)이 배치될 수 있다. 제1 더미 캡핑막(240)은 제1 캡핑막(340)과 동일한 물질을 포함하고, 동일한 두께일 수 있다.
제1 소스/드레인(400)은 제2 게이트 전극(G2), 제3 게이트 전극(G3), 제3 더미 게이트 전극(DG3) 및 제4 더미 게이트 전극(DG4)의 측면에 배치될 수 있다. 제1 소스/드레인(400)은 에피 공정에 의해 형성된 에피층를 포함할 수 있다. 또한, 제1 소스/드레인(400)은 상승된 소스/드레인일 수 있다. n 영역(Rn)에 위치한 제1 소스/드레인(400)은 예를 들어, Si 에피택셜층 또는 SiC 에피택셜층일 수 있다. 이 때, 제1 소스/드레인(400)은 P가 고농도로 도핑된 Si:P 또는 SiPC를 포함할 수 있다.
제1 층간 절연막(510)은 기판(100), 제1 소스/드레인(400) 및 제1 필드 절연막(200)의 상면을 덮을 수 있다. 제1 층간 절연막(510)은 게이트 전극 및 더미 게이트 전극들의 측면의 공간을 채울 수 있다. 제1 층간 절연막(510)의 상면은 제1 스페이서(350), 제1 더미 스페이서(250), 제1 캡핑막(340) 및 제1 더미 캡핑막(240)의 상면과 동일한 평면을 이룰 수 있다.
제2 층간 절연막(520)은 제1 층간 절연막(510) 상에 형성될 수 있다. 제1 층간 절연막(510) 및 제2 층간 절연막(520)은 각각 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율 물질 중 적어도 하나를 포함할 수 있다.
제1 컨택(410)은 제1 층간 절연막(510) 및 제2 층간 절연막(520)을 관통하여 제1 소스/드레인(400)과 접할 수 있다. 제1 컨택(410)은 제1 소스/드레인(400)의 상면보다 더 깊게 형성될 수 있다. 제1 소스/드레인(400)은 제1 소스/드레인(400)과의 계면에 실리사이드를 형성할 수 있다. 제1 컨택(410)은 제1 층간 절연막(510), 제2 층간 절연막(520) 및 제1 소스/드레인(400)과 접하는 표면에 배리어 메탈을 포함할 수도 있다.
p 영역(Rp)에서의 제2 게이트 전극(G2) 및 제3 게이트 전극(G3)은 각각 제1 게이트 절연막(310), 제1 일함수 메탈(320), 제2 일함수 메탈(325) 및 제1 필 메탈(330)을 포함할 수 있다.
제2 일함수 메탈(325)은 제1 일함수 메탈(320) 상에 형성될 수 있다. 제2 일함수 메탈(325)은 p형 일함수 조절 물질을 포함할 수 있다. 상기 p형 일함수 조절 물질은 TiN, TaN 및 TiAlC 중 적어도 하나를 포함할 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다. 제1 필 메탈(330)은 제2 일함수 메탈(325) 상에 형성될 수 있다.
제2 게이트 전극(G2) 및 제3 게이트 전극(G3)은 p 영역(Rp)에서 제1 일함수 메탈(320), 제2 일함수 메탈(325) 및 제1 필 메탈(330)에 의해서 PMOS 트랜지스터의 게이트 전극으로 사용될 수 있다.
제3 확산 방지 구조체(B3)는 제3 더미 게이트 전극(DG3) 및 제4 더미 게이트 전극(DG4) 대신에 단일 확산 방지막(600)을 포함할 수 있다. 단일 확산 방지막(600)은 제2 트렌치(T2) 및 제3 트렌치(T3)에 각각 형성될 수 있다.
제2 트렌치(T2)는 제3 더미 게이트 전극(DG3)이 있던 자리에 더 깊게 형성되고, 제3 트렌치(T3)는 제4 더미 게이트 전극(DG4)이 있던 자리에 더 깊게 형성될 수 있다. 따라서, 제2 트렌치(T2) 및 제3 트렌치(T3)는 제2 핀(F2) 및 제3 핀(F3)을 분리함과 동시에 고립핀(FI)을 정의할 수 있다. 고립핀(FI)은 제2 핀 구조체(Fs2) 중에 단일 확산 방지막(600)에 의해서 고립된 부분일 수 있다.
p 영역(Rp)의 제2 트렌치(T2) 및 제3 트렌치(T3)는 n 영역(Rn)의 제1 트렌치(T1)에 비해서 더 좁은 폭을 가질 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
단일 확산 방지막(600)은 제6 핀(F6), 제7 핀(F7) 및 고립핀(FI)에 의해서 하부의 측면이 정의되고, 제1 더미 스페이서(250)에 의해서 상부의 측면이 정의될 수 있다. 즉, 제1 더미 스페이서(250)는 단일 확산 방지막(600)의 측면 상에 위치할 수 있다.
단일 확산 방지막(600)은 기존의 제3 더미 게이트 전극(DG3) 및 제4 더미 게이트 전극(DG4)의 자리에 위치하므로 제3 더미 게이트 전극(DG3) 및 제4 더미 게이트와 동일한 제1 폭(W1)을 가질 수 있다. 또한, 제1 캡핑막(340) 및 제1 층간 절연막(510)과 동일한 높이의 상면을 가질 수 있다.
단일 확산 방지막(600)은 제2 핀 구조체(Fs2)에 스트레스를 주는 물질을 포함할 수 있다. 단일 확산 방지막(600)이 제2 핀 구조체(Fs2)에 형성되는 트랜지스터의 채널에 스트레스를 주면 캐리어인 홀의 이동도(mobility)가 향상될 수 있다.
제2 소스/드레인(401)은 제2 게이트 전극(G2) 및 제3 게이트 전극(G3)의 측면에 배치될 수 있다. 또한, 고립핀(FI) 상에 단일 확산 방지막(600) 사이에는 더미 소스/드레인(402)이 배치될 수 있다.
제2 소스/드레인(401) 및 더미 소스/드레인(402)은 에피 공정에 의해 형성된 에피층를 포함할 수 있다. 또한, 제2 소스/드레인(401) 및 더미 소스/드레인(402)은 상승된 소스/드레인일 수 있다. p 영역(Rp)에 위치한 제2 소스/드레인(401) 및 더미 소스/드레인(402)은 예를 들어, SiGe 에피택셜층일 수 있다.
제1 소스/드레인(400), 제2 소스/드레인(401) 및 더미 소스/드레인(402)의 외주면은 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다. 도 4a에서는 예시적으로 다이아몬드 형상(또는 오각형 형상 또는 육각형 형상)을 도시하였다.
단일 확산 방지막(600)을 형성하는 공정은 제2 소스/드레인(401) 및 더미 소스/드레인(402)을 형성하는 공정 이후에 수행될 수 있다. 따라서, 단일 확산 방지막(600)의 측면에 더미 소스/드레인(402)이 형성될 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 단일 확산 방지막(600)을 형성하는 공정이 제2 소스/드레인(401) 및 더미 소스/드레인(402)을 형성하기 전에 수행될 수도 있다. 이러한 경우에는 더미 소스/드레인(402)은 고립핀(FI) 상에 따로 형성되지 않을 수 있다.
제2 컨택(411)은 제1 층간 절연막(510) 및 제2 층간 절연막(520)을 관통하여 제2 소스/드레인(401)과 접할 수 있다. 제2 컨택(411)은 제2 소스/드레인(401)의 상면보다 더 깊게 형성될 수 있다. 제2 소스/드레인(401)은 제2 소스/드레인(401)과의 계면에 실리사이드를 형성할 수 있다. 제2 컨택(411)은 제1 층간 절연막(510), 제2 층간 절연막(520) 및 제2 소스/드레인(401)과 접하는 표면에 배리어 메탈을 포함할 수도 있다.
도 4a 및 도 5a를 참조하면, 제3 핀(F3)의 제2 방향(Y)의 측면에는 제1 그루브(Gr1) 및 제2 그루브(Gr2)가 배치될 수 있다. 제1 그루브(Gr1) 및 제2 그루브(Gr2)는 제3 핀(F3)과 같이 형성되었다가 커팅된 핀의 흔적일 수 있다. 유사하게, 제7 핀(F7)의 제2 방향(Y)의 측면에는 제3 그루브(Gr4) 및 제4 그루브(Gr4)가 배치될 수 있다. 도 4a에는 편의상 제3 핀(F3) 및 제7 핀(F7)의 양측에 각각 1개씩의 그루브가 있는것으로 도시하였지만, 본 실시예가 이에 제한되는 것은 아니다.
본 실시예에 따른 반도체 장치는 n 영역(Rn) 및 p 영역(Rp)에서 각각 1개의 핀만을 이용하여 트랜지스터를 구현한다. 이러한 단일 핀 구조는 복수의 핀을 사용하는 구조에 비해서 더 낮은 전력을 소모하고, 더 높은 집적도를 가질 수 있다.
또한, 본 실시예에 따른 반도체 장치는 상부 컨택 및 배선 구조에 있어서 공간 마진을 더 넓게 확보할 수 있어 반도체 장치 동작의 신뢰성을 대폭 향상시킬 수 있다.
기존의 복수의 핀을 사용하는 구조는 하나의 핀에 비해서 문턱 전압의 산포가 안정적일 수 있다. 이러한 산포의 문제는 문턱 전압이 높은 PMOS에서 더 중요할 수 있다. 이러한 산포의 문제는 이중 확산 방지막 구조를 활용하는 경우에 더욱 문제가 될 수 있다. 왜냐하면, 단일 확산 방지막 구조에 비해서 이중 확산 방지막 구조는 게이트 전극의 문턱 전압을 높이는 레이아웃 효과(layout effect)를 가지기 때문이다.
그러나, 본 실시예에 따른 반도체 장치는 PMOS가 형성되는 p 영역(Rp)에 이중 확산 방지막 대신 2개의 단일 확산 방지막을 형성하여 PMOS의 문턱 전압을 안정적으로 제어할 수 있어 신뢰성 높고 동작 성능이 향상된 반도체 장치를 제공할 수 있다.
이하, 도 1 및 도 4b 및 도 5b를 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 부분은 생략하거나 간략히 한다.
도 4b는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이고, 도 5b는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 4b는 도 1의 C - C'로 자른 단면도이고, 도 5b는 도 1의 D - D'로 자른 단면도이다.
도 1 및 도 4b 및 도 5b를 참조하면, 제3 핀(F3) 및 제7 핀(F7)의 양 측에는 핀 컷 트렌치(Fct)가 배치될 수 있다. 핀 컷 트렌치(Fct)는 기판(100)의 상면보다 낮은 바닥면을 가질 수 있다. 핀 컷 트렌치(Fct)는 도 4a 및 도 5a의 그루브와 달리 핀을 깊게 제거한 흔적일 수 있다. 도면에서 편의상 핀 컷 트렌치(Fct)의 위치가 제3 핀(F3) 및 제7 핀(F7)의 양 측에 모두 도시되었지만, 본 실시예가 이에 제한되는 것은 아니다.
이하, 도 6 및 도 7을 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 부분은 생략하거나 간략히 한다.
도 6은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이고, 도 7은 도 14의 B - B'로 자른 단면도이다.
도 6 및 도 7을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 단일 확산 방지막(600) 상에 더미 게이트 전극이 형성될 수 있다. 즉, 제3 더미 게이트 전극(DG3) 및 제4 더미 게이트 전극(DG4)은 n 영역(Rn)뿐만 아니라 p 영역(Rp)에도 형성될 수 있다. 이는 단일 확산 방지막(600)의 형성 이후에 게이트 전극(G2, G3) 및 더미 게이트 전극(DG3, DG4)를 형성하는 공정 순서에 기인할 수 있다.
이하, 도 8 및 도 9를 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 부분은 생략하거나 간략히 한다.
도 8은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이고, 도 9는 도 8의 B - B'로 자른 단면도이다.
도 8 및 도 9를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 n 영역(Rn)에서는 이중 확산 방지막을 가지되, p 영역(Rp)에서는 1개의 단일 확산 방지막을 가질 수 있다.
이에 따라서, 제1 내지 제4 셀(C1~C4)은 n 영역(Rn)에 비해서, p 영역(Rp)이 더 넓어질 수 있다. 예를 들면, 제3 확산 방지 구조체(B3)의 n 영역(Rn)은 제3 더미 게이트 전극(DG3) 및 제4 더미 게이트 전극(DG4)이 모두 포함될 수 있다. 이에 반해서, p 영역(Rp)은 제3 더미 게이트 전극(DG3)과 제2 방향(Y)으로 연장되는 단일 확산 방지막(600)만이 제3 확산 방지 구조체(B3)에 포함되고, 제4 더미 게이트 전극(DG4)과 제2 방향(Y)으로 연장되는 곳에는 제3 게이트 전극(G3)이 형성되어 제3 셀(C3)로 동작할 수 있다. 물론, n 영역(Rn)에서 제4 더미 게이트 전극(DG4)이 제2 방향(Y)으로 계속 연장되어 p 영역(Rp)까지 더미 게이트 전극이 형성될 수도 있다.
본 실시예는 p 영역(Rp)에서 이중 확산 방지막 구조가 아닌 단일 확산 방지막(600) 구조를 사용하여 문턱 전압을 안정적으로 제어할 수 있다. 또한, p 영역(Rp)에서의 공간 마진을 넓게 확보할 수 있어 반도체 장치의 동작 특성을 향상시킬 수 있다.
이하, 도 10 및 도 11을 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 부분은 생략하거나 간략히 한다.
도 10은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이고, 도 11은 도 10의 B - B'로 자른 단면도이다.
도 10 및 도 11을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 p 영역(Rp)에서 확산 방지막(610)이 더미 게이트 전극 사이에 배치될 수 있다.
구체적으로, 제4 트렌치(T4)는 제3 더미 게이트 전극(DG3) 및 제4 더미 게이트 전극(DG4) 사이에 형성될 수 있다. 제4 트렌치(T4)는 제6 핀(F6) 및 제7 핀(F7)을 제1 방향(X)으로 서로 이격시킬 수 있다. 제4 트렌치(T4)의 하부는 제6 핀(F6) 및 제7 핀(F7)의 제1 방향(X)의 측면에 의해서 정의될 수 있다. 제4 트렌치(T4)의 중간 부분은 제3 더미 게이트 전극(DG3) 및 제4 더미 게이트 전극(DG4)의 측면에 의해서 정의될 수 있다. 제4 트렌치(T4)의 상부는 제1 층간 절연막(510) 및 제2 층간 절연막(520)에 의해서 정의될 수 있다.
절연 라이너(620)는 제1 층간 절연막(510) 및 제2 층간 절연막(520)에 의해서 정의된 제4 트렌치(T4)의 측벽을 따라 형성될 수 있다. 절연 라이너(620)는 제4 트렌치(T4)의 전체 측벽을 따라서 형성되었다가 일부가 제거되어 일부만이 남아있을 수 있다. 따라서, 절연 라이너(620)는 제4 트렌치(T4)의 다른 측벽에도 남아있을 수도 있다. 또는 절연 라이너(620)는 식각 공정에 의해서 완전히 제거되어 존재하지 않을 수도 있다.
확산 방지막(610)은 제4 트렌치(T4)를 완전히 채울 수 있다. 도면에서는 확산 방지막(610)을 단일막으로 도시하였지만, 확산 방지막(610)은 복수의 막이 적층된 구조일 수도 있다.
본 실시예는 p 영역(Rp)과 n 영역(Rn)의 더미 게이트 전극을 같이 형성하고 난 후에 p 영역(Rp)에만 확산 방지막(610)을 형성하는 것이므로 공정이 상대적으로 간단할 수 있다. 따라서, 더 높은 신뢰도를 가진 반도체 장치를 제공할 수 있다.
이하, 도 12 및 도 13을 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 부분은 생략하거나 간략히 한다.
도 12는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이고, 도 13은 도 12의 B - B'로 자른 단면도이다.
도 12 및 도 13을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제1 내지 제5 확산 방지 구조체(B1~B5)는 단일 확산 방지막(600)을 p 영역(Rp)뿐만 아니라 n 영역(Rn)에도 포함할 수 있다. 또한, 단일 확산 방지막(600)이 2개가 아닌 1개만 제2 방향(Y)으로 연장될 수 있다.
본 실시예는 단일 확산 방지막(600)이 하나만 형성되므로 반도체 장치의 집적도가 향상될 수 있다. 나아가, 레이아웃 효과를 완화시켜 트랜지스터의 문턱 전압을 안정하게 제어할 수 있다.
이하, 도 1, 도 14 및 도 15를 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 부분은 생략하거나 간략히 한다.
도 14은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이고, 도 15는 도 14의 E - E'로 자른 단면도이다.
도 1, 도 14 및 도 15를 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치에서 제3 셀(C3)은 4개의 제3 게이트 전극(G3)을 포함할 수 있다. 제1 컨택(410) 중 일부는 제1 파워 레일(P1)과 제3 비아(V3)를 통해서 전기적으로 연결될 수 있다. 제1 컨택(410) 중 일부는 제1 비아(V1)를 통해서 제2 배선(M2)과 연결될 수 있다.
마찬가지로, 제2 컨택(411) 중 일부는 제2 파워 레일(P2)과 제3 비아(V3)를 통해서 전기적으로 연결될 수 있다. 제2 컨택(411) 중 일부는 제1 비아(V1)를 통해서 제2 배선(M2)과 연결될 수 있다.
게이트 컨택(420)은 제3 게이트 전극(G3) 상에 형성되고, 제2 비아(V2)를 통해서 제1 배선(M1)과 연결될 수 있다.
제3 층간 절연막(540)은 제2 층간 절연막(520) 상에 형성되고, 제4 층간 절연막(550)은 제3 층간 절연막(540) 상에 형성될 수 있다. 제1 내지 제3 비아(V1~V3)는 제3 층간 절연막(540)을 관통하고, 제1 배선(M1), 제2 배선(M2), 제1 파워 레일(P1) 및 제2 파워 레일(P2)은 제4 층간 절연막(550) 내에 형성될 수 있다.
제1 배선(M1), 제2 배선(M2), 제1 파워 레일(P1) 및 제2 파워 레일(P2)은 모두 동일한 레벨에 형성될 수 있고, 제1 내지 제3 비아(V1~V3)도 제1 배선(M1), 제2 배선(M2), 제1 파워 레일(P1) 및 제2 파워 레일(P2)의 하부에서 서로 동일한 레벨에 형성될 수 있다.
그 아래 즉, 제1 내지 제3 비아(V1~V3)의 아래에 제1 컨택(410), 제2 컨택(411) 및 게이트 컨택(420)이 동일한 레벨로 형성될 수 있다. 단, 본 실시예가 이에 제한되는 것은 아니다.
제1 컨택(410), 제2 컨택(411), 게이트 컨택(420) 및 제1 배선(M1) 및 제2 배선(M2)의 형상은 도면과 반드시 같을 필요는 없고, 필요에 따라서 달라질 수 있다.
이하, 도 1 및 도 16을 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 부분은 생략하거나 간략히 한다.
도 16은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 16은 도 1의 A - A'로 자른 단면도이다.
도 1 및 도 16을 참조하면, 제2 필드 절연막(201)의 상면의 높이가 제2 핀(F2) 및 제3 핀(F3)의 상면의 높이와 동일할 수 있다. 이에 따라서, 제3 더미 게이트(DG3) 및 제4 더미 게이트(DG4)의 하면도 평평하게 단차없이 형성되고, 내부의 제1 더미 게이트 절연막(210), 제1 더미 일함수 메탈(220) 및 제1 더미 필 메탈(230)의 하면도 평평하게 형성될 수 있다.
이하, 도 17을 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 부분은 생략하거나 간략히 한다.
도 17은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 17을 참조하면, 제1 내지 제5 확산 방지 구조체(B1~B5) 중 제3 셀(C3)을 정의하는 제3 확산 방지 구조체(B3) 및 제4 확산 방지 구조체(B4)는 혼합 확산 방지막 구조이지만, 나머지 제1 확산 방지 구조체(B1), 제2 확산 방지 구조체(B2) 및 제5 확산 방지 구조체(B5)는 단순히 이중 확산 방지막 구조일 수 있다.
즉, 상술한 레이아웃 효과는 게이트 전극과 확산 방지 구조체 사이의 거리가 가까울수록 더욱 뚜렷하게 나타날 수 있다. 이에 따라서, 레이아웃 효과가 극명하게 적용될 수 있는 제3 셀(C3)의 경우에만, p 영역(Rp)이 이중 확산 방지막 구조가 아닌 단일 확산 방지막 구조가 되도록 혼합 확산 방지막 구조를 채용할 수 있다.
이를 통해서, 본 실시예에 따른 반도체 장치는 다른 셀의 공정의 난이도를 낮추고 다른 영역의 신뢰도를 높여 전체 장치의 동작 특성을 향상 시킴과 동시에 제3 셀(C3)의 문턱 전압의 산포도 안정하게 제어할 수 있다.
이하, 도 18 및 도 19를 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 부분은 생략하거나 간략히 한다.
도 18은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이고, 도 19는 도 18의 A - A'로 자른 단면도이다.
도 18 및 도 19를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제5 셀(C5)을 더 포함한다.
제5 셀(C5)은 제1 내지 제4 셀(C1~C5)와 인접하거나 이격된 셀일 수 있다. 제5 셀(C5)은 제1 내지 제4 셀(C1~C4)과 동일하게 n 영역(Rn) 및 p 영역(Rp)을 포함할 수 있다. 제5 셀(C5) 내에는 n 영역(Rn)에 제1 방향(X)으로 연장되는 제9 핀(F9)과 p 영역(Rp)에 제1 방향(X)으로 연장되는 제10 핀(F10)이 배치될 수 있다. 제9 핀(F9) 및 제10 핀(F10)은 서로 제2 방향(Y)으로 이격될 수 있다.
제5 게이트 전극(G5)은 제9 핀(F9) 및 제10 핀(F10) 상에서 제9 핀(F9) 및 제10 핀(F10)과 교차하도록 제2 방향(Y)으로 연장될 수 있다.
이 때, 제5 게이트 전극(G5)은 제1 방향(X)으로 제1 폭(W1)을 가질 수 있고, 제1 내지 제4 셀(C1~C4)의 제1 내지 제4 게이트 전극(G1~G4)은 제1 방향(X)으로 제2 폭(W2)을 가질 수 있다. 제2 폭(W2)은 제1 폭(W1)과 다를 수 있다. 예를 들어, 제2 폭(W2)은 제1 폭(W1)보다 클 수 있다.
이 때, 제3 더미 게이트 전극(DG3) 및 제4 더미 게이트 전극(DG4)을 포함한 모든 더미 게이트 전극과, 단일 확산 방지막(600)의 폭도 동시에 제2 폭(W2)을 가질 수 있다. 이는 더미 게이트 전극 및 단일 확산 방지막이 게이트 전극의 패터닝과 동일한 공정에 의해서 결정되는 것에 기인할 수 있다.
다만, 본 발명의 몇몇 실시예에 따른 반도체 장치는 더미 게이트 및 단일 확산 방지막을 제외한 게이트 전극에서만 폭을 조절할 수도 있다.
본 실시예에 따른 반도체 장치는 제1 내지 제4 셀(C1~C4)의 모든 게이트 전극의 폭을 조절하여 게이트 전극의 문턱 전압 및 산포를 조절할 수 있다. 즉, 게이트 전극의 제1 방향(X)의 폭이 조절되면 이에 따라서 채널 길이도 조절되고, 그에 따라서, 문턱 전압도 조절될 수 있다.
문턱 전압의 산포는 게이트 전극의 폭이 증가하면 줄어들기 때문에 이러한 게이트 전극의 폭을 통한 문턱 전압 산포를 줄일 수 있다.
이에 따라서, 본 실시예에 따른 반도체 장치는 단일 핀 구조를 채용함에도 불구하고 안정적인 문턱 전압의 산포를 가지는 트랜지스터를 구현할 수 있다.
이하, 도 20 및 도 21을 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 부분은 생략하거나 간략히 한다.
도 20은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이고, 도 21은 도 20의 A - A'로 자른 단면도이다.
도 20 및 도 21을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제3 셀(C3)에서만 게이트 전극의 폭을 제2 폭(W2)으로 하고, 나머지 셀에서는 게이트 전극의 폭을 제1 폭(W1)으로 할 수 있다. 또한, 제3 셀(C3)을 정의하는 확산 방지 구조체만 혼합 확산 방지막 구조로 채용하고, 나머지 확산 방지 구조체는 이중 확산 방지막 구조로 채용할 수 있다.
이를 통해서, 본 실시예는, 다른 셀의 공정의 난이도를 낮추고 다른 영역의 신뢰도를 높여 전체 장치의 동작 특성을 향상 시킴과 동시에 제3 셀(C3)의 문턱 전압도 안정적으로 제어할 수 있다.
이하, 도 22 내지 도 24를 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 부분은 생략하거나 간략히 한다.
도 22는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다고, 도 23은 도 22의 F - F' 및 G - G'로 자른 단면도이다. 도 24는 도 22의 B - B'로 자른 단면도이다.
도 22 내지 도 24를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제5 셀(C5)을 더 포함한다. 제5 셀(C5) 내에는 n 영역(Rn)에 제1 방향(X)으로 연장되는 제9 핀(F9)과 p 영역(Rp)에 제1 방향(X)으로 연장되는 제10 핀(F10)이 배치될 수 있다. 제9 핀(F9) 및 제10 핀(F10)은 서로 제2 방향(Y)으로 이격될 수 있다. 제5 게이트 전극(G5)은 제9 핀(F9) 및 제10 핀(F10) 상에서 제9 핀(F9) 및 제10 핀(F10)과 교차하도록 제2 방향(Y)으로 연장될 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치의 제1 내지 제5 확산 방지 구조체(B1~B5)는 모두 이중 확산 방지막 구조일 수 있다. 대신에, 제5 셀(C5)과 달리 p 영역(Rp)에서 게이트 전극의 문턱 전압을 게이트 전극 구조를 통해서 낮출 수 있다.
구체적으로, 제5 셀(C5)은 제9 핀(F9) 및 제10 핀(F10) 상에 제5 게이트 전극(G5)이 형성되고, 제5 게이트 전극(G5)은 n 영역(Rn)에서 제2 게이트 절연막(1310), 제3 일함수 메탈(1320), 제2 필 메탈(1330)을 포함할 수 있다. 제2 캡핑막(1340)은 제5 게이트 전극(G5) 상에 형성되고, 제2 스페이서(1350)는 제5 게이트 전극(G5) 및 제2 캡핑막(1340)의 측면 상에 형성될 수 있다.
제3 소스/드레인(1400)은 n 영역(Rn)에서 제5 게이트 전극(G5)의 양 측에 형성되고, 제3 컨택(1410)은 제1 층간 절연막(510) 및 제2 층간 절연막(520)을 관통하여 제3 소스/드레인(1400)과 접할 수 있다.
제5 게이트 전극(G5)은 p 영역(Rp)에서 제2 게이트 절연막(1310), 제3 일함수 메탈(1320), 제4 일함수 메탈(1325) 및 제2 필 메탈(1330)을 포함할 수 있다. 제2 캡핑막(1340)은 제5 게이트 전극(G5) 상에 형성되고, 제2 스페이서(1350)는 제5 게이트 전극(G5) 및 제2 캡핑막(1340)의 측면 상에 형성될 수 있다.
제4 소스/드레인(1401)은 p 영역(Rp)에서 제5 게이트 전극(G5)의 양 측에 형성되고, 제4 컨택(1411)은 제1 층간 절연막(510) 및 제2 층간 절연막(520)을 관통하여 제4 소스/드레인(1401)과 접할 수 있다.
이 때, 제3 일함수 메탈(1320)은 n 영역(Rn) 및 p 영역(Rp)에서 모두 제1 두께(a1)일 수 있다.
이에 반해서, 제1 내지 제4 셀(C1~C4)는 p 영역(Rp)에서 제5 셀(C5)보다 더 낮은 문턱 전압을 형성할 수 있다. 이를 위해서, 제1 내지 제4 셀(C4)의 제1 일함수 메탈(320)의 두께는 제1 두께(a1)와 다른 제2 두께(a2)일 수 있다. 예를 들어, 제2 두께(a2)는 제1 두께(a1)보다 클 수 있다.
본 실시예는 p 영역(Rp)의 게이트 전극의 구조를 변화시켜 문턱 전압의 크기를 조절함으로써, 문턱 전압의 산포의 안정화를 도모할 수 있다. 이를 통해서, 단일 핀 구조임에도 문턱 전압이 안정화되어 동작 특성이 향상된 반도체 장치를 제공할 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 이와는 달리 게이트 절연막 내부의 다이폴 물질의 농도를 조절하여 p 영역(Rp)의 문턱 전압을 낮출 수 있다. 이러한 경우 상술한 두께 조절이 별도로 필요하지 않을 수도 있다. 물론, 본 발명의 몇몇 실시예에 따른 반도체 장치에서 농도와 두께를 모두 조절하여 문턱전압을 조절하는 것도 가능하다.
이하, 도 22 및 도 25를 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 부분은 생략하거나 간략히 한다.
도 25는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 25는 도 22의 B - B'으로 자른 단면도이다.
도 22 및 도 25를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제3 셀(C3)의 p 영역(Rp)의 문턱 전압을 조절하되, 다른 셀에서는 문턱 전압을 조절하지 않을 수 있다.
이를 통해서, 본 실시예는, 다른 셀의 공정의 난이도를 낮추고 다른 영역의 신뢰도를 높여 전체 장치의 동작 특성을 향상 시킴과 동시에 제3 셀(C3)의 문턱 전압도 안정적으로 제어할 수 있다.
이하, 도 26 내지 도 28을 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 부분은 생략하거나 간략히 한다.
도 26은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이고, 도 27은 도 26의 F - F' 및 G - G'로 자른 단면도이다. 도 28은 도 26의 B - B'로 자른 단면도이다.
도 26 내지 도 28을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제5 셀(C5)을 더 포함한다. 제5 셀(C5) 내에는 n 영역(Rn)에 제1 방향(X)으로 연장되는 제9 핀(F9)과 p 영역(Rp)에 제1 방향(X)으로 연장되는 제10 핀(F10)이 배치될 수 있다. 제9 핀(F9) 및 제10 핀(F10)은 서로 제2 방향(Y)으로 이격될 수 있다. 제5 게이트 전극(G5)은 제9 핀(F9) 및 제10 핀(F10) 상에서 제9 핀(F9) 및 제10 핀(F10)과 교차하도록 제2 방향(Y)으로 연장될 수 있다.
제5 셀(C5)의 제5 게이트 전극(G5)은 제1 방향(X)으로 제1 폭(W1)을 가지고, 제3 일함수 메탈(1320)이 제1 두께(a1)를 가질 수 있다.
이에 반해서, 제1 내지 제4 셀(C1~C4)의 게이트 전극은 제1 방향(X)의 폭이 제2 폭(W2)을 가지고, 제1 일함수 메탈(320)의 두께가 제2 두께(a2)를 가질 수 있다. 즉, 본 실시예의 반도체 장치는 폭을 통한 채널 길이 조절과 게이트 전극의 일함수 메탈 두께를 조절을 통해서 문턱 전압을 조절하여 반도체 장치의 문턱 전압의 산포를 안정화할 수 있다.
이하, 도 29 및 도 30을 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 부분은 생략하거나 간략히 한다.
도 29는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이고, 도 30은 도 29의 B - B'로 자른 단면도이다.
도 29 및 도 30을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제3 셀(C3)에서만, 제3 게이트 전극(G3)의 폭을 제2 폭(W2)으로 조절하고, 제1 일함수 메탈(320)의 두께를 제2 두께(a2)로 조절하여 문턱 전압을 안정적으로 제어할 수 있다.
이를 통해서, 본 실시예는, 다른 셀의 공정의 난이도를 낮추고 다른 영역의 신뢰도를 높여 전체 장치의 동작 특성을 향상 시킴과 동시에 제3 셀(C3)의 문턱 전압도 안정적으로 제어할 수 있다.
이하, 도 31을 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 부분은 생략하거나 간략히 한다.
도 31은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 31을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제3-1 핀(F3-1)을 포함할 수 있다. 즉, 제3 셀(C3)은 레이아웃 효과에 의해서 상대적으로 문턱 전압의 산포가 큰 셀이고, n 영역(Rn)의 산포를 안정시키기 위해서 단일 핀이 아닌 복수의 핀으로 트랜지스터를 형성할 수 있다.
본 실시예는 이에 따라서, 다른 셀에서 단일 핀의 장점을 취하면서, 취약한 제3 셀(C3)의 특정 영역 즉 n 영역(Rn)을 복수의 핀으로 보강하여 전체 장치의 동작 특성을 향상시킬 수 있다.
편의상 제3-1 핀(F3-1)의 위치가 p 영역(Rp) 방향에 인접하도록 배치되었으나, 이는 하나의 예시일뿐 본 실시예가 이에 제한되는 것은 아니다.
이하, 도 32를 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 부분은 생략하거나 간략히 한다.
도 32는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 32를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제7-1 핀(F7-1)을 포함할 수 있다. 즉, 제3 셀(C3)은 레이아웃 효과에 의해서 상대적으로 문턱 전압의 산포가 큰 셀이고, p 영역(Rp)의 산포를 안정시키기 위해서 단일 핀이 아닌 복수의 핀으로 트랜지스터를 형성할 수 있다.
본 실시예는 이에 따라서, 다른 셀에서 단일 핀의 장점을 취하면서, 취약한 제3 셀(C3)의 특정 영역 즉 p 영역(Rp)을 복수의 핀으로 보강하여 전체 장치의 동작 특성을 향상시킬 수 있다.
이하, 도 33을 참조하여, 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명한다. 상술한 실시예와 중복되는 부분은 생략하거나 간략히 한다.
도 33은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 33을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제3-1 핀(F3-1) 및 제7-1 핀(F7-1)을 포함할 수 있다. 즉, 제3 셀(C3)은 레이아웃 효과에 의해서 상대적으로 문턱 전압의 산포가 큰 셀이므로 단일 핀이 아닌 복수의 핀으로 트랜지스터를 형성할 수 있다.
본 실시예는 이에 따라서, 다른 셀에서 단일 핀의 장점을 취하면서, 취약한 제3 셀(C3)을 복수의 핀으로 보강하여 전체 장치의 동작 특성을 향상시킬 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
B1~B5: 확산 방지 구조체
C1~C5: 셀
G1~G5: 게이트 전극

Claims (20)

  1. 기판 상에 제1 방향으로 순차적으로 배치되는 제1 내지 제4 셀;
    상기 제1 내지 제4 셀을 이격시키는 제1 내지 제3 확산 방지 구조체로서,
    상기 제1 확산 방지 구조체는 상기 제1 및 제2 셀 사이에 배치되고,
    상기 제2 확산 방지 구조체는 상기 제2 및 제3 셀 사이에 배치되고,
    상기 제3 확산 방지 구조체는 상기 제3 및 제4 셀 사이에 배치되는 제1 내지 제3 확산 방지 구조체;
    상기 기판 상에 돌출되어 상기 제1 방향으로 연장되고, 상기 제1 내지 제3 확산 방지 구조체에 의해서 서로 분리되는 제1 내지 제4 핀을 포함하는 제1 핀 구조체;
    상기 기판 상에 돌출되어 상기 제1 핀 구조체와 상기 제1 방향과 교차하는 제2 방향으로 이격되고, 상기 제1 방향으로 연장되고, 상기 제1 내지 제3 확산 방지 구조체에 의해서 서로 분리되는 제5 내지 제8 핀을 포함하는 제2 핀 구조체; 및
    상기 제1 및 제2 핀 구조체 상에 상기 제2 방향으로 연장되고, 상기 제1 내지 제4 셀 내에 각각 배치되는 제1 내지 제4 게이트 전극을 포함하되,
    상기 제1 내지 제4 게이트 전극은 각각 상기 제1 핀구조체와 교차되는 n 영역과, 상기 제2 핀구조체와 교차되는 p 영역을 포함하고,
    상기 제1, 제2 및 제4 셀 내의 핀의 개수는 각각 2개인 반도체 장치.
  2. 제1 항에 있어서,
    상기 제3 셀 내의 핀의 개수는 3개 이상인 반도체 장치.
  3. 제1 항에 있어서,
    상기 제2 및 제3 확산 방지 구조체는 각각, 상기 제1 핀 구조체와 접하는 제1 부분과, 상기 제2 핀 구조체와 접하는 제2 부분을 포함하고,
    상기 제1 부분은 이중 확산 방지막이 형성되고,
    상기 제2 부분은 단일 확산 방지막이 형성되고,
    상기 이중 확산 방지막은 2개의 더미 게이트 전극을 포함하고,
    상기 단일 확산 방지막은 1개의 더미 소스/드레인을 포함하는 반도체 장치.
  4. 제3 항에 있어서,
    상기 제1 확산 방지 구조체는 전체적으로 상기 이중 확산 방지막이 형성되는 반도체 장치.
  5. 제3 항에 있어서,
    상기 제3 게이트 전극의 상기 제1 방향 폭은, 상기 제1, 제2 및 제4 게이트 전극의 상기 제1 방향의 폭과 다른 반도체 장치.
  6. 제1 항에 있어서,
    상기 제1 내지 제4 셀과 다른 제5 셀과,
    상기 제5 셀 내에 상기 제1 방향으로 연장되는 제9 핀과,
    상기 제9 핀 상에 상기 제2 방향으로 연장되는 제5 게이트 전극을 더 포함하고,
    상기 제1 내지 제4 게이트 전극의 상기 제1 방향의 폭은 상기 제5 게이트 전극의 상기 제1 방향의 폭보다 큰 반도체 장치.
  7. 제1 항에 있어서,
    상기 n 영역은 n형 일함수 조절 물질을 포함하고,
    상기 p 영역은 p형 일함수 조절 물질과, 상기 p형 일함수 조절 물질 위에 n형 일함수 조절 물질을 포함하는 반도체 장치.
  8. 제7 항에 있어서,
    상기 제1 내지 제4 게이트 전극의 n 영역은 모두 동일한 문턱 전압을 가지고,
    상기 제3 게이트 전극의 p 영역의 문턱 전압은, 상기 제1, 제2 및 제4 게이트 전극의 p영역의 문턱 전압보다 낮은 반도체 장치.
  9. 제1 항에 있어서,
    상기 제1 내지 제4 셀과 다른 제5 셀과,
    상기 제5 셀 내에 상기 제1 방향으로 연장되는 제9 핀과,
    상기 제9 핀 상에 상기 제2 방향으로 연장되고, n 영역과 p영역을 포함하는 제5 게이트 전극을 더 포함하고,
    상기 제1 내지 제4 게이트 전극의 p영역의 문턱 전압은 상기 제5 게이트 전극의 p영역의 문턱 전압보다 낮은 반도체 장치.
  10. 제1 항에 있어서,
    상기 제1 및 제2 핀 구조체보다 낮은 높이로 상기 기판 상에 돌출되고, 상기 제1 방향으로 연장되고, 상기 제1 및 제2 핀 구조체와 상기 제1 방향으로 이격되는 그루브를 더 포함하는 반도체 장치.
  11. 제1 항에 있어서,
    상기 제1 및 제2 핀 구조체 사이에 상기 기판의 상면보다 낮은 바닥면을 가지는 핀 컷 트렌치를 더 포함하는 반도체 장치.
  12. n 영역과 p 영역을 포함하는 기판;
    상기 기판 상에 돌출되고, 상기 n 영역에 속하고, 제1 방향으로 연장되는 제1 핀;
    상기 기판 상에 돌출되고, 상기 p 영역에 속하고, 상기 제1 핀과 상기 제1 방향과 교차하는 제2 방향으로 이격되고, 상기 제1 방향으로 연장되는 제2 핀;
    상기 제1 및 제2 핀 상에 상기 제2 방향으로 연장되는 게이트 전극;
    상기 제1 핀의 상기 제1 방향의 측면에 접하는 필드 절연막;
    상기 n 영역 상에 형성되고, 상기 필드 절연막과 상기 제1 핀의 상면에 걸쳐서 형성되고, 상기 제2 방향으로 연장되는 제1 더미 게이트; 및
    상기 p 영역 상에 형성되고, 상기 제1 더미 게이트와 상기 제2 방향으로 정렬되고, 상기 제1 핀의 상기 제1 방향 측면에 접하는 단일 확산 방지막을 포함하는 반도체 장치.
  13. 제12 항에 있어서,
    상기 단일 확산 방지막에 의해서 상기 제1 핀과 이격되는 고립핀을 더 포함하는 반도체 장치.
  14. 제13 항에 있어서,
    상기 고립핀 상에 형성되는 더미 소스/드레인을 더 포함하는 반도체 장치.
  15. 제14 항에 있어서,
    상기 더미 소스/드레인은 SiGe를 포함하는 반도체 장치.
  16. 기판;
    상기 기판 상에 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 서로 이격되는 제1 및 제2 파워 레일;
    상기 기판 상에 돌출되고, 상기 제1 방향으로 연장되는 제1 핀;
    상기 기판 상에 돌출되고, 상기 제1 방향으로 연장되고, 상기 제1 핀과 상기 제2 방향으로 이격되는 제2 핀;
    상기 제1 및 제2 핀의 양 단을 정의하는 제1 및 제2 확산 방지 구조체; 및
    상기 제1 및 제2 핀 상에 상기 제2 방향으로 연장되는 게이트 전극을 포함하되,
    상기 제1 핀은 상기 제2 방향으로 상기 제1 파워 레일과 최인접한 핀이고,
    상기 제2 핀은 상기 제2 방향으로 상기 제2 파워 레일과 최인접한 핀이고,
    상기 제1 및 제2 핀은 서로 최인접한 핀인 반도체 장치.
  17. 제16 항에 있어서,
    상기 제1 및 제2 확산 방지 구조체는,
    상기 제1 핀과 접하는 n 영역과, 상기 제2 핀과 접하는 p 영역을 포함하고,
    상기 n 영역은 이중 확산 방지막을 포함하고,
    상기 p 영역은 단일 확산 방지막을 포함하는 반도체 장치.
  18. 제17 항에 있어서,
    상기 이중 확산 방지막은 상기 제1 핀의 측면에 의해서 정의되는 트렌치와,
    상기 트렌치의 일부를 채우는 필드 절연막과,
    상기 필드 절연막과 상기 제1 핀 상에 걸쳐서 형성되고, 상기 제2 방향으로 연장되는 제1 더미 게이트 전극과,
    상기 필드 절연막의 일부 상에 걸쳐서 형성되고, 상기 제2 방향으로 연장되고, 상기 제1 더미 게이트와 상기 제1 방향으로 이격되는 제2 더미 게이트 전극을 포함하는 반도체 장치.
  19. 제18 항에 있어서,
    상기 단일 확산 방지막은 상기 제1 더미 게이트 전극과 상기 제2 방향으로 정렬되는 제1 단일 확산 방지막과,
    상기 제2 더미 게이트 전극과 상기 제2 방향으로 정렬되는 제2 단일 확산 방지막을 포함하는 반도체 장치.
  20. 제19 항에 있어서,
    상기 제1 및 제2 단일 확산 방지막과, 상기 필드 절연막은 서로 다른 물질을 포함하는 반도체 장치.
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