KR20190100393A

KR20190100393A - 적층형 전자부품 및 적층형 전자부품의 제조 방법

Info

Publication number: KR20190100393A
Application number: KR1020197023123A
Authority: KR
Inventors: 잇세이 야마모토; 쿠니히로 미야하라; 요시히토 오츠보
Original assignee: 가부시키가이샤 무라타 세이사쿠쇼
Priority date: 2017-05-15
Filing date: 2018-05-14
Publication date: 2019-08-28
Also published as: JP6863458B2; US11152157B2; WO2018212119A1; CN110574131A; KR102267242B1; US20200082990A1; CN110574131B; JPWO2018212119A1

Abstract

외표면에 실드층을 구비함과 아울러, 상부면에 시인성이 높은 마크, 문자, 숫자 등의 표시를 구비한 양품률이 높은 적층형 전자부품을 제공한다. 세라믹층(1a~1h)이 적층되어 저면(B)과, 상부면(U)과, 측면(S)을 구비한 적층체(1)와, 적층체(1)의 상부면(U)에 형성된 마크, 문자, 숫자 중 적어도 1종을 나타낸 적어도 1개의 오목부(8)와, 적층체(1)의 층간에 형성된 전극(3, 4, 5, 6)을 구비하고, 또한 적층체(1)의 상부면(U)과 측면(S)에 형성된 실드층(9)을 구비하고, 적층체(1)의 오목부(8)의 내저면 바로 아래에 전극(3, 4, 5, 6)이 형성되지 않는 전극 비형성 영역(NE)을 형성하고, 전극 비형성 영역(NE)의 두께를 오목부(8)의 내저면을 기점으로 해서 오목부(8)의 깊이 이상의 크기로 한다.

Description

적층형 전자부품 및 적층형 전자부품의 제조 방법

본 발명은 복수의 세라믹층이 적층된 적층체를 구비한 적층형 전자부품에 관한 것이다.

또한, 본 발명은 본 발명의 적층형 전자부품을 제조하는 데에 적합한 적층형 전자부품의 제조 방법에 관한 것이다.

종래, IC(Integrated circuit; 집적 회로) 소자를 내장한 전자부품 모듈에 있어서는 외부로부터 침입한 노이즈에 의해 IC 소자가 오작동하지 않도록, 또한 IC 소자가 외부로 노이즈를 방출하지 않도록 외표면에 실드층을 형성하는 경우가 많았다.

예를 들면, 특허문헌 1(일본특허 제5779227호 공보)에 외표면에 실드층이 형성된 전자부품 모듈(반도체 장치)이 개시되어 있다. 도 10에 특허문헌 1에 개시된 전자부품 모듈(반도체 장치)(1000)을 나타낸다.

전자부품 모듈(1000)은 배선 기판(101)을 구비한다. 배선 기판(101)의 상측 주면에 복수 개의 IC 소자(반도체 칩)(102)가 실장되어 있다. 배선 기판(101)과 IC 소자(102)가 와이어(신호선 와이어)(103)에 의해 와이어 본딩되어 있다. 또한, IC 소자(102)끼리가 와이어(103)에 의해 와이어 본딩되어 있다.

IC 소자(102)를 덮도록 배선 기판(101)의 상측 주면에 몰드 수지(104)가 형성되어 있다.

몰드 수지(104)의 외표면에 실드층(105)이 형성되어 있다. 실드층(105)은 외부로부터 침입한 노이즈에 의해 IC 소자(102)가 오작동하지 않도록, 또한 IC 소자(102)가 외부로 노이즈를 방출하지 않도록 형성된 것이다.

전자부품 모듈(1000)에서는 실드층(105)을 형성하기에 앞서, 몰드 수지(104)의 상부면에 오목부(마킹)(106)를 형성하고 있다. 오목부(106)는 레이저광의 조사에 의해 각인된 것이며, 제품 번호, 제조 연월일, 제조 공장 등의 제품 정보를 표시하고 있다.

전자부품 모듈(1000)에서는 실드층(105)의 위로부터 오목부(106)의 음영을 눈으로 확인하여 판독하여 제품 번호, 제조 연월일, 제조 공장 등의 정보를 인식하도록 하고 있다.

한편, 종래의 세라믹층이 적층된 적층체를 구비한 적층형 전자부품에 있어서는 적층체의 상부면에 방향성 마크를 형성해 두고, 적층형 전자부품을 올바른 방향으로 실장하도록 하고 있었다. 또한, 적층체의 상부면에 방향성 마크에 추가해서, 또는 방향성 마크 대신에 제품 번호, 제조 연월일, 제조 공장 등을 표시하는 경우도 있었다.

일본특허 제5779227호 공보

세라믹층이 적층된 적층체를 구비한 적층형 전자부품에 있어서, 특허문헌 1에 개시된 방법과 같이, 적층체의 상부면에 마크, 문자, 숫자 등을 표시하는 오목부를 형성하고, 또한 노이즈의 투과를 억제하기 위해서 적층체의 외표면에 실드층을 형성하려고 했을 경우, 다음과 같은 문제가 발생할 우려가 있었다.

우선, 마크 등을 표시하는 오목부를 미소성의 적층체의 상부면으로 금형 등에 형성된 볼록부를 밀어 넣어 형성하려고 했을 경우, 오목부의 바로 아래에 형성된 전극이 부분적으로 밀어내어져 소성 변형됨으로써 전극이 단선되거나, 전극에 균열이 발생하거나 할 우려가 있었다. 또한, 마크 등을 표시하는 오목부를 적층체의 상부면으로의 레이저광의 조사에 의해 형성하려고 했을 경우, 오목부의 바로 아래에 형성된 전극에 레이저광의 조사에 의한 열이 인가되어 전극이 단선되거나, 전극에 균열이 발생하거나 할 우려가 있었다.

또한, 적층체의 상부면에 형성된 오목부의 내저면에 형성된 실드층과, 적층체의 내부에 형성된 전극 사이에 부유 용량이 발생하여 요구되는 전기적 특성이 얻어지지 않을 우려가 있었다.

본 발명은 상술한 과제를 해결하기 위해서 이루어진 것이며, 그 수단으로서 본 발명의 적층형 전자부품은 복수의 세라믹층이 적층되어 저면과, 상부면과, 저면과 상부면을 연결하는 복수 개의 측면을 구비한 적층체와, 적층체의 상부면에 형성된 마크, 문자, 숫자 중 적어도 1종을 나타낸 적어도 1개의 오목부와, 적층체의 층간에 형성된 전극을 구비하고, 또한 적층체의 오목부의 내저면 및 내벽면의 적어도 일부를 포함하는 상부면의 적어도 일부와, 측면의 적어도 일부에 형성된 실드층을 구비하고, 적층체에 있어서의 오목부의 내저면 바로 아래에 전극이 형성되지 않는 전극 비형성 영역을 형성하고, 전극 비형성 영역의 두께를 오목부의 내저면을 기점으로 해서 오목부의 깊이 이상의 크기로 했다.

본 발명의 적층형 전자부품은 적층체 내부에 오목부의 깊이 이상의 크기의 두께로 이루어지는 전극 비형성부를 구비함으로써 전극에 단선이나 균열이 발생하는 것을 억제하고 있다. 또한, 적층체의 상부면에 형성된 오목부의 내저면에 형성된 실드층과, 적층체의 내부에 형성된 전극 사이에 부유 용량이 발생하는 것을 억제하고 있다. 또한, 적층체의 상부면에 형성된 오목부의 내저면에 형성된 실드층이 적층체의 내부에 형성된 인덕터 전극에 의해 구성된 인덕터의 자속 형성을 저해하는 것을 억제하고 있다.

전극 비형성 영역의 두께는 오목부의 상기 내저면을 기점으로 해서 오목부의 깊이의 2배 이상의 크기인 것이 바람직하다. 이 경우에는 거의 확실하게 전극에 단선이나 균열이 발생하지 않는다. 또한, 적층체의 상부면에 형성된 오목부의 내저면에 형성된 실드층과, 적층체의 내부에 형성된 전극 사이에 부유 용량이 발생하는 것을 보다 유효하게 억제할 수 있다. 또한, 적층체의 상부면에 형성된 오목부의 내저면에 형성된 실드층이 적층체의 내부에 형성된 인덕터 전극에 의해 구성된 인덕터의 자속 형성을 저해하는 것을 보다 유효하게 억제할 수 있다.

적층체의 오목부의 내저면 바로 아래에 전극이 전혀 형성되지 않는 것이 보다 바람직하다. 이 경우에는 적층체의 상부면에 오목부를 형성한 것, 및 그 내저면에 실드층을 형성한 것에 의한 영향을 오목부의 내저면 바로 아래에 있어서 더 유효하게 억제할 수 있다.

전극 비형성 영역의 평면방향의 크기를 오목부를 중심으로 해서 세로방향으로 1.5배 이상, 가로방향으로 1.5배 이상 각각 확장해서 설정하는 것이 바람직하다. 이 경우에는 적층체의 상부면에 오목부를 형성한 것, 및 그 내저면에 실드층을 형성한 것에 의한 영향을 보다 유효하게 억제할 수 있다.

전극의 종류는, 예를 들면 인덕터 전극, 커패시터 전극, 배선 전극, 그라운드 전극 등이다.

본 발명의 적층형 전자부품에 있어서, 적층체의 내부에 형성된 커패시터 전극에 의해 적어도 1개의 커패시터를 구성하고, 인덕터 전극에 의해 적어도 1개의 인덕터를 구성하고, 커패시터와 인덕터에 의해 LC 필터 회로를 구성할 수 있다.

또한, 본 발명의 적층형 전자부품의 제조 방법은 복수의 세라믹 그린시트를 준비하는 공정과, 복수의 세라믹 그린시트 중 적어도 하나의 한쪽 주면 또는 양쪽 주면에 도전성 페이스트를 도포하여 제1 페이스트 패턴을 형성하는 공정과, 복수의 세라믹 그린시트를 소정의 순서로 적층하여 집합 기판형상의 미소성 적층체를 제작하는 공정과, 집합 기판형상의 미소성 적층체의 상부면에 소성에 의해 소실되는 페이스트를 도포하여 마크, 문자, 숫자 중 적어도 1종을 나타내는, 일정 두께를 구비한 제2 페이스트 패턴을 형성하는 공정과, 제2 페이스트 패턴을 집합 기판형상의 미소성 적층체의 상부면으로 밀어 넣어 집합 기판형상의 미소성 적층체의 상기 상부면을 평탄하게 하는 공정과, 집합 기판형상의 미소성 적층체를 개편화된 미소성 적층체로 커팅하는 공정과, 개편화된 미소성 적층체를 소정의 프로파일로 소성하고, 동시에 제2 페이스트 패턴을 소실시켜 복수의 세라믹층이 적층되어 저면과, 상부면과, 저면과 상부면을 연결하는 복수 개의 측면을 구비하며, 상부면에 적어도 1개의 오목부가 형성된 적층체를 제작하는 공정과, 적층체의 오목부의 내저면 및 내벽면의 적어도 일부를 포함하는 상부면의 적어도 일부와, 측면의 적어도 일부에 실드층을 형성하는 공정을 구비하도록 했다.

또한, 집합 기판형상의 미소성 적층체의 상부면에 소성에 의해 소실되는 페이스트를 도포하여 마크, 문자, 숫자 중 적어도 1종을 나타내는, 일정 두께를 구비한 제2 페이스트 패턴을 형성하는 것 대신에, 미리 복수의 세라믹 그린시트 중의 최상층에 적층되는 것의 상측 주면에 소성에 의해 소실되는 페이스트를 도포하여 마크, 문자, 숫자 중 적어도 1종을 나타내는, 일정 두께를 구비한 제2 페이스트 패턴을 형성해 두도록 해도 좋다.

또한, 적층체의 상부면의 오목부는 소성에 의해 소실되는 페이스트를 사용하지 않고 레이저광의 조사에 의해 형성해도 좋다. 또는 적층체의 상부면의 오목부는 소성에 의해 소실되는 페이스트를 사용하지 않고 미소성 적층체의 상부면으로 금형의 내측 상부면에 형성된 볼록부를 밀어 넣음으로써 형성해도 좋다.

또한, 본 발명의 적층형 전자부품의 제조 방법에 의해 제조된 적층형 전자부품은 적층체의 오목부의 내저면 바로 아래에 전극이 형성되지 않는 전극 비형성 영역이 형성되고, 전극 비형성 영역의 두께가 오목부의 내저면을 기점으로 해서 오목부의 깊이 이상의 크기인 것이 바람직하다. 이 경우에는 전극에 단선이나 균열이 발생하는 것을 회피할 수 있기 때문이다.

(발명의 효과)

본 발명의 적층형 전자부품은 외부로부터의 노이즈의 침입 및 외부로의 노이즈의 방사가 억제됨과 아울러, 상부면에 시인성이 높은 마크, 문자, 숫자 등의 표시가 형성되어 불량품의 발생이 더 억제되어 있다.

본 발명의 적층형 전자부품의 제조 방법에 의하면, 본 발명의 적층형 전자부품을 용이하게 제조할 수 있다.

도 1은 제1 실시형태에 의한 적층형 전자부품(100)을 나타내는 사시도이다. 또한, 제3 실시형태에 의한 적층형 전자부품(300)을 나타내는 사시도이기도 하다.
도 2는 적층형 전자부품(100)을 나타내는 단면도이다. 또한, 적층형 전자부품(300)을 나타내는 단면도이기도 하다.
도 3(A), 도 3(B)는 각각 적층형 전자부품(100)의 제조 방법의 일례에 있어서 실시되는 공정을 나타내는 단면도이다.
도 4(C)~도 4(E)는 도 3(B)의 연속이며, 각각 적층형 전자부품(100)의 제조 방법의 일례에 있어서 실시되는 공정을 나타내는 단면도이다.
도 5(F)~도 5(H)는 도 4(E)의 연속이며, 각각 적층형 전자부품(100)의 제조 방법의 일례에 있어서 실시되는 공정을 나타내는 단면도이다.
도 6(I)~도 6(K)는 도 5(H)의 연속이며, 각각 적층형 전자부품(100)의 제조 방법의 일례에 있어서 실시되는 공정을 나타내는 단면도이다.
도 7은 제2 실시형태에 의한 적층형 전자부품(200)을 나타내는 단면도이다.
도 8은 제4 실시형태에 의한 적층형 전자부품(400)을 나타내는 단면도이다.
도 9는 제5 실시형태에 의한 적층형 전자부품(500)을 나타내는 단면도이다.
도 10은 특허문헌 1에 개시된 전자부품 모듈(1000)을 나타내는 단면도이다.

이하, 도면과 함께 본 발명을 실시하기 위한 형태에 대하여 설명한다. 또한, 각 실시형태는 본 발명의 실시의 형태를 예시적으로 나타낸 것이며, 본 발명이 실시형태의 내용에 한정되는 일은 없다. 또한, 다른 실시형태에 기재된 내용을 조합해서 실시하는 것도 가능하며, 그 경우의 실시 내용도 본 발명에 포함된다. 또한, 도면은 명세서의 이해를 돕기 위한 것으로서, 모식적으로 묘화되어 있는 경우가 있고, 묘화된 구성 요소 또는 구성 요소 간의 치수의 비율이 명세서에 기재된 그들의 치수의 비율과 일치하고 있지 않은 경우가 있다. 또한, 명세서에 기재되어 있는 구성 요소가 도면에 있어서 생략되어 있는 경우나, 개수를 생략해서 묘화되어 있는 경우 등이 있다.

[제1 실시형태]

도 1, 도 2에 제1 실시형태에 의한 적층형 전자부품(100)을 나타낸다. 단, 도 1은 적층형 전자부품(100)의 사시도이다. 도 2는 적층형 전자부품(100)의 단면도이며, 도 1의 일점 쇄선 X-X 부분을 나타내고 있다.

적층형 전자부품(100)은, 예를 들면 내부에 커패시터나 인덕터가 형성되고, 소정의 LC 필터 회로가 구성된 적층형 LC 필터이다. 단, 적층형 전자부품(100)의 종류는 임의이며, 적층형 LC 필터에는 한정되지 않는다.

적층형 전자부품(100)은 세라믹층(1a~1h)이 적층된 적층체(1)를 구비하고 있다. 적층체(1)는 저면(B)과, 상부면(U)과, 저면(B)과 상부면(U)을 연결하는 4개의 측면(S)을 구비하고 있다.

본 실시형태에 있어서는 보호층인 세라믹층(1a)과 세라믹층(1h)의 두께를 각각 20㎛로 했다. 세라믹층(1a)과 세라믹층(1h) 사이에 적층된 세라믹층(1b~1g)의 두께를 각각 10㎛로 했다. 단, 세라믹층의 두께나 층수는 임의이며, 필요에 따라 선택할 수 있다.

세라믹층(1a~1h)에는 각각 필요에 따라 상하 양쪽 주면 사이를 접속하는 비아 전극(2)이 형성되어 있다.

세라믹층(1a~1h)의 층간에 각각 필요에 따라 그라운드 전극(3), 인덕터 전극(4), 커패시터 전극(5), 배선 전극(6)이 형성되어 있다.

복수 개의 인덕터 전극(4)이 비아 도체(도시 생략)에 의해 스파이럴형상으로 접속되어 인덕터(L)가 형성되어 있다.

또한, 대향해서 형성된 한 쌍의 커패시터 전극(5, 5)에 의해 커패시터(C)가 형성되어 있다.

그리고, 인덕터(L)와 커패시터(C)가 비아 전극(2)이나 배선 전극(6)에 의해 접속되어 적층체(1)의 내부에 소정의 LC 필터 회로가 구성되어 있다.

적층체(1)의 저면(B)에 복수 개의 외부 전극(7)이 형성되어 있다. 외부 전극(7)의 표면에는 필요에 따라 도금층(7a)이 형성되어 있다. 외부 전극(7)은 각각 LC 필터 회로의 소정의 부분에 접속되어 있다.

적층체(1)의 상부면(U)에 원통형상의 오목부(8)가 형성되어 있다. 본 실시형태에 있어서는 오목부(8)는 방향성 마크이다. 본 실시형태에 있어서는 오목부(8)의 깊이를 20㎛로 했다. 단, 오목부(8)의 깊이는 임의이며, 5㎛~50㎛ 정도 중으로부터 선택할 수 있다. 또한, 깊이가 깊을수록 오목부(8)의 시인성이 높아지지만, 형성하는 것이 어려워진다. 또한, 오목부(8)는 방향성 마크 등의 마크에는 한정되지 않고, 문자나 숫자이어도 좋고, 예를 들면 제품 번호, 제조 연월일, 제조 공장 등을 표시한 것이어도 좋다.

또한, 적층형 전자부품(100)의 제조 방법에 대해서는 후술하지만, 본 실시형태에 있어서는 오목부(8)를 미소성 적층체의 상부면에 소성에 의해 소실되는 페이스트를 밀어 넣음으로써 형성하고 있기 때문에, 오목부(8)의 내저면 바로 아래에 있어서 오목부(8)에 밀려 세라믹층(1e, 1f, 1g, 1h)이 각각 저면(B)측으로 소성 변형되어 있다.

적층체(1)의 오목부(8)의 내저면 및 내벽면을 포함하는 상부면(U)과, 4개의 측면(S)에 실드층(9)이 형성되어 있다. 실드층(9)은 외부로부터 노이즈가 침입하지 않도록, 또한 외부로 노이즈를 방출하지 않도록 형성된 것이다.

적층체(1)의 오목부(8)의 내저면 바로 아래에 그라운드 전극(3), 인덕터 전극(4), 커패시터 전극(5), 배선 전극(6) 등의 전극이 형성되지 않는 전극 비형성 영역(NE)이 형성되어 있다. 본 실시형태에 있어서는 전극 비형성 영역(NE)의 두께를 오목부(8)의 내저면을 기점으로 해서 20㎛로 했다. 즉, 전극 비형성 영역(NE)의 두께를 오목부(8)의 깊이와 같은 20㎛로 했다. 도 2로부터 알 수 있는 바와 같이, 적층형 전자부품(100)은 오목부(8)의 내저면 바로 아래에 오목부(8)의 깊이와 같은 두께의 전극 비형성 영역(NE)을 형성함으로써 전극 비형성 영역(NE)의 바로 아래의 커패시터 전극(5)이나 배선 전극(6)에 단선이나 균열이 발생하고 있지 않다. 또한, 전극 비형성 영역(NE)의 두께를 오목부(8)의 깊이의 2배 이상으로 하면, 단선이나 균열의 발생을 보다 확실하게 억제할 수 있기 때문에 바람직하다.

또한, 전극 비형성 영역(NE)은 평면방향의 크기를 오목부(8)를 중심으로 해서 세로방향으로 1.5배 정도 가로방향으로 1.5배 정도 각각 확장해서 설정하는 것이 바람직하다. 이 경우에는 인덕터 전극(4), 커패시터 전극(5), 배선 전극(6) 등의 전극에 단선이나 균열이 발생하는 것을 보다 유효하게 억제할 수 있기 때문이다.

이상의 구조로 이루어지는 제1 실시형태의 적층형 전자부품(100)은 다음의 장점을 구비하고 있다.

우선, 적층형 전자부품(100)은 적층체(1)의 외표면에 실드층(9)이 형성되어 있기 때문에 외부로부터의 노이즈의 침입 및 외부로의 노이즈의 방사가 억제되어 있다.

또한, 적층형 전자부품(100)은 적층체(1)의 상부면(U)에 오목부(8)를 형성하고, 마크, 문자, 숫자 등에 의해 정보를 표시하고 있기 때문에, 실드층(9)의 위로부터이어도 명확하게 음영이 나타나, 높은 시인성으로 정보를 인식할 수 있다.

또한, 적층형 전자부품(100)은 적층체(1)의 오목부(8)의 내저면 바로 아래에 오목부(8)의 깊이와 같은 20㎛의 두께의 전극 비형성 영역(NE)이 형성되어 있기 때문에, 그라운드 전극(3), 인덕터 전극(4), 커패시터 전극(5), 배선 전극(6) 등의 전극에 단선이나 균열이 발생하고 있지 않다. 보다 구체적으로는 상술한 바와 같이, 오목부(8)를 형성함으로써 오목부(8)의 내저면 바로 아래에 있어서 세라믹층(1e, 1f, 1g, 1h)이 각각 저면(B)측으로 소성 변형되어 있다. 그러나 세라믹층(1d)은 전극 비형성 영역(NE)을 형성함으로써 오목부(8)의 내저면으로부터의 거리가 커져 있어 소성 변형되어 있지 않다. 이 결과, 세라믹층(1d)과 세라믹층(1e) 사이에 형성된 커패시터 전극(5)도 소성 변형되어 있지 않고 단선이나 균열이 발생하고 있지 않다.

또한, 적층형 전자부품(100)은 적층체(1)의 오목부(8)의 내저면 바로 아래에 오목부(8)의 깊이와 같은 20㎛의 두께의 전극 비형성 영역(NE)이 형성되어 있기 때문에, 오목부(8)의 내저면에 형성된 실드층(9)과, 그라운드 전극(3), 인덕터 전극(4), 커패시터 전극(5), 배선 전극(6) 등의 전극 사이에 부유 용량이 발생하는 것이 억제되어 있다.

또한, 적층형 전자부품(100)은 오목부(8)의 내저면에 형성된 실드층(9)이 인덕터 전극(4)에 의해 구성된 인덕터(L)의 자속 형성을 저해하는 것도 억제되어 있다. 즉, 적층형 전자부품에 있어서, 적층체의 상부면에 오목부를 형성하고, 또한 적층체의 외표면에 실드층을 형성했을 경우, 적층체의 상부면에 형성된 오목부의 내저면에 형성된 실드층이 적층체의 내부에 형성된 인덕터 전극에 의해 구성된 인덕터의 자속을 차단해버려, 인덕터의 Q값이 저하되거나 인덕터의 인덕턴스값이 저하되거나 함으로써 요구되는 전기적 특성이 얻어지지 않을 우려가 있다. 그러나 적층형 전자부품(100)은 적층체(1)의 오목부(8)의 내저면 바로 아래에 오목부(8)의 깊이와 같은 20㎛의 두께의 전극 비형성 영역(NE)이 형성되어 있기 때문에, 오목부(8)의 내저면에 형성된 실드층(9)이 인덕터 전극(4)에 의해 구성된 인덕터(L)의 자속 형성을 저해하는 것이 억제되어 있다.

적층형 전자부품(100)은, 예를 들면 도 3(A)~도 6(K)에 나타내는 방법으로 제조할 수 있다.

우선, 세라믹 슬러리를 제작한다. 구체적으로는 세라믹 분말과 바인더와 가소제를 소정의 양으로 혼합함으로써 세라믹 슬러리를 제작한다.

이어서, 세라믹 슬러리를 캐리어 필름 위에 도포하여 세라믹 그린시트를 제작한다. 슬러리의 도포에는 립 코터, 닥터블레이드 등을 사용할 수 있다.

세라믹 그린시트는 도 3(A)에 나타내는 바와 같이, 다수의 적층형 전자부품(100)을 일괄적으로 제조하기 위해서 다수의 세라믹 그린시트가 매트릭스형상으로 배치된 마더의 세라믹 그린시트(11a~11h)로서 준비된다.

이어서, 도 3(B)에 나타내는 바와 같이, 세라믹 그린시트(11a~11h)에 필요에 따라 비아 전극(2)을 형성하기 위한 관통 구멍(22)을 형성한다. 관통 구멍(22)의 구멍 지름은 임의이지만, 예를 들면 20㎛~200㎛로 한다. 관통 구멍(22)의 형성에는 메케니컬 펀치, CO₂ 레이저광의 조사, UV 레이저광의 조사 등을 사용할 수 있다.

이어서, 도전성 페이스트를 제작한다. 구체적으로는 도전성 분말과 바인더와 가소제를 소정의 양으로 혼합함으로써 도전성 페이스트를 제작한다. 도전성 페이스트에는 수축률 조정용의 공유 소지(세라믹 분말)를 첨가해도 좋다.

이어서, 도 4(C)에 나타내는 바와 같이, 세라믹 그린시트(11a~11h)의 관통 구멍(22)에 도전성 페이스트(12)를 충전함과 아울러, 세라믹 그린시트(11a~11h)의 주면에 필요에 따라 도전성 페이스트를 도포해서 그라운드 전극(3)을 형성하기 위한 도전성의 페이스트 패턴(13)과, 인덕터 전극(4)을 형성하기 위한 도전성의 페이스트 패턴(14)과, 커패시터 전극(5)을 형성하기 위한 도전성의 페이스트 패턴(15)과, 배선 전극(6)을 형성하기 위한 도전성의 페이스트 패턴(16)과, 외부 전극(7)을 형성하기 위한 도전성의 페이스트 패턴(17)을 각각 형성한다.

이어서, 도 4(D)에 나타내는 바와 같이, 세라믹 그린시트(11a~11h)를 적층한다.

이어서, 도 4(E)에 나타내는 바와 같이, 세라믹 그린시트(11h)의 상부면에 오목부(8)를 형성하기 위한 소성에 의해 소실되는 페이스트 패턴(18)을 형성한다. 페이스트 패턴(18)의 재질은 소성에 의해 소실되는 재질이면 임의이지만, 예를 들면 수지나 카본을 사용할 수 있다. 페이스트 패턴(18)의 형성은, 예를 들면 잉크젯에 의한 도포나 전사 등을 사용할 수 있다. 페이스트 패턴(18)의 두께는 오목부(8)의 깊이보다 약간 크게 해 둔다.

또한, 세라믹 그린시트(11a~11h)를 적층한 후에 세라믹 그린시트(11h)의 상부면(상측 주면)에 페이스트 패턴(18)을 형성하는 것이 아니라, 세라믹 그린시트(11a~11h)를 적층하기 전에 미리 세라믹 그린시트(11h)의 상측 주면에 페이스트 패턴(18)을 형성해 두어도 좋다.

이어서, 도 5(F)에 나타내는 바와 같이, 세라믹 그린시트(11a~11h)를 하부 금형(51)과 상부 금형(52)으로 끼워 가열하면서 상하로부터 가압함으로써 일체화시켜 집합 기판형상의 미소성 적층체(11)를 제작한다. 이때, 상부 금형(52)의 내측 상부면이 평탄하기 때문에, 페이스트 패턴(18)이 집합 기판형상의 미소성 적층체(11)의 상부면으로 밀어 넣어진다.

이어서, 도 5(G)에 나타내는 바와 같이, 집합 기판형상의 미소성 적층체(11)를 개개의 미소성 적층체(1')로 커팅해서 개편화한다. 개개의 미소성 적층체(1')는 세라믹 그린시트(1a'~1h')가 적층된 것으로 이루어진다.

이어서, 도 5(H)에 나타내는 바와 같이, 미소성 적층체(1')를 소정의 프로파일로 소성한다. 이 결과, 세라믹 그린시트(1a'~1h')가 적층된 미소성 적층체(1')는 소성되어 세라믹층(1a~1h)이 적층된 적층체(1)가 된다. 관통 구멍(22)에 충전되어 있었던 도전성 페이스트(12)는 소성되어 비아 전극(2)이 된다. 도전성의 페이스트 패턴(13)은 소성되어 그라운드 전극(3)이 된다. 도전성의 페이스트 패턴(14)은 소성되어 인덕터 전극(4)이 된다. 도전성의 페이스트 패턴(15)은 소성되어 커패시터 전극(5)이 된다. 도전성의 페이스트 패턴(16)은 소성되어 배선 전극(6)이 된다. 도전성의 페이스트 패턴(17)은 소성되어 외부 전극(7)이 된다. 또한, 미소성 적층체(1')의 상부면으로 밀어 넣어져 있었던 페이스트 패턴(18)은 소성되어서 소실되어 적층체(1)의 상부면에 오목부(8)가 형성된다.

또한, 미소성 적층체(1')의 소성에는 배치로(batch furnace), 벨트로(belt furnace) 등을 사용할 수 있다. 또한, 도전성 페이스트에 Cu계의 것을 사용했을 경우에는 환원성 분위기에서 소성한다.

이어서, 도 6(I)에 나타내는 바와 같이, 외부 전극(7)의 표면에 도금층(7a)을 형성한다. 도금층(7a)의 재질이나 층수는 임의이지만, 예를 들면 전해 도금에 의해 제1 층을 Ni 도금층, 제2 층을 Sn 도금층으로 할 수 있다. 또는 이들 대신에 무전해 도금에 의해 Au 도금층을 형성해도 좋다.

이어서, 도 6(J)에 나타내는 바와 같이, 적층체(1)를 상측 주면에 점착성을 구비한 고정용 지그(53)에 고정한다.

이어서, 도 6(K)에 나타내는 바와 같이, 적층체(1)의 외표면에 스퍼터링에 의해 실드층(9)을 형성한다. 필요하다면, 스퍼터링 전에 적층체(1)의 외표면에 플라즈마 세정을 실시한다. 실드층(9)은 오목부(8)의 내저면 및 내벽면에도 형성한다. 실드층(9)은, 예를 들면 밀착층, 도전층, 보호층의 순서로 3층으로 형성한다. 단, 세라믹으로 이루어지는 적층체(1)와의 밀착성이 양호한 경우에는 밀착층을 생략해도 좋다. 밀착층 및 보호층의 재료에는, 예를 들면 SUS, Ti, Cr, Ni 등을 사용할 수 있다. 도전층의 재료에는, 예를 들면 Cu, Ag, Al 등을 사용할 수 있다. 스퍼터링의 설비로서는, 예를 들면 인라인형, 배치형, 매엽형 등을 사용할 수 있다.

또한, 본 실시형태에 있어서는 실드층(9)의 형성을 스퍼터링에 의해 행했지만, 실드층(9)을 스핀코트에 의해 형성해도 좋다. 이 경우에는 도전성 분말이 함유된 수지 페이스트를 스핀코트에 의해 적층체(1)의 외표면에 부착시킨다. 또한, 스핀코트 전에 적층체(1)의 외표면을 플라즈마 세정해도 좋다.

이상에 의해 제1 실시형태에 의한 적층형 전자부품(100)이 완성된다.

[제2 실시형태]

도 7에 제2 실시형태에 의한 적층형 전자부품(200)을 나타낸다. 단, 도 7은 적층형 전자부품(200)의 단면도이다.

적층형 전자부품(200)은 제조 방법을 상술한 제1 실시형태에 의한 적층형 전자부품(100)의 제조 방법으로부터 부분적으로 변경했다. 구체적으로는 제1 실시형태에서는 페이스트 패턴(18)을 집합 기판형상의 미소성 적층체(11)의 상부면으로 밀어 넣어 두고, 소성 시에 페이스트 패턴(18)을 소실시켜서 오목부(8)를 형성했지만, 제2 실시형태에서는 집합 기판형상의 미소성 적층체(11)의 상부면에 레이저광을 조사함으로써 오목부(8)를 형성했다. 적층형 전자부품(200)의 다른 제조 공정은 제1 실시형태와 동일하게 했다.

상기 제조 방법을 채용함으로써 도 7로부터 알 수 있는 바와 같이, 적층형 전자부품(200)에서는 오목부(8)의 내저면 바로 아래에 있어서 세라믹층(1e, 1f, 1g, 1h)은 소성 변형되어 있지 않다.

적층형 전자부품(200)에 있어서도 오목부(8)의 내저면 바로 아래에 오목부(8)의 깊이와 같은 크기의 두께(20㎛)의 전극 비형성 영역(NE)을 형성하고 있기 때문에, 레이저광의 열에 의해 오목부(8)의 내저면 바로 아래에 형성된 전극(커패시터 전극(5) 등)에 단선이나 균열이 발생하는 일이 없다. 또한, 오목부(8)의 내저면에 형성된 실드층(9)과, 적층체의 내부에 형성된 전극 사이의 부유 용량의 발생이 억제되어 있다. 또한, 오목부(8)의 내저면에 형성된 실드층(9)이 인덕터 전극(4)에 의해 구성된 인덕터(L)의 자속 형성을 저해하는 것이 억제되어 있다.

[제3 실시형태]

제3 실시형태에 의한 적층형 전자부품(300)을 제작했다. 적층형 전자부품(300)은 도 1, 도 2에 나타낸 제1 실시형태에 의한 적층형 전자부품(100)과 동일한 구조로 이루어지므로 도 1, 도 2를 원용해서 설명한다.

적층형 전자부품(300)도 제조 방법을 상술한 제1 실시형태에 의한 적층형 전자부품(100)의 제조 방법으로부터 부분적으로 변경했다. 구체적으로는 제1 실시형태에서는 페이스트 패턴(18)을 집합 기판형상의 미소성 적층체(11)의 상부면으로 밀어 넣어 두고, 소성 시에 페이스트 패턴(18)을 소실시켜서 오목부(8)를 형성했지만, 제3 실시형태에서는 상부 금형(도시 생략)의 내저면에 형성된 볼록부를 집합 기판형상의 미소성 적층체(11)의 상부면으로 밀어 넣음으로써 오목부(8)를 형성했다. 적층형 전자부품(300)의 다른 제조 공정은 제1 실시형태와 동일하게 했다.

적층형 전자부품(300)도 적층형 전자부품(100)과 마찬가지로 적층체(1)의 내부에 형성된 전극(그라운드 전극(3), 인덕터 전극(4), 커패시터 전극(5), 배선 전극(6) 등)에 단선이나 균열이 발생하지 않는다. 또한, 부유 용량의 발생이 억제되어 인덕터의 자속 형성의 저해가 억제되어 있다.

[제4 실시형태]

도 8에 제4 실시형태에 의한 적층형 전자부품(400)을 나타낸다. 단, 도 8은 적층형 전자부품(400)의 단면도이다.

적층형 전자부품(400)은 제1 실시형태에 의한 적층형 전자부품(100)의 구조의 일부에 변경을 추가했다. 구체적으로는 적층형 전자부품(100)에서는 오목부(8)의 내저면 바로 아래에 오목부(8)의 깊이와 같은 크기의 두께(20㎛)의 전극 비형성 영역(NE)을 형성하고 있었지만, 적층형 전자부품(400)에서는 오목부(8)의 내저면 바로 아래에 오목부(8)의 깊이의 2배 크기의 두께(40㎛)의 전극 비형성 영역(NE)을 형성했다. 그리고 그에 따라서 적층체(1)의 내부에 형성된 LC 필터 회로의 내용 및 배치를 변경했다.

적층형 전자부품(400)은 적층형 전자부품(100)에 비해 오목부(8)의 내저면 바로 아래에 있어서 전극(배선 전극(6) 등)에 단선이나 균열이 보다 발생하기 어려워져 있다. 또한, 오목부(8)의 내저면에 형성된 실드층(9)과, 적층체의 내부에 형성된 전극 사이의 부유 용량이 보다 유효하게 억제되어 있다. 또한, 오목부(8)의 내저면에 형성된 실드층(9)이 인덕터 전극(4)에 의해 구성된 인덕터(L)의 자속 형성을 저해하는 것이 보다 유효하게 억제되어 있다.

[제5 실시형태]

도 9에 제5 실시형태에 의한 적층형 전자부품(500)을 나타낸다. 단, 도 9는 적층형 전자부품(500)의 단면도이다.

적층형 전자부품(500)은 제4 실시형태에 의한 적층형 전자부품(400)에 변경을 더 추가했다. 구체적으로는 적층형 전자부품(500)에서는 오목부(8)의 내저면 바로 아래에 전혀 전극을 형성하지 않고 오목부(8)의 내저면으로부터 적층체(1)의 저면(B)까지를 전극 비형성 영역(NE)으로 했다. 그리고 그에 따라서 적층체(1)의 내부에 형성된 LC 필터 회로의 내용 및 배치를 변경했다.

적층형 전자부품(500)은 오목부(8)의 바로 아래에 있어서 오목부(8)를 형성한 것, 및 오목부(8)의 내저면에 실드층(9)을 형성한 것에 의한 전극의 단선이나 균열, 실드층(9)과 전극 사이의 부유 용량의 발생 등의 영향이 더 유효하게 억제되어 있다.

이상, 제1 실시형태~제5 실시형태에 의한 적층형 전자부품(100, 200, 300, 400, 500)에 대하여 설명했다. 그러나 본 발명이 상술한 내용에 한정되는 일 없이, 발명의 취지에 따라 여러 가지 변경을 할 수 있다.

예를 들면, 적층형 전자부품(100, 200, 300, 400, 500)은 적층체(1)의 내부에 LC 필터 회로가 구성된 적층형 LC 필터이었지만, 적층형 전자부품의 종류는 임의이며, 적층형 LC 필터에는 한정되지 않는다.

또한, 적층형 전자부품(100, 200, 300, 400, 500)에서는 오목부(8)가 마크(방향성 마크)이었지만, 오목부(8)는 마크에는 한정되지 않고 문자나 숫자 등에 의해 제품 번호, 제조 연월일, 제조 공장 등을 표시한 것이어도 좋다.

1···적층체
1a~1h···세라믹층
2···비아 전극
3···그라운드 전극
4···인덕터 전극
5···커패시터 전극
6···배선 전극
7···외부 전극
8···오목부
9···실드층
NE···전극 비형성 영역
11···집합 기판형상의 미소성 적층체
11a~11h···마더의 세라믹 그린시트
1'···미소성 적층체
1'a~1'h···세라믹 그린시트
12···도전성 페이스트
13~17···도전성의 페이스트 패턴(제1 페이스트 패턴)
18···소성에 의해 소실되는 페이스트 패턴(제2 페이스트 패턴)
22···관통 구멍
51···하부 금형
52···상부 금형
53···고정용 지그
100, 200, 300, 400, 500···적층형 전자부품(적층형 LC 필터)

Claims

복수의 세라믹층이 적층되어 저면과, 상부면과, 상기 저면과 상기 상부면을 연결하는 복수 개의 측면을 구비한 적층체와,
상기 적층체의 상기 상부면에 형성된 마크, 문자, 숫자 중 적어도 1종을 나타낸 적어도 1개의 오목부와,
상기 적층체의 층간에 형성된 전극을 구비한 적층형 전자부품으로서,
추가로, 상기 적층체의 상기 오목부의 내저면 및 내벽면의 적어도 일부를 포함하는 상기 상부면의 적어도 일부와, 상기 측면의 적어도 일부에 형성된 실드층을 구비하고,
상기 적층체에 있어서의 상기 오목부의 상기 내저면 바로 아래에 상기 전극이 형성되지 않는 전극 비형성 영역이 형성되고,
상기 전극 비형성 영역의 두께가 상기 오목부의 상기 내저면을 기점으로 해서 상기 오목부의 깊이 이상의 크기인 적층형 전자부품.
제 1 항에 있어서,
상기 전극 비형성 영역의 두께가 상기 오목부의 상기 내저면을 기점으로 해서 상기 오목부의 깊이의 2배 이상의 크기인 적층형 전자부품.
제 1 항 또는 제 2 항에 있어서,
상기 적층체의 상기 오목부의 상기 내저면 바로 아래에 상기 전극이 전혀 형성되어 있지 않은 적층형 전자부품.
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 전극 비형성 영역의 평면방향의 크기가 상기 오목부를 중심으로 해서 세로방향으로 1.5배 이상, 가로방향으로 1.5배 이상 각각 확장된 적층형 전자부품.
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 전극이 인덕터 전극, 커패시터 전극, 배선 전극, 그라운드 전극 중 적어도 1종인 적층형 전자부품.
제 5 항에 있어서,
상기 커패시터 전극에 의해 적어도 1개의 커패시터가 구성되고, 상기 인덕터 전극에 의해 적어도 1개의 인덕터가 구성되며,
상기 커패시터와 상기 인덕터에 의해 LC 필터 회로가 구성된 적층형 전자부품.
복수의 세라믹 그린시트를 준비하는 공정과,
복수의 상기 세라믹 그린시트 중 적어도 하나의 한쪽 주면 또는 양쪽 주면에 도전성 페이스트를 도포하여 제1 페이스트 패턴을 형성하는 공정과,
복수의 상기 세라믹 그린시트를 소정의 순서로 적층하여 집합 기판형상의 미소성 적층체를 제작하는 공정과,
집합 기판형상의 상기 미소성 적층체의 상부면에 소성에 의해 소실되는 페이스트를 도포하여 마크, 문자, 숫자 중 적어도 1종을 나타내는, 일정 두께를 구비한 제2 페이스트 패턴을 형성하는 공정과,
상기 제2 페이스트 패턴을 집합 기판형상의 상기 미소성 적층체의 상부면으로 밀어 넣어 집합 기판형상의 상기 미소성 적층체의 상기 상부면을 평탄하게 하는 공정과,
집합 기판형상의 상기 미소성 적층체를 개편화된 상기 미소성 적층체로 커팅하는 공정과,
개편화된 상기 미소성 적층체를 소정의 프로파일로 소성하고, 동시에 상기 제2 페이스트 패턴을 소실시켜서 복수의 세라믹층이 적층되어 저면과, 상부면과, 상기 저면과 상기 상부면을 연결하는 복수 개의 측면을 구비하며, 상부면에 적어도 1개의 오목부가 형성된 적층체를 제작하는 공정과,
상기 적층체의 상기 오목부의 내저면 및 내벽면의 적어도 일부를 포함하는 상기 상부면의 적어도 일부와, 상기 측면의 적어도 일부에 실드층을 형성하는 공정을 구비한 적층형 전자부품의 제조 방법.
복수의 세라믹 그린시트를 준비하는 공정과,
복수의 상기 세라믹 그린시트 중 적어도 하나의 한쪽 주면 또는 양쪽 주면에 도전성 페이스트를 도포하여 제1 페이스트 패턴을 형성하는 공정과,
복수의 상기 세라믹 그린시트 중의 최상층에 적층되는 것의 상측 주면에 소성에 의해 소실되는 페이스트를 도포하여 마크, 문자, 숫자 중 적어도 1종을 나타내는, 일정 두께를 구비한 제2 페이스트 패턴을 형성하는 공정과,
복수의 상기 세라믹 그린시트를 소정의 순서로 적층하여 집합 기판형상의 미소성 적층체를 제작하는 공정과,
상기 제2 페이스트 패턴을 집합 기판형상의 상기 미소성 적층체의 상부면으로 밀어 넣어 집합 기판형상의 상기 미소성 적층체의 상기 상부면을 평탄하게 하는 공정과,
집합 기판형상의 상기 미소성 적층체를 개편화된 상기 미소성 적층체로 커팅하는 공정과,
개편화된 상기 미소성 적층체를 소정의 프로파일로 소성하고, 동시에 상기 제2 페이스트 패턴을 소실시켜 복수의 세라믹층이 적층되어 저면과, 상부면과, 상기 저면과 상기 상부면을 연결하는 복수 개의 측면을 구비하며, 상부면에 적어도 1개의 오목부가 형성된 적층체를 제작하는 공정과,
상기 적층체의 상기 오목부의 내저면 및 내벽면의 적어도 일부를 포함하는 상기 상부면의 적어도 일부와, 상기 측면의 적어도 일부에 실드층을 형성하는 공정을 구비한 적층형 전자부품의 제조 방법.
복수의 세라믹 그린시트를 준비하는 공정과,
복수의 상기 세라믹 그린시트 중 적어도 하나의 한쪽 주면 또는 양쪽 주면에 도전성 페이스트를 도포하여 페이스트 패턴을 형성하는 공정과,
복수의 상기 세라믹 그린시트를 소정의 순서로 적층하여 집합 기판형상의 미소성 적층체를 제작하는 공정과,
집합 기판형상의 상기 미소성 적층체의 상부면에 레이저광을 조사하여 마크, 문자, 숫자 중 적어도 1종을 나타내는 적어도 1개의 오목부를 형성하는 공정과,
집합 기판형상의 상기 미소성 적층체를 개편화된 상기 미소성 적층체로 커팅하는 공정과,
개편화된 상기 미소성 적층체를 소정의 프로파일로 소성하고, 복수의 세라믹층이 적층되어 저면과, 상부면과, 상기 저면과 상기 상부면을 연결하는 복수 개의 측면을 구비하며, 상부면에 적어도 1개의 오목부가 형성된 적층체를 제작하는 공정과,
상기 적층체의 상기 오목부의 내저면 및 내벽면의 적어도 일부를 포함하는 상기 상부면의 적어도 일부와, 상기 측면의 적어도 일부에 실드층을 형성하는 공정을 구비한 적층형 전자부품의 제조 방법.
복수의 세라믹 그린시트를 준비하는 공정과,
복수의 상기 세라믹 그린시트 중 적어도 하나의 한쪽 주면 또는 양쪽 주면에 도전성 페이스트를 도포하여 페이스트 패턴을 형성하는 공정과,
복수의 상기 세라믹 그린시트를 소정의 순서로 적층하여 집합 기판형상의 미소성 적층체를 제작하는 공정과,
집합 기판형상의 상기 미소성 적층체의 상부면으로 금형의 내측 상부면에 형성된 볼록부를 밀어 넣어 마크, 문자, 숫자 중 적어도 1종을 나타내는 적어도 1개의 오목부를 형성하는 공정과,
집합 기판형상의 상기 미소성 적층체를 개편화된 상기 미소성 적층체로 커팅하는 공정과,
개편화된 상기 미소성 적층체를 소정의 프로파일로 소성하고, 복수의 세라믹층이 적층되어 저면과, 상부면과, 상기 저면과 상기 상부면을 연결하는 복수 개의 측면을 구비하며, 상부면에 적어도 1개의 오목부가 형성된 적층체를 제작하는 공정과,
상기 적층체의 상기 오목부의 내저면 및 내벽면의 적어도 일부를 포함하는 상기 상부면의 적어도 일부와, 상기 측면의 적어도 일부에 실드층을 형성하는 공정을 구비한 적층형 전자부품의 제조 방법.
제 7 항 내지 제 10 항 중 어느 한 항에 있어서,
제작된 상기 적층체의 상기 오목부의 상기 내저면 바로 아래에 전극이 형성되지 않는 전극 비형성 영역이 형성되고,
상기 전극 비형성 영역의 두께가 상기 오목부의 상기 내저면을 기점으로 해서 상기 오목부의 깊이 이상의 크기인 적층형 전자부품의 제조 방법.