KR20190052150A - 반도체를 위한 재배선 방법 - Google Patents

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상하이 마이크로 일렉트로닉스 이큅먼트(그룹) 컴퍼니 리미티드
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Abstract

반도체 장치를 재배선하기 위한 방법이 제공된다. 상기 방법에서, 캐리어(100) 상의 전기 연결 단자(211, 212, 221, 222, 231, 232)의 편차를 계산하고, 마스크-프리 포토리소그래피에 의해 상기 전기 연결 단자 상에 재배선 구조를 형성하여 보정한다. 그리고 나서, 상기 캐리어(100)를 마스크 방식 포토리소그래피를 이용하여 단일 방식으로 처리하여, 상기 재배선 구조 상에 배선층 및/또는 솔더 볼들(700)을 형성한다. 이런 방식으로, 마스크-프리 포토리소그래피와 마스크 방식의 포토리소그래피의 결합으로 마스크-프리 포토리소그래피 과정만을 이용하는 경우에 비해 효율은 더 높아지고 공정 사이클은 더 짧아진다.

Description

반도체를 위한 재배선 방법
본 발명은 반도체 기술에 관한 것으로서, 특히, 반도체 장치의 재배선 방법에 관한 것이다.
집적 회로(IC)의 지속적인 발전으로 전자장치의 소형화, 지능화, 고성능화, 고신뢰도화 경향이 생겨났다. 패키징(packaging)은 개별 IC의 성능뿐만 아니라 IC가 소형의 저비용, 신뢰성 있는 전자 시스템을 구성할 수 있는지의 여부에도 중요하다. IC 다이들(dies)의 크기가 계속 감소하고 이의 집적도는 계속 증가함에 따라 IC 패키징에 더욱 더 엄격한 요구사항이 부과되고 있다.
도 1에 도시된 바와 같이, 팬아웃 웨이퍼 레벨 패키징(fan-out wafer-level packaging, FOWLP)은 웨이퍼로부터 자른 개별 다이들(2)을 웨이퍼 레벨 패키징용 새 캐리어(1) 상에 재배치하는 패키징 기술이다. 이후 종래의 웨이퍼 레벨 패키징 기술을 이용하여, 새로운 패키지들(3)을 새 캐리어(1) 상에 형성할 수 있다 (도 2). 도 4는 상기 패키지들 중 하나를 나타내는 개략도이다. 도 4에 도시된 바와 같이, 다이(2)가 패키지(3)에 삽입되고(embedded), 상기 패키지(3)는 다이(2)를 위한 솔더 패드들(solder pads)(4)과, 하부 절연층(7), 금속층(5) 및 상부 절연층(6)으로 구성된 재배선 구조를 더 포함하고 포토리소그래피, CVD, PVD, 에칭, 그리고 전기도금을 포함한 공정에 의해 제조된다. 또한, 새 입/출력 포트(즉, 금속층(5)으로부터 나오는 전기 연결 단자)에 있는 솔더 볼들(solder balls)(8)은 새 패키지(3) 상에 균일하게 분포된다. 다수의 새 패키지(3)는 새 캐리어(1) 상에 배열되어 도 2에 도시된 구조를 형성한다.
FOWLP 기술에서의 일반적인 재배선 과정은 상부 절연층(6), 금속층(5) 및 하부 절연층(7)의 형태와 위치를 리소그래피 방식으로 정의하고, 그리고 나서 CVD, PVD, 전기 도금, 그리고 그 외 다른 공정을 이용하여 절연층들과 금속층을 형성하는 과정을 포함한다. 주된 (즉, 마스크 방식) 포토리소그래피 과정은, 포토레지스트 내에 광화학 반응을 일으키기 위해, 대개 다이 상에 도포된 포토레지스트에 미리 제작한 마스크의 비례 패턴(proportionally-scaled pattern)을 통해 빛을 조사하여 형태와 위치를 정의한다. 그러나, 양산 적용시에는 양호한 수율을 내려면 겨우 7 내지 10μm의 정확도로 다이들이 재배열되어야 한다 (반면에, 포토리소그래피 과정은 5μm 미만의 위치 선정 정확도를 제공해야 한다). 이는 포토리소그래피 과정이 고수율을 얻기 어렵도록 하고 따라서 양산에는 적합하지 않다.
원하는 패턴을 만들기 위해 마스크 대신에 광 변조기를 사용하는 마스크-프리(mask-free) 포토리소그래피 기술도 존재한다. 이 기술은 도 3에 도시된 바와 같이, 재배열의 부정확성이라는 문제를 해결할 수는 있지만, 새 캐리어(1) 전체에 있는 모든 처리 영역에 대해 개별적인 맞춤 연산을 요구한다. 따라서, 각각의 포토리소그래피 사이클에서 수율이 상당히 낮고(각 사이클은 2 내지 3시간 걸린다), 현존하는 FOWLP 기술의 택트 시간(tact time)(5 내지 10분)을 따라갈 수 없다.
상기 문제점을 해결하기 위해, 본 발명은 반도체 장치의 재배선을 위한 방법을 제안하는 바, 상기 방법에서는 마스크-프리 방식과 마스크 기반 방식을 결합하여, 마스크-프리 포토리소그래피만을 사용하는 기술보다 시간이 더 절약되고 더 효율적이며, 리소그래피적으로도 더 정확하다.
상기 목적을 위해, 제안 방법은 1) 복수 개의 반도체 장치를 적재하기 위한 캐리어를 배치하되, 상기 반도체 장치 각각은 복수 개의 전기 연결 단자를 가지는 단계; 2) 상기 캐리어에 대한 상기 복수 개의 전기 연결 단자의 위치를 측정하고, 상기 측정된 위치와 상기 캐리어에 대한 상기 복수 개의 전기 연결 단자의 표준 위치를 비교하여, 상기 복수 개의 전기 연결 단자의 편차를 획득하는 단계; 3) 상기 획득된 편차에 기반하여 마스크-프리 포토리소그래피 과정을 실시하여 상기 복수 개의 전기 연결 단자 상에 재배선 구조를 형성함으로써 상기 편차를 보정하는 단계; 및 4) 마스크 방식 포토리소그래피 과정을 실시하여 상기 캐리어를 단일 방식으로 처리함으로써 상기 재배선 구조상에 배선충 및/또는 솔더 볼들을 형성하는 단계를 포함한다.
바람직하게, 3) 단계는, 제 1 유전층을 증착하는 단계; 상기 제 1 유전층 상에 제 1 포토레지스트층을 도포하는 단계; 2) 단계에서 획득한 편차에 기반하여 상기 마스크-프리 포토리소그래피 과정을 실시함으로써, 상기 제 1 포토레지스트층에 복수 개의 제 1 포토레지스트 패턴을 형성하되, 상기 복수 개의 제 1 포토레지스트 패턴 각각은 상기 복수 개의 전기 연결 단자들 중 해당하는 하나와 정렬되는 단계; 상기 제 1 포토레지스트층을 마스크로 사용하여 상기 제 1 유전층을 에칭하고, 이로써 상기 제 1 유전층에 복수 개의 제 1 개구를 형성하되, 상기 복수 개의 제 1 개구 각각은 상기 복수 개의 전기 연결 단자들 중 해당하는 하나를 노출하는 단계; 상기 제 1 포토레지스트층을 제거하는 단계; 제 2 포토레지스트층을 도포하는 단계; 상기 편차에 기반하여 상기 마스크-프리 포토리소그래피 과정을 실시함으로써, 상기 제 2 포토레지스트층에 복수 개의 제 2 포토레지스트 패턴을 형성하고, 이로써 상기 재배선 구조를 위한 영역들을 정의하는 단계; 및 상기 재배선 구조를 형성하기 위해 상기 영역들에 금속을 충진하는 단계를 포함할 수 있다.
바람직하게, 4) 단계는, 제 2 유전층을 증착하는 단계; 상기 제 2 유전층 상에 제 3 포토레지스트층을 도포하는 단계; 상기 마스크 방식 포토리소그래피 과정을 실시함으로써 상기 제 3 포토레지스트층에 복수 개의 제 3 포토레지스트 패턴을 형성하되, 상기 복수 개의 제 3 포토레지스트 패턴 각각은 하나의 볼 패드에 해당하는 단계; 상기 제 3 포토레지스트층을 마스크로 사용하여 상기 제 2 유전층을 에칭하고, 이로써 상기 제 2 유전층에 복수 개의 제 2 개구를 형성하되, 상기 복수 개의 제 2 개구 각각은 상기 재배선 구조들 중 해당하는 하나의 일부를 노출하는 단계; 및 상기 재배선 구조들의 노출되는 부분들 상에 상기 솔더 볼들을 형성하는 단계를 포함할 수 있다.
바람직하게, 상기 재배선 구조를 위한 영역들은, 4) 단계에서 상기 재배선 구조만이 상기 복수 개의 제 2 개구에서 노출되도록 정의될 수 있다.
바람직하게, 상기 반도체 장치들은 다이일 수 있다.
본 발명은 또한 다른 반도체 장치의 재배선 방법을 제공하고, 상기 방법은, 복수 개의 반도체 장치를 적재하기 위한 캐리어를 배치하되, 상기 반도체 장치 각각은 복수 개의 전기 연결 단자를 가지는 단계; 상기 캐리어에 대한 상기 복수 개의 전기 연결 단자의 위치를 측정하는 단계; 상기 측정된 위치와 상기 캐리어에 대한 상기 복수 개의 전기 연결 단자의 표준 위치를 비교하여, 상기 복수 개의 전기 연결 단자의 편차를 획득하는 단계; 상기 편차와 소정의 임계 편차 범위를 비교하고, 상기 비교에 기반하여 포토리소그래피를 이용하여 상기 복수 개의 전기 연결 단자 상에 재배선 구조를 형성하는 단계를 포함하되, 상기 재배선 구조를 형성하는 단계는, 상기 복수 개의 전기 연결 단자들 중, 상기 임계 편차 범위 미만의 편차를 가지는 전기 연결 단자를 마스크 방식 포토리소그래피 과정을 실시하여 처리하는 단계; 상기 복수 개의 전기 연결 단자들 중, 상기 임계 편차 범위 초과의 편차를 가지는 전기 연결 단자를 마스크-프리 포토리소그래피 과정을 실시하여 처리하는 단계; 상기 복수 개의 전기 연결 단자들 중, 상기 임계 편차 범위 내의 편차를 가지는 전기 연결 단자 각각을, 마스크-프리 포토리소그래피 과정과 마스크 방식 포토리소그래피 과정 중 주변의 전기 연결 단자를 처리하는데 더 빈번하게 채용된 하나의 포토리소그래피 과정을 실시하여 처리하는 단계; 및 상기 캐리어를 단일 방식으로 상기 마스크 방식 포토리소그래피 과정을 실시하여 상기 재배선 구조 상에 배선층 및/또는 솔더 볼들을 형성하는 단계를 포함한다.
바람직하게, 각각 X 축과 Y 축으로서 서로 수직이고 상기 캐리어의 일면에 평행인 평행인 두 개의 직선 방향과, Z 축으로서 상기 캐리어의 일면에 수직인 하나의 직선 방향을 가지는 X-Y-Z 3차원 시스템에서, 상기 편차는 X-편차, Y-편차, RZ-편차 중 적어도 하나를 포함하고, RZ는 상기 Z 축에 대한 회전 방향을 나타낼 수 있다.
바람직하게, 상기 재배선 구조를 형성하는 단계는, 상기 복수 개의 전기 연결 단자들 중, 상기 임계 편차 범위 초과 편차를 가지는 전기 연결 단자를 마스크-프리 포토리소그래피 과정을 실시하여 처리하는 단계; 마스크-프리 포토리소그래피 과정에 의해 처리된 상기 복수 개의 전기 연결 단자를 차폐함과 동시에, 상기 복수 개의 전기 연결 단자들 중, 상기 임계 편차 범위 미만의 편차를 가지는 전기 연결 단자를 마스크 방식 포토리소그래피 과정을 실시하여 처리하는 단계; 및 상기 복수 개의 전기 연결 단자들 중, 상기 임계 편차 범위 내의 편차를 가지는 전기 연결 단자 각각에 대해, 상기 전기 연결 단자를 둘러싸는 이웃 전기 연결 단자들의 수를 세고, 상기 전기 연결 단자를 마스크-프리 포토리소그래피 과정과 마스크 방식 포토리소그래피 과정 중 상기 이웃 전기 연결 단자의 과반수 이상에 실시한 포토리소그래피 과정을 실시하여 처리하는 단계를 포함할 수 있다.
바람직하게, 상기 재배선 구조를 형성하는 단계는, 상기 복수 개의 전기 연결 단자들 중, 상기 임계 편차 범위 미만 편차를 가지는 전기 연결 단자를 마스크 방식 포토리소그래피 과정을 실시하여 처리하는 단계; 마스크 방식 포토리소그래피 과정에 의해 처리된 상기 복수 개의 전기 연결 단자를 차폐함과 동시에, 상기 복수 개의 전기 연결 단자들 중, 상기 임계 편차 범위 초과 편차를 가지는 전기 연결 단자를 마스크-프리 포토리소그래피 과정을 실시하여 처리하는 단계; 및 상기 복수 개의 전기 연결 단자들 중, 상기 임계 편차 범위 내의 편차를 가지는 전기 연결 단자 각각에 대해, 상기 전기 연결 단자를 둘러싸는 이웃 전기 연결 단자들의 수를 세고, 상기 전기 연결 단자를 마스크-프리 포토리소그래피 과정과 마스크 방식 포토리소그래피 과정 중 상기 이웃 전기 연결 단자의 과반수 이상에 실시한 포토리소그래피 과정을 실시하여 처리하는 단계를 포함할 수 있다.
바람직하게, 상기 임계 편차 범위는 5 μm 내지 7 μm 일 수 있다.
바람직하게, 상기 상기 반도체 장치들은 다이일 수 있다.
종래 기술에 비해, 본 발명은 다음과 같은 장점을 가진다. 본 발명은 반도체 장치의 재배선을 위한 방법을 제공하는 바, 상기 방법에서, 캐리어 상의 전기 연결 단자의 편차를 계산하고, 마스크-프리 포토리소그래피에 의해 상기 전기 연결 단자 상에 재배선 구조를 형성하여 보정한다. 그리고 나서, 상기 캐리어를 마스크 방식 포토리소그래피를 이용하여 단일 방식으로(편차를 고려하지 않고) 처리하여, 상기 재배선 구조 상에 배선층 및/또는 솔더 볼들을 형성한다. 이런 방식으로, 마스크-프리 포토리소그래피와 마스크 방식의 포토리소그래피의 결합으로 마스크-프리 포토리소그래피 과정만을 이용하는 경우에 비해 효율은 더 높아지고 공정 사이클은 더 짧아진다.
본 발명은 또 다른 반도체 장치의 재배선을 위한 방법을 제공하는 바, 상기 방법에서, 캐리어 상의 전기 연결 단자의 편차를 계산하고, 임계 편차 범위를 결정하여, 임계 편차 범위 미만의 편차를 가지는 전기 연결 단자는 마스크 방식 포토리소그래피에 의해 처리하고, 임계 편차 범위 초과의 편차를 가지는 전기 연결 단자는 마스크-프리 포토리소그래피에 의해 처리한다. 추가로, 임계 편차 범위 내의 편차를 가지는 전기 연결 단자 각각에 대해서는, 주변 전기 연결 단자들 중 과반수 이상이 상기 포토리소그래피 방식들 중 어느 하나에 의해 처리된다면, 상기 전기 연결 단자 역시 이 방식으로 처리한다. 이런 방식으로, 상대적으로 큰 정도의 보정을 요하는 전기 연결 단자에는 마스크-프리 포토리소그래피를 적용하고, 상대적으로 작은 정도의 보정을 요하는 전기 연결 단자에는 마스크 방식 포토리소그래피를 적용함으로써, 높은 정확도를 달성할 수 있고, 마찬가지로 마스크-프리 포토리소그래피와 마스크 방식 포토리소그래피를 결함함으로써, 효율은 높이고 공정 사이클은 단축시킨다.
도 1 및 도 2는 종래의 팬아웃 웨이퍼 레벨 패키징(fan-out wafer-level packaging, FOWLP) 기술을 개략적으로 나타낸다.
도 3은 마스크-프리 포토리소그래피를 채용한 종래의 FOWLP 기술을 개략적으로 나타낸다.
도 4는 종래 기술의 결과로 얻은 단일 패키지를 나타내는 개략도이다.
도 5는 본 발명의 제 1 실시예에 따른, 캐리어 상에서 편차를 가지는 다이들을 개략적으로 나타낸다.
도 6은 본 발명의 제 1 실시예에 따른 방법을 나타내는 흐름도이다.
도 7은 보호층을 다이들 상에 증착한 이후의 본 발명의 제 1 실시예를 나타내는 개략도이다.
도 8은 포토레지스트를 보호층 상에 도포한 이후의 본 발명의 제 1 실시예를 나타내는 개략도이다.
도 9는 포토레지스트를 노광하고 현상한 이후의 본 발명의 제 1 실시예를 나타내는 개략도이다.
도 10은 보호층 상에 노광 및 현상을 수행한 이후의 본 발명의 제 1 실시예를 나타내는 개략도이다.
도 11은 포토레지스트를 도 10의 구조 상에 도포한 이후의 본 발명의 제 1 실시예를 나타내는 개략도이다.
도 12는 포토레지스트를 노광하고 현상한 이후의 본 발명의 제 1 실시예를 나타내는 개략도이다.
도 13은 금속층을 도 12의 구조 상에 증착한 이후의 본 발명의 제 1 실시예를 나타내는 개략도이다.
도 14는 보호층을 도 13의 구조 상에 도포한 이후의 본 발명의 제 1 실시예를 나타내는 개략도이다.
도 15는 포토레지스트를 도 14의 구조 상에 도포한 이후의 본 발명의 제 1 실시예를 나타내는 개략도이다.
도 16은 도 15의 구조 상에 노광 및 현상을 수행한 이후의 본 발명의 제 1 실시예를 나타내는 개략도이다.
도 17은 볼 패드들을 노광한 이후의 본 발명의 제 1 실시예를 나타내는 개략도이다.
도 18은 본 발명의 제 1 실시예에 따른 볼 배치를 나타내는 개략도이다.
도 19는 본 발명의 제 2 실시예에 따른 방법을 나타내는 흐름도이다.
도 20은 보호층을 다이들 상에 증착한 이후의 본 발명의 제 2 실시예를 나타내는 개략도이다.
도 21은 포토레지스트를 도 20의 구조 상에 도포한 이후의 본 발명의 제 2 실시예를 나타내는 개략도이다.
도 22는 보호층을 리소그래피 방식으로 처리하여 전기 연결 단자들을 노광한 이후의 본 발명의 제 2 실시예를 나타내는 개략도이다.
도 23은 도전성 트레이스(conductive trace)가 도 22의 구조 상에 증착된 금속 시드층(metal seed layer)으로부터 형성된 이후의 본 발명의 제 2 실시예를 나타내는 개략도이다.
도 24는 보호층을 도 23의 구조 상에 증착한 이후의 본 발명의 제 2 실시예를 나타내는 개략도이다.
도 25는 도전성 트레이스들을 노광한 이후의 본 발명의 제 2 실시예를 나타내는 개략도이다.
도 26은 볼 패드들을 형성한 이후의 본 발명의 제 2 실시예를 나타내는 개략도이다.
도 27은 보호층을 볼 패드상에 증착한 이후의 본 발명의 제 2 실시예를 나타내는 개략도이다.
도 28은 도 27의 구조를 리소그래피 방식으로 처리하여 솔더 볼들로 형성한 이후의 본 발명의 제 2 실시예를 나타내는 개략도이다.
본 발명의 상기 목적, 특징 및 장점은, 첨부 도면을 참조하여 설명하는 본 발명의 소정 실시예들에 대한 하기 상세한 설명으로부터 더 명확해질 것이다.
실시예 1
본 발명의 제 1 실시예에서, 팬아웃 웨이퍼 레벨 패키징(fan-out wafer-level packaging, FOWLP) 방법이 제공되며, 도 5에 도시된 바와 같이, 상기 방법에서는 캐리어(100) 상에 다이들이 재배열된다. 도 5는 각각 2개의 입/출력 포트, 즉 2개의 전기 연결 단자를 가지는 3개의 다이들이 수평으로 배열되었음을 도시한다. 즉, 6개의 전기 연결 단자들(211, 212, 221, 222, 231, 231)이 도시되어 있다.
여기서, 수평 방향을 X축, 수직 방향을 Z축, X-Z 평면에 수직인 방향을 Y축으로 하여 X-Y-Z 3차원 좌표계가 정의된다.
도 5에는 3개의 다이(210, 220, 230)만 나타나 있지만, 캐리어(100) 상에 배열된 다이들의 실제 개수는 3개 보다 많을 수 있다. 각 다이에 대해, 상기 다이의 전기 연결 단자들과 볼 패드들의 표준 좌표는 후속 볼 배치 과정의 패러미터를 바탕으로 미리 결정된다.
그러나, 도 5에서 알 수 있듯이, 캐리어(100) 상의 3개의 다이는 이전 과정의 결과로 나타나는 서로 다른 정도의 편차를 가질 수 있다. 특히, 다이(210, 230)의 중심축(LL)은 제조 중인 패키지의 중심축(UU)으로부터 상당히(아마 최대 7 μm) 벗어난 것으로 나타난다. 이 경우, 이들의 전기 연결 단자의 실제 좌표는 표준 좌표에서 이동할 것이다.
이러한 이유로, 볼 패드와 이로 인한 솔더 볼을 정확히 표준 좌표에 형성하기 위해, 볼 배치 과정 이전에 상기 3 개의 다이들의 전기 연결 단자들에 위치 보정을 적용해야 한다. 위치 보정은, 위치 조정이 된 볼 패드들에 전기 연결 단자들을 리소그래피 방식으로 재배선하여 수행될 수 있다.
도 6에 도시된 바와 같이, 상기 방법은 구체적으로 하기 단계를 포함한다.
1.01 단계에서, 캐리어(100) 상에 재배열된 다이들이 스캔 및 매핑된다. 도 7을 참조하면, 보호층(310)을 형성하기 위해, 캐리어(100) 상에 재배열된 다이들의 구성요소 실장면에 보호 물질을 증착한다.
상기 보호 물질은 유전 물질이나 유기 물질로 선택될 수 있다. 보호층(310)의 증착은 기상 증착 또는 산화 등을 이용하여 수행할 수 있다.
1.02 단계에서, 도 8을 참조하면, 포토레지스트(410)가 1.01 단계에서 증착된 보호층(310) 상에 도포된다.
1.03 단계에서, 도 9에 도시된 바와 같이, 6개의 전기 연결 단자(211, 212, 221, 222, 231, 232)에 해당하는 포토레지스트 부분들을 노광하기 위해 마스크-프리 포토리소그래피 과정을 수행하고, 전기 연결 단자들을 위한 재배선 영역들은 노광, 현상, 막 경화, 및 그 외 필요한 포토리소그래피 단계들에 의해 정의된다.
마스크-프리 포토리소그래피 장비는 미리 입력된 다이의 배치도와 미리 정의된 리소그래피 패턴에 따라 캐리어(100) 상의 다이들과 정렬됨으로써 리소그래피 대상이 되는 영역들을 식별할 수 있다. 1.03 단계를 마친 후, 각각의 전기 연결 단자들과 정렬된 포토레지스트 패턴(411)이 포토레지스트(410)에 형성된다.
1.04 단계에서, 도 10에 도시된 바와 같이, 전기 연결 단자들을 덮으면서, 1.03 단계에서 리소그래피로 정의된 영역 아래에 위치하는 보호 물질 부분들이 제거된다.
보호 물질은 습식 에칭 과정이나 건식 에칭 과정에 의해 제거될 수 있다. 1.04 단계를 마친 후, 보호층(310)에는 복수 개의 개구(311)가 형성되고, 각각의 개구(311)는, 전기 연결 단자가 금속 배선에 의해 인출되도록 전기 연결 단자들 중 해당하는 하나에 해당하고 이 전기 연결 단자를 하부에서 노출시킨다.
1.05 단계에서, 도 11에 도시된 바와 같이, 1.04 단계의 결과로 얻은 구조상에 포토레지스트(420)가 도포된다.
1.06 단계에서, 금속 재배선 영역을 정의하기 위해, 노광, 현상, 막 경화, 및 그 외 필요한 포토리소그래피 단계들에 의해 마스크-프리 포토리소그래피 과정이 수행된다. 상기 금속 재배선 영역들은, 다이의 위치 편차를 바탕으로 조절 및 보정되고, 공통 기준으로서의 캐리어(100)와 일원화된 방식으로 위치가 정의되는 금속 트레이스들에 의해, 전기 연결 단자들을 상호 연결하기 위함이다. 구체적으로, 도 12에 도시된 바와 같이, 무편차 표준 금속 배선 패턴과 다이의 위치 편차 둘 다를 바탕으로 보정 금속 배선 패턴(421)이 형성될 수 있다. 예를 들면, 다이의 중심축이 제조 중인 해당 패키지의 중심축에서 일정 정도 좌측으로 오프셋되면, 해당하는 보정 금속 배선 패턴을 형성하기 위해, 이의 표준 금속 배선이 상기 언급한 오프셋 이상의 정도 만큼 우측으로 연장되고 그리고/또는 이동될 수 있다. 마찬가지로, 다이의 중심축이 제조중인 해당 패키지의 중심축에서 일정 정도 우측으로 오프셋되면, 해당하는 보정 금속 배선 패턴을 형성하기 위해, 이의 표준 금속 배선이 상기 언급한 오프셋 이상의 정도만큼 좌측으로 연장되고 그리고/또는 이동될 수 있다. 추가로, 보정 금속 배선 패턴(421)은 1.04 단계에서 형성된 개구(131)를 노출해야 한다. 1.06 단계에서 형성된 금속 배선 패턴은 형태, 크기 및 위치 중 하나 이상에서 서로 다들 수 있음을 쉽게 이해할 수 있을 것이다. 달리 말하면, 금속 배선 패턴들은 캐리어(100) 상에서 불규칙하게 분포한다.
1.07 단계에서, 도 13에 도시된 바와 같이, 금속 시드층은 1.06 단계의 결과로 얻은 구조 상에 스퍼터링을 실시하여 형성되고, 이후 재배선 금속 트레이스들(500)이 무전해 도금 또는 전기 도금 등에 의해 형성된다. 금속 트레이스들(500)은, 솔더 볼이 배치되는 후속 패드 형성이나 상부 금속층과의 후속 연결을 위해 구성된다.
성장될 수 있는 금속은 구리, 알루미늄, 그리고 텅스텐을 포함하지만 이에 한정되지는 않는다.
이 때, 다이의 전기 연결 단자의 위치 보정은 금속 트레이스(500)에 의해 달성되었다. 따라서, 후속 배선 및/또는 볼 배치는, 캐리어(100) 상의 다이들의 개별 편차를 고려하지 않고 이들의 무표준 편차 위치를 바탕으로 단일 또는 일원화된 방식으로 실시될 수 있다.
예를 들면, 이러한 단일 방식으로 진행되는 볼 배치 과정은 하기에 상세히 설명하는 단계들을 포함할 수 있다.
1.08 단계에서, 도 14에 도시된 바와 같이, 포토레지스트의 나머지 부분을 제거하고, 이후 보호층(320)을 증착한다.
보호 물질(320)은 유전 물질이나 유기 물질로 선택될 수 있다. 보호층(320)의 증착은 기상 증착이나 산화 등을 이용하여 수행될 수 있다.
1.09 단계에서, 도 15에 도시된 바와 같이, 1.08 단계의 결과로 얻은 구조상에 포토레지스트(430)를 도포한다.
1.10 단계에서, 도 16에 도시된 바와 같이, 캐리어(100)를 공통 기준으로 하여 볼 패드(600)를 위한 무표준 편차 위치와 패턴을 정의하고, 각각의 금속 트레이스(500)에 상응하여 포토레지스트 패턴(431)을 형성하기 위해, 마스크 방식 포토리소그래피 과정을 수행한다. 포토레지스트 패턴들(431)은 1.10 단계에서 단일 방식으로 형성됨으로써, 이들이 캐리어(100) 상에서 규칙적으로 분포됨을 쉽게 이해될 것이다.
1.11 단계에서, 도 17에 도시되는 바와 같이, 리소그래피로 정의된 볼 패드(600)를 위한 영역에 의해 가려진 보호 물질(320) 부분들이 제거되어, 아래에 있는 금속 트레이스(500)가 노출된다. 노출된 금속 트레이스 부분들이 볼 패드(600)를 형성하도록, 이후 포토레지스트(430)가 제거된다.
보호 물질의 제거는 습식 에칭 과정이나 건식 에칭 과정을 이용하여 실시할 수 있다.
1.12 단계에서, 도 18에 도시되는 바와 같이, 솔더 볼(700)이 제조된다.
본 실시예에 따르면, 마스크-프리 포토리소그래피와 마스크 방식의 포토리소그래피의 결합으로 마스크-프리 포토리소그래피 과정만을 이용하는 경우에 비해 효율은 더 높아지고 공정 사이클은 더 짧아진다.
실시예 2
본 발명의 제 2 실시예에서, 팬아웃 웨이퍼 레벨 패키징(FOWLP) 방법이 제공되며, 상기 방법에서는 캐리어(100) 상에 상대적으로 적은 수의 다이들이 재배열될 때, 상기 캐리어(100) 상에 재배열된 다이들의 위치가 스캔 및 매핑되고, 임계 편차 범위(critical deviation range)는 실제 공정 조건에 따라 결정된다. 본 실시예에서, 상기 임계 편차 범위는 5-7μm로 결정된다. 예를 들면, 임계 편차 범위를 넘는 편차를 가지는 다이들만이 마스크-프리 포토리소그래피에 의해 처리될 수 있고, 나머지 다이들은 마스크 방식 포토리소그래피에 의해 처리될 수 있다. 이런 방식으로, 상당히 개선된 FOWLP 수율을 얻을 수 있다.
대안으로, 임계 편차 범위를 넘는 편차를 가지는 다이들은 마스크-프리 포토리소그래피에 의해 처리될 수 있고, 임계 편차 범위 미만의 편차를 가지는 다이들은 마스크 방식 포토리소그래피에 의해 처리될 수 있다. 추가적으로, 임계 편차 범위내의 편차를 가지는 각각의 다이는 주변의 다이들에 더 높은 빈도로 사용되는 방식을 이용하여 처리될 수 있다. 포토리소그래피 방식, 즉 어느 다이가 어느 포토리소그래피 방식에 의해 처리되어야 하는지를 미리 결정할 수 있다. 마스크 방식 포토리소그래피에 의해 처리되는 것으로 결정된, 임계 편차 범위 내의 편차를 가지는 임의의 다이는 임계 편차 범위 미만의 편차를 가지는 다이들과 함께 처리될 것이다. 마찬가지로, 마스크-프리 포토리소그래피에 의해 처리되는 것으로 결정된, 임계 편차 범위 내의 편차를 가지는 임의의 다이는 임계 편차 범위를 넘는 편차를 가지는 다이들과 함께 처리될 것이다.
임계 편차 범위 초과 또는 미만의 편차를 가지는 다이들을 노광하는 순서는 한정되지 않는다. 예를 들면, 임계 편차 범위 내의 편차를 가지는 다이들 중 적용 가능한 다이들 뿐만 아니라 임계 편차 범위를 넘는 편차를 가지는 다이들은 먼저 마스크-프리 포토리소그래피에 의해 처리되고, 그리고 나서 처리된 다이들을 차폐하고 보호함과 동시에, 나머지 다이들 모두 마스크 방식 포토리소그래피에 의해 처리된다. 대안으로, 임계 편차 범위 내의 편차를 가지는 다이들 중 적용 가능한 다이들 뿐만 아니라 임계 편차 범위 미만의 편차를 가지는 다이들은 먼저 마스크 방식 포토리소그래피에 의해 처리되고, 그리고 나서 처리된 다이들을 차폐하고 보호함과 동시에 나머지 다이들 모두 마스크-프리 포토리소그래피에 의해 처리된다.
도 19에 도시된 바와 같이, 상기 방법은 구체적으로 하기 단계를 포함한다.
2.01 단계에서, 캐리어(100) 상의 다이들이 스캔 및 매핑된다.
2.02 단계에서, 도 20에 도시된 바와 같이, 보호층(310)을 형성하기 위해, 캐리어(100) 상에 재배열된 다이들의 구성성분 실장면상에 보호 물질을 증착한다.
보호층을 위한 물질은 유전 물질이나 유기 물질로 선택될 수 있다. 보호층(310)의 증착은 기상 증착이나 산화 등을 이용하여 실행될 수 있다.
2.03 단계에서, 도 21을 참조하면, 2.02 단계의 결과로 얻은 구조 상에 포토레지스트(410)를 도포한다.
2.04 단계에서, 수평 방향을 X축, 수직 방향을 Z축, X-Z 평면에 수직인 방향을 Y축으로 하여 X-Y-Z 3차원 좌표계를 정의한 상태에서, 편차를 X-편차, Y-편차, RZ-편차로 구분하되, RZ는 Z축에 대한 회전 방향을 나타낸다. 임계 편차 범위를 초과하는 상기 유형의 편차와 연관되는 전기 연결 단자를 가지는 다이들은 마스크-프리 포토리소그래피에 의해 처리된다. 임계 편차 범위 미만의 상기 유형의 편차와 연관되는 전기 연결 단자를 가지는 다이들은 마스크 방식 포토리소그래피에 의해 처리된다. 임계 편차 범위 내의 다이는, 주변의 다이들에 더 높은 빈도로 채용되는 방식을 이용하여 처리된다. 그리고 나서, 도 22에 도시된 바와 같이, 상기 전기 연결 단자에 해당하는 보호층(310)의 부분이 제거된다.
마스크-프리 포토리소그래피와 마스크 방식 포토리소그래피를 수행하는 순서는 한정되지 않는다. 예를 들면, 임계 편차 범위를 넘는 편차를 가지는 다이들과 임계 편차 범위 내의 편차를 가지는 다이들 중 적용가능한 다이들은 먼저 마스크-프리 포토리소그래피에 의해 처리되고, 그리고 나서 처리된 다이들을 차폐하고 보호함과 동시에, 나머지 다이들 모두는 마스크 방식 포토리소그래피에 의해 처리된다. 대안으로, 임계 편차 범위 미만의 편차를 가지는 다이들과 임계 편차 범위 내의 편차를 가지는 다이들 중 적용가능한 다이들은 먼저 마스크 방식 포토리소그래피에 의해 처리되고, 그리고 나서 처리된 다이들을 차폐하고 보호함과 동시에, 나머지 다이들 모두는 마스크-프리 포토리소그래피에 의해 처리된다.
보호 물질은 습식 에칭 과정이나 건식 에칭 과정에 의해 제거될 수 있다.
임계 편차 범위 내의 편차를 가지는 다이를 주변 다이들에 더 높은 빈도로 채용되는 방식을 이용하여 처리하는 동작은, 주변 다이들의 수를 카운트하는 단계 및 과반수 이상의 주변 다이를 처리하는데 이용된 포토리소그래피 방식으로 상기 다이를 처리하는 단계를 포함할 수 있다. 예를 들어, 임계 편차 범위 내의 편차를 가지는 다이가, 과반수 이상이 마스크-프리 포토리소그래피에 의해 처리되는 8개의 이웃 다이들로 둘러싸여 있으면, 상기 다이 역시 마스크-프리 포토리소그래피에 의해 처리될 것이다. 그렇지 않은 경우, 상기 8개의 이웃 다이들의 과반수 이상이 마스크 방식 포토리소그래피에 의해 처리된다면, 상기 다이 역시 이 방식에 의해 처리될 것이다. 또한, 상기 8개의 이웃 다이들 중 4개가 마스크 방식 포토리소그래피에 의해 처리되고 나머지 4개의 이웃 다이들이 마스크-프리 포토리소그래피에 의해 처리된다면, 상기 다이는 이들 두 가지 방식중 어느 하나에 의해 처리될 수 있다.
2.05 단계에서, 실시예 1의 1.05 단계와 1.06 단계와 유사하게, 전기 연결 단자를 위한 보정 위치를 정의하기 위해 포토레지스트가 이용되고, 이후, 도 23에 도시된 바와 같이, 스퍼터링으로 형성된 금속 시드층을 무전해 도금이나 전기 도금 등으로 처리하여 보정 전기 연결 단자(241)를 형성한다. 도 23에서 알 수 있듯이, 보정 전기 연결 단자(241)는 각각의 다이가 아닌, 제조 중인 각각의 패키지와 위치상 일치한다. 이런 식으로, 다이들의 위치 편차가 보정 전기 연결 단자(241)의 위치 보정에 의해 보정된다. 더 나아가, 보정 전기 연결 단자들(241)은 적절하게 상호 연결된다.
이 때, 다이들의 위치 편차는 보정 전기 연결 단자(241)의 위치 보정에 의해 보정된다. 따라서, 후속 배선 및/또는 볼 배치는 단일 방식으로 수행될 수 있다. 상기 단일 방식은, 캐리어(100) 상의 다이들의 개별적인 편차를 고려하지 않고 이들의 무표준 편차 위치에 기반한 일원화된 방식으로 이해할 수 있다.
예를 들면, 그러한 단일 방식으로 수행된 배선 및 볼 배치 과정은 하기와 같은 상세 단계를 포함할 수 있다.
2.06 단계에서, 도 24에 도시된 바와 같이, 보호층(320)은 2.05 단계의 결과로 얻은 구조 상에 증착된다.
2.07 단계에서, 도 25에 도시된 바와 같이, 보정 전기 연결 단자들(241)의 영역들은 마스크 방식 포토리소그래피에 의해 정의되고, 이들 영역 상에 있는 보호층(320)의 부분들이 제거된다.
2.08 단계에서, 마스크방식 포토리소그래피는 금속 배선 영역들을 정의하기 위해 수행된다. 도 26에 도시된 바와 같이, 금속 트레이스를 형성하기 위해, 금속 시드층은 스퍼터링에 의해 형성되고, 그리고 나서 무전해 도금이나 전기 도금 등에 의해 처리된다. 금속 트레이스는 2.08 단계에서 단일 방식으로 형성되므로, 이들은 캐리어(100) 상에서 규칙적으로 분포됨을 쉽게 이해할 것이다.
성장될 수 있는 금속은 구리, 알루미늄, 그리고 텅스텐을 포함하지만 이에 한정되지 않는다.
2.09 단계에서, 도 27에 도시된 바와 같이, 보호층(330)은 2.08 단계의 결과로 얻는 구조 상에 증착된다.
보호층을 위한 물질은 유전 물질이나 유기 물질로 선택될 수 있다. 보호층(330)의 증착은 기상 증착 또는 산화 등을 이용하여 실행할 수 있다.
2.10 단계에서, 도 28에 도시된 바와 같이, 볼 패드(600)를 위한 무표준 편차 위치와 형태를 정의하기 위해, 마스크 방식 포토리소그래피 과정을 수행하고, 보호층(330)은 금속 트레이스의 부분들을 볼 패드(600)로서 노출하기 위해 제거된다. 최종적으로, 도 28에 도시된 바와 같이, 솔더 볼들(700)이 볼 패드들(600) 상에 형성된다.
본 실시예에 따르면, 마스크-프리 포토리소그래피와 마스크 방식 포토리소그래피를 선택적으로 이용하여 서로 다른 유형의 다이들을 처리함으로써, 마스크-프리 포토리소그래피와 마스크 방식 포토리소그래피가 더 나은 결합을 이루, 이로써, 효율 및 시간 절약이 추가적으로 증가된다.
본 발명을 상기 실시예들을 참조하여 설명하였지만, 이들 실시예에 결코 한정되지 않는다. 예를 들면, 캐리어(100)는 다이가 아닌, 전기 연결 단자를 가지는 다른 반도체 장치를 지원할 수 있다. 관련 분야에서 보통의 지식을 가지는 기술자에게는 본 발명의 사상과 범위를 벗어나지 않고 본 발명을 다양하게 수정 및 변경 할 수 있음이 명백하다. 따라서, 그러한 수정 및 변경이 첨부된 청구범위와 이의 등가물의 범위에 속한다면, 본 발명은 그러한 모든 수정 및 변경을 포함하도록 한다.
1: 새 캐리어 2: 다이
3: 새 패키지 4: 솔더 패드
5: 금속층 6: 상부 절연층
7: 하부 절연층 8: 솔더 볼
100: 캐리어 210, 220, 230: 다이
211, 212, 221, 222, 231, 232: 전기 연결 단자
241: 보정 전기 연결 단자(corrected electrical connection terminal)
310, 320, 330: 보호층 311: 개구
410, 420, 430: 포토레지스트 411, 431: 포토레지스트 패턴
421: 금속 배선 패턴 500: 금속 트레이스
600: 볼 패드 700: 솔더 패드
LL: 다이 중심축 UU: 패키지 중심축

Claims (11)

  1. 반도체 장치의 재배선 방법에 있어서,
    1) 복수 개의 반도체 장치를 적재하기 위한 캐리어를 배치하되, 상기 반도체 장치 각각은 복수 개의 전기 연결 단자를 가지는 단계;
    2) 상기 캐리어에 대한 상기 복수 개의 전기 연결 단자의 위치를 측정하고, 상기 측정된 위치와 상기 캐리어에 대한 상기 복수 개의 전기 연결 단자의 표준 위치를 비교하여, 상기 복수 개의 전기 연결 단자의 편차를 획득하는 단계;
    3) 상기 획득된 편차에 기반하여 마스크-프리 포토리소그래피 과정을 실시하여 상기 복수 개의 전기 연결 단자 상에 재배선 구조를 형성함으로써 상기 편차를 보정하는 단계; 및
    4) 마스크 방식 포토리소그래피 과정을 실시하여 상기 캐리어를 단일 방식으로 처리함으로써 상기 재배선 구조상에 배선충 및/또는 솔더 볼들을 형성하는 단계를 포함함을 특징으로 하는, 반도체 장치의 재배선 방법.
  2. 제 1 항에 있어서,
    3) 단계는,
    제 1 유전층을 증착하는 단계;
    상기 제 1 유전층 상에 제 1 포토레지스트층을 도포하는 단계;
    2) 단계에서 획득한 편차에 기반하여 상기 마스크-프리 포토리소그래피 과정을 실시함으로써, 상기 제 1 포토레지스트층에 복수 개의 제 1 포토레지스트 패턴을 형성하되, 상기 복수 개의 제 1 포토레지스트 패턴 각각은 상기 복수 개의 전기 연결 단자들 중 해당하는 하나와 정렬되는 단계;
    상기 제 1 포토레지스트층을 마스크로 사용하여 상기 제 1 유전층을 에칭하고, 이로써 상기 제 1 유전층에 복수 개의 제 1 개구를 형성하되, 상기 복수 개의 제 1 개구 각각은 상기 복수 개의 전기 연결 단자들 중 해당하는 하나를 노출하는 단계;
    상기 제 1 포토레지스트층을 제거하는 단계;
    제 2 포토레지스트층을 도포하는 단계;
    상기 편차에 기반하여 상기 마스크-프리 포토리소그래피 과정을 실시함으로써, 상기 제 2 포토레지스트층에 복수 개의 제 2 포토레지스트 패턴을 형성하고, 이로써 상기 재배선 구조를 위한 영역들을 정의하는 단계; 및
    상기 재배선 구조를 형성하기 위해 상기 영역들에 금속을 충진하는 단계를 포함함을 특징으로 하는, 반도체 장치의 재배선 방법.
  3. 제 2 항에 있어서,
    4) 단계는,
    제 2 유전층을 증착하는 단계;
    상기 제 2 유전층 상에 제 3 포토레지스트층을 도포하는 단계;
    상기 마스크 방식 포토리소그래피 과정을 실시함으로써 상기 제 3 포토레지스트층에 복수 개의 제 3 포토레지스트 패턴을 형성하되, 상기 복수 개의 제 3 포토레지스트 패턴 각각은 하나의 볼 패드에 해당하는 단계;
    상기 제 3 포토레지스트층을 마스크로 사용하여 상기 제 2 유전층을 에칭하고, 이로써 상기 제 2 유전층에 복수 개의 제 2 개구를 형성하되, 상기 복수 개의 제 2 개구 각각은 상기 재배선 구조들 중 해당하는 하나의 일부를 노출하는 단계; 및
    상기 재배선 구조들의 노출되는 부분들 상에 상기 솔더 볼들을 형성하는 단계를 포함함을 특징으로 하는, 반도체 장치의 재배선 방법.
  4. 제 3 항에 있어서,
    상기 재배선 구조를 위한 영역들은, 4) 단계에서 상기 재배선 구조만이 상기 복수 개의 제 2 개구에서 노출되도록 한정됨을 특징으로 하는, 반도체 장치의 재배선 방법.
  5. 제 1 항에 있어서,
    상기 반도체 장치들은 다이임을 특징으로 하는, 반도체 장치의 재배선 방법.
  6. 반도체 장치의 재배선 방법에 있어서,
    복수 개의 반도체 장치를 적재하기 위한 캐리어를 배치하되, 상기 반도체 장치 각각은 복수 개의 전기 연결 단자를 가지는 단계;
    상기 캐리어에 대한 상기 복수 개의 전기 연결 단자의 위치를 측정하는 단계;
    상기 측정된 위치와 상기 캐리어에 대한 상기 복수 개의 전기 연결 단자의 표준 위치를 비교하여, 상기 복수 개의 전기 연결 단자의 편차를 획득하는 단계;
    상기 편차와 소정의 임계 편차 범위를 비교하고, 상기 비교에 기반하여 포토리소그래피를 이용하여 상기 복수 개의 전기 연결 단자 상에 재배선 구조를 형성하는 단계를 포함하되, 상기 재배선 구조를 형성하는 단계는,
    상기 복수 개의 전기 연결 단자들 중, 상기 임계 편차 범위 미만의 편차를 가지는 전기 연결 단자를 마스크 방식 포토리소그래피 과정을 실시하여 처리하는 단계;
    상기 복수 개의 전기 연결 단자들 중, 상기 임계 편차 범위 초과의 편차를 가지는 전기 연결 단자를 마스크-프리 포토리소그래피 과정을 실시하여 처리하는 단계;
    상기 복수 개의 전기 연결 단자들 중, 상기 임계 편차 범위 내의 편차를 가지는 전기 연결 단자 각각을, 마스크-프리 포토리소그래피 과정과 마스크 방식 포토리소그래피 과정 중 주변의 전기 연결 단자를 처리하는데 더 빈번하게 채용된 하나의 포토리소그래피 과정을 실시하여 처리하는 단계; 및
    상기 캐리어를 단일 방식으로 상기 마스크 방식 포토리소그래피 과정을 실시하여 상기 재배선 구조 상에 배선층 및/또는 솔더 볼들을 형성하는 단계를 포함함을 특징으로 하는, 반도체 장치의 재배선 방법.
  7. 제 6 항에 있어서,
    각각 X 축과 Y 축으로서 서로 수직이고 상기 캐리어의 일면에 평행인 평행인 두 개의 직선 방향과, Z 축으로서 상기 캐리어의 일면에 수직인 하나의 직선 방향을 가지는 X-Y-Z 3차원 시스템에서, 상기 편차는 X-편차, Y-편차, RZ-편차 중 적어도 하나를 포함하고, RZ는 상기 Z 축에 대한 회전 방향을 나타냄을 특징으로 하는, 반도체 장치의 재배선 방법.
  8. 제 6 항에 있어서,
    상기 재배선 구조를 형성하는 단계는,
    상기 복수 개의 전기 연결 단자들 중, 상기 임계 편차 범위 초과 편차를 가지는 전기 연결 단자를 마스크-프리 포토리소그래피 과정을 실시하여 처리하는 단계;
    마스크-프리 포토리소그래피 과정에 의해 처리된 상기 복수 개의 전기 연결 단자를 차폐함과 동시에, 상기 복수 개의 전기 연결 단자들 중, 상기 임계 편차 범위 미만의 편차를 가지는 전기 연결 단자를 마스크 방식 포토리소그래피 과정을 실시하여 처리하는 단계; 및
    상기 복수 개의 전기 연결 단자들 중, 상기 임계 편차 범위 내의 편차를 가지는 전기 연결 단자 각각에 대해, 상기 전기 연결 단자를 둘러싸는 이웃 전기 연결 단자들의 수를 세고, 상기 전기 연결 단자를 마스크-프리 포토리소그래피 과정과 마스크 방식 포토리소그래피 과정 중 상기 이웃 전기 연결 단자의 과반수 이상에 실시한 포토리소그래피 과정을 실시하여 처리하는 단계를 포함을 특징으로 하는, 반도체 장치의 재배선 방법.
  9. 제 6 항에 있어서,
    상기 재배선 구조를 형성하는 단계는,
    상기 복수 개의 전기 연결 단자들 중, 상기 임계 편차 범위 미만 편차를 가지는 전기 연결 단자를 마스크 방식 포토리소그래피 과정을 실시하여 처리하는 단계;
    마스크 방식 포토리소그래피 과정에 의해 처리된 상기 복수 개의 전기 연결 단자를 차폐함과 동시에, 상기 복수 개의 전기 연결 단자들 중, 상기 임계 편차 범위 초과 편차를 가지는 전기 연결 단자를 마스크-프리 포토리소그래피 과정을 실시하여 처리하는 단계; 및
    상기 복수 개의 전기 연결 단자들 중, 상기 임계 편차 범위 내의 편차를 가지는 전기 연결 단자 각각에 대해, 상기 전기 연결 단자를 둘러싸는 이웃 전기 연결 단자들의 수를 세고, 상기 전기 연결 단자를 마스크-프리 포토리소그래피 과정과 마스크 방식 포토리소그래피 과정 중 상기 이웃 전기 연결 단자의 과반수 이상에 실시한 포토리소그래피 과정을 실시하여 처리하는 단계를 포함함을 특징으로 하는, 반도체 장치의 재배선 방법.
  10. 제 6 항에 있어서,
    상기 임계 편차 범위는 5 μm 내지 7 μm 임을 특징으로 하는, 반도체 장치의 재배선 방법.
  11. 제 6 항에 있어서,
    상기 반도체 장치들은 다이임을 특징으로 하는, 반도체 장치의 재배선 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11972966B2 (en) 2019-12-13 2024-04-30 Samsung Electronics Co., Ltd. Method of manufacturing a semiconductor package including correcting alignment error while forming redistribution wiring struture

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10678150B1 (en) * 2018-11-15 2020-06-09 Applied Materials, Inc. Dynamic generation of layout adaptive packaging
EP3929947A1 (en) 2020-06-26 2021-12-29 Murata Manufacturing Co., Ltd. Method of fabricating a device comprising an electrical component with sub components connected using a plate to control an electrical parameter

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011024939A1 (ja) * 2009-08-28 2011-03-03 日本電気株式会社 半導体装置およびその製造方法
US20110202896A1 (en) * 2010-02-16 2011-08-18 Deca Technologies Inc. Adaptive patterning for panelized packaging
US20110198762A1 (en) * 2010-02-16 2011-08-18 Deca Technologies Inc. Panelized packaging with transferred dielectric
US9040316B1 (en) * 2014-06-12 2015-05-26 Deca Technologies Inc. Semiconductor device and method of adaptive patterning for panelized packaging with dynamic via clipping

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006013205A (ja) * 2004-06-28 2006-01-12 Akita Denshi Systems:Kk 半導体装置及びその製造方法
JP2007214402A (ja) * 2006-02-10 2007-08-23 Cmk Corp 半導体素子及び半導体素子内蔵型プリント配線板
JP5114308B2 (ja) * 2008-06-17 2013-01-09 新光電気工業株式会社 配線基板の製造方法
US9164404B2 (en) 2008-09-19 2015-10-20 Intel Corporation System and process for fabricating semiconductor packages
US9082806B2 (en) * 2008-12-12 2015-07-14 Stats Chippac, Ltd. Semiconductor device and method of forming a vertical interconnect structure for 3-D FO-WLCSP
US9196509B2 (en) * 2010-02-16 2015-11-24 Deca Technologies Inc Semiconductor device and method of adaptive patterning for panelized packaging
CN102332408B (zh) * 2010-07-13 2015-05-13 矽品精密工业股份有限公司 芯片尺寸封装件及其制法
US8664044B2 (en) * 2011-11-02 2014-03-04 Stmicroelectronics Pte Ltd. Method of fabricating land grid array semiconductor package
SG11201503242WA (en) 2012-11-05 2015-05-28 Deca Technologies Inc Semiconductor device and method of adaptive patterning for panelized packaging
JP6465340B2 (ja) * 2014-11-05 2019-02-06 日立化成株式会社 ケイ素を含む基板を用いた半導体装置の製造方法
CN104465418B (zh) * 2014-12-24 2017-12-19 通富微电子股份有限公司 一种扇出晶圆级封装方法
CN105304507B (zh) * 2015-11-06 2018-07-31 通富微电子股份有限公司 扇出晶圆级封装方法
US9543224B1 (en) * 2015-12-09 2017-01-10 Intel IP Corporation Hybrid exposure for semiconductor devices
US10157803B2 (en) * 2016-09-19 2018-12-18 Deca Technologies Inc. Semiconductor device and method of unit specific progressive alignment

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011024939A1 (ja) * 2009-08-28 2011-03-03 日本電気株式会社 半導体装置およびその製造方法
US20110202896A1 (en) * 2010-02-16 2011-08-18 Deca Technologies Inc. Adaptive patterning for panelized packaging
US20110198762A1 (en) * 2010-02-16 2011-08-18 Deca Technologies Inc. Panelized packaging with transferred dielectric
US9040316B1 (en) * 2014-06-12 2015-05-26 Deca Technologies Inc. Semiconductor device and method of adaptive patterning for panelized packaging with dynamic via clipping

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11972966B2 (en) 2019-12-13 2024-04-30 Samsung Electronics Co., Ltd. Method of manufacturing a semiconductor package including correcting alignment error while forming redistribution wiring struture

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