CN112530815A - 半导体装置制造中的移位控制方法 - Google Patents

半导体装置制造中的移位控制方法 Download PDF

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Abstract

一种在半导体装置制造中的移位控制方法包括至少以下步骤。确定半导体管芯的第一目标与所述半导体管芯的第二目标的叠对偏移，其中所述第二目标设置在所述第一目标上。将所述半导体管芯放置在载体之上，其中放置所述半导体管芯包括反馈所述叠对偏移以得到对所述半导体管芯的位置控制。对所述半导体管芯进行后处理以形成半导体装置。还提供其他在半导体装置制造中的移位控制方法。

Description

半导体装置制造中的移位控制方法
技术领域
本发明的实施例是有关于一种半导体装置的制造方法，特别是有关于一种半导体装置制造中的移位控制方法。
背景技术
半导体装置用于例如个人计算机、移动电话、数位相机及其他电子装置等的各种电子应用中。随着对缩小电子装置的需求的增长，出现了对更小且更具创造性的半导体管芯封装技术的需要。因此，已经开始开发例如晶片级封装(wafer level packaging，WLP)等的封装，例如将半导体管芯包封在绝缘材料中且在绝缘材料上形成重布线层(redistribution layer，RDL)，以扇出半导体管芯的接触垫的布线，以比半导体管芯的接触垫更大的间距进行电接触。
然而，这些相对新的半导体封装类型面临制造挑战，例如当将半导体管芯定位在载体晶片上并形成绝缘材料以覆盖半导体管芯时，半导体管芯可能发生非期望的移动，这可在随后形成的RDL材料层对准时造成问题。因此，封装形成中的此种管芯移动会导致良率降低。
发明内容
根据一些实施例，一种在半导体装置制造中的移位控制方法包括至少以下步骤。确定半导体管芯的第一目标与所述半导体管芯的第二目标的叠对偏移，其中第二目标设置在第一目标上。将半导体管芯放置在载体之上，其中放置半导体管芯包括反馈叠对偏移以得到对所述半导体管芯的位置控制。对半导体管芯进行后处理以形成半导体装置。
根据一些实施例，一种在半导体装置制造中的移位控制方法包括至少以下步骤。在载体之上利用绝缘包封体包封多个半导体管芯，其中多个半导体管芯的至少部分在包封之后发生移位。至少在多个半导体管芯上形成光刻图案，其中形成光刻图案包括补偿多个半导体管芯的部分的位置的移位。
根据一些实施例，一种在半导体装置制造中的移位控制方法包括至少以下步骤。响应于多个半导体管芯中的各个半导体管芯的叠对偏移而将多个半导体管芯放置在载体之上的第一位置处。在载体上形成绝缘包封体以包封多个半导体管芯，其中多个半导体管芯的一部分从第一位置移位到第二位置。对多个半导体管芯进行后处理以形成半导体装置。
附图说明
结合附图阅读以下详细说明，会最好地理解本发明实施例的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。
图1是示出根据一些实施例的半导体装置的制造方法的流程图。
图2是示出根据一些实施例半导体晶片在单体化之前的示意性俯视图。
图3是示出根据一些实施例放置在载体上的多个半导体管芯的示意性俯视图。
图4A至图4F是根据一些实施例制造半导体装置的各个阶段的示意性剖视图。
图5是示出根据一些实施例的半导体装置的制造方法的流程图。
图6及图7是示出根据一些实施例的半导体管芯的叠对偏移(overlay offset)的示意性剖视图。
图8是示出根据一些实施例的半导体管芯的叠对偏移的示意性散点图。
图9是示出根据一些实施例在调整之后放置在载体上的多个半导体管芯的示意性俯视图。
图10是示出根据一些实施例在包封之后半导体管芯的分布的示意性俯视图。
图11A是示出根据一些实施例在包封之后半导体管芯的分布的示意性俯视图。
图11B是示出根据一些实施例沿着图11A中的线C-C’截取的局部半导体管芯的示意性剖视图。
图12是示出根据一些实施例用于形成重布线层的光刻系统的示意性立体图。
图13及图14是示出根据一些实施例的半导体装置的制造方法的流程图。
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的许多不同实施例或实例。以下阐述组件及排列的具体实例以简化本发明实施例。当然，这些仅为实例且不旨在进行限制。举例来说，以下说明中将第一特征形成在第二特征“之上”或第二特征“上”可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征从而使得所述第一特征与所述第二特征可不直接接触的实施例。另外，本发明实施例可能在各种实例中重复使用参考编号及/或字母。这种重复使用是出于简洁及清晰的目的，而不是自身指示所论述的各种实施例和/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“在…之下(beneath)”、“在…下方(below)”、“下部的(lower)”、“在…上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括装置在使用或操作中的不同取向。设备可具有其他取向(旋转90度或处于其他取向)，且本文中所使用的空间相对性阐述语可同样相应地进行解释。
另外，为易于说明，本文中可能使用例如“第一(first)”、“第二(second)”、“第三(third)”等用语来阐述图中所示的相似的元件或特征或者不同的元件或特征，且可依据呈现次序或说明的上下文而互换地使用。
还可包括其他特征及工艺。举例来说，可包括测试结构以帮助对三维(three-dimensional，3D)封装或三维集成电路(three-dimensional integrated circuit，3DIC)装置进行验证测试。所述测试结构可包括例如在重布线层中或衬底上形成的测试垫(testpad)，以便能够对3D封装或3DIC进行测试、使用探针及/或探针卡(probe card)等。可对中间结构以及最终结构实行验证测试。另外，本文中所公开的结构及方法可与包含对已知良好管芯(known good die)进行中间验证的测试方法结合使用以提高良率并降低成本。
图1是示出半导体装置的制造方法的流程图、图2是示出在单体化之前半导体晶片的示意性俯视图、图3是示出放置在载体上的多个半导体管芯的示意性俯视图、图4A至图4F是制造半导体装置的各个阶段的示意性剖视图，其中图4A至图4F可为沿着图3中的线A-A截取的示意性剖视图。参照图1至图4F所阐述半导体装置及其制造方法。
参照图1及图2，方法100始于步骤102，将半导体晶片SW单体化以形成多个半导体管芯SD。在一些实施例中，半导体晶片SW被处理至完成包括前段工艺(front-end-of-line，FEOL)层及后段工艺(back-end-of-line，BEOL)层在内的所有层。举例来说，多个管芯区域DL以列和行的形式布置在整个半导体晶片SW上。每一管芯区域DL是同一半导体晶片SW的一部分且可包括已制造的各种集成电路组件。所述集成电路组件可包括晶体管、电容器、电阻器、这些的组合或者可用于产生半导体管芯SD的设计的结构及功能要求的其他适合的组件。在一些实施例中，各个半导体管芯SD是单一尺寸的，但每一管芯区域DL可包括不同的设计或产品。应注意，半导体管芯SD的尺寸、形状及设计可彼此不同，半导体管芯SD可不必成列及成行地排列。
在一些实施例中，将半导体晶片SW附装到带框(图中未示出)，以在单体化工艺期间将半导体晶片SW固持就位。随后，可对半导体晶片SW实行切割或单体化工艺。举例来说，使用机械锯、激光锯或其他适合的工具沿着切割道(例如一系列水平线及垂直线)对整个半导体晶片SW进行切割，使得若干半导体管芯SD彼此分离或单体化。
参照图1、图3及图4A，方法100继续进行到步骤104，将半导体管芯SD放置在临时载体TC上。临时载体TC可包括在半导体处理期间能够提供结构支撑的任何适合的材料。举例来说，临时载体TC包含金属(例如钢)、玻璃、陶瓷、硅(例如块状硅)、其组合、其多层体等。视需要在临时载体TC上形成离型层(图中未示出)，以用于将临时载体TC与随后形成在其上的结构结合及剥离。举例来说，离型层包括一层光热转换(light-to-heat-conversion，LTHC)离型涂层及一层相关的粘合剂(例如紫外线(ultra-violet，UV)可固化粘合剂层或热可固化粘合剂层)等。
举例来说，通过拾放工艺将半导体管芯SD分别设置在临时载体TC上。在一些实施例中，通过管芯贴合膜DAF将半导体管芯SD的后表面312b贴合到临时载体TC。可在拾放工艺之前为半导体管芯SD提供与半导体管芯SD的后表面312b贴合的管芯贴合膜DAF。作为另一选择，省略管芯贴合膜DAF。在一些实施例中，各个半导体管芯SD在空间上彼此分开且在相邻的半导体管芯SD之间形成间隙G。在一些实施例中，间隙G中不存在管芯贴合膜DAF。
举例来说，半导体管芯SD包括数字管芯(digital die)、模拟管芯(analog die)或混合信号管芯(例如应用专用集成电路(application-specific integrated circuit，ASIC)管芯、逻辑管芯、传感器管芯)，并非仅限于此。应注意，出于说明目的，图4A至图4F中仅呈现一个半导体管芯SD，然而，半导体管芯SD的数目可为一个或多于一个，但并非仅限于此。在某些实施例中，可提供从另一个半导体晶片单体化的附加的半导体管芯并将其放置在临时载体TC上，附加的半导体管芯及半导体管芯SD可为相同类型或不同类型。
在一些实施例中，各个半导体管芯SD包括半导体衬底312、设置在半导体衬底312上的多个导电垫314、设置在各个导电垫314上的多个导电连接件316、以及局部覆盖导电连接件316及导电垫314的保护层318。在一个实施例中，半导体衬底312是硅衬底，包括形成在其中的有源组件(例如二极管、晶体管等)及无源组件(例如电阻器、电容器、电感器等)。在一个实施例中，导电垫314由铝或其合金等制成。导电垫314可经由设置在半导体衬底312与导电垫314之间的内连结构(图中未示出)电耦合到形成在半导体衬底312中的有源/无源组件，导电连接件316可电连接到导电垫314，以提供通往形成在半导体衬底312中的集成电路组件的外部连接。在一些实施例中，上面分布有导电连接件316的表面被称为半导体管芯SD的有源表面。
在一个实施例中，导电连接件316包括铜通孔、铜合金通孔或其他适合的金属通孔。在一些实施例中，导电连接件316包含铅系材料或者在顶部形成有/未形成有附加杂质的无铅材料，但并非仅限于此。在一些实施例中，保护层318形成在半导体衬底312上，用于防止导电连接件316上出现任何可能的损坏。在一些实施例中，保护层318包括钝化子层，所述钝化子层具有开口，用于以可触及的方式暴露出导电连接件316的至少一部分。保护层318可由聚苯并恶唑(polybenzoxazole，PBO)层、聚酰亚胺(polyimide，PI)层或者适合的聚合物或无机材料制成。在实施例中，导电连接件316的顶表面与保护层318的顶表面实质上齐平。导电垫314及导电连接件316的数目可基于需求来选择，这在本发明实施例中不受限制。应注意，在所有图中对半导体管芯SD及其他组件的示例均为示意性的且未按比例绘制。
参照图1及图4B，方法100继续进行到步骤106，利用绝缘包封体320包封半导体管芯SD。作为实例，绝缘包封体320包括模制化合物、环氧树脂、二氧化硅填料及/或抗蚀剂材料，但绝缘包封体320可使用其他材料。绝缘包封体320可填充到相邻半导体管芯SD之间的间隙G中。举例来说，绝缘包封体320的形成包括：通过包覆模制(over-molding)来形成绝缘材料(图中未示出)以包封半导体管芯SD，其中可实行固化工艺以使绝缘材料凝固；以及将绝缘材料平面化至至少导电连接件316以可触及的方式被暴露出以用于外部连接，其中平坦化可包括研磨、化学机械抛光(chemical-mechanical polishing，CMP)、刻蚀等。在一些实施例中，在平坦化之后，半导体管芯SD之上可能不存在绝缘包封体320。在结构的俯视图中，半导体管芯SD被绝缘包封体320横向覆盖及包围。在一些实施例中，绝缘包封体320的顶表面与半导体管芯SD的顶表面实质上齐平，如图4B中所示。
参照图1及图4C，方法100继续进行到步骤108，在半导体管芯SD及绝缘包封体320上形成重布线层(redistribution layer，RDL)330。举例来说，RDL 330包括彼此上下交替堆叠的至少一个经图案化介电层及至少一个经图案化导电层。在示例性实施例中，RDL 330的形成至少包括以下步骤。举例来说，通过使用沉积、光刻、刻蚀及/或其他适合的方法在半导体管芯SD及绝缘包封体320上形成具有开口的经图案化介电层332。半导体管芯SD的导电连接件316可由经图案化介电层332的开口至少局部地暴露出。经图案化介电层332的材料可包括聚酰亚胺(PI)、聚苯并恶唑(PBO)、苯环丁烷(BCB)或其他适合的电绝缘材料。接下来，使用镀覆、溅镀、光刻、刻蚀及/或其他适合的方法，在经图案化介电层332上形成经图案化导电层334。经图案化导电层334的材料可包括铜、钨、铝、银、金等或其组合。举例来说，经图案化导电层334的通孔部分形成在经图案化介电层332的开口中，以与下面的半导体管芯SD的导电连接件316物理及电性接触。经图案化导电层334的在经图案化介电层332的表面上延伸的一部分可重新路由半导体管芯SD的电信号，以扩展到比给定区域更宽的范围。
在一些实施例中，可多次实行上述步骤，以获得电路设计所需的多层式重布线结构。也就是说，经图案化介电层332及经图案化导电层334的数目可基于需求来加以选择且在本发明实施例中不受限制。在其他实施例中，经图案化导电层334是在形成经图案化介电层332之前形成。应注意，经图案化介电层332及经图案化导电层334的形成顺序取决于设计要求且不解释成对本发明实施例的限制。在一些实施例中，经图案化导电层334的最顶层包括用于与稍后形成的组件进行电连接的多个图案。举例来说，所述图案包括用于球安装的凸块下金属(under-ball metallurgy，UBM)图案及/或用于安装电子组件的连接垫。
参照图1及图4D，方法100继续进行到步骤110，在RDL 330上形成导电端子340。在一些实施例中，通过植球工艺、镀覆工艺或其他适合的工艺在经图案化导电层334的UBM图案上设置导电端子340。举例来说，导电端子340包括受控塌陷芯片连接(controlledcollapse chip connection，C4)凸块、微凸块、焊料球、球栅阵列(ball grid array，BGA)球或用于提供通往半导体管芯SD的外部连接的其他适合的端子。根据设计要求，可利用其他可能形式及形状的导电端子340。在一些实施例中，可视需要实行焊接工艺及回焊工艺，以增强导电端子340与RDL 330之间的粘附性。
参照图1及图4E至图4F，方法100继续进行到步骤112，将所得结构单体化以形成多个半导体装置SP。举例来说，在形成导电端子340之后，将临时载体TC从所得结构剥离或移除，如图4E中所示。在一些实施例中，将例如UV激光、可见光或热量等的外部能量施加到离型层，使其失去粘合性，以便可将绝缘包封体320及半导体管芯SD从临时载体TC拆离。图4E示出将所得结构固定在带框TF上，所述带框TF在随后将半导体装置SP从相邻的半导体装置单体化期间提供机械及结构支撑。可在剥离临时载体TC之前或之后翻转所得结构以固定在带框TF上。视需要在移除临时载体TC期间或之后移除管芯贴合膜DAF。然后，将经单体化的结构从带框TF移除，从而留下如图4F中所示的半导体装置SP。在一些实施例中，半导体装置SP被称为扇出型半导体封装。
应注意，半导体装置可呈现各种形式。可在图4A至图4F中所述的工艺之前、期间及之后提供附加工艺，本文中仅简要地阐述一些其他工艺。在一些实施例中，可将半导体装置SP电安装到印刷电路板(printed circuitboard，PCB)、印刷布线板、中介层、封装衬底、附加半导体封装及/或能够承载集成电路的其他载体上。可使用其他封装技术，这在本发明实施例中不受限制。半导体装置SP可为例如计算装置、无线通信装置、计算机相关周边设备、娱乐装置等的电子系统的一部分。应注意，可存在其他应用。
在半导体装置SP的制作期间，在半导体管芯SD的导电连接件316与RDL 330的经图案化导电层334之间进行恰当对准是重要的。在制作期间可能会因各种原因而导致不恰当的对准。举例来说，半导体管芯SD从在放置期间在临时载体TC上的预定位置移位。在一些实施例中，当使绝缘材料固化以形成绝缘包封体320时，绝缘材料变形而可能对个别的半导体管芯SD施加不均匀的应力，而使半导体管芯SD从其在放置之后的原始位置产生移位。当半导体管芯SD从一个制造工艺移位到后续制造工艺时，上层中的图案变得与下层中的图案不对准。此种不对准可因为用于形成RDL 330的后续光刻工艺相对于移位后的半导体管芯的不对准而在半导体装置SP中导致非期望的电短路。随着因对具有更高集成密度的半导体管芯SD的需求增加而使对准裕度降低，不恰当的对准可能变得越来越成问题。如下文将阐述，存在许多在管理不恰当的对准时可考虑在内的操作因素。
图5是示出半导体装置的制造方法的流程图、图6及图7是示出半导体管芯的叠对偏移的示意性剖视图，其中图6及图7的上半部可为沿着图1中的线B-B’截取的示意性剖视图、图6及图7的下半部是示出图6及图7的上半部中分别所示的半导体管芯的叠对偏移的示意性俯视图、图8是示出半导体管芯的叠对偏移的示意性散点图、图9是示出在调整之后放置在载体上的多个半导体管芯的示意性俯视图、图10及图11A是示出在包封之后半导体管芯的分布的示意性俯视图、图11B是示出沿着图11A中的线C-C’截取的局部半导体管芯的示意性剖视图、图12是示出用于形成重布线层的光刻系统的示意性立体图。
参照图5至图11B阐述半导体装置及其制造方法。应注意，图5中与图1中所述的步骤相同或相似的一些步骤由相同或相似的参考编号代表，为简洁起见简化了详细说明。虽然方法200在下文被示出及阐述为一系列动作或事件，但应了解，这些动作或事件的次序不应被解释成具有限制意义。举例来说，一些动作可以不同的次序发生及/或与除本文示出及/或阐述的动作或事件之外的其他动作或事件同时发生。另外，可能不需要所有示出的动作来实施本文说明的一个或多个方面或实施例。此外，本文所绘示的一个或多个动作可在一个或多个单独的动作及/或阶段中施行。
参照图5至图8，方法200始于步骤101’，实行叠对测量(overlay measurement)。举例来说，在对图2中所示的半导体晶片SW进行单体化之前，利用叠对计量设备(overlaymetrology apparatus，图中未示出)来实行叠对测量工艺，以确定半导体管芯的导电连接件与对应导电垫之间的叠对偏移。举例来说，叠对偏移是半导体晶片的一层上的目标与半导体晶片的下面的另一层上的另一目标的位置差异或不对准。举例来说，通过由叠对计量设备进行的图像扫描来产生叠对测量值。在一些实施例中，叠对计量设备包括扫描单元、光源及用于进行叠对测量的其他适合的组件。举例来说，通过利用光源辐射或扫描半导体晶片并确定图像(例如基于辐射的反射)来获得半导体晶片的图像。在一些实施例中，叠对计量设备的扫描单元包括可操作以扫描并产生图像的照相机。产生图像的步骤可被实行一次或若干次，以捕获半导体晶片不同部分的图像。应注意，可以各种方式实行使用叠对计量设备对叠对偏移的测量，这在本发明实施例中不受限制。
在一些实施例中，步骤101’适于在完成导电连接件的制作之后提供对叠对偏移的测量。举例来说，可通过将具有导电垫分布的第一图像与具有上面的导电连接件分布的第二图像进行比较，来实行对叠对偏移的测量，其中在半导体晶片的任何层上可设置有参考标记以提供第一图像与第二图像的对准。可采用其他计量方法来检测导电垫与对应导电连接件的叠对偏移。在一些实施例中，选择半导体晶片SW的管芯区域DL的某些区来测量代表相应管芯区域DL的叠对偏移的值。举例来说，每一管芯区域DL包括多于一个上面设置有高密度分布的导电连接件的区域，此种区域可被视为用于叠对测量的特定区域。应注意，可将其他特征区域定义为用于叠对测量的特定区域。
在实施例中，参照图2及图6，测量半导体晶片SW的管芯区域DL的连续层之间的叠对偏移。举例来说，半导体晶片SW的管芯区域DL包括导电连接件316A及对应导电垫314A，其中导电连接件316A在第一方向D1上相对于对应的导电垫314A偏移叠对偏移值+A。叠对偏移值+A可为包括和导电连接件316A与对应导电垫314A精确对准的情况相距的近似距离的距离。在一些实施例中，叠对偏移值+A是从导电连接件316A的某一点(例如中心、边缘中点、末端、顶点等)到导电垫314A的对应点(例如中心、边缘中点、末端、顶点等)而测量。偏移方向可基于导电垫314A上的某一点被设定为参考点。
在另一实施例中，参照图2及图7，半导体晶片SW的管芯区域DL包括导电连接件316B及对应的导电垫314B，其中导电连接件316B在与第一方向D1相反的第二方向D2上相对于对应的导电垫314B偏移叠对偏移值-B。叠对偏移值-B可为导电连接件316B和与对应的导电垫314B直接对准的情况相距的距离。举例来说，导电连接件316B的中心在第二方向D2上相对于对应导电垫314B的中心横向偏移。
为易于阐述且在不旨在使本文所公开的结构限制于任何特定取向的情况下，为方便起见，在本文中将第一方向D1及第二方向D2分别称为“右侧”及“左侧”。在图6所示的实施例中，导电连接件316A向对应的导电垫314A的右侧偏移。在图7所示的实施例中，导电连接件316B向对应的导电垫314B的左侧偏移。应注意，尽管示出叠对偏移的两个实施例，但可存在众多其他实施例，包括不同维度方向(例如第一方向D1、第二方向D2、第三方向D3、第四方向D4、其组合等)上的叠对偏移的变型。举例来说，在俯视图中，导电连接件可向对应的导电垫的例如左下侧、右下侧、左上侧、右上侧偏移，其中为便于说明本发明的实施例，向顶部及向右侧的偏移为正值叠对偏移，而向底部及向左侧的偏移为负值叠对偏移。
在一些实施例中，为确保连续的层被正确地堆叠，在制作半导体晶片SW时可使用参考标记AM。举例来说，通过计算导电连接件(例如316A、316B)与对应导电垫(例如314A、314B)之间相对于半导体晶片SW上的参考标记AM的相对位置差异来确定叠对偏移值(例如+A、-B)。在一些实施例中，参考标记AM与导电垫314A设置在相同的层，用作测量(或识别)导电垫314A的相对位置的参考点。在一些实施例中，参考标记AM与导电垫314A是在同一步骤期间形成且可由相同或相似的材料制成。在一些实施例中，参考标记AM也用作对导电连接件(例如316A、316B)进行位置测量的参考点。在其他实施例中，附加参考标记(图中未示出)也可设置在与导电连接件相同的层处，用作测量(或识别)导电连接件的相对位置的参考点，可通过这些参考标记来测量导电连接件与对应导电垫之间的叠对偏移。在一些实施例中，参考标记AM可为形成在半导体晶片的层上的光学可读标记或图案，并且叠对计量设备的扫描单元可被配置成扫描参考标记AM以识别导电垫及/或导电连接件的位置。可采用其他类型及形式的参考标记AM。
在一些实施例中，标绘关于叠对偏移值的众多点，以产生叠对偏移分布图(overlay offset profile)。参照图6、图7及图8，例如与管芯区域DL中的每一者相关的叠对偏移值(例如+A、-B)在图8中被示作标绘点，其中叠对偏移值(例如+A、-B)代表导电连接件(例如316A、316B)与对应导电垫(例如314A、314B)对准的程度。举例来说，管芯区域DL的导电垫314A及导电连接件316A在第一方向D1上具有1个单位的叠对偏移(即+A)(在图8所示坐标系中标绘在“+1”处)。管芯区域DL的导电垫314B及导电连接件316B可在第二方向D2上具有1个单位的叠对偏移(即-B)(在图8所示坐标系中标绘在“-1”处)。标绘点(即叠对偏移值)可被认为是用于代表特定维度方向上的偏移程度的维度值(或向量)。可将这些叠对偏移值转换成与对应半导体管芯相关的叠对校正值以用于后续如稍后阐述的放置步骤。
方法200继续进行到步骤102，将半导体晶片SW单体化以形成单独的半导体管芯SD。在确定与每一管芯区域DL对应的叠对偏移值之后，可沿着切割道实行切割或单体化工艺，以将管芯区域DL彼此分离，以形成多个半导体管芯SD。单体化步骤与图1中所述的步骤102相似，因此为简洁起见不再予以详述。
参照图5及图9，方法200继续进行到步骤104’，将半导体管芯SD放置在临时载体TC上。在一些实施例中，使用叠对偏移值(例如+A、-B)来决定待放置的半导体管芯SD的位置应被调整的程度。例如将叠对偏移值(例如+A、-B)转换成叠对校正值(例如-A、+B)，然后基于叠对校正值(例如-A、+B)，拾放工具及/或晶片台(图中未示出)可相应地调整待放置的半导体管芯的位置。
在一些实施例中，控制叠对计量设备(图中未示出)的主机计算装置(图中未示出)输出叠对校正值(例如从图8中所示的叠对偏移分布图转换而成的-A、+B)，拾放设备及/或晶片台依据从主机计算机输出的这些叠对校正值来补偿每一个半导体管芯SD的预期叠对偏移。叠对校正值是用于将半导体管芯定位在对应的维度方向上的经修改位置处的维度值。在一些实施例中，在放置位置处的校正期间，使晶片台或拾放工具沿X轴及/或Y轴移动等于叠对校正值的距离，但在叠对偏移的相反方向上移动，以补偿半导体管芯的位置上的叠对偏移。
在一些实施例中，从半导体晶片SW单体化的半导体管芯SDA的导电连接件316A在第一方向D1上相对于导电垫314A偏移(图6中示出)，然后可将半导体管芯SDA放置在经修改位置PA’处，经修改位置PA’在与第一方向D1相反的第二方向D2上相对于原始位置PA偏移。原始位置PA是理想位置，举例来说，如果叠对校正值为零，则半导体管芯SDA被放置在原始位置PA上。经修改位置PA’是用于对半导体管芯SDA的叠对偏移进行补偿的校正位置。举例来说，半导体管芯SDA的导电连接件316A相对于导电垫314A向右侧偏移1个单位，然后在放置期间，通过将半导体管芯SDA向左侧放置1个单位的叠对校正(即-A)来补偿叠对偏移值+A。相似地，半导体管芯SDB的导电连接件316B相对于导电垫314B向左侧移位1个单位的叠对偏移(例如-B)，因此可将半导体管芯SDB放置在相对于原始位置PB向相反方向(即向右侧)偏移1个单位的叠对校正(即+B)的经修改位置PB’处。应理解，上述补偿方法及图9中所示的配置是示例性的，可在本发明实施例的范围内施行其变型。
参照图5及图10，方法200继续进行到步骤106，利用绝缘包封体320包封半导体管芯(例如SDA、SDB)。举例来说，在将半导体管芯(例如SDA、SDB)放置在经修改位置(例如PA’、PB’)之后，在临时载体TC上形成绝缘包封体320，以包封半导体管芯(例如SDA、SDB)。绝缘包封体320的形成工艺可与图4B中所述的工艺相似，因此为简洁起见不再予以详述。如上所述，半导体管芯(例如SDA、SDB)在包封工艺(例如固化、冷却、研磨、CMP及/或其他工艺)期间在临时载体TC上的放置可能会移位。举例来说，半导体管芯SDA从经修改位置PA’移动到移位位置PA”，半导体管芯SDB可从经修改位置PB’移动到移位位置PB”。依据经验发现，此种位置移位在临时载体TC上可能不均匀，这是在后续工艺中可能不希望通过线性方式来补偿的条件。在一些实施例中，在包封之后，半导体管芯的位移以非线性方式表现。因此，在后续工艺中，可计算校正参数以将管芯移位(die shifting)的非线性变化考虑在内。
在一些实施例中，一个或多个半导体管芯SD远离经修改位置(例如PA’、PB’)移位到移位位置(例如PA”、PB”)。举例来说，相邻的半导体管芯SD之间的间隙G(图3中示出)在包封前后产生变化。在一些实施例中，在包封之后，相邻的半导体管芯SD之间的间隙可大于在包封之前的间隙G。在一些实施例中，间隙在包封之后与之前的差异在不同的两个半导体管芯SD之间是不同的，并且此种差异可以非线性方式呈现。在一些实施例中，半导体管芯SD可在不同方向上移位。在一些实施例中，远离临时载体TC上的管芯阵列中心的半导体管芯SD可具有比放置在临时载体TC上的管芯阵列中心或中心附近的半导体管芯SD更大的位移。举例来说，半导体管芯SDA及SDB设置在临时载体TC上的管芯阵列中的外围上且彼此远离，经修改位置PA’与PB’之间的最短距离Dm可能小于移位位置PA”与PB”之间的最短距离Ds。图10示出在包封工艺之后具有非线性位置移位的例子。应理解，图10中所示的非线性位移是示例性的，可在本发明实施例的范围内施行其变型。
参照图5、图11A及图11B，方法200继续进行到步骤107’，实行移位测量(shiftmeasurement)，其中图11B可为沿着图11A中的线C-C’截取的示意性剖视图。举例来说，在包封工艺之后测量相应半导体管芯SD的叠对偏移程度。在一些实施例中，移位计量设备(shift metrology apparatus，图中未示出)被配置成通过图像扫描及/或检测半导体管芯SD的参考标记并确定所述参考标记之间的距离来实行移位测量。举例来说，与叠对计量设备相似，移位计量设备包括扫描单元、光源、与扫描单元及光源通信的处理器及/或用于实行移位测量的其他适合的组件。在一些实施例中，通过利用光源辐射或扫描半导体管芯SD的目标部分并确定图像来获得图像。举例来说，移位计量设备的扫描单元可包括照相机，所述照相机可操作以扫描照相机所聚焦的目标部分并产生所述目标部分的图像。产生图像的步骤可被实行一次或若干次，以捕获临时载体TC之上的半导体管芯SD的不同部分的图像。应注意，可以各种方式实行使用移位计量设备进行的移位测量，这在本发明实施例中不受限制。
举例来说，移位计量设备的处理器被配置成将各半导体管芯SD划分成若干部分(例如用两点链线描绘的GP)，然后可将由移位计量设备产生的参考坐标设定成对应于相应部分(例如GP)。参考坐标的原点可与所选部分GP中的一个半导体管芯SD的参考点对准，以确定所选部分GP中的各半导体管芯SD之间的相对位移。可基于对所述一个半导体管芯SD的对准来估计所选部分GP中其他半导体管芯SD的位移程度。在一些实施例中，参考坐标可被构造为具有给定间距P的正方形网格，并且可被映射在所选部分(例如GP)的半导体管芯SD上。举例来说，半导体管芯SD中的每一者包括参考标记RM，位于所选部分GP的中心的一个半导体管芯SD的参考标记RM与正方形网格的中心点CP对准，以便可识别或测量所选部分GP中的其余半导体管芯SD相对于位于中心的半导体管芯SD的移位值。所述移位值可为用于代表特定维度方向上的偏移程度的维度值(或向量)。应注意，图11A中的例示仅为示例性的，参考坐标的原点(或网格的中心)可与用于测量相对位移的所选部分中的任何一个目标半导体管芯上的参考标记对准。
参考标记可为或可包括导电垫314、导电连接件316或者设置在与导电连接件316相同的水平高度上的对准标记(在图6中阐述)。作为另一选择，参考标记可为设置在半导体管芯上别处的其他参考标记(图中未示出)或者可使用临时载体TC来测量半导体管芯的移位值。在一些实施例中，可通过识别参考标记的位置来估计导电垫314及/或导电连接件316的位置，以便可通过计算导电垫314的某些点(例如中心、边缘中点、末端、顶点等)之间的距离Dp或计算导电连接件316的某些点之间的距离Dc，来进一步估计半导体管芯SD之间的相对位移。在一些实施例中，通过识别各个半导体管芯SD的目标导电连接件316在所选部分GP中的位置来确定相对位移，并通过将所选部分GP中的一个半导体管芯SD设定为参考点，可估计所选部分GP中其他半导体管芯SD相对于参考点的移位值。在一些实施例中，临时载体TC之上的各半导体管芯SD之间的移位呈现非线性维度变化。作为另一选择，跳过步骤107’，并可在后续步骤期间识别相应半导体管芯的移位。
参照图5及图12，方法200继续进行到步骤108’，在半导体管芯SD及绝缘包封体320上形成RDL 330。RDL 330可包括经图案化介电层332，经图案化介电层332在其中及其顶表面上形成有经图案化导电层334。经图案化导电层334可提供对半导体管芯SD的导电连接件316的扇出(例如参见图4C)。在一些实施例中，使用光刻及刻蚀工艺为经图案化介电层332形成开口，从而沉积并图案化光刻胶，然后在刻蚀工艺期间使用所述光刻胶作为掩模，以移除介电材料的部分并暴露出下面的导电连接件316的部分。在一些实施例中，通过在经图案化介电层332上共形地沉积晶种层、在晶种层之上形成光刻胶材料层、烘烤光刻胶材料层、对光刻胶材料层实行光刻以在光刻胶材料层上形成开口、在光刻胶材料层的开口中镀覆导电材料、移除光刻胶材料层及多余的晶种层来形成经图案化导电层334。因此，在RDL 330的形成期间，光刻工艺(即曝光及显影工艺)可被实行若干次。
在一些实施例中，形成RDL 330的步骤可被视为利用光刻工具400至少在半导体管芯SD上形成光刻图案(lithographic pattern)。在一些实施例中，在测量半导体管芯位置的移位以产生测量结果之后，可将测量结果反馈到用于形成RDL 330的光刻工具。可使用各种方法通过调整光刻操作中所涉及的工艺校正参数来补偿移位值。
在图12中示出包括照射单元410、光掩模(也称为掩模(mask)或掩模版(reticle))420、投射单元430的示例性光刻工具400。应注意，图12中的组件是以简化的方式示出，光刻工具400可包括其他技术及/或组件。举例来说，照射单元410包括光源(例如UV光源、深UV光源、极UV光源及X射线源)、电子束(electron beam，E-Beam)光源、离子束光源等)、光学总成(例如透镜、阴影遮罩(shadow mask)等))及/或其他适合的组件。临时载体TC承载封装在绝缘包封体320中的半导体管芯SD皆设置在晶片台440上，晶片台440被配置成紧固及以平移及/或旋转方式移动临时载体TC，以将半导体管芯SD与光掩模420对准。在一些实施例中，光掩模420包括透明衬底及经图案化吸收层，其中所述经图案化吸收层可具有光束可行进穿过的一个或多个开口。作为另一选择，光掩模420可为反射掩模。投射单元430可包括放大透镜、折射光学器件或反射光学器件，以将经图案化的光引导到目标半导体管芯。在光刻曝光工艺期间，可将目标半导体管芯SD曝光于光掩模420上的图案(图中未示出)，以将光掩模420的图案转移到上面沉积有光刻胶材料的目标半导体管芯SD上。
可在曝光之前、期间或之后使用各种方法来补偿半导体管芯SD之间的移位值。在某些实施例中，晶片台440在光刻工具400中的各种操作(例如对准、聚焦、调平、曝光等)期间提供临时载体TC在X、Y及/或Z方向上的经补偿移动，使得光掩模420的图案被准确地转移到目标半导体管芯SD上。在其他实施例中，通过步进机(stepping machine，未示出)使光掩模420在由晶片台440承载的半导体管芯SD上步进，对于每次曝光，使光掩模420步进一个步进距离。在一些实施例中，步进距离的值根据移位值及其他因素而变化。作为另一选择，照射单元410及/或投射单元430可实行调整以校正或补偿半导体管芯SD之间的移位。可响应于叠对校正值及/或移位值而调整光刻工具400的其他工艺变量，以实现更好的准确度。
在其中跳过步骤107’的某些实施例中，可在光刻操作期间逐管芯地识别因包封步骤对每一个半导体管芯造成的位移，然后调整光刻工具以补偿相应半导体管芯的位移。移位测量及补偿移位值可减少对每一连续层的形成的不利影响且在曝光操作期间进行移位补偿可减少耗时的重作(rework)。
方法200继续进行到步骤110接着步骤112，在RDL 330上形成导电端子340并将所得结构单体化以形成多个半导体装置SP。图4D至图4F示出与步骤110及步骤112对应的一些实施例的剖视图。形成导电端子340及单体化的工艺可与上述的工艺相似，因此为简洁起见不再予以详述。
继续参照图5，方法200继续进行到步骤204，在步骤204中，执行另一轮的管芯放置。在一些实施例中，操作方法包括对由相同工艺(例如管芯放置)处理的后续半导体管芯进行反馈校正。举例来说，主机计算装置耦合到叠对计量设备及/或移位计量设备。可将在步骤101’(即叠对测量)中收集的叠对偏移数据及/或在步骤107’(即移位测量)中收集的移位数据传送到主机计算装置，并且主机计算装置可被配置成处理叠对偏移数据及移位数据且可与处理工具通信以调整工艺变量。基于叠对偏移数据及/或移位数据，可为下一轮的半导体装置制作调整工艺配方(process recipe)及/或作出其他变化。
举例来说，当在另一轮的半导体装置制作中将半导体管芯设置在临时载体上(例如步骤104或104’)时，响应于叠对测量(在本轮中实行)及移位测量(在前一轮中实行)而实行反馈校正，以确定各个半导体管芯的位置的补偿值。在一些实施例中，图5中所示的方法200可作为试制样本(pilot sample)实行多次，以收集样本数据，使得主机计算装置可基于样本数据来确定各种半导体管芯的位置的适当补偿值。在一些实施例中，当获得足够量的样本数据时，操作方法可自动实行调整以校正管芯的移位问题，从而降低人力需求。
半导体装置SP可通过在制作期间将各个半导体管芯的叠对偏移及各个经封装半导体管芯的移位考虑在内来实现更好的移位控制。举例来说，如果不将叠对偏移值及移位值考虑在内，则移位控制值(均值加标准偏差)大于10μm。在其中叠对偏移值及移位值在处理期间均得以补偿的某些实施例中，移位控制值被控制为小于5μm，例如在约3μm至约5μm的范围中。根据一些实施例，此种改善可满足对具有更高集成密度的半导体装置的日益增长的需求。应注意，叠对测量及/或移位测量可应用于其他类型的封装技术，图4A至图4F中所示的工艺阶段仅为示例性实施例。
图13及图14是示出根据一些实施例的半导体装置的制造方法的流程图。应注意，图13及图14中与图1及图5中所述的步骤相同或相似的一些步骤由相同或相似的参考编号代表，因此为简洁起见不再详述。虽然方法500及600在下文分别被示出及阐述为一系列动作或事件，但应了解，这些动作或事件的示出次序不应被解释成具有限制意义。举例来说，一些动作可以不同的次序发生及/或与除本文示出及/或阐述的动作或事件之外的其他动作或事件同时发生。另外，可不需要所有示出的动作来实施本文说明的一个或多个方面或实施例。此外，本文所绘示的一个或多个动作可在一个或多个单独的动作及/或阶段中施行。
参照图13，在一些实施例中，方法500始于步骤101’，实行叠对测量，其中此步骤的示例性实施例如上所述。接下来，方法500继续进行到步骤102，将半导体晶片单体化以形成单独的半导体管芯。接下来，方法500继续进行到步骤104’，在补偿相应半导体管芯的叠对偏移值的情况下将半导体管芯放置在临时载体上，然后继续进行到步骤106，利用绝缘包封体包封半导体管芯。接下来，方法500继续进行到步骤108，在半导体管芯及绝缘包封体上形成RDL，其中尽管在包封之后半导体管芯的位移以非线性方式表现，但在形成RDL的光刻工艺期间通过线性方式来补偿半导体管芯的位移。在一些实施例中，调整光刻工具的工艺变量以补偿在叠对测量步骤期间确定的叠对偏移，例如调整光掩模的位置、移动上面放置临时载体的晶片台等。随后，方法500继续进行到步骤110接着是步骤112，在RDL上形成导电端子，然后将所得结构单体化以形成多个半导体装置。使用方法500制作的半导体装置可实现一定程度的移位控制。举例来说，移位控制值被控制为小于10μm，例如在约7μm至约10μm的范围中。
参照图14，方法600始于步骤102，将半导体晶片单体化以形成单独的半导体管芯。接下来，方法600继续进行到步骤104及步骤106，将半导体管芯放置在临时载体上并利用绝缘包封体包封半导体管芯。接下来，方法600继续进行到步骤108’，在半导体管芯及绝缘包封体上形成RDL。在此步骤处，可在形成RDL的光刻工艺期间针对各个半导体管芯的移位值来补偿半导体管芯的位移，其中移位值可为通过实行移位测量(如图5的步骤107’所述)而获得的实际移位值，或者可为通过先前在试制样本中收集的数据而确定的估计移位值。随后，方法600继续进行到步骤110接着是步骤112，在RDL上形成导电端子，然后将所得结构单体化以形成多个半导体装置。使用方法600制作的半导体装置可实现一定程度的移位控制。举例来说，移位控制值被控制为小于10μm，例如在约5μm至约7μm的范围中。
根据一些实施例，一种在半导体装置制造中的移位控制方法包括至少以下步骤。确定半导体管芯的第一目标与所述半导体管芯的第二目标的叠对偏移，其中所述第二目标设置在所述第一目标上。将所述半导体管芯放置在载体之上，其中放置所述半导体管芯包括反馈所述叠对偏移以得到对所述半导体管芯的位置控制。对所述半导体管芯进行后处理以形成半导体装置。
在一些实施例中，确定所述第一目标与所述第二目标的所述叠对偏移是在将所述半导体管芯从半导体晶片单体化之前进行。在一些实施例中，所述第一目标是所述半导体管芯的导电垫，所述第二目标是所述半导体管芯的电连接到所述导电垫的导电连接件，及确定所述第一目标与所述第二目标的所述叠对偏移包括计算所述导电连接件与所述导电垫之间相对于所述半导体管芯上的参考标记的相对位置差异。在一些实施例中，所述叠对偏移代表所述第一目标与所述第二目标之间在维度方向上的偏移程度，反馈所述叠对偏移包括将所述半导体管芯放置在补偿所述偏移程度的位置处。在一些实施例中，对所述半导体管芯进行后处理包括在所述载体上形成绝缘包封体以包封所述半导体管芯，其中在形成所述绝缘包封体之后，所述半导体管芯在所述载体上的位置发生移位，以及在形成所述绝缘包封体之后测量所述半导体管芯的位移。在一些实施例中，对所述半导体管芯进行后处理进一步包括当在所述半导体管芯上形成光刻图案时补偿所述半导体管芯的所述位移，所述形成所述光刻图案是在形成所述绝缘包封体之后进行。在一些实施例中，放置所述半导体管芯进一步包括将多个所述半导体管芯放置在所述载体之上，其中在所述多个所述半导体管芯中的相邻两者之间存在间隙，在形成所述绝缘包封体之后，由所述绝缘包封体填充的所述间隙发生变化。在一些实施例中，在形成所述绝缘包封体之后测量所述半导体管芯的所述位移包括将所述多个所述半导体管芯中的一者设定为参考点，以及确定所述多个所述半导体管芯相对于所述参考点的相对位移。
根据一些替代实施例，一种在半导体装置制造中的移位控制方法包括至少以下步骤。在载体之上利用绝缘包封体包封多个半导体管芯，其中所述多个半导体管芯的至少部分在包封之后发生移位。至少在所述多个半导体管芯上形成光刻图案，其中形成所述光刻图案包括补偿所述多个半导体管芯的所述部分的位置的移位。
在一些实施例中，移位控制方法进一步包括在形成所述光刻图案之前，测量所述多个半导体管芯的所述部分的所述位置的所述位移，以得到测量结果，以及将所述测量结果反馈到用于形成所述光刻图案的光刻工具。在一些实施例中，测量所述多个半导体管芯的所述部分的所述位置的所述位移包括设定参考坐标以映射所述多个半导体管芯的所述部分，其中所述参考坐标的原点与所述多个半导体管芯的所述部分中的一个对准。在一些实施例中，所述多个半导体管芯中的一者的第一目标与所述多个半导体管芯中的所述一者的第二目标之间存在叠对偏移，所述第一目标与所述第二目标彼此上下堆叠，所述方法进一步包括在用所述绝缘包封体进行包封之前，当将所述多个半导体管芯中的所述一者放置在所述载体之上时补偿所述叠对偏移。在一些实施例中，移位控制方法进一步包括在将所述多个半导体管芯中的所述一者从半导体晶片单体化之前，测量所述多个半导体管芯中的所述一者的所述叠对偏移。在一些实施例中，所述第一目标是所述多个半导体管芯中的所述一者的导电垫，所述第二目标是所述多个半导体管芯中的所述一者的设置在所述导电垫上的导电连接件，以及测量所述叠对偏移包括计算所述导电连接件与所述导电垫之间相对于所述多个半导体管芯中的所述一者上的参考标记的相对位置差异。
根据一些替代实施例，一种在半导体装置制造中的移位控制方法包括至少以下步骤。响应于多个半导体管芯中的各个半导体管芯的叠对偏移而将所述多个半导体管芯放置在载体之上的第一位置处。在所述载体上形成绝缘包封体以包封所述多个半导体管芯，其中所述多个半导体管芯的一部分从所述第一位置移位到第二位置。对所述多个半导体管芯进行后处理以形成半导体装置。
在一些实施例中，移位控制方法进一步包括在放置所述多个半导体管芯中的一者之前，测量所述多个半导体管芯中的所述一者的导电连接件相对于所述多个半导体管芯中的所述一者的导电垫的偏移程度，其中所述导电连接件堆叠在所述导电垫上。在一些实施例中，放置所述多个半导体管芯中的所述一者包括将所述多个半导体管芯中的所述一者定位在所述第一位置处，以补偿所述导电连接件相对于所述导电垫的所述偏移程度。在一些实施例中，移位控制方法进一步包括在形成所述绝缘包封体之后测量所述多个半导体管芯的所述一部分的位移。在一些实施例中，测量所述多个半导体管芯的所述一部分的所述位移包括将所述多个半导体管芯中的一者与参考坐标的原点对准，其中所述参考坐标被映射在所述多个半导体管芯的所述一部分上，以及确定所述多个半导体管芯的所述一部分中的其他半导体管芯之间相对于所述多个半导体管芯中的所述一者的相对位移。在一些实施例中，对所述多个半导体管芯进行后处理包括响应于所述多个半导体管芯的所述一部分的所述位移而在所述多个半导体管芯的所述一部分上形成光刻图案。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应理解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下对其作出各种改变、代替及变更。
[符号的说明]
100、200、500、600：方法
101’、102、104、104’、106、107’、108、108’、110、112、204：步骤
312：半导体衬底
312b：后表面
314、314A、314B：导电垫
316、316A、316B：导电连接件
318：保护层
320：绝缘包封体
330：重布线层(RDL)
332：经图案化介电层
334：经图案化导电层
340：导电端子
400：光刻工具
410：照射单元
420：光掩模
430：投射单元
440：晶片台
+A、-B：叠对偏移值
-A、+B：叠对校正值
A-A、B-B’、C-C’：线
AM、RM：参考标记
CP：中心点
D1：第一方向
D2：第二方向
D3：第三方向
D4：第四方向
DAF：管芯贴合膜
DL：管芯区域
Dc、Dp：距离
G：间隙
GP：半导体管芯的部分
P：间距
PA、PB：原始位置
PA’、PB’：经修改位置
PA”、PB”：移位位置
SD、SDA、SDB：半导体管芯
SP：半导体装置
SW：半导体晶片
TC：临时载体
TF：带框

Claims (10)

1.一种在半导体装置制造中的移位控制方法，包括：
确定半导体管芯的第一目标与所述半导体管芯的第二目标的叠对偏移，其中所述第二目标设置在所述第一目标上；
将所述半导体管芯放置在载体之上，其中放置所述半导体管芯包括反馈所述叠对偏移以得到对所述半导体管芯的位置控制；以及
对所述半导体管芯进行后处理以形成半导体装置。
2.根据权利要求1所述的在半导体装置制造中的移位控制方法，其中确定所述第一目标与所述第二目标的所述叠对偏移是在将所述半导体管芯从半导体晶片单体化之前进行。
3.根据权利要求1所述的在半导体装置制造中的移位控制方法，其中
所述第一目标是所述半导体管芯的导电垫，所述第二目标是所述半导体管芯的电连接到所述导电垫的导电连接件，及
确定所述第一目标与所述第二目标的所述叠对偏移包括计算所述导电连接件与所述导电垫之间相对于所述半导体管芯上的参考标记的相对位置差异。
4.根据权利要求1所述的在半导体装置制造中的移位控制方法，其中对所述半导体管芯进行后处理包括：
在所述载体上形成绝缘包封体以包封所述半导体管芯，其中在形成所述绝缘包封体之后，所述半导体管芯在所述载体上的位置发生移位；以及
在形成所述绝缘包封体之后测量所述半导体管芯的位移。
5.一种在半导体装置制造中的移位控制方法，包括：
在载体之上用绝缘包封体包封多个半导体管芯，其中所述多个半导体管芯的至少部分在包封之后发生移位；以及
至少在所述多个半导体管芯上形成光刻图案，其中形成所述光刻图案包括补偿所述多个半导体管芯的所述部分的位置的位移。
6.根据权利要求5所述的在半导体装置制造中的移位控制方法，进一步包括：
在形成所述光刻图案之前，测量所述多个半导体管芯的所述部分的所述位置的所述位移，以得到测量结果；以及
将所述测量结果反馈到用于形成所述光刻图案的光刻工具。
7.根据权利要求5所述的在半导体装置制造中的移位控制方法，其中所述多个半导体管芯中的一者的第一目标与所述多个半导体管芯中的所述一者的第二目标之间存在叠对偏移，所述第一目标与所述第二目标彼此上下堆叠，所述方法进一步包括：
在用所述绝缘包封体进行包封之前，当将所述多个半导体管芯中的所述一者放置在所述载体之上时补偿所述叠对偏移。
8.一种在半导体装置制造中的移位控制方法，包括：
响应于多个半导体管芯中的各个半导体管芯的叠对偏移而将所述多个半导体管芯放置在载体之上的第一位置处；
在所述载体上形成绝缘包封体以包封所述多个半导体管芯，其中所述多个半导体管芯的一部分从所述第一位置移位到第二位置；以及
对所述多个半导体管芯进行后处理以形成半导体装置。
9.根据权利要求8所述的在半导体装置制造中的移位控制方法，进一步包括：
在放置所述多个半导体管芯中的一者之前，测量所述多个半导体管芯中的所述一者的导电连接件相对于所述多个半导体管芯中的所述一者的导电垫的偏移程度，其中所述导电连接件堆叠在所述导电垫上。
10.根据权利要求8所述的在半导体装置制造中的移位控制方法，进一步包括：
在形成所述绝缘包封体之后测量所述多个半导体管芯的所述一部分的位移。
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