TWI735324B - 製造半導體封裝的方法 - Google Patents

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朱昶垠
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南韓商三星電子股份有限公司
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Abstract

在一種製造半導體封裝的方法中，將多個半導體晶片包封於載體中以提供經包封半導體晶片。經包封半導體晶片的第一表面包含自載體的第一表面暴露的晶片墊。量測半導體晶片中的每一者相對於載體的對準誤差。重分配佈線結構可形成於載體的第一表面上。可在形成重分配佈線結構的同時反映針對重分配佈線結構的每一層的校正值，以便在形成重分配佈線結構的同時校正對準誤差。重分配佈線結構可具有在載體的第一表面上電連接至晶片墊的重分配佈線。外部連接部件可形成於重分配佈線結構上且可經組態以電連接至最外重分配佈線。

Description

製造半導體封裝的方法 優先權陳述
本申請案主張2019年12月13日於韓國智慧財產局(Korean Intellectual Property Office；KIPO)申請的韓國專利申請案第10-2019-0166787號的優先權，所述專利申請案的內容以全文引用的方式併入本文中。
例示實施例是關於一種製造半導體封裝的方法。更特定而言，例示實施例是關於一種製造扇出型封裝的方法。
在製造扇出型封裝時，可進行重配置多個晶粒及將晶粒包封於載體中的製程。儘管將晶粒設計為以相等間隔配置，但晶粒可能因發生於重配置製程及包封製程中的製程誤差(諸如熱膨脹)而偏離設計位置定位。考慮到晶粒的對準誤差，可能有必要通過重分配佈線製程及後端製程確保一致性裕度。
然而，為了確保此一致性裕度，最外重分配佈線必須形成為具有足夠面積，且因此，在封裝製造製程中，可能限制及/或阻止下方層的反應產物及揮發性溶劑的氣體排放，因而劣化界面可 靠性且導致製程失敗。
例示實施例提供一種製造具有小型化及極佳可靠性且能夠降低製程成本的半導體封裝的方法。
根據實施例，一種製造半導體封裝的方法包含：將多個半導體晶片包封於載體中以提供經包封半導體晶片，所述經包封半導體晶片中的每一者的第一表面包含自所述載體的第一表面暴露的晶片墊；量測所述經包封半導體晶片中的每一者相對於所述載體的對準誤差；在所述載體的所述第一表面上形成重分配佈線結構；以及在所述重分配佈線結構上形成外部連接部件。形成所述重分配佈線結構包含：反映針對所述重分配佈線結構的每一層的校正值，以便在形成所述重分配佈線結構的同時校正所述對準誤差。所述重分配佈線結構具有電連接至所述經包封半導體晶片的所述晶片墊的重分配佈線。所述重分配佈線結構具有重分配佈線當中的最外重分配佈線。所述外部連接部件電連接至所述最外重分配佈線。
根據實施例，一種製造半導體封裝的方法包含：將多個半導體晶片包封於載體中以提供經包封半導體晶片，所述經包封半導體晶片中的每一者的第一表面包含自所述載體的第一表面暴露的晶片墊；量測所述經包封半導體晶片中的每一者相對於所述載體的對準誤差；基於所述經包封半導體晶片中的每一者的所述對準誤差，判定針對待堆疊於所述載體的所述第一表面上的重分配佈線結構的多個重分配佈線層中的每一層的校正值；在所述載體 的所述第一表面上形成所述重分配佈線結構，形成所述重分配佈線結構包含：在形成所述重分配佈線結構的所述多個重分配佈線層的同時反映所述校正值以校正所述對準誤差，所述重分配佈線結構具有最外重分配佈線；以及在所述重分配佈線結構上形成外部連接部件，所述外部連接部件電連接至所述最外重分配佈線。
根據實施例，一種製造半導體封裝的方法包含：在虛設基板上配置自晶圓切割的半導體晶片；在所述虛設基板上形成載體以覆蓋所述半導體晶片以提供經包封半導體晶片；移除所述虛設基板，使得所述經包封半導體晶片自所述載體的第一表面暴露；量測所述經包封半導體晶片中的每一者相對於所述載體的對準誤差；基於所述經包封半導體晶片中的每一者的所述對準誤差，判定針對待堆疊於所述載體的所述第一表面上的重分配佈線結構的多個重分配佈線層中的每一層的校正值；在形成所述多個重分配佈線層的同時反映所述校正值以校正所述對準誤差，所述重分配佈線結構具有所述多個重分配佈線層當中的最外重分配佈線；以及在所述重分配佈線結構上形成外部連接部件，所述外部連接部件電連接至所述最外重分配佈線。
根據實施例，可將多個半導體晶片包封於載體中，且可進行重分配佈線製程以形成具有電連接至所述半導體晶片的晶片墊的重分配佈線的重分配佈線結構。可進行焊料球製程以在所述重分配佈線結構上形成外部連接部件，所述外部連接部件電連接至所述最外重分配佈線。可進行單體化製程以鋸切所述載體以完成扇出型封裝。
可在用於形成所述重分配佈線結構的重分配佈線層的曝 光製程中依序反映為了校正所述載體上的所述半導體晶片的對準誤差而分配的針對每一層的校正值，以藉此預先確保在以下焊料球製程中所需的一致性裕度。因此，為了確保所述一致性裕度，可能不需要極大地擴大最外重分配佈線的著陸墊的大小。
因此，由於減小了最外重分配佈線的墊大小，故可促進下方層的反應產物及揮發性溶劑的氣體排放。另外，輸入/輸出及功率佈線可通過藉由減小重分配佈線的墊大小而確保的區域而另外安置重分配，且由於減小了在單體化製程中所需的空隙，故可將佈線、屏蔽件或虛設金屬配置至封裝的外周邊，以藉此改良電特性(PI、SI、EMI)、機械強度以及散熱特性。藉由經由減小空隙來減小封裝的大小，有可能獲得小型化及成本降低的效果。
10:扇出型封裝
20:虛設基板
30:分離層
100:重分配佈線結構
110:第一絕緣層
111a、111b、111b':第一開口
112a、112b、112b':第一重分配佈線
120:第二絕緣層
121a、121b、121b':第二開口
122a、122b、122b':第二重分配佈線
131b':第三開口
132b、132b':第三重分配佈線
200a、200b:半導體晶片
210:晶片墊
300:載體
300a:第一表面
310:載體對準鍵
400:保護層
401:孔洞
410:凸塊下金屬層
420:外部連接部件
A、B、C、D、E:部分
C0、C1、C2、C3、C4、C5、C6:曝光位置
D:對準誤差
Di:設計位置
I-I':線
Oi:設計原點座標
Or:實際原點座標
S1:第一距離
S2:第二距離
S3:第三距離
S4:第四距離
S100、S110、S120、S122、S124、S126、S130:操作
V:未對準
自結合隨附圖式進行的以下詳細描述，將更清晰地理解例示實施例。圖1至圖16B表示如本文中所描述的非限制性例示實施例。
圖1為示出根據例示實施例的製造半導體封裝的方法的流程圖。
圖2為示出圖1中的重分配佈線製程的階段的流程圖。
圖3至圖7、圖8A、圖9A、圖10A、圖11A、圖12A、圖13A以及圖14為示出根據例示實施例的製造半導體封裝的方法的剖面視圖。
圖8B、圖9B、圖10B、圖11B、圖12B以及圖13B為示出比較實施例中的製造半導體封裝的方法的剖面視圖。
圖8C至圖11C以及圖13C為分別示出圖8A至圖11A以及圖13A中的A部分、B部分、C部分、D部分以及E部分的放大剖面視圖。
圖15A為示出藉由根據例示實施例的製造半導體封裝的方法形成的重分配佈線結構的視圖。
圖15B為示出藉由根據比較實施例的製造半導體封裝的方法形成的重分配佈線結構的視圖。
圖16A為示出藉由根據例示實施例的製造半導體封裝的方法形成的重分配佈線結構的視圖。
圖16B為示出藉由根據比較實施例的製造半導體封裝的方法形成的重分配佈線結構的視圖。
在下文中，將參考隨附圖式詳細地解釋例示實施例。
圖1為示出根據例示實施例的製造半導體封裝的方法的流程圖。圖2為示出圖1中的重分配佈線製程的階段的流程圖。
參考圖1及圖2，可將自晶圓切割的第一個別晶粒(半導體晶片)重配置及包封於載體中(操作S100、操作S110)。
在例示實施例中，在重配置製程(取放製程)中，在對晶圓進行切割成個別晶粒的製程之後，可對個別晶粒進行檢驗製程。可將判斷為良好的晶粒配置於虛設基板上。晶粒可藉由黏著劑部件(諸如熱釋放膠帶)黏著於虛設基板上。
在包封製程中，在虛設基板上形成載體以覆蓋晶粒之後，可移除虛設基板以自載體的第一表面暴露晶粒。
特定而言，模製部件可形成於虛設基板上以覆蓋晶粒，且接著，可固化模製部件。在固化階段中，熱釋放膠帶可被加熱而損失黏著強度，使得可自模製部件移除熱釋放膠帶。因此，可將晶粒包封於載體中。晶粒的在其上形成晶片墊的第一表面可自載體的第一表面暴露。
舉例而言，載體可包含面板載體。可在具有面板形狀的載體中配置約200個至約6,000個晶粒。在此情況下，半導體封裝可稱為扇出面板級封裝。替代地，載體可包含晶圓載體。在此情況下，半導體封裝可稱為扇出晶圓級封裝。
可將晶粒設計為以所需(及/或替代地，預定)恆定(例如，相等)間隔配置於載體上。然而，晶粒可能因發生於重配置製程及包封製程中的製程誤差(諸如熱膨脹)而偏離設計位置定位，從而產生對準誤差D。
接著，具有電連接至晶片墊的重分配佈線的重分配佈線結構可形成於載體的第一表面上(重分配佈線製程)(操作S120)，且接著，電連接至最外重分配佈線的外部連接部件可形成於重分配佈線結構上(焊料球製程)(操作S130)。
在例示實施例中，在藉由重分配佈線製程形成重分配佈線層的同時，可藉由依序反映針對每一層的校正值(依序回歸校正)來校正晶粒的對準誤差D。在用於形成重分配佈線層中的每一者的曝光製程中，可進行針對焊料球製程中所需的一致性裕度的校正。
特定而言，在重分配佈線製程中，可量測晶粒中的每一者相對於載體的對準誤差(操作S122)，可基於晶粒中的每一者的對 準誤差來判定針對重分配佈線結構的多個重分配佈線層中的每一層的校正值(操作S124)，且可在形成多個重分配佈線層的同時依序反映針對每一層的校正值，以藉此校正對準誤差(操作S126)。
首先，在操作S122中，可使用載體上的全局參考目標來量測晶粒中的每一者相對於載體的對準誤差D。全局參考目標可包含定位於晶粒外部的載體對準鍵。晶粒的對準誤差D可由晶粒的實際原點座標Or相對於晶粒的設計原點座標Oi的位移值(差值)表示。
在操作S124中，可根據晶粒的對準誤差來判定(例如，計算、量測)針對多個重分配佈線層中的每一層的校正值。對準誤差D可被分配為針對重分配佈線層中的每一層的校正值。可考慮到每一層的材料、結構特性、公差等來判定針對每一層的校正值。舉例而言，可判定(例如，計算、量測)針對每一層的校正值彼此相同。替代地，可判定(例如，計算、量測)校正值分別具有用於針對每一層的校正值的不同權重。
在操作S126中，可在形成多個重分配佈線層的同時依序反映針對每一層的校正值，以藉此校正對準誤差D。
舉例而言，在重分配佈線結構具有在兩個水平高度上的第一重分配佈線層及第二重分配佈線層的情況下，曝光製程可進行兩次以形成具有第一重分配佈線的第一重分配佈線層，且曝光製程可進行兩次以形成具有第二重分配佈線的第二重分配佈線層。
在此情況下，在載體的第一表面上形成第一絕緣層之後，可進行基於針對每一層的第一校正值的第一曝光製程以在第一絕 緣層中形成第一開口(第一通孔)。接著，可進行基於針對每一層的第二校正值的第二曝光製程以在第一絕緣層上形成填充第一開口的第一重分配佈線。
在第一絕緣層上形成第二絕緣層以覆蓋第一重分配佈線之後，可進行基於針對每一層的第三校正值的第三曝光製程以在第二絕緣層中形成第二開口(第二通孔)。接著，可進行基於針對每一層的第四校正值的第四曝光製程以在第二絕緣層上形成填充第二開口的第二重分配佈線。
針對每一層的第一校正值至第四校正值可彼此相同或不同。針對每一層的第一校正值至第四校正值中的每一者可具有對準誤差向量的逆向量值。
第一曝光製程至第四曝光製程可根據晶粒中的每一者的位置以局部對準方式進行。舉例而言，可使用步進機對每一晶粒進行曝光製程。由於曝光製程進行為與每一晶粒的位置對準，故第一重分配佈線及第二重分配佈線可與每一晶粒匹配。當進行曝光製程時，可量測位於每一晶粒中的對準鍵且可考慮所量測的偏差，使得曝光位置可與每一晶粒對準。因此，當在每一水平高度上進行曝光製程時，可反映所量測的偏差及針對每一層的校正值以判定曝光位置。
最外第二重分配佈線的一部分可充當在其上安置外部連接部件(諸如焊料球)的著陸墊，亦即，封裝墊。可在用於形成重分配佈線結構的重分配佈線層的曝光製程中依序反映為了校正晶粒的對準誤差D而分配的針對每一層的第一校正值至第四校正值，以藉此預先確保在以下焊料球製程中所需的一致性裕度。因 此，為了確保所述一致性裕度，可能不需要極大地擴大最外第二重分配佈線的著陸墊的大小。因此，由於減小了最外重分配佈線的墊大小，故可促進下方層的反應產物及揮發性溶劑的氣體排放。
接著，外部連接部件可形成於重分配佈線結構上以電連接至最外第二重分配佈線。舉例而言，作為外部連接部件的焊料球可形成於最外重分配佈線的一部分上。焊料球可藉由焊料球附接製程分別形成於重分配佈線結構的外表面上的封裝墊上。
特定而言，保護層可形成於重分配佈線結構上，所述保護層具有暴露最外第二重分配佈線的部分的孔洞。在最外第二重分配佈線的經暴露著陸墊上形成凸塊下金屬(under bump metallurgy；UBM)層之後，焊料球可形成於凸塊下金屬層上。
包含焊料球製程的後端製程可根據載體的位置以全局對準方式進行。後端製程可進行為在未與每一晶粒位置對準的情況下相對於載體的全局參考目標對準。亦即，可使用晶粒外部的全局參考目標來進行形成用於暴露最外第二重分配佈線的著陸墊區的孔洞的雷射處理製程。因此，可在未考慮晶粒中的每一者的對準誤差的情況下完全基於晶粒中的每一者的設計原點座標Oi對載體進行後端製程。
接著，可進行單體化製程以切割載體以完成扇出型封裝。
如上文所提及，可在用於形成重分配佈線結構的重分配佈線層的曝光製程中依序反映為了校正晶粒的對準誤差D而分配的針對每一層的校正值，以藉此預先確保在以下焊料球製程中所需的一致性裕度。因此，為了確保一致性裕度，可能不需要極大地擴大最外第二重分配佈線的著陸墊的大小。
因此，由於減小了最外重分配佈線的墊大小，故可促進下方層的反應產物及揮發性溶劑的氣體排放。另外，輸入/輸出及功率佈線可通過藉由減小重分配佈線的墊大小而確保的區域另外安置，且由於減小了在單體化製程中所需的空隙，故可將佈線、屏蔽件或虛設金屬配置至封裝的外周邊，以藉此改良電特性(PI、SI、EMI)、機械強度以及散熱特性。藉由經由減小空隙來減小封裝的大小，有可能獲得小型化及成本降低的效果。
在下文中，將相比於比較實施例中的製造半導體封裝的方法來解釋圖1中的製造半導體封裝的方法。
圖3至圖7、圖8A、圖9A、圖10A、圖11A、圖12A、圖13A以及圖14為示出根據例示實施例的製造半導體封裝的方法的剖面視圖。圖8B、圖9B、圖10B、圖11B、圖12B以及圖13B為示出比較實施例中的製造半導體封裝的方法的剖面視圖。圖6為示出在其中包封半導體封裝的載體的一部分的平面視圖。圖7為示出圖6中的半導體晶片的對準誤差的平面視圖。圖8C至圖11C以及圖13C為分別示出圖8A至圖11A以及圖13A中的A部分、B部分、C部分、D部分以及E部分的放大剖面視圖。圖5為沿圖6中的線I-I'截取的剖面視圖。圖8B、圖9B、圖10B、圖11B、圖12B以及圖13B表示分別對應於圖8A、圖9A、圖10A、圖11A、圖12A以及圖13A的製程階段的製程階段。
參考圖3，在虛設基板20上形成分離層30之後，可將自晶圓切割的半導體晶片(晶粒)200a、半導體晶片200b配置於分離層30上。
在例示實施例中，虛設基板20可用作在其上配置多個半 導體晶片的基底基板，且載體(模具基板)是形成來包封半導體晶片。虛設基板20可具有對應於根據配置於其上的半導體晶片的數目的面板載體的形狀。替代地，虛設基板20可具有對應於在其上進行半導體製造製程的晶圓的形狀。虛設基板20可包含例如矽基板、玻璃基板，或非金屬或金屬板。
分離層30可包含充當臨時黏著劑的聚合物膠帶。分離層30可包含能夠在其經受光或熱時損失黏著強度的材料。分離層30可包含黏著劑部件，諸如熱釋放膠帶。替代地，分離層30可包含例如能夠在曝光於可見光或紫外輻射時交聯的雙重固化矽酮黏著劑。
可對藉由切割製程自晶圓切割的個別半導體晶片(晶粒)進行檢驗製程。可藉由重配置製程(取放製程)將判斷為良好的晶粒配置於虛設基板20上。
在例示實施例中，半導體晶片200a、半導體晶片200b中的每一者可在其第一表面(例如，主動表面)上包含多個晶片墊210。可將半導體晶片200a、半導體晶片200b安置於虛設基板20上，使得半導體晶片200a、半導體晶片200b的在其上形成晶片墊210的第一表面面朝虛設基板20。
在一些實施例中，可根據本發明概念來修改晶片墊210的數目、組態以及配置。在一些實施例中，多個堆疊半導體晶片200可形成於虛設基板20上。
儘管僅在圖式中示出一些晶片墊，但晶片墊的結構及配置為實例，且可能不限於此。儘管在圖式中示出兩個半導體晶片，但可理解，半導體晶片的數目可能不限於此。
半導體晶片可包含積體電路。舉例而言，半導體晶片可為包含邏輯電路(諸如用以控制記憶體晶片的控制器)的邏輯晶片。半導體晶片可為包含記憶體電路(諸如DRAM、SRAM、快閃記憶體、PRAM、ReRAM、FRAM或MRAM)的記憶體晶片。
參考圖4，載體(模具基板)300可形成於虛設基板20上以覆蓋半導體晶片200a、半導體晶片200b。
在例示實施例中，覆蓋半導體晶片200a、半導體晶片200b的載體300可藉由經由包封製程在分離層30上形成模製材料來形成。載體300可包含例如環氧樹脂模製化合物。
參考圖5至圖7，可倒置圖4的包含載體300的結構且可自載體300移除虛設基板20及分離層30，且接著，可量測半導體晶片200a、半導體晶片200b中的每一者相對於載體300的對準誤差D。
在例示實施例中，可加熱分離層30以自載體300移除虛設基板20。由於移除了虛設基板20，故半導體晶片200a、半導體晶片200b的第一表面可自載體300的第一表面300a暴露。因此，半導體晶片200a、半導體晶片200b的晶片墊210可自載體300的第一表面300a暴露。
舉例而言，載體可包含面板載體。可在具有面板形狀的載體中配置約200個至約6,000個晶粒。在此情況下，此製程可稱為面板級封裝製程。
儘管將半導體晶片設計為以所需(及/或替代地，預定)恆定(例如，相等)間隔配置於載體300上，但半導體晶片可能因發生於重配置製程及包封製程中的製程誤差(諸如熱膨脹)而偏離 設計位置定位，從而產生對準誤差D。在圖5至圖7中，半導體晶片200a可定位於設計位置處，且半導體晶片200b可定位為自設計位置Di偏離偏差D。
在例示實施例中，如圖6及圖7中所示出，可使用載體300上的全局參考目標來量測半導體晶片中的每一者相對於載體300的對準誤差D。全局參考目標可包含定位於晶粒外部的載體對準鍵310。可使用全局參考目標在於載體上所界定的3維座標系中量測半導體晶片的實際原點座標。半導體晶片200b的對準誤差D可由半導體晶片200b的實際原點座標Or相對於半導體晶片200b的設計原點座標Oi的位移(差)(dx,dy,dθ)表示。
參考圖8A、圖9A、圖10A以及圖11A，具有電連接至晶片墊210的重分配佈線的重分配佈線結構100可形成於載體300的第一表面上。圖8B、圖9B、圖10B以及圖11B示出分別對應於圖8A、圖9A、圖10A以及圖11A的重分配佈線製程階段的根據比較實施例的重分配佈線製程階段。
在例示實施例中，在藉由重分配佈線製程形成重分配佈線層的同時，可藉由依序反映針對每一層的校正值(依序回歸校正)校正半導體晶片200b的對準誤差D。在用於形成重分配佈線層中的每一者的曝光製程中，可預先進行針對在重分配佈線製程之後的焊料球製程中所需的一致性裕度的校正。
特定而言，在重分配佈線製程中，首先，可量測半導體晶片200a、半導體晶片200b中的每一者相對於載體300的對準誤差D，且可根據半導體晶片200a、半導體晶片200b中的每一者的對準誤差D來判定針對重分配佈線結構100的多個重分配佈線層中 的每一層的校正值。接著，可在形成多個重分配佈線層的同時依序反映針對每一層的校正值，以藉此校正對準誤差D。
可基於半導體晶片200b的對準誤差D來判定針對形成於半導體晶片200b上的多個重分配佈線層中的每一層的校正值。對準誤差D可被分配為針對重分配佈線層中的每一層的校正值。可考慮到每一層的材料、結構特性、公差等來判定針對每一層的校正值。舉例而言，可判定針對每一層的校正值彼此相同。替代地，可判定校正值分別具有用於針對每一層的校正值的不同權重。
在圖8A、圖9A、圖10A以及圖11A中，重分配佈線結構100可具有第一重分配佈線層及第二重分配佈線層。在此情況下，曝光製程可進行兩次以形成具有第一重分配佈線的第一重分配佈線層，且曝光製程可進行兩次以形成具有第二重分配佈線的第二重分配佈線層。半導體晶片200b的對準誤差D可在四個曝光製程中分配至針對每一層的第一校正值至第四校正值。舉例而言，可判定針對每一層的第一校正值至第四校正值具有-D/4。重分配佈線層的數目、配置等為實例，且本發明概念不限於此。
如圖8A中所示出，在形成第一絕緣層110以覆蓋載體300的第一表面300a之後，可使第一絕緣層110圖案化以形成分別暴露晶片墊210的第一開口111a、第一開口111b'。
第一絕緣層110可包含例如聚合物或介電材料。第一絕緣層110可藉由例如氣相沈積製程或旋轉塗佈製程形成。
第一開口111a、第一開口111b'可藉由曝光製程形成。曝光製程可根據半導體晶片200a、半導體晶片200b中的每一者的位置以局部對準方式進行。舉例而言，可使用步進機對每一半導體晶 片進行曝光製程。由於曝光製程進行為與每一半導體晶片的位置對準，故第一開口可與每一半導體晶片匹配。當進行曝光製程時，可量測位於每一半導體晶片中的晶粒對準鍵且可考慮所量測的偏差，使得曝光位置可與每一半導體晶片對準。
由於半導體晶片200a中不存在對準誤差，故可不在曝光製程中反映針對每一層的校正值。因此，對半導體晶片200a上的第一絕緣層110進行的曝光製程可進行為基於晶粒對準鍵與半導體晶片200a的位置對準。因此，第一開口111a可藉由未考慮針對每一層的校正值的曝光製程形成於第一絕緣層110中。
由於半導體晶片200b中存在對準誤差D，故可在曝光製程中反映針對每一層的校正值。因此，可基於晶粒對準鍵來進行對半導體晶片200b上的第一絕緣層110進行的曝光製程，使得反映針對每一層的第一校正值。因此，第一開口111b'可藉由基於針對每一層的第一校正值的曝光製程形成於第一絕緣層110中。
參考圖8B，在根據比較實施例的重分配佈線製程中，儘管在半導體晶片200b中存在對準誤差D，但對半導體晶片200b上的第一絕緣層110進行的曝光製程可進行為在未考慮針對每一層的校正值的情況下基於晶粒對準鍵與半導體晶片200b的位置對準。
因此，如圖8C中所示出，藉由在其中反映針對每一層的第一校正值的曝光製程形成的第一開口111b'可自藉由根據比較實施例的曝光製程形成的第一開口111b在對準誤差向量(
Figure 109129697-A0305-02-0017-33
)的反向方向上移位第一距離S1。
參考圖9A，第一重分配佈線112a、第一重分配佈線112b' 可形成於第一絕緣層110上，以經由第一開口111a、第一開口111b'直接連接至晶片墊210。
在例示實施例中，第一重分配佈線112a、第一重分配佈線112b'可分別形成於第一絕緣層110及晶片墊210的部分上。在第一絕緣層110上及第一開口111a、第一開口111b'中形成晶種層之後，第一重分配佈線112a、第一重分配佈線112b'可藉由使晶種層圖案化及進行電解電鍍製程形成。因此，第一重分配佈線112a、第一重分配佈線112b'可經由第一開口直接接觸晶片墊210。
舉例而言，為了使晶種層圖案化，在晶種層上形成光阻層之後，可對光阻層進行曝光製程及顯影製程以形成用於暴露第一重分配佈線區的第一光阻圖案。可進行電解電鍍製程以在由第一光阻圖案界定的第一重分配佈線區中形成第一重分配佈線112a、第一重分配佈線112b'。第一重分配佈線112a、第一重分配佈線112b'可包含Al、Cu、Sn、Ni、Au、Pt或其合金。
接著，在藉由去除製程移除第一光阻圖案之後，可藉由濕式蝕刻製程移除剩餘晶種層。
在例示實施例中，用於暴露第一重分配佈線112a、第一重分配佈線112b'的區的第一光阻圖案可藉由曝光製程形成。曝光製程可根據半導體晶片200a、半導體晶片200b中的每一者的位置以局部對準方式進行。舉例而言，可使用步進機對每一半導體晶片進行曝光製程。由於曝光製程進行為與每一半導體晶片的位置對準，故第一重分配佈線可與每一半導體晶片匹配。當進行曝光製程時，可量測位於每一半導體晶片中的晶粒對準鍵且可考慮所量測的偏差，使得曝光位置可與每一半導體晶片對準。
由於半導體晶片200a中不存在對準誤差，故可不在曝光製程中反映針對每一層的校正值。因此，對半導體晶片200a上的光阻層進行的曝光製程可進行為基於晶粒對準鍵與半導體晶片200a的位置對準。因此，第一重分配佈線112a可藉由未考慮針對每一層的校正值的曝光製程形成於第一絕緣層110上。
由於半導體晶片200b中存在對準誤差D，故可在曝光製程中反映針對每一層的校正值。因此，可基於晶粒對準鍵來進行對半導體晶片200b上的光阻層進行的曝光製程，使得反映針對每一層的第二校正值。因此，第一重分配佈線112b'可藉由基於針對每一層的第二校正值的曝光製程形成於第一絕緣層110上。
參考圖9B，在根據比較實施例的重分配佈線製程中，儘管在半導體晶片200b中存在對準誤差D，但對半導體晶片200b上的第一光阻層進行的曝光製程可進行為在未考慮針對每一層的校正值的情況下基於晶粒對準鍵與半導體晶片200b的位置對準。
因此，如圖9C中所示出，藉由在其中反映針對每一層的第二校正值的曝光製程形成的第一重分配佈線112b'可自藉由根據比較實施例的曝光製程形成的第一重分配佈線112b在對準誤差向量(
Figure 109129697-A0305-02-0019-31
)的反向方向上移位第二距離S2。
如圖10A中所示出，在形成第二絕緣層120以覆蓋第一絕緣層110上的第一重分配佈線112a、第一重分配佈線112b'之後，可使第二絕緣層120圖案化以形成分別暴露第一重分配佈線112a、第一重分配佈線112b'的第二開口121a、第二開口121b'。
第二絕緣層120可包含例如聚合物或介電材料。第二絕緣層120可藉由例如氣相沈積製程或旋轉塗佈製程形成。
第二開口121a、第二開口121b'可藉由曝光製程形成。曝光製程可根據半導體晶片200a、半導體晶片200b中的每一者的位置以局部對準方式進行。舉例而言，可使用步進機對每一半導體晶片進行曝光製程。由於曝光製程進行為與每一半導體晶片的位置對準，故第二開口可與每一半導體晶片匹配。當進行曝光製程時，可量測位於每一半導體晶片中的晶粒對準鍵且可考慮所量測的偏差，使得曝光位置可與每一半導體晶片對準。
由於半導體晶片200a中不存在對準誤差，故可不在曝光製程中反映針對每一層的校正值。因此，對半導體晶片200a上的第二絕緣層120進行的曝光製程可進行為基於晶粒對準鍵與半導體晶片200a的位置對準。因此，第二開口121a可藉由未考慮針對每一層的校正值的曝光製程形成於第二絕緣層120中。
由於半導體晶片200b中存在對準誤差D，故可在曝光製程中反映針對每一層的校正值。因此，可基於晶粒對準鍵來進行對半導體晶片200b上的第二絕緣層120進行的曝光製程，使得反映針對每一層的第三校正值。因此，第二開口121b'可藉由基於針對每一層的第三校正值的曝光製程形成於第二絕緣層120中。
參考圖10B，在根據比較實施例的重分配佈線製程中，儘管在半導體晶片200b中存在對準誤差D，但對半導體晶片200b上的第二絕緣層120進行的曝光製程可進行為在未考慮針對每一層的校正值的情況下基於晶粒對準鍵與半導體晶片200b的位置對準。
因此，如圖10C中所示出，藉由在其中反映針對每一層的第三校正值的曝光製程形成的第二開口121b'可自藉由根據比 較實施例的曝光製程形成的第二開口121b在對準誤差向量(
Figure 109129697-A0305-02-0021-34
)的反向方向上移位第三距離S3。
參考圖11A，第二重分配佈線122a、第二重分配佈線122b'可形成於第二絕緣層120上以經由第二開口121a、第二開口121b'直接連接至第一重分配佈線112a、第一重分配佈線112b'。
在例示實施例中，第二重分配佈線122a、第二重分配佈線122b'可分別形成於第二絕緣層120及第一重分配佈線112a、第一重分配佈線112b'的部分上。在第二絕緣層120上及第二開口121a、第二開口121b'中形成晶種層之後，第二重分配佈線122a、第二重分配佈線122b'可藉由使晶種層圖案化及進行電解電鍍製程形成。因此，第二重分配佈線122a、第二重分配佈線122b'可經由第二開口直接接觸第一重分配佈線112a、第一重分配佈線112b'。
舉例而言，為了使晶種層圖案化，在晶種層上形成光阻層之後，可對光阻層進行曝光製程及顯影製程以形成用於暴露第二重分配佈線區的第二光阻圖案。可進行電解電鍍製程以在由第二光阻圖案界定的第二重分配佈線區中形成第二重分配佈線122a、第二重分配佈線122b'。第二重分配佈線122a、第二重分配佈線122b'可包含Al、Cu、Sn、Ni、Au、Pt或其合金。
接著，在藉由去除製程移除第二光阻圖案之後，可藉由濕式蝕刻製程移除剩餘晶種層。
在例示實施例中，用於暴露第二重分配佈線122a、第二重分配佈線122b'的區的第二光阻圖案可藉由曝光製程形成。曝光製程可根據半導體晶片200a、半導體晶片200b中的每一者的位置 以局部對準方式進行。舉例而言，可使用步進機對每一半導體晶片進行曝光製程。由於曝光製程進行為與每一半導體晶片的位置對準，故第二重分配佈線可與每一半導體晶片匹配。當進行曝光製程時，可量測位於每一半導體晶片中的晶粒對準鍵且可考慮所量測的偏差，使得曝光位置可與每一半導體晶片對準。
由於半導體晶片200a中不存在對準誤差，故可不在曝光製程中反映針對每一層的校正值。因此，對半導體晶片200a上的光阻層進行的曝光製程可進行為基於晶粒對準鍵與半導體晶片200a的位置對準。因此，第二重分配佈線122a可藉由未考慮針對每一層的校正值的曝光製程形成於第二絕緣層120上。
由於半導體晶片200b中存在對準誤差D，故可在曝光製程中反映針對每一層的校正值。因此，可基於晶粒對準鍵來進行對半導體晶片200b上的光阻層進行的曝光製程，使得反映針對每一層的第二校正值。因此，第二重分配佈線122b'可藉由基於針對每一層的第四校正值的曝光製程形成於第二絕緣層120上。
參考圖11B，在根據比較實施例的重分配佈線製程中，儘管在半導體晶片200b中存在對準誤差D，但對半導體晶片200b上的第二光阻層進行的曝光製程可進行為在未考慮針對每一層的校正值的情況下基於晶粒對準鍵與半導體晶片200b的位置對準。
因此，如圖11C中所示出，藉由在其中反映針對每一層的第四校正值的曝光製程形成的第二重分配佈線122b'可自藉由根據比較實施例的曝光製程形成的第二重分配佈線122b在對準誤差向量(
Figure 109129697-A0305-02-0022-35
)的反向方向上移位第四距離S4。第四距離S4可為藉由依序反映針對每一層的第一校正值至第四校正值獲得的對準校正 值。
最外第二重分配佈線的一部分可充當在其上安置外部連接部件(諸如焊料球)的著陸墊，亦即，封裝墊。為了校正半導體晶片200b的對準誤差D，可在用於形成重分配佈線結構100的第一重分配佈線層及第二重分配佈線層的曝光製程中依序反映針對每一層所分配的第一校正值至第四校正值，以藉此預先確保在以下焊料球製程中所需的一致性裕度。因此，為了確保一致性裕度，可能不需要極大地擴大最外第二重分配佈線的著陸墊的大小。
參考圖12A、圖13A以及圖14，在重分配佈線結構100上形成外部連接部件420以電連接至最外第二重分配佈線之後，可對載體300進行單體化製程以完成扇出型封裝10。圖12B及圖13B示出分別對應於圖12A及圖13A的焊料球製程階段的根據比較實施例的焊料球製程階段。
在例示實施例中，包含焊料球製程及單體化製程的後端製程可根據載體300的位置以全局對準方式進行。後端製程可進行為在未與每一半導體晶片位置對準的情況下相對於載體300的全局參考目標310對準。亦即，可使用半導體晶片外部的全局參考目標來進行形成用於暴露最外第二重分配著陸墊的區的保護圖案的雷射處理製程及單體化製程。因此，可在未考慮半導體晶片中的每一者的對準誤差的情況下完全基於半導體晶片中的每一者的設計原點座標Oi對載體進行後端製程。
如圖12A中所示出，在第二絕緣層120上形成保護層400以覆蓋最外第二重分配佈線122a、最外第二重分配佈線122b'之後，可使保護層400圖案化以形成分別暴露最外第二重分配佈線 122a、最外第二重分配佈線122b'的著陸墊區的孔洞401。
孔洞401可藉由雷射處理製程形成。雷射處理製程可根據載體300的位置以全局對準方式進行。亦即，可使用半導體晶片外部的全局參考目標來進行形成用於暴露最外第二重分配佈線的著陸墊區的孔洞的雷射處理製程。因此，可在未考慮半導體晶片中的每一者的對準誤差的情況下完全基於半導體晶片中的每一者的設計原點座標Oi對載體進行雷射處理製程。
參考圖12B，在根據比較實施例的焊料球製程中，由於孔洞401在未考慮半導體晶片200a、半導體晶片200b中的每一者的對準誤差的情況下以全局對準方式形成，故可能因對準誤差D而發生保護層400的孔洞401與最外第二重分配佈線122b'之間的未對準V，使得最外第二重分配佈線可能需要具有較大著陸面積。
如圖13A中所示出，在形成之後，外部連接部件420可安置於最外第二重分配佈線122a、最外第二重分配佈線122b'的藉由孔洞401暴露的著陸墊上。
舉例而言，在最外第二重分配佈線122a、最外第二重分配佈線122b'的經暴露著陸墊上形成凸塊下金屬(UBM)層410之後，作為外部連接部件的焊料球可形成於凸塊下金屬層410上。焊料球可藉由焊料球附接製程分別形成於重分配佈線結構100的外表面上的封裝墊上。焊料球可具有約100微米至約500微米的直徑。
如上文所提及，可在用於形成重分配佈線結構100的第一重分配佈線層及第二重分配佈線層的曝光製程中依序反映為了校正半導體晶片200b的對準誤差D而針對每一層分配的第一校 正值至第四校正值，以限制及/或阻止因對準誤差D而發生於最外重分配佈線中的偏心(eccentricity)，以藉此預先確保在以下焊料球製程中所需的一致性裕度。因此，為了確保一致性裕度，可能不需要極大地擴大最外第二重分配佈線的著陸墊的大小。
因此，由於減小了最外重分配佈線的墊大小，故可促進下方層的反應產物及揮發性溶劑的氣體排放。另外，輸入/輸出及功率佈線可通過藉由減小重分配佈線的墊大小而確保的區域另外安置，且由於減小了在單體化製程中所需的空隙，故可將佈線、屏蔽件或虛設金屬配置至封裝的外周邊，以藉此改良電特性(PI、SI、EMI)、機械強度以及散熱特性。藉由經由減小空隙來減小封裝的大小，有可能獲得小型化及成本降低的效果。
圖15A為示出藉由根據例示實施例的製造半導體封裝的方法形成的重分配佈線結構的視圖。圖15B為示出藉由根據比較實施例的製造半導體封裝的方法形成的重分配佈線結構的視圖。為解釋方便起見，將描述設計為重分配佈線結構具有第一重分配佈線層及第二重分配佈線層，且第一重分配佈線層及第二重分配佈線層的通孔(第一開口及第二開口)的中心以及重分配佈線(第一重分配佈線及第二重分配佈線)的中心與晶片墊的中心重合的情況。
參考圖15A，根據例示實施例，在嵌入於載體中的半導體晶片的晶片墊210具有對準誤差D的情況下，可分別在用於形成第一重分配佈線層及第二重分配佈線層的第一曝光製程至第四曝光製程中反映針對每一層的第一校正值至第四校正值，以藉此預先確保在後端製程中所需的裕度。針對每一層的第一校正值至第 四校正值可彼此相同。晶片墊210具有曝光位置C0。
特定而言，第一通孔(第一開口)111b'的曝光位置C1可移位針對每一層的第一校正值(-D/4)，第一重分配佈線112b'的曝光位置C2可移位針對每一層的第二校正值(-D/4)，第二通孔(第二開口)121b'的曝光位置C3可移位針對每一層的第三校正值(-D/4)，且第二重分配佈線122b'的曝光位置C4可移位針對每一層的第四校正值(-D/4)。
參考圖15B，根據比較實施例，用於形成第一重分配佈線層及第二重分配佈線層的第一曝光製程至第四曝光製程可進行為在未考慮針對每一層的校正值的情況下與晶片墊210的位置對準。
因此，圖15B的最外第二重分配佈線122b的著陸墊可能需要具有大於圖15A的最外第二重分配佈線122b'的著陸墊的墊面積，以便獲得在以下焊料球製程中所需的一致性裕度。舉例而言，在最外第二重分配佈線122b的著陸墊具有50微米直徑的情況下，即使圖15A的最外第二重分配佈線122b'的著陸墊的直徑減小至20微米，亦有可能滿足後端製程所需的一致性裕度。
圖16A為示出藉由根據例示實施例的製造半導體封裝的方法形成的重分配佈線結構的視圖。圖16B為示出藉由根據比較實施例的製造半導體封裝的方法形成的重分配佈線結構的視圖。為解釋方便起見，將描述設計為重分配佈線結構具有第一重分配佈線層、第二重分配佈線層以及第三重分配佈線層，且第一重分配佈線層、第二重分配佈線層以及第三重分配佈線層的通孔(第一開口、第二開口以及第三開口)的中心以及重分配佈線(第一重分配佈線、第二重分配佈線以及第三重分配佈線)的中心與晶片墊的中 心重合的情況。
參考圖16A，根據例示實施例，在嵌入於載體中的半導體晶片的晶片墊210具有對準誤差D的情況下，可分別在用於形成第一重分配佈線層、第二重分配佈線層以及第三重分配佈線層的第一曝光製程至第六曝光製程中反映針對每一層的第一校正值至第六校正值，以藉此預先確保在後端製程中所需的裕度。針對每一層的第一校正值至第六校正值可彼此相同。
特定而言，第一通孔(第一開口)111b'的曝光位置C1可移位針對每一層的第一校正值(0)，第一重分配佈線112b'的曝光位置C2可移位針對每一層的第二校正值(-D/3)，第二通孔(第二開口)121b'的曝光位置C3可移位針對每一層的第三校正值(0)，第二重分配佈線122b'的曝光位置C4可移位針對每一層的第四校正值(-D/3)，第三通孔(第三開口)131b'的曝光位置C5可移位針對每一層的第五校正值(0)，且第三重分配佈線132b'的曝光位置C6可移位針對每一層的第六校正值(-D/3)。
因此，圖16B的最外第三重分配佈線132b的著陸墊可能需要具有大於圖16A的最外第三重分配佈線132b'的著陸墊的墊面積，以便獲得在以下焊料球製程中所需的一致性裕度。即使圖16A的最外第三重分配佈線132b'的著陸墊的直徑減小，亦有可能滿足後端製程所需的一致性裕度。
半導體封裝可包含半導體元件，諸如邏輯元件或記憶體元件。半導體封裝可包含邏輯元件(諸如中央處理單元(central processing unit；CPU)、主處理單元(main processing unit；MPU)或應用程式處理器(application processor；AP)或類似者)，以及 揮發性記憶體元件(諸如DRAM元件、HBM元件)或非揮發性記憶體元件(諸如快閃記憶體元件、PRAM元件、MRAM元件、ReRAM元件或類似者)。
前述內容示出例示實施例，且並不視為對其的限制。儘管已描述少數例示實施例，但所屬技術領域中具有通常知識者將易於瞭解，在不實質上脫離本發明概念的新穎教示及效果的情況下，許多修改在例示實施例中是可能的。因此，所有此類修改意欲包含於如申請專利範圍中所界定的例示實施例的範圍內。
S100、S110、S120、S130:操作

Claims (20)

  1. 一種製造半導體封裝的方法，所述方法包括：將多個半導體晶片包封於載體中以提供經包封半導體晶片，所述經包封半導體晶片中的每一者的第一表面包含自所述載體的第一表面暴露的晶片墊；量測所述經包封半導體晶片中的每一者相對於所述載體的對準誤差；在所述載體的所述第一表面上形成重分配佈線結構，形成所述重分配佈線結構包含：在形成所述重分配佈線結構的同時反映針對所述重分配佈線結構的每一層的校正值以便校正所述對準誤差，所述重分配佈線結構具有電連接至所述經包封半導體晶片的所述晶片墊的重分配佈線，所述重分配佈線結構具有在重分配佈線當中的最外重分配佈線；以及在所述重分配佈線結構上形成外部連接部件，所述外部連接部件電連接至所述最外重分配佈線。
  2. 如請求項1所述的製造半導體封裝的方法，其中形成所述重分配佈線結構包括：基於所述經包封半導體晶片中的每一者的所述對準誤差來判定針對所述重分配佈線結構的多個重分配佈線層中的每一層的所述校正值；以及使用反映所述校正值的曝光製程在所述載體的所述第一表面上形成所述多個重分配佈線層。
  3. 如請求項2所述的製造半導體封裝的方法，其中形成所述重分配佈線結構包括： 在所述載體的所述第一表面上形成第一絕緣層；在所述第一絕緣層中形成第一開口，形成所述第一開口包含：基於針對每一層的第一校正值來進行在等於或低於所述第一絕緣層的水平高度處的所述重分配佈線結構中的曝光位置的第一曝光製程；以及在所述第一絕緣層上形成第一重分配佈線，所述第一重分配佈線填充所述第一開口，形成所述第一重分配佈線包含：基於針對每一層的第二校正值來進行在等於或低於所述第一重分配佈線的水平高度處的所述重分配佈線結構中的曝光位置的第二曝光製程，且所述多個重分配佈線層包含所述第一重分配佈線。
  4. 如請求項3所述的製造半導體封裝的方法，其中所述針對每一層的第一校正值與所述針對每一層的第二校正值相同。
  5. 如請求項3所述的製造半導體封裝的方法，其中所述針對每一層的第一校正值及所述針對每一層的第二校正值具有對準誤差向量的逆向量值。
  6. 如請求項1所述的製造半導體封裝的方法，其中形成所述重分配佈線結構包括：根據所述經包封半導體晶片中的每一者的位置以局部對準方式進行曝光製程。
  7. 如請求項1所述的製造半導體封裝的方法，其中在所述重分配佈線結構上形成所述外部連接部件根據所述載體的位置以全局對準方式進行。
  8. 如請求項1所述的製造半導體封裝的方法，其中在所述重分配佈線結構上形成所述外部連接部件包括： 在所述重分配佈線結構上形成保護層，所述保護層包含暴露所述最外重分配佈線的部分的孔洞；在藉由所述孔洞暴露的所述最外重分配佈線的所述部分上形成凸塊下金屬層；以及在所述凸塊下金屬層上安置焊料球。
  9. 如請求項1所述的製造半導體封裝的方法，其中量測所述經包封半導體晶片中的每一者相對於所述載體的所述對準誤差包括：量測所述經包封半導體晶片中的每一者相對於全局參考目標的位移值。
  10. 如請求項9所述的製造半導體封裝的方法，其中所述全局參考目標包含定位於所述經包封半導體晶片外部的載體對準鍵。
  11. 一種製造半導體封裝的方法，所述方法包括：將多個半導體晶片包封於載體中以提供經包封半導體晶片，所述經包封半導體晶片中的每一者的第一表面包含自所述載體的第一表面暴露的晶片墊；量測所述經包封半導體晶片中的每一者相對於所述載體的對準誤差；基於所述經包封半導體晶片中的每一者的所述對準誤差，判定針對待堆疊於所述載體的所述第一表面上的重分配佈線結構的多個重分配佈線層中的每一層的校正值；在所述載體的所述第一表面上形成所述重分配佈線結構，形成所述重分配佈線結構包含：在形成所述重分配佈線結構的所述多個重分配佈線層的同時反映所述校正值以校正所述對準誤差， 所述重分配佈線結構具有最外重分配佈線；以及在所述重分配佈線結構上形成外部連接部件，所述外部連接部件電連接至所述最外重分配佈線。
  12. 如請求項11所述的製造半導體封裝的方法，其中形成所述重分配佈線結構包括：在所述載體的所述第一表面上形成第一絕緣層；在所述第一絕緣層中形成第一開口，形成所述第一開口包含：基於針對每一層的第一校正值來進行在等於或低於所述第一絕緣層的水平高度處的所述重分配佈線結構中的曝光位置的第一曝光製程；以及在所述第一絕緣層上形成第一重分配佈線，所述第一重分配佈線填充所述第一開口，形成所述第一重分配佈線包含：基於針對每一層的第二校正值來進行在等於或低於所述第一重分配佈線的水平高度處的所述重分配佈線結構中的曝光位置的第二曝光製程，且所述多個重分配佈線層包含所述第一重分配佈線。
  13. 如請求項12所述的製造半導體封裝的方法，其中所述針對每一層的第一校正值與所述針對每一層的第二校正值相同。
  14. 如請求項12所述的製造半導體封裝的方法，其中所述針對每一層的第一校正值及所述針對每一層的第二校正值具有對準誤差向量的逆向量值。
  15. 如請求項11所述的製造半導體封裝的方法，其中形成所述重分配佈線結構包括根據所述經包封半導體晶片中的每一者的位置以局部對準方式進行曝光製程。
  16. 如請求項11所述的製造半導體封裝的方法，其中在所述重分配佈線結構上形成所述外部連接部件根據所述載體的位置以全局對準方式進行。
  17. 如請求項11所述的製造半導體封裝的方法，其中包封所述多個半導體晶片包括：在虛設基板上配置所述多個半導體晶片；在所述虛設基板上形成所述載體以覆蓋所述多個半導體晶片並提供所述經包封半導體晶片；以及移除所述虛設基板，使得所述經包封半導體晶片自所述載體的所述第一表面暴露。
  18. 如請求項17所述的製造半導體封裝的方法，其中形成所述載體包括：藉由模製製程在所述虛設基板上形成模製部件；以及固化所述模製部件。
  19. 如請求項11所述的製造半導體封裝的方法，其中量測所述經包封半導體晶片中的每一者相對於所述載體的所述對準誤差包括：量測所述經包封半導體晶片中的每一者相對於全局參考目標的位移值。
  20. 如請求項19所述的製造半導體封裝的方法，其中所述全局參考目標包含定位於所述經包封半導體晶片外部的載體對準鍵。
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