KR20110055972A - 배선 형성용 마스크 및 이를 이용한 배선 형성방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 31
- 239000004065 semiconductor Substances 0.000 claims abstract description 26
- 239000011159 matrix material Substances 0.000 claims abstract description 14
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 239000007769 metal material Substances 0.000 claims description 7
- 239000012811 non-conductive material Substances 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 description 11
- 239000000758 substrate Substances 0.000 description 7
- 239000002184 metal Substances 0.000 description 5
- 239000000463 material Substances 0.000 description 4
- 239000010410 layer Substances 0.000 description 3
- 238000012536 packaging technology Methods 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 230000008707 rearrangement Effects 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
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- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/70—Microphotolithographic exposure; Apparatus therefor
- G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
- H01L21/28132—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects conducting part of electrode is difined by a sidewall spacer or a similar technique, e.g. oxidation under mask, plating
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
- H01L21/2815—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects part or whole of the electrode is a sidewall spacer or made by a similar technique, e.g. transformation under mask, plating
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- Condensed Matter Physics & Semiconductors (AREA)
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Abstract
본 발명에 따른 배선 형성용 마스크는 웨이퍼와 대응하는 크기를 갖는 몸체; 상기 몸체 상에 매트릭스 형상을 가지며 상기 매트릭스 형상에 의해 정의된 피치가 반도체 칩의 본딩패드와 동일한 크기로 형성된 절연성 메쉬 패턴; 및 상기 몸체 및 절연성 메쉬 패턴의 일부를 관통하도록 형성된 예비 배선 통로;를 포함하는 것을 특징으로 한다.
Description
본 발명은 배선 형성용 마스크 및 이를 이용한 배선 형성방법에 관한 것으로, 보다 구체적으로는 설계 자유도가 높은 배선 형성용 마스크 및 이를 이용한 배선 형성방법에 관한 것이다.
반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전해 왔다. 예컨대, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장 작업의 효율성 및 실장 후의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다.
이러한 패키지의 크기는 점점 소형화되면서 용량은 더 커진 제품을 선호하고 있는 추세에 발맞추기 위해 개발된 것이 다수의 반도체 칩을 적층한 DDP(dual die package)와 QDP(quad die package)이다.
상기 DDP는 기판 상에 2개의 반도체 칩을 적층하여 패키징한 제품을 말하고, QDP는 기판 상에 4개의 반도체 칩을 적층하여 패키징한 제품을 말한다. 이러한 DDP 와 QDP는 메인 메모리와 낸드 플레시 제품에 주로 사용되고 있다.
그러나, 메인 메모리 제품의 대부분은 본딩패드가 반도체 칩의 중앙부에 위치하는 센터패드 타입(center pad type)으로 설계되고 있기 때문에 기판과의 전기적 연결시 금속 와이어의 길이가 길어지는 데 따른 전기적 신뢰성의 저하 문제가 대두되고 있다.
이에 대한 대안으로, 센터에 위치하는 본딩패드를 반도체 칩의 외곽으로 빼내는 패드 재배열 공정으로 본딩패드와 전기적으로 연결된 재배선을 형성하는 방법이 제시되고 있다.
일반적으로, 재배선을 형성하는 방법은 다수의 반도체 칩을 포함한 웨이퍼 상에 씨드 금속층을 매개로 한 도금 공정으로 재배선 형성용 금속층을 형성하고, 상기 재배선 형성용 금속층을 재배선 형성용 마스크를 이용한 패터닝 공정을 수행하는 것을 통해 형성된다.
특히, 종래에는 반도체 칩의 설계 변경에 따라 재배선의 형성 위치가 변경될 경우, 반도체 칩의 설계 변경에 맞게 새롭게 제작된 재배선 형성용 마스크를 이용하여 제작할 수밖에 없다.
그러나, 종래의 재배선 형성용 마스크는 석영과 같은 고가의 물질로 제작되기 때문에 생산 단가를 상승시키는 요인이 되고 있다. 따라서, 종래의 재배선 형성용 마스크로는 다품종 소량 생산에 적용하기에는 어려움이 따르고 있다.
본 발명은 설계 자유도가 우수한 배선 형성용 마스크를 제공한다.
또한, 본 발명은 설계 자유도가 우수하고, 생산비용을 절감할 수 있는 배선 형성용 마스크 및 이를 이용한 배선 형성방법을 제공한다.
본 발명의 실시예에 따른 배선 형성용 마스크는 웨이퍼와 대응하는 크기를 갖는 몸체; 상기 몸체 상에 매트릭스 형상을 가지며 상기 매트릭스 형상에 의해 정의된 피치가 반도체 칩의 본딩패드와 동일한 크기로 형성된 절연성 메쉬 패턴; 및 상기 몸체 및 절연성 메쉬 패턴의 일부를 관통하도록 형성된 예비 배선 통로;를 포함하는 것을 특징으로 한다.
본 발명의 실시예에 따른 배선 형성방법은 웨이퍼와 대응하는 크기를 갖는 몸체 및 상기 몸체 상에 매트릭스 형상을 가지며 상기 매트릭스 형상에 의해 정의된 피치가 반도체 칩의 본딩패드와 동일한 크기로 형성된 절연성 메쉬 패턴을 갖는 베어 마스크를 마련하는 단계; 상기 베어 마스크의 몸체 및 절연성 메쉬 패턴의 일부를 관통하도록 제거하여 예비 배선 통로를 갖는 배선 형성용 마스크를 형성하는 단계; 다수의 반도체 칩을 포함한 웨이퍼 상에 상기 예비 배선 통로를 갖는 배선 형성용 마스크를 부착하는 단계; 상기 예비 배선 통로 내에 금속물질을 매립하고 경화하는 단계; 및 상기 웨이퍼로부터 배선 형성용 마스크를 떼어내는 단계;를 포함하는 것을 특징으로 한다.
상기 배선 통로를 형성하는 단계는, 상기 베어 마스크 중, 배선 형성영역에 대응된 상기 몸체와 절연성 메쉬 패턴을 레이저로 가공하는 것을 특징으로 한다.
상기 베어 마스크는 비전도성 물질로 이루어진 것을 특징으로 한다.
본 발명은 매트릭스 형상으로 이루어진 배선 형성용 마스크를 이용하는 것을 통해 공정 단순화를 도모하여 생산 수율을 향상시킬 수 있다.
또한, 본 발명은 설계 자유도가 뛰어난 베어 마스크를 이용하여 언제든지 자유롭게 마스크 패턴을 설계 변경할 수 있고, 제작 비용이 저렴하여 다품종 소량 생산에 적극적으로 대응할 수 있다.
(실시예)
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 따른 배선 형성용 마스크 및 이를 이용한 배선 형성방법에 대해 설명하도록 한다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 배선 형성방법을 공정 순서에 따라 순차적으로 나타낸 공정 평면도이다. 도 2a 내지 도 2d는 도 1a 내지 도 1d의 Ⅱ-Ⅱ'선을 따라 절단하여 나타낸 공정 단면도이다.
도 1a 및 도 2a를 참조하면, 기재(150) 상에 베어 마스크(164)를 부착한다. 기재(150)는 제조공정이 완료되고 상면 중앙에 본딩패드(112)들이 구비된 다수의 반도체 칩을 포함한 웨이퍼(150)일 수 있다. 이와 다르게, 기재(150)는 다수의 반도체 소자 형성영역을 갖는 베어 상태의 웨이퍼일 수 있다.
이하에서는, 다수의 반도체 칩을 포함한 웨이퍼(150) 상에 배선을 형성하는 방법을 일 예로 설명하도록 한다.
상기 다수의 반도체 칩을 포함한 웨이퍼(150)는 본딩패드(112)들을 제외한 상부 전면에 형성된 보호층(도시안함)에 의해 보호된다. 보호층은 일 예로 PIQ를 포함할 수 있다.
상기 베어 마스크(164)는 다수의 반도체 칩을 포함한 웨이퍼(150)와 대응하는 크기를 갖는 몸체(160)와 상기 몸체(160) 상에 매트릭스 형상을 가지며 상기 매트릭스 형상에 의해 정의된 피치(P)가 반도체 칩의 본딩패드(112)와 동일한 크기로 형성된 절연성 메쉬 패턴(162)을 갖는다.
상기 몸체(160)와 절연성 메쉬 패턴(162)은 동종 물질로 형성될 수 있다. 이와 다르게, 몸체(160)와 절연성 메쉬 패턴(162)은 이종 물질로 형성될 수 있다. 상기 몸체(160)와 절연성 메쉬 패턴(162)은 레이저 가공성이 우수한 비전도성 물질을 이용하는 것이 바람직하다. 이러한 물질은 폴리이미드를 일 예로 들 수 있다.
도 1b 및 도 2b를 참조하면, 베어 마스크(도 2a의 164) 중, 배선 형성영역에 대응된 몸체(160)와 절연성 메쉬 패턴(162)을 레이저로 가공하여 예비 배선 통로(142)를 구비한 배선 형성용 마스크(166)를 형성한다.
예비 배선 통로(142)는 레이저 가공에 의해 몸체(160)와 절연성 메쉬 패턴(162)을 관통하도록 형성된다. 따라서, 예비 배선 통로(142)에 대응하는 본딩패드(112) 및 웨이퍼(150)의 상부 표면이 외부로 노출된다.
이때, 베어 마스크를 레이저로 가공함에 있어서, 절연성 메쉬 패턴(162)을 따라 제거해 나가면 되므로, 레이저 가공이 용이할 뿐 아니라 미스 얼라인에 따른 공정 불량이 발생하는 것을 최소화할 수 있다.
도 1c 및 도 2c를 참조하면, 예비 배선 통로(도 1b의 142) 내에 금속물질(130)을 매립하고 경화한다. 상기 금속물질(130)은 전도성 잉크를 예비 배선 통로 내에 매립하고 경화하는 것을 통해 형성될 수 있다.
도면으로 제시하지는 않았지만, 이와 다르게, 상기 금속물질(130)은 도금 공정을 수행하는 것을 통해 형성될 수 있다. 이때, 금속물질(130)은 배선 형성용 마스크(166) 상부 전면에 형성될 수 있다.
만약, 배선 형성용 마스크(166) 상부 전면에 금속물질(130)이 형성되더라도, 배선 형성용 마스크(166)의 몸체(160) 상에는 절연성 메쉬 패턴(162)이 배치된 상태이다. 따라서, 본 실시예에서는 예비 배선 통로와 이를 제외한 부분 간의 경계가 명확한바, 전기적 쇼트 불량이 발생할 염려가 없다.
다음으로, 도 1d 및 도 2d를 참조하면, 다수의 반도체 칩을 포함한 웨이퍼(150)로부터 배선 형성용 마스크(도 2c의 166)를 떼어내면, 예비 배선 통로에 대응하여 본딩패드(112)들과 전기적으로 연결된 배선(140)들이 형성된다. 도면으로 제시하지는 않았지만, 배선(140)들은 이와 일체로 이루어지며 소망하는 위치로 연장된 패드(도시안함)를 더 포함할 수 있다.
따라서, 본 발명에서는 매트릭스 형상으로 이루어진 배선 형성용 마스크를 이용하는 것을 통해 공정 단순화를 도모하여 생산 수율을 향상시킬 수 있다.
이때, 본 실시예에서는, 웨이퍼 상에 베어 마스크를 부착하고 레이저 가공을 수행하는 것을 통해 제작된 배선 형성용 마스크는 재사용하는 것이 가능하다.
특히, 베어 마스크는 설계 자유도가 뛰어나 언제든지 자유롭게 마스크 패턴을 설계 변경할 수 있고, 제작 비용이 저렴하여 다품종 소량 생산에 적극적으로 대응할 수 있다.
지금까지, 본 실시예에서는 다수의 반도체 칩을 포함한 웨이퍼 상에 배선을 형성하는 방법에 대해 일관되게 설명하였으나, 이는 일 실시예에 불과한 것으로, 반도체 소자를 형성하는 공정시 전술한 배선 형성용 마스크를 이용하여 동일한 방식으로 반도체 소자용 배선을 형성할 수 있다는 것은 당업자에게 있어서 자명한 사실일 것인바, 이에 대한 상세한 설명은 생략하도록 한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 배선 형성방법을 공정 순서에 따라 순차적으로 나타낸 공정 평면도.
도 2a 내지 도 2d는 도 1a 내지 도 1d의 Ⅱ-Ⅱ'선을 따라 절단하여 나타낸 공정 단면도.
Claims (4)
- 웨이퍼와 대응하는 크기를 갖는 몸체;상기 몸체 상에 매트릭스 형상을 가지며 상기 매트릭스 형상에 의해 정의된 피치가 반도체 칩의 본딩패드와 동일한 크기로 형성된 절연성 메쉬 패턴; 및상기 몸체 및 절연성 메쉬 패턴의 일부를 관통하도록 형성된 예비 배선 통로;를 포함하는 배선 형성용 마스크.
- 웨이퍼와 대응하는 크기를 갖는 몸체 및 상기 몸체 상에 매트릭스 형상을 가지며 상기 매트릭스 형상에 의해 정의된 피치가 반도체 칩의 본딩패드와 동일한 크기로 형성된 절연성 메쉬 패턴을 갖는 베어 마스크를 마련하는 단계;상기 베어 마스크의 몸체 및 절연성 메쉬 패턴의 일부를 관통하도록 제거하여 예비 배선 통로를 갖는 배선 형성용 마스크를 형성하는 단계;다수의 반도체 칩을 포함한 웨이퍼 상에 상기 예비 배선 통로를 갖는 배선 형성용 마스크를 부착하는 단계;상기 예비 배선 통로 내에 금속물질을 매립하고 경화하는 단계; 및상기 웨이퍼로부터 배선 형성용 마스크를 떼어내는 단계;를 포함하는 것을 특징으로 하는 배선 형성방법.
- 제 2 항에 있어서,상기 예비 배선 통로를 형성하는 단계는,상기 베어 마스크 중, 배선 형성영역에 대응된 상기 몸체와 절연성 메쉬 패턴을 레이저로 가공하는 것을 특징으로 하는 배선 형성방법.
- 제 2 항에 있어서,상기 베어 마스크는 비전도성 물질로 이루어진 것을 특징으로 하는 배선 형성방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020090112620A KR20110055972A (ko) | 2009-11-20 | 2009-11-20 | 배선 형성용 마스크 및 이를 이용한 배선 형성방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020090112620A KR20110055972A (ko) | 2009-11-20 | 2009-11-20 | 배선 형성용 마스크 및 이를 이용한 배선 형성방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20110055972A true KR20110055972A (ko) | 2011-05-26 |
Family
ID=44364616
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020090112620A KR20110055972A (ko) | 2009-11-20 | 2009-11-20 | 배선 형성용 마스크 및 이를 이용한 배선 형성방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR20110055972A (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20130060754A (ko) | 2011-11-30 | 2013-06-10 | 삼성전기주식회사 | 인쇄회로기판 및 그 제조 방법 |
-
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---|---|---|---|---|
KR20130060754A (ko) | 2011-11-30 | 2013-06-10 | 삼성전기주식회사 | 인쇄회로기판 및 그 제조 방법 |
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WITN | Withdrawal due to no request for examination |