KR20190038803A - 투시형 전극용 적층판, 투시형 전극 소재, 디바이스 및 투시형 전극용 적층판의 제조 방법 - Google Patents

투시형 전극용 적층판, 투시형 전극 소재, 디바이스 및 투시형 전극용 적층판의 제조 방법 Download PDF

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KR20190038803A
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신 구와바라
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파나소닉 아이피 매니지먼트 가부시키가이샤
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Abstract

투시형 전극용 적층판은, 투명 기재와, 이 투명 기재의 양면 중 적어도 일 면 상에 마련된 금속층을 갖는다. 금속층은, 투명 기재에 대향하는 제 1 면과, 제 1 면의 반대측의 제 2 면을 갖고, 제 2 면의 첨도(Rku)는 1.00 이상, 3.10 이하이다.

Description

투시형 전극용 적층판, 투시형 전극 소재, 디바이스 및 투시형 전극용 적층판의 제조 방법
본 개시는 투시형 전극용 적층판, 투시형 전극 소재, 투시형 전극 소재를 갖는 디바이스 및 투시형 전극용 적층판의 제조 방법에 관한 것이다.
최근의 터치 패널 센서의 대형화, 고감도화의 요구의 증대에 수반하여, 미세화(이하, 파인 패턴화)된 회로 패턴층으로 구성된 메쉬 구조를 갖는 투시성 전극을 구비한 터치 패널 센서의 개발이 진행되고 있다.
이러한 파인 패턴화된 회로 패턴층을 제작하는 재료에 두꺼운 금속층을 이용하면, 기재 표면에 이르기까지의 에칭 시간이 길어지고, 회로 패턴층의 측벽의 수직성이 무너져, 형성하는 회로 패턴층의 선폭이 좁은 경우에는 단선이 발생할 우려가 있다. 이 때문에, 파인 패턴 용도의 금속층의 두께는 9㎛ 이하가 요망된다.
이러한 파인 패턴 용도의 금속층의 재료로서, 두께가 있는 전해 동박으로 이루어지는 캐리어(지지체)에 박리층을 거쳐서 극박 동박을 전착(電着)시킨 지지체부 극박 동박이 이용되고 있다.
또한, 파인 패턴 용도에 적합한 두께의 금속층을 갖는 재료로서, 특허문헌 1~3에는, 물리적 증착법에 의해, 투명 기재의 표면에 직접, 금속층을 형성한 금속 증착 필름이 개시되어 있다.
일본 공개 특허 특개2008-129708호 공보 일본 공개 특허 특개2012-194644호 공보 일본 공개 특허 특개2013-124377호 공보
본 개시의 제 1 측면에 따른 투시형 전극용 적층판은, 투명 기재와, 이 투명 기재의 양면 중 적어도 일 면 상에 마련된 금속층을 갖고, 금속층은, 투명 기재에 대향하는 제 1 면과, 제 1 면의 반대측의 제 2 면을 갖고, 제 2 면의 첨도(Rku)는 1.00 이상, 3.10 이하이다.
여기서, 「투명 기재의 양면 중 적어도 일 면 상에 마련된 금속층」이란, 투명 기재와 금속층 사이에 투명 접착층 등의 다른 층이 개재되어 있는 경우도 포함한다.
본 개시의 제 2 측면에 따른 투시형 전극 소재는, 상기 투시형 전극용 적층판의 금속층의 일부가 개구부를 갖는 회로 패턴층을 구비한다.
본 개시의 제 3 측면에 따른 디바이스는, 상기 투시형 전극 소재와, 회로 패턴층에 전기적으로 접속된 제어 회로를 갖는다.
본 개시의 제 4 측면에 따른 투시형 전극용 적층판의 제조 방법은, 제 1 주면 및 제 2 주면을 갖고, 제 1 주면의 첨도(Rku)가 1.00 이상, 3.10 이하인 투명 기재를 준비하는 제 1 공정과, 물리적 증착법에 의해 제 1 주면에 금속층을 형성하는 제 2 공정을 포함한다.
본 개시의 제 5 측면에 따른 투시형 전극용 적층판의 제조 방법은, 제 1 주면 및 제 2 주면을 갖고, 제 1 주면의 첨도(Rku)가 1.00 이상, 3.10 이하인 지지체를 준비하고, 제 1 주면에 박리층을 형성하고, 전해 도금법에 의해 박리층 상에 금속층을 형성하여, 지지체부 금속층을 제작하는 제 1 공정과, 투명 기재를 준비하고, 투명 기재의 양면 중 적어도 일 면 상에 투명 접착제층을 형성하여, 투명 접착제층부 투명 기재를 제작하는 제 2 공정과, 지지체부 금속층의 금속층이 마련된 면과, 투명 접착제층부 투명 기재의 투명 접착제층이 마련된 면을 접합하고, 지지체 및 박리층을 금속층으로부터 박리하는 제 3 공정을 포함한다.
본 개시의 제 6 측면에 따른 투시형 전극용 적층판의 제조 방법은, 제 1 주면 및 제 2 주면을 갖고, 제 1 주면의 첨도(Rku)가 1.00 이상, 3.10 이하인 지지체를 준비하고, 제 1 주면에 박리층을 형성하고, 박리층 상에 물리적 증착법에 의해 금속층을 형성하여, 지지체부 금속층을 제작하는 제 1 공정과, 투명 기재를 준비하고, 투명 기재의 양면 중 적어도 일 면 상에 투명 접착제층을 형성하여, 투명 접착제층부 투명 기재를 제작하는 제 2 공정과, 지지체부 금속층의 금속층이 마련된 면과, 투명 접착제층부 투명 기재의 투명 접착제층이 마련된 면을 접합하고, 지지체 및 박리층을 금속박으로부터 박리하는 제 3 공정을 포함한다.
본 개시에 의하면, 회로 형성한 후, 굴곡해도 단선되기 어렵다.
도 1a는 제 1 실시형태에 따른 투시형 전극용 적층판의 두께 방향에 있어서의 단면도이다.
도 1b는 제 1 실시형태에 따른 제 2 적층판의 제 1 제조 방법을 설명하기 위한 개략 설명도이다.
도 1c는 도 1b 중의 Q부의 확대 단면도이다.
도 2는 제 1 실시형태에 따른 투시형 전극 소재의 두께 방향에 있어서의 단면도이다.
도 3은 제 1 실시형태에 따른 디바이스의 분해 단면도이다.
도 4a는 제 1 실시형태에 따른 투시형 전극용 적층판의 제조 방법을 설명하기 위한 개략 설명도이다.
도 4b는 제 1 실시형태에 따른 투시형 전극용 적층판의 제조 방법을 설명하기 위한 개략 설명도이다.
도 4c는 제 1 실시형태에 따른 투시형 전극용 적층판의 제조 방법을 설명하기 위한 개략 설명도이다.
도 4d는 제 1 실시형태에 따른 투시형 전극용 적층판의 제조 방법을 설명하기 위한 개략 설명도이다.
도 4e는 제 1 실시형태에 따른 투시형 전극용 적층판의 제조 방법을 설명하기 위한 개략 설명도이다.
도 4f는 제 1 실시형태에 따른 투시형 전극용 적층판의 제조 방법을 설명하기 위한 개략 설명도이다.
도 4g는 제 1 실시형태에 따른 투시형 전극용 적층판의 제조 방법을 설명하기 위한 개략 설명도이다.
도 4h는 제 1 실시형태에 따른 투시형 전극용 적층판의 제조 방법을 설명하기 위한 개략 설명도이다.
도 5a는 전착 드럼을 이용한 전해법에 의한 전해 금속박의 제조 방법을 설명하기 위한 개략 단면도이다.
도 5b는 도 5a 중의 E부에 있어서의 전해 금속박의 확대 단면도이다.
도 6a는 제 1 실시형태에 따른 제 2 적층판의 제 2 제조 방법을 설명하기 위한 개략 설명도이다.
도 6b는 도 6a 중의 R부의 확대 단면도이다.
도 7은 제 2 실시형태에 따른 투시형 전극용 적층판의 두께 방향에 있어서의 단면도이다.
도 8은 제 2 실시형태에 따른 투시형 전극 소재의 두께 방향에 있어서의 단면도이다.
도 9a는 제 2 실시형태에 따른 투시형 전극용 적층판의 제조 방법을 설명하기 위한 개략 설명도이다.
도 9b는 제 2 실시형태에 따른 투시형 전극용 적층판의 제조 방법을 설명하기 위한 개략 설명도이다.
도 9c는 제 2 실시형태에 따른 투시형 전극용 적층판의 제조 방법을 설명하기 위한 개략 설명도이다.
도 9d는 제 2 실시형태에 따른 투시형 전극용 적층판의 제조 방법을 설명하기 위한 개략 설명도이다.
도 9e는 제 2 실시형태에 따른 투시형 전극용 적층판의 제조 방법을 설명하기 위한 개략 설명도이다.
도 9f는 제 2 실시형태에 따른 투시형 전극용 적층판의 제조 방법을 설명하기 위한 개략 설명도이다.
도 9g는 제 2 실시형태에 따른 투시형 전극용 적층판의 제조 방법을 설명하기 위한 개략 설명도이다.
도 9h는 제 2 실시형태에 따른 투시형 전극용 적층판의 제조 방법을 설명하기 위한 개략 설명도이다.
도 9i는 제 2 실시형태에 따른 투시형 전극용 적층판의 제조 방법을 설명하기 위한 개략 설명도이다.
도 10은 제 3 실시형태에 따른 투시형 전극용 적층판의 두께 방향에 있어서의 단면도이다.
도 11은 제 3 실시형태에 따른 투시형 전극 소재의 두께 방향에 있어서의 단면도이다.
도 12a는 실시예 1에서 얻어진 편면 투시형 전극용 적층판의 제 1 금속층을 회로 형성하여 얻어진 편면 투시형 전극 소재의 정면도이다.
도 12b는 도 12a 중의 D부의 확대 정면도이다.
도 13a는 투시형 전극 소재를 금속봉 상에 탑재한 상태를 나타내는 정면도이다.
도 13b는 도 13a 중의 E-E'선에서 절단한 투시형 전극 소재 및 금속봉의 개략 단면도이다.
도 13c는 단선 내성 시험을 설명하기 위한, 부하가 걸린 상태의 투시형 전극 소재를 나타내는 개략 단면도이다.
도 14a는 종래의 지지체부 극박 동박을 이용하여 제작한 터치 패널 센서용 투시형 전극 소재의 개략 단면도이다.
도 14b는 도 14a 중의 I-I'선에서 절단한 투시형 전극 소재의 확대 단면도이다.
도 15a는 전착 드럼을 이용한 전해법에 의한 전해 금속박의 제조 방법을 설명하기 위한 개략 단면도이다.
도 15b는 도 15a 중의 J부에 있어서의 전해 금속박의 확대 단면도이다.
도 16a는 지지체부 극박 동박의 제조 방법을 설명하기 위한 개략 설명도이다.
도 16b는 도 16a 중의 K부에 있어서의 지지체부 극박 동박의 확대 단면도이다.
도 17a는 투시형 전극용 적층판의 제조 방법을 설명하기 위한 개략 설명도이다.
도 17b는 투시형 전극용 적층판의 제조 방법을 설명하기 위한 개략 설명도이다.
도 17c는 투시형 전극용 적층판의 제조 방법을 설명하기 위한 개략 설명도이다.
본 개시의 실시형태의 설명에 앞서, 종래 기술에 있어서의 문제점을 간단하게 설명한다. 도 14a는 종래의 지지체부 극박 동박을 이용하여 제작한 터치 패널 센서용 투시형 전극 소재(1)의 개략 단면도이다. 도 14b는 도 14a 중의 I-I'선에서 절단한 투시형 전극 소재(1)의 확대 단면도이다. 도 14a 및 도 14b 중, 1은 터치 패널 센서용 투시형 전극 소재, 2는 투명 기판, 3은 투명 접착층, 4는 회로 패턴층이다. 도 15a는 전착 드럼(82)을 이용한 전해법에 의한 전해 금속박(81)의 제조 방법을 설명하기 위한 개략 단면도이다. 도 15b는 도 15a 중의 J부에 있어서의 전해 금속박(81)의 확대 단면도이다. 도 15a 및 도 15b 중, 81은 전해 금속박, 82는 전착 드럼, 83은 전해액조, 81A는 전착 드럼(82)에 접하는 측의 제 1 주면, 81B는 전착 드럼(82)에 접하지 않는 측의 제 2 주면이다. 도 16a는 지지체부 극박 동박(80)의 제조 방법을 설명하기 위한 개략 설명도이다. 도 16b는 도 16a 중의 K부에 있어서의 지지체부 극박 동박(80)의 확대 단면도이다. 도 16a 및 도 16b 중, 84는 박리층, 85는 전해액조, 86은 극박 동박(이하, 전해 금속층이라고 하는 경우도 있음), 87은 반송 롤이다. 도 17a~도 17c는 투시형 전극용 적층판(88)의 제조 방법을 설명하기 위한 개략 설명도이다. 도 17a~도 17c 중, 88은 투시형 전극용 적층판이다.
종래의 투시형 전극 소재(1)를 제작하는 경우, 지지체부 극박 동박(80)을 일반적으로 사용한다. 지지체부 극박 동박(80)의 제작 순서의 일 예를 도 15a~도 17c에 도시한다.
우선 지지체가 되는 전해 금속박(81)을 준비한다. 구체적으로, 도 15a에 도시하는 바와 같이 전착 드럼(82)을 음극으로 하고, 전착 드럼(82)에 대향하는 단면 원호 형상의 가대(도시 생략)를 양극으로 하여, 전해액조(83) 중에 전착 드럼(82)을 침지한다. 이어서, 전착 드럼(82)을 회전시키면서 양극과 음극 사이에 전류를 흘리는 것에 의해, 전착 드럼(82)의 표면 상에 소정 두께로 전해 금속박(81)을 전착시킨다. 이어서, 전착 드럼(82)으로부터 전해 금속박(81)을 박리하는 것에 의해, 연속적으로 전해 금속박(81)을 제작한다. 이때, 전착 드럼(82)의 표면의 연마흔이 전해 금속박(81)의 제 1 주면(81A)에 남는다. 이 연마흔은 주로 전착 드럼(82)의 표면으로부터 전해 금속박(81)을 박리하기 위해서 마련된다.
다음에 이 제 1 주면(81A) 상에 박리층(84)을 형성하고, 도 16a에 도시하는 바와 같이 전해 금속박(81)을 음극으로 하여, 전해액조(85) 중에 침지한다. 이어서, 양극과 음극 사이에 전류를 흘리는 것에 의해, 전해 금속박(81)의 제 1 주면(81A) 측의 표면(박리층(84)의 표면) 상에 소정 두께로 전착시켜 극박 동박(86)을 형성한다. 이에 의해, 지지체부 극박 동박(80)이 얻어진다.
이때, 제 1 주면(81A) 상에 형성한 박리층(84)의 전해 금속박(81)에 면하는 측과 반대측의 면(84A)의 첨도는, 박리층(84)이 매우 얇은 층이기 때문에, 제 1 주면(81A)의 첨도와 거의 동일하게 된다. 마찬가지로, 박리층(84) 상에 형성한 극박 동박(86)의 전해 금속박(81)에 면하는 측과 반대측의 면(86A)(이하, 제 1 면(86A))의 첨도는, 극박 동박(86)이 매우 얇은 박이기 때문에, 극박 동박(86)의 전해 금속박(81)에 면하는 측의 면(86B)의 첨도와 동일이라고 평가할 수 있다. 그 때문에, 제 1 면(86A)의 첨도는 제 1 주면(81A)의 첨도와 거의 동일하게 되어, 전착 드럼(82)의 연마흔도 그대로 잔존한다.
다음에, 도 17a에 도시하는 바와 같이, 제작한 지지체부 극박 동박(80)의 극박 동박(86)의 면(80A)과 투명 기판(2)의 주면(2A)을 대향시키고, 도 17b에 도시하는 바와 같이, 투명 접착층(3)을 거쳐서 접합시켜 압착-어닐링 경화시킨다. 이어서, 지지체인 전해 금속박(81)을 박리 제거한다. 이에 의해, 도 17c에 도시하는 투시형 전극용 적층판(88)이 얻어진다.
그 후, 극박 동박(86)의 일부를 에칭 등으로 제거하고, 회로 패턴층(4)을 형성하여, 투시형 전극 소재(1)를 제작한다.
그러나, 이와 같이 하여 얻어지는 투시형 전극 소재(1)를 굴곡하면, 도 14b에 도시하는 바와 같이, 회로 패턴층(4)의 투명 기판(2) 측과 반대면의 전착 드럼(82)의 연마흔에 기인하는 오목부(4A)에 국소적으로 응력이 걸리기 쉬워진다. 이에 의해, 이 오목부(4A)가 기점이 되어, 회로 패턴층(4)에 크랙이 발생하기 쉬워진다. 그 결과, 회로 패턴층(4)이 찢어져 단선될 우려가 있었다. 또한, 특허문헌 1~3에 기재된 금속 증착 필름을 이용한 터치 패널 센서용 투시형 전극 소재에서도 마찬가지의 문제가 있었다.
그래서, 본 개시는, 회로 형성한 후, 굴곡해도 단선되기 어려운 투시형 전극용 적층판, 투시형 전극 소재, 디바이스 및 투시형 전극용 적층판의 제조 방법을 제공한다.
이하, 본 개시의 실시형태를 설명한다.
아래에서 설명하는 투시형 전극용 적층판은 양면에 전극을 형성하는 것을 전제로 하고 있지만, 편면만의 형성으로 사용해도 좋다.
[제 1 실시형태에 따른 투시형 전극용 적층판(100)]
도 1a는 제 1 실시형태에 따른 투시형 전극용 적층판(100)(이하, 제 1 투시형 전극용 적층판(100)이라 함)의 두께 방향에 있어서의 단면도이다. 도 2는 제 1 실시형태에 따른 투시형 전극 소재(101)(이하, 제 1 투시형 전극 소재(101)라 함)의 두께 방향에 있어서의 단면도이다. 도 2에서, 도 1a에 도시하는 제 1 투시형 전극용 적층판(100)의 구성 부재와 동일한 구성 부재에는 동일 부호를 부여하고 있다. 도 1a 중, 100은 제 1 투시형 전극용 적층판, 110은 제 1 투명 기재, 120은 제 1 투명 접착층, 130은 제 1 반사 저감층, 140은 제 1 금속층, 150은 제 2 투명 접착층, 160은 제 2 반사 저감층, 170은 제 2 금속층이다. 도 2 중, 101은 제 1 투시형 전극 소재, 101C는 개구부, 120C는 제 1 투명 접착층(120)의 개구부(101C)에 대응하는 제 1 외표부, 150C는 제 2 투명 접착층(150)의 개구부(101C)에 대응하는 제 2 외표부, 141은 제 1 회로 패턴층, 171은 제 2 회로 패턴층이다.
제 1 투시형 전극용 적층판(100)은, 도 1a에 도시하는 바와 같이, 제 1 투명 기재(110)와, 제 1 투명 접착층(120)과, 제 1 반사 저감층(130)과, 제 1 금속층(140)과, 제 2 투명 접착층(150)과, 제 2 반사 저감층(160)과, 제 2 금속층(170)을 구비한다. 제 1 투명 기재(110)는 제 1 주면(110A) 및 제 2 주면(110B)을 갖는다. 제 1 투명 접착층(120), 제 1 반사 저감층(130) 및 제 1 금속층(140)은 이 순서로 제 1 투명 기재(110)의 제 1 주면(110A) 상에 적층되어 있다. 제 2 투명 접착층(150), 제 2 반사 저감층(160) 및 제 2 금속층(170)은 이 순서로 제 1 투명 기재(110)의 제 2 주면(110B) 상에 적층되어 있다. 이하, 제 1 주면(110A) 및 제 2 주면(110B)을 단순히 주면(110A, 110B)이라고 하는 경우가 있다. 제 1 투명 접착층(120) 및 제 2 투명 접착층(150)을 단순히 투명 접착층(120, 150)이라고 하는 경우가 있다. 제 1 외표부(120C) 및 제 2 외표부(150C)를 단순히 외표부(120C, 150C)라고 하는 경우가 있다. 제 1 반사 저감층(130) 및 제 2 반사 저감층(160)을 단순히 반사 저감층(130, 160)이라고 하는 경우가 있다. 제 1 금속층(140) 및 제 2 금속층(170)을 금속층(140, 170)이라고 하는 경우가 있다. 제 1 회로 패턴층(141) 및 제 2 회로 패턴층(171)을 회로 패턴층(141, 171)이라고 하는 경우가 있다.
제 1 실시형태에 있어서, 제 1 투명 기재(110)에 면하는 측과 반대측의 제 1 금속층(140)의 면(140A)(이하, 제 1 주면(140A)이라고 하는 경우가 있음)의 첨도(Rku)는 1.00 이상, 3.10 이하, 바람직하게는 2.00 이상, 3.05 이하, 보다 바람직하게는 2.00 이상, 3.00 이하이다. 나아가, 제 1 투명 기재(110)에 면하는 측과 반대측의 제 2 금속층(170)의 면(170A)(이하, 제 1 주면(170A)이라고 하는 경우가 있음)의 첨도(Rku)는 1.00 이상, 3.10 이하, 바람직하게는 2.00 이상, 3.05 이하, 보다 바람직하게는 2.00 이상, 3.00 이하이다. 제 1 주면(140A)의 첨도(Rku) 및 제 1 주면(170A)의 첨도(Rku)가 상기 범위 내이면, 제 1 주면(140A) 및 제 1 주면(170A)에는 돌출한 볼록부(산) 또는 오목부(골짜기)가 적고, 조도 곡선(JIS B 0601: 2001)이 비교적 둥글게 되어 있다. 그 때문에, 금속층(140, 170)을 회로 성형하여, 도 2에 도시하는 회로 패턴층(141, 171)을 형성한 후에, 제 1 투시형 전극 소재(101)를 반복해서 굴곡해도, 특정의 부위에 국소적으로 응력이 걸리기 어려워진다. 그 결과, 제 1 투시형 전극 소재(101)를 굴곡해도, 회로 패턴층(141, 171)이 단선되기 어려워진다. 여기서, 첨도(Rku)는 실시예에 기재된 첨도(Rku)의 측정과 동일한 측정 방법에 의해 측정된 값이다.
첨도(Rku)란, JIS B 0601: 2001에서 규정되는 파라미터로서, 제곱 평균 평방근 높이(Zq)의 4승에 의해 무차원화한 기준 길이에 있어서의 Z(x)의 4승 평균을 나타낸 것이며, 다음 식으로 표현된다. 정규 분포라면 첨도(Rku)는 3이 된다.
[식 1]
Figure pct00001
즉, 첨도(Rku)는 표면의 날카로움의 척도로 Z(x)(높이 분포)의 확대를 특징 지우는 것이다. 첨도(Rku)가 3.0 초과일 때는, 높이 분포가 날카로워져 있는 것을 나타낸다. 첨도(Rku)가 3 미만일 때는 높이 분포가 완만한 것을 나타낸다. 제 1 실시형태에 있어서, 제 1 주면(140A)의 첨도(Rku) 및 제 1 주면(170A)의 첨도(Rku)의 수치 범위의 상한을 3.10으로 설정하고 있는 것은, 실험한 바, 3.10까지는 단선이 발생하지 않았기 때문이다.
제 1 실시형태에 있어서, 제 1 금속층(140)의 제 1 주면(140A) 및 제 2 금속층(170)의 제 1 주면(170A)의 표면 성상을 첨도(Rku)로 규정한 것은, 종래부터 표면 성상의 평가 지표로서 이용되어 온 표면 조도(Rz)로 규정하는 경우보다, 제 1 투시형 전극 소재(101)를 굴곡했을 때에 회로 패턴층(141, 171)의 단선이 발생하는지 여부를 보다 정확하게 파악할 수 있기 때문이다. 표면 조도(Rz)에서는, 후술하는 실시예 및 비교예의 결과로부터 명확한 것과 같이, 측정치가 같아도, 제 1 투시형 전극 소재(101)를 굴곡하면, 회로 패턴층(141, 171)의 단선이 발생하는 경우와 발생하지 않는 경우가 있어, 단선의 발생을 적확하게 파악할 수 없다. 여기서, 표면 조도(Rz)란, JIS B 0601(1994)에 규정의 10점 평균 조도를 의미한다.
(제 1 투명 기재(110))
제 1 투명 기재(110)는 주면(110A, 110B)을 갖는 시트 형상물이다. 제 1 투명 기재(110)를 구성하는 재질로서는, 제 1 투시형 전극용 적층판(100)의 사용 용도에 따라서 적절히 선택하면 좋고, 예컨대, 폴리에틸렌 테레프탈레이트(PET), 폴리에틸렌 나프탈레이트(PEN), 폴리카보네이트(PC), 폴리메틸 메타크릴레이트(PMMA) 등의 투명 수지를 이용할 수 있다. 제 1 투명 기재(110)는, 테트라브로모비스페놀 A 등의 첨가형이나 반응형의 난연제를 함유해도 좋다. 제 1 투명 기재(110)의 두께는 제 1 투시형 전극용 적층판(100)의 사용 용도에 따라 적절히 선택하면 좋으며, 바람직하게는 24㎛ 이상, 300㎛ 이하, 보다 바람직하게는 35㎛ 이상, 260㎛ 이하이다. 제 1 투명 기재(110)의 두께가 상기 범위 내이면, 주름이 가기 어렵고, 취급이 용이하며, 투명성이 우수하다.
〔투명 접착층(120, 150)〕
투명 접착층(120, 150)은 제 1 투명 기재(110)의 주면(110A, 110B) 상에 형성되어 있다. 제 1 투명 접착층(120)과 제 2 투명 접착층(150)은 동일한 구성이어도 좋고, 서로 다른 구성이어도 좋다.
투명 접착층(120, 150)은 투명 접착제를 경화시킨 것이다. 투명 접착제를 구성하는 재질로서는, 예컨대, 아크릴 수지, 에폭시 수지, 우레탄 수지 또는 이들의 혼합 수지를 포함하는 것이 바람직하다. 특히 아크릴 수지, 우레탄 수지 또는 이들의 혼합 수지는 투명성이 우수하여, 광학적으로도 유용하다.
투명 접착층(120, 150)의 경도는, 바람직하게는 1.0N/㎟ 이상, 200N/㎟ 이하, 보다 바람직하게는 4.0N/㎟ 이상, 175N/㎟ 이하이다. 투명 접착층(120, 150)의 경도가 상기 범위 내이면, 단선의 원인 중 하나인 점착재의 신장을 억제할 수 있다. 여기서, 투명 접착층(120, 150)의 경도는 나노인덴테이션 장치에 의해 측정된 값이다.
투명 접착층(120, 150)의 두께는, 바람직하게는 0.5㎛ 이상, 10.00㎛ 이하, 보다 바람직하게는 1.0㎛ 이상, 8.00㎛ 이하이다.
투명 접착층(120, 150)의 25℃에 있어서의 탄성률은, 바람직하게는 0.01GPa 이상, 1000.0GPa 이하, 보다 바람직하게는 0.1GPa 이상, 100.0GPa 이하, 더욱 바람직하게는 0.6GPa 이상, 60.0GPa 이하, 특히 바람직하게는 10.0GPa 이하이다. 투명 접착층(120, 150)의 25℃에 있어서의 탄성률이 상기 범위 내이면, 제 1 투시형 전극 소재(101)를 굴곡했을 때, 투명 접착층(120, 150)은 회로 패턴층(141, 171)에 대한 응력 완화층으로서 기능하기 쉬워진다.
탄성률의 측정에는, 휨 탄성률(JIS K7171)이나 인장 탄성률(JIS K7162)의 측정에 사용되는 시판의 측정 장치를 이용할 수 있다. 투명 접착층(120, 150)의 두께가 10㎛ 이하이며, 투명 접착층(120, 150)의 탄성률의 직접적인 측정이 어려운 경우에는, 비커스 경도계, 또는 마이크로 비커스 경도계를 이용할 수 있다. 또한, 피측정물인 투명 접착층(120, 150)에, 현미경 하에서 각각 마이크로 비커스 경도계의 사각뿔 압자(또는 측정 헤드)를, 소정 압력(예컨대, 가부시키가이샤 미쓰도요 제의 미소 경도 시험기 「HM-211」의 경우, 시험력 발생 범위가 0.4903mN 이상, 19610mN 이하)으로 꽉 눌러서 얻어진 측정치를, 비교용으로 준비한 두께 1㎜ 이상의 탄성률 평가용 고무 시트(예컨대, 시판의 실리콘 고무 시트 등)에서의 측정치와 치환하고, 이 탄성률 평가용 고무 시트의 탄성률을, 그대로 투명 접착층(120, 150)의 탄성률로 할 수도 있다.
투명 접착층(120, 150)의 유리 전이 온도(Tg)는 제 1 투명 기재(110)의 유리 전이 온도(Tg) 이하인 것이 바람직하다. 이에 의해, 제 1 투시형 전극 소재(101)를 굴곡했을 때, 투명 접착층(120, 150)은 일종의 응력 완화층으로서 기능하기 쉬워진다. 또한, 투명 접착층(120, 150)의 유리 전이 온도(Tg)는, 바람직하게는 150℃ 이하, 보다 바람직하게는 100℃ 이하이다. 투명 접착층(120, 150)의 유리 전이 온도(Tg)가 상기 범위 내이면, 실온 부근에 있어서의 투명 접착층(120, 150)의 탄성률을 작게 할 수 있어서, 투명 접착층(120, 150)은 응력 완화층으로서 기능하기 쉬워진다.
〔반사 저감층(130, 160)〕
반사 저감층(130, 160)은, 제 1 투명 기재(110)에 면하는 측의 제 1 금속층(140)의 면(140B)(이하, 제 2 주면(140B)) 상, 및 제 1 투명 기재(110)에 면하는 측의 제 2 금속층(170)의 면(170B)(이하, 제 2 면(170B)) 상에 형성되어 있다. 즉, 제 1 투명 기재(110)에 면하는 측의 제 1 금속층(140)의 제 2 주면(140B), 및 제 1 투명 기재(110)에 면하는 측의 제 2 금속층(170)의 제 2 면(170B)에는, 흑색화 처리가 실시되어 있다. 이에 의해, 제 1 투시형 전극 소재(101)에 있어서, 외표부(120C, 150C)를 통과하고, 반사 저감층(130, 160)에 입사하는 외광에 의한 산란광을 큰 폭으로 저감할 수 있다. 제 1 반사 저감층(130)과 제 2 반사 저감층(160)은 동일한 구성이어도 좋고, 서로 다른 구성이어도 좋다.
반사 저감층(130, 160)은, 제 1 반사 저감층(130)의 제 1 투명 기재(110) 측의 면(130A)(이하, 제 1 주면(130A)) 및 제 2 반사 저감층(160)의 제 1 투명 기재(110) 측의 면(160A)(이하, 제 1 주면(160A))의 표면 성상이 제 2 주면(140B) 및 제 2 주면(170B)의 표면 성상에 추종하도록 형성되어 있다. 또한, 제 1 주면(140A)은, 금속층(140)의 두께가 후술하는 범위 내인 경우, 금속층(140)은 매우 얇은 박이기 때문에, 제 2 주면(140B)을 추종한 표면이 된다. 즉, 제 1 반사 저감층(130)의 제 1 주면(130A) 및 제 2 주면(130B)(이하, 주면(130A, 130B))의 첨도(Rku)와, 제 1 금속층(140)의 제 1 주면(140A) 및 제 2 주면(140B)(이하, 주면(140A, 140B))의 첨도(Rku)는 동일이라고 평가할 수 있다. 나아가, 제 2 반사 저감층(160)의 제 1 주면(160A) 및 제 2 주면(160B)(이하, 주면(160A, 160B))의 첨도(Rku)와, 제 2 금속층(170)의 제 1 주면(170A) 및 제 2 주면(170B)(이하, 주면(170A, 170B))의 첨도(Rku)는 동일이라고 평가할 수 있다. 반사 저감층(130, 160)의 두께는, 바람직하게는 0.001㎛ 이상, 0.50㎛ 이하, 보다 바람직하게는 0.01㎛ 이상, 0.30㎛ 이하이다.
반사 저감층(130, 160)의, 가시광 영역(380㎚ 이상, 780㎚ 이하)에 있어서의 광의 반사율은, 바람직하게는 20% 이하, 보다 바람직하게는 15% 이하, 더욱 바람직하게는 10% 이하, 특히 바람직하게는 5% 이하이다. 가시광 영역에서의 광의 반사율은, 「JIS K 7375의 플라스틱-전 광선 투과율 및 전 광선 반사율을 구하는 방법」에 준거하는 방법에 의해 측정된 값이다.
반사 저감층(130, 160)을 구성하는 재질로서는, 예컨대, 구리, 니켈, 코발트, 텅스텐, 알루미늄 등의 금속 등을 이용할 수 있으며, 나아가 유황 등을 포함하고 있어도 좋다. 반사 저감층(130, 160)을 구성하는 재질이 금속이면, 회로 패턴층(141, 171)의 배선 저항을 낮출 수 있다. 그 중에서도, 금속층(140, 170)의 재질로서 구리를 이용하는 경우, 반사 저감층(130, 160)은 유황, 니켈, 코발트, 텅스텐 및 알루미늄으로 이루어지는 군으로부터 선택되는 적어도 1종 이상을 단위면적당 0.1% 이상, 10.0% 이하의 함유율로 함유하는 것이 바람직하다. 이에 의해, 구리로 이루어지는 금속층(140, 170)의 표면의 특징인 파장 550㎚ 이상, 780㎚ 이하에서의 높은 반사율을 억제할 수 있어, 380㎚ 이상, 780㎚ 이하의 전범위에 걸쳐서 플랫한 반사율로 할 수 있다. 그 때문에, 제 1 투시형 전극 소재(101)에서, 회로 패턴층(141, 171)의 표면의 깜빡임을 억제해서, 콘트라스트비를 크게 할 수 있다. 이 경우, 유황의 함유율은 10% 이내인 것이 바람직하다. 유황의 함유율이 상기 범위 내이면, 구리로 이루어지는 회로 패턴층(141, 171) 자체의 저항값이 높아지기 어렵게 할 수 있다. 또한, 반사 저감층(130, 160)을 구성하는 재질이 니켈, 코발트, 텅스텐, 알루미늄 등의 도전성이 있는 금속인 경우, 제 1 금속층(140)의 제 1 주면(140A) 및 제 2 금속층(170)의 제 1 주면(170A)의 전면이 이들 금속으로 덮여 있어도 좋다. 또한, 단위면적당의 유황의 함유율은 시판의 에너지 분산형 X선 분광기(EDS) 또는 시판의 파장 분산형 X선 분광기(WDS)에 부속해 있는 해석 장치(퍼스널 컴퓨터에 의한 매핑 결과)에 의해 해석된 값(%)이다.
제 1 실시형태에서는 반사 저감층(130, 160)을 구비하지만, 본 개시는 이에 한정되지 않고, 반사 저감층(130, 160)을 구비하지 않아도 좋다.
〔금속층(140, 170)〕
금속층(140, 170)은 반사 저감층(130, 160) 상에 형성되어 있다. 제 1 금속층(140)과 제 2 금속층(170)은 동일한 구성이어도 좋고, 서로 다른 구성이어도 좋다.
금속층(140, 170)을 구성하는 재질로서는, 예컨대, 구리, 스테인리스, 알루미늄, 니켈, 티탄, 텅스텐, 주석, 납, 철, 은, 크롬 또는 이들의 합금 등을 이용할 수 있다. 그 중에서도, 금속층(140, 170)은 구리, 니켈, 알루미늄 및 은으로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 것이 바람직하다. 이들 금속은 비저항이 낮고, 전성 및 굴곡성이 우수하며, 0.5㎛ 이상, 10㎛ 이하의 선폭의 세선으로도 충분한 도통을 얻을 수 있다. 금속층(140, 170)의 두께는, 바람직하게는 0.1㎛ 이상, 9.0㎛ 이하, 보다 바람직하게는 0.3㎛ 이상, 5.0㎛ 이하이다. 금속층(140, 170)의 두께가 상기 범위 내이면, 파인 패턴화된 회로 패턴층(141, 171)을 형성할 수 있다. 이에 의해, 제 1 투시형 전극 소재(101)에 있어서, 개구부(101C)를 보다 넓힐 수 있어서, 제 1 투시형 전극 소재(101)의 광투과성을 더욱 향상시킬 수 있다. 금속층(140, 170)의 두께는 실시예에 기재된 두께의 측정에 준거해서 측정한 값이다.
제 2 주면(140B)의 첨도(Rku)는, 바람직하게는 1.00 이상, 3.10 이하, 보다 바람직하게는 2.00 이상, 3.05 이하이다. 제 2 주면(170B)의 첨도(Rku)는, 바람직하게는 1.00 이상, 3.10 이하, 보다 바람직하게는 2.00 이상, 3.05 이하이다. 제 2 주면(140B)의 첨도(Rku)가 상기 범위 내이면, 제 1 투시형 전극 소재(101)의 제 1 외표부(120C)에서 백탁이 거의 없고, 투시성이 우수한 제 1 투시형 전극 소재(101)로 할 수 있다. 도 2에 도시하는 제 1 외표부(120C)는, 금속층(140) 및 제 1 반사 저감층(130)이 에칭 등에 의해 제거되어 형성된다. 이에 의해, 제 1 외표부(120C)에는, 제 1 금속층(140)의 제 2 주면(140B)의 표면 성상이 전사되어 있기 때문이다. 제 2 주면(170B)의 첨도(Rku)가 상기 범위 내인 경우도 마찬가지로, 제 1 투시형 전극 소재(101)의 제 2 외표부(150C)에서 백탁이 거의 없고, 투시성이 우수한 제 1 투시형 전극 소재(101)로 할 수 있다.
주면(140A, 140B)의 표면 조도(Rz)는, 바람직하게는 0.01㎛ 이상, 2.0㎛ 이하, 보다 바람직하게는 0.1㎛ 이상, 1.5㎛ 이하이다. 주면(170A, 170B)의 표면 조도(Rz)는, 바람직하게는 0.01㎛ 이상, 2.0㎛ 이하, 보다 바람직하게는 0.1㎛ 이상, 1.5㎛ 이하이다. 주면(140A, 170A)이 상기 범위 내이면, 회로 형성한 후, 굴곡해도 보다 단선되기 어려운 제 1 투시형 전극용 적층판(100)으로 할 수 있다. 또한, 주면(140B, 170B)이 상기 범위 내이면, 투시성이 보다 우수한 제 1 투시형 전극용 적층판(100)으로 할 수 있다.
금속층(140, 170)의 주면(140A, 140B), 주면(170A, 170B) 상에는, 방청 처리층, 실란 커플링 처리층 등이 형성되어 있어도 좋다. 방청 처리층이 형성되어 있으면, 금속층(140, 170)의 변색을 방지할 수 있다. 또한, 실란 커플링 처리층이 형성되어 있으면, 투명 접착층(120, 150)과 금속층(140, 170)과의 접착 강도를 향상시킬 수 있다.
방청 처리층을 구성하는 재질로서는, 예컨대, 아연 도금, 아연 합금 도금, 주석 도금, 주석 합금 도금, 니켈 도금, 크롬산염 등을 이용할 수 있다. 방청 처리층의 두께는, 바람직하게는 0.001㎛ 이상, 0.50㎛ 이하이다.
실란 커플링 처리층을 구성하는 실란 커플링제로서는, 예컨대, 3-(2-아미노에틸) 아미노프로필트리메톡시실란, 3-글리시독시프로필트리메톡시실란, 3-아미노프로필트리에톡시실란, 3-메르캅토프로필트리메톡시실란, 3-페닐아미노프로필트리메톡시실란 등을 이용할 수 있다. 실란 커플링 처리층의 두께는, 바람직하게는 0.001㎛ 이상, 0.50㎛ 이하이다.
또한, 제 1 주면(140A) 상, 및 제 1 주면(170A) 상에는, 반사 저감층이 형성되어 있어도 좋다. 즉, 제 1 금속층(140)의 제 1 주면(140A), 및 제 2 금속층(170)의 제 1 주면(170A)에는, 흑색화 처리가 실시되어 있어도 좋다. 이에 의해, 금속층(140, 170)을 구성하는 재질에 반사율이 높은 금속을 이용해도, 회로 패턴층(141, 171)이 시인되기 어려운 제 1 투시형 전극 소재(101)로 할 수 있다. 이 반사 저감층을 구성하는 재료로서는, 반사 저감층(130, 160)을 구성하는 재질로서 예시한 것과 마찬가지의 것을 이용할 수 있다.
[제 1 실시형태에 따른 투시형 전극 소재(101)]
제 1 투시형 전극 소재(101)는, 도 2에 도시하는 바와 같이, 금속층(140, 170)의 일부가 개구부(101C)를 갖는 회로 패턴층(141, 171)을 구비하는 것 외에는, 제 1 투시형 전극용 적층판(100)과 마찬가지의 구성이다. 도 2에 있어서, 도 1a에 도시하는 제 1 투시형 전극용 적층판(100)의 구성 부재와 동일한 구성 부재에는 동일 부호를 부여하고 설명을 생략한다.
회로 패턴층(141, 171)은, 예컨대, 금속층(140, 170)이 부분적으로 에칭 등에 의해 제거되어, 금속층(140, 170)에 개구부(101C)가 되는 간극이 형성된, 투시 가능한 전기 회로이다. 회로 패턴층(141, 171)의 패턴 형상은 제 1 투시형 전극 소재(101)의 사용 용도에 따라 적절히 조정하면 좋으며, 예컨대, 메쉬 형상, 평행 세선 패턴 형상, 빗 날 형상 등을 들 수 있다.
개구부(101C)는, 금속층(140, 170) 및 반사 저감층(130, 160)이 에칭 등에 의해 제거된 부위이다.
회로 패턴층(141, 171)의 선폭(W)은 제 1 투시형 전극 소재(101)의 사용 용도에 따라 적절히 조정하면 좋다. 제 1 투시형 전극 소재(101)를 터치 패널 센서에 이용하는 경우, 선폭(W)은, 바람직하게는 0.5㎛ 이상, 10㎛ 이하, 보다 바람직하게는 1.0㎛ 이상, 8.0㎛ 이하이다. 선폭(W)이 상기 범위 내이면, 개구부(101C)를 넓고 크게 할 수 있어서, 제 1 투시형 전극 소재(101)의 투과성을 보다 향상시킬 수 있다.
제 1 외표부(120C)의 첨도(Rku)는, 바람직하게는 1.00 이상, 3.10 이하, 보다 바람직하게는 2.00 이상, 3.05 이하이다. 제 2 외표부(150C)의 첨도(Rku)는, 바람직하게는 1.00 이상, 3.10 이하, 보다 바람직하게는 2.00 이상, 3.05 이하이다. 제 1 외표부(120C)의 첨도(Rku) 및 제 2 외표부(150C)의 첨도(Rku)가 상기 범위 내이면, 외표부(120C, 150C)에 있어서의 투명 접착층(120, 150)의 탁도(헤이즈)를 20% 이하로 할 수 있어서, 투시성이 보다 우수한 제 1 투시형 전극 소재(101)로 할 수 있다. 탁도(헤이즈)는 헤이즈미터에 의해 측정되는 값이다.
제 1 투시형 전극 소재(101)의 시트 저항은, 바람직하게는 0.01Ω/sq 이상, 50Ω/sq 이하, 보다 바람직하게는 0.05Ω/sq 이상, 10Ω/sq 이하, 더욱 바람직하게는 0.1Ω/sq 이상, 5Ω/sq 이하이다.
제 1 투시형 전극 소재(101)의 전 광선 투과율은, 선폭 3㎛, 선간 피치 500㎛의 메쉬(격자) 형상 회로에 있어서, 바람직하게는 60% 이상, 보다 바람직하게는 65% 이상, 더욱 바람직하게는 70% 이상이다. 제 1 투시형 전극 소재(101)의 전 광선 투과율이 상기 범위 내이면, 제 1 투시형 전극 소재(101)를 터치 패널 센서 등에 적합하게 이용할 수 있다.
제 1 투시형 전극 소재(101)는, 예컨대, 터치 패널 센서, 전자파 흡수 시트, 차량 탑재용 안테나 등에 적합하게 이용된다.
[제 1 실시형태에 따른 디바이스(102)]
도 3은 제 1 실시형태에 따른 디바이스(102)(이하, 제 1 디바이스(102)라고 하는 경우가 있음)의 분해 단면도이다. 도 3에 있어서, 도 2에 도시하는 제 1 투시형 전극 소재(101)의 구성 부재와 동일한 구성 부재에는 동일 부호를 부여하고 설명을 생략한다. 또한, 도 3에서, 투명 접착층(120, 150), 반사 저감층(130, 160)은 생략하고 있다.
제 1 디바이스(102)는 투영형 정전 용량 방식의 1종인 상호 용량 방식의 터치 패널 센서이다. 제 1 디바이스(102)는, 도 3에 도시하는 바와 같이, 제 1 투시형 전극 소재(101)와 제어 회로(180)와 커버(190)를 갖는다. 제어 회로(180)는 회로 패턴층(141, 171)에 전기적으로 접속되어 있다. 커버(190)는 제 1 투시형 전극 소재(101)의 제 1 회로 패턴층(141) 측의 면에 장착되어 있다.
제 1 디바이스(102)는, 도 3에 도시하는 바와 같이, 제 1 투시형 전극 소재(101)의 제 2 회로 패턴층(171) 측의 면이 화상 표시 장치(5) 측이 되도록, 화상 표시 장치(5)의 표시면(5A)의 앞쪽에 배치되어 사용된다. 화상 표시 장치(5)로서는, 예컨대, 액정 표시 패널, 플라스마 화상 표시 패널, 전계 발광(Electro Luminescence) 패널, 전자 페이퍼, 브라운관 등의 공지의 화상 표시 장치를 이용할 수 있다.
제 1 디바이스(102)에 있어서, 제 1 회로 패턴층(141)은 수신 전극(이하, 수신 전극(141)이라고 하는 경우가 있음)으로서, 제 2 회로 패턴층(171)(이하, 송신 전극(171)이라고 하는 경우가 있음)은 송신 전극으로서 기능한다. 즉, 제 1 디바이스(102)는, 커버(190) 표면에 지시물을 가까이 대면, 수신 전극(141) 및 송신 전극(171)과의 교점에 형성되는 콘덴서의 정전 용량이 변화하고, 이 정전 용량의 변화를 제어 회로(180)가 검지함으로써, 지시물을 가까이 댄 위치를 특정할 수 있다. 지시물로서는, 예컨대, 유저의 손가락 끝, 스타일러스, 지시봉 등의 도전체를 들 수 있다.
제 1 디바이스(102)의 검출 방식은 상호 용량 방식이지만, 본 개시는 이에 한정되지 않고, 자기 용량 방식의 검출 방식이어도 좋고, 자기 용량 방식과 상호 용량 방식을 조합한 검출 방식이어도 좋다.
[제 1 실시형태에 따른 투시형 전극용 적층판(100)의 제조 방법]
도 4a~도 4h는 제 1 실시형태에 따른 투시형 전극용 적층판(100)의 제조 방법(이하, 제 1 투시형 전극용 적층판(100)의 제조 방법이라 함)을 설명하기 위한 개략 설명도이다. 도 4a~도 4h에 있어서, 도 1a에 도시하는 제 1 투시형 전극용 적층판(100)의 구성 부재와 동일한 구성 부재에는 동일 부호를 부여하고 설명을 생략한다.
제 1 투시형 전극용 적층판(100)의 제조 방법은, 제 1 지지체부 금속층(14)을 제작하는 제 1 공정(a1)과, 제 1 투명 접착제층부 투명 기재(16)를 제작하는 제 2 공정(a2)과, 제 1 지지체(10) 및 제 1 박리층(11)을 제 1 금속층(140)으로부터 박리하는 제 3 공정(a3)을 포함한다. 제 1 실시형태에서는, 예컨대, 제 1 공정(a1), 제 2 공정(a2) 및 제 3 공정(a3)을 이 순서로 실행하는 것에 의해, 도 4h에 도시하는 제 1 편면 투시형 전극용 적층판(18)이 얻어진다. 이어서, 이 제 1 편면 투시형 전극용 적층판(18)의 제 2 주면(110B)에 대해서, 제 1 공정(a1), 제 2 공정(a2) 및 제 3 공정(a3)과 마찬가지의 공정을 실행하는 것에 의해, 제 1 투시형 전극용 적층판(100)이 얻어진다.
〔제 1 공정(a1)〕
제 1 공정(a1)에서는, 제 1 지지체(10)를 준비하는 공정(a11)과, 제 1 박리층(11)을 형성하는 공정(a12)과, 제 1 금속층(140)을 형성하는 공정(a13)과, 제 1 반사 저감층(130)을 형성하는 공정(a14)을 포함한다. 이에 의해, 도 4d에 도시하는 제 1 지지체부 금속층(14)이 얻어진다.
또한, 제 1 실시형태에서는 공정(a14)을 포함하지만, 본 개시는 이에 한정되지 않고, 공정(a14)을 포함하지 않아도 좋다.
{공정(a11)}
공정(a11)에서는, 도 4a에 도시하는 바와 같이, 제 1 주면(10A) 및 제 2 주면(10B)을 갖는 제 1 지지체(10)를 준비한다. 제 1 지지체(10)는, 두께가 얇고, 기계적 강도가 낮은 제 1 금속층(140)을 제 1 투명 기재(110)에 접착할 때까지 백업하는 보강재(캐리어)로서 기능한다.
제 1 지지체(10)의 제 1 주면(10A)의 첨도(Rku)는 1.00 이상, 3.10 이하, 바람직하게는 2.00 이상, 3.05 이하, 보다 바람직하게는 2.05 이상, 3.00 이하이다. 제 1 지지체(10)의 제 1 주면(10A)의 첨도(Rku)가 상기 범위 내이면, 후술하는 바와 같이, 제 1 금속층(140)의 제 1 주면(140A, 140B)의 첨도(Rku)를 1.00 이상, 3.10 이하로 할 수 있다.
제 1 지지체(10)를 구성하는 재질로서는, 예컨대, 구리, 알루미늄, 스테인리스, 철, 티탄, 이들의 합금 등을 이용할 수 있다. 그 중에서도, 비용의 관점에서, 구리를 이용하는 것이 바람직하다. 구리를 이용한 제 1 지지체(10)로서는, 예컨대, 전해 동박, 전해 동합금박, 압연 동박, 압연 동합금박 등을 이용할 수 있다. 제 1 지지체(10)의 두께는 캐리어로서 기능하는 두께이면 특별히 한정되지 않는다.
도 5a는 전착 드럼(50)을 이용한 전해법에 의한 전해 금속박(51)의 제조 방법을 설명하기 위한 개략 단면도이다. 도 5b는 도 5a 중의 E부에 있어서의 전해 금속박(51)의 확대 단면도이다.
제 1 지지체(10)를 준비하는 방법으로서는, 예컨대, 전착 드럼(50)을 이용하는 전해법에 의해, 전착 드럼(50)에 접하는 측의 제 1 주면(51A), 및 전착 드럼(50)에 접하지 않는 측의 제 2 주면(51B)을 갖는 전해 금속박(51)을 준비하고, 전해 금속박(51)의 제 1 주면(51A)에 평활화 처리를 실시하여, 제 1 지지체(10)를 제작하는 방법(a110); 전착 드럼(50)을 이용하는 전해법에 의해, 첨가제 등이 첨가된 소정의 전해액조를 이용하고, 제 2 주면(51B)이 평활화되어 있는 전해 금속박(51)을 준비하고, 제 1 지지체(10)를 제작하는 방법(a120) 등을 들 수 있다. 상기 방법(a110)에서는, 전해 금속박(51)의 제 1 주면(51A)은 지지체(10)의 제 1 주면(10A)에 대응하고, 전해 금속층(51)의 제 2 주면(51B)은 지지체(10)의 제 2 주면(10B)에 대응한다. 상기 방법(a120)에서는, 전해 금속박(51)의 제 1 주면(51A)은 지지체(10)의 제 2 주면(10B)에 대응하고, 전해 금속층(51)의 제 2 주면(51B)은 지지체(10)의 제 1 주면(10A)에 대응한다.
<제 1 지지체(10)를 제작하는 방법(a110)>
전해 금속박(51)을 준비하는 방법으로서는, 예컨대, 도 5a에 도시하는 바와 같이, 전착 드럼(50)을 음극으로 하고, 전착 드럼(50)에 대향하는 단면 원호 형상의 가대(도시 생략)를 양극으로 하여, 전해액조(52) 중에 전착 드럼(50)을 침지하고, 전착 드럼(50)을 회전시키면서 양극과 음극 사이에 전류를 흘리는 것에 의해, 전착 드럼(50)의 표면 상에 소정 두께로 전해 금속박(51)을 전착시키고, 전착 드럼(50)으로부터 전해 금속박(51)을 박리하는 것에 의해 연속적으로 제작하는 방법 등을 들 수 있다.
전해 금속박(51)의 제 1 주면(51A)의 첨도(Rku)는 통상 3.10 초과이다. 이는, 전해 금속층(51)은 전착 드럼(50)의 표면에 직접 전착하기 때문에, 전해 금속층(51)의 제 1 주면(51A)은 전착 드럼(50)의 표면 성상이 전사되는 것; 전착한 전해 금속박(51)을 전착 드럼(50)의 표면으로부터 박리하기 때문에, 전착 드럼(50)의 표면은 연마되어 연마흔이 남아 있는 것 등에 의한다. 이와 같이 표면이 연마된 전착 드럼(50)의 첨도(Rku)는 통상 3.10 초과이다. 또한, 전해 금속박(51)의 제 1 주면(51A)의 첨도(Rku)는 통상 전해 금속박(51)의 제 2 주면(51B)의 첨도(Rku)보다 작다.
전해 금속박(51)의 재질로서는, 예컨대, 구리 등을 이용할 수 있다. 전착 드럼(50)을 구성하는 재질로서는, 예컨대, 티탄 등을 이용할 수 있다. 전해액조(52) 중의 전해액으로서는, 전해 금속박(51)의 재질이 구리인 경우, 황산구리 용액 등을 이용할 수 있다. 전기 분해의 조건은 전해 금속박(51)의 제 1 주면(51A) 및 제 2 주면(51B)에 평활화 처리를 실시하는 것에 의해 제 1 지지체(10)가 얻어지면 특별히 한정되지 않는다.
전해 금속박(51)에 평활화 처리를 실시하는 방법으로서는, 예컨대, 전해 도금법에 의한 방법(a111), 전기 화학적 연마에 의한 방법(a112), 화학적 연마에 의한 방법(a113), 기계적 연마에 의한 방법 등을 들 수 있다.
(전해 도금법에 의한 방법(a111))
전해 도금법에 의한 방법(a111)에서는, 전해 도금법에 의해, 상기 방법(a110)으로 제작한 전해 금속박(51)의 제 1 주면(51A)에 전기 도금 피막을 전착시킨다.
전해 도금법에 의한 방법으로서는, 예컨대, 전해액 중에, 전해 금속박(51)을 음극(캐소드)으로서 배치하고, 도전성 판을 양극(애노드)으로서 배치하고, 각각을 전원에 전기적으로 접속하고, 전류를 흘림으로써, 제 1 주면(51A)의 표면에 금속을 부착시키는 방법 등을 들 수 있다.
도전성 판으로서는, TDK 가부시키가이샤 제의 「K-500」 등을 이용할 수 있다. 전해액으로서는, 전해 금속박(51)과 동등의 순도를 갖는 금속을 전착시킬 수 있는 용액이면, 전해 금속박을 구성하는 재료에 따라 적절히 선택하면 좋다. 전해 금속박(51)을 구성하는 재료가 구리인 경우는 예컨대 황산구리 용액 등을 이용할 수 있다.
제 1 지지체(10)의 제 1 주면(10A)(상기 방법(a110)으로 제작한 전해 금속박(51)의 제 1 주면(51A)에 대응)의 첨도(Rku)를 상기 범위 내로 하려면, 처리액의 종류 등에 따라 처리 조건을 적절히 조정하여 전해 금속박(51)의 제 1 주면(51A)의 표면 상태를 조정하면 좋다. 예컨대, 일반적으로 광택제로서 이용되는 시판의 첨가제를 사용할 수 있지만, 유황을 포함한 광택제가 적합하게 이용되며, 특히 메르캅토기를 갖는 광택제가 가장 적합하다. 메르캅토기를 갖는 광택제로서는, 예컨대, 3-메르캅토-1-프로판술폰산 등을 이용할 수 있다. 또한, 복수의 수산기를 갖는 유기화합물 내지 선상 중합체를 광택제에 첨가하는 것에 의해, 광택제의 작용을 향상시킬 수 있으며, 나아가, 평활하고 광택이 우수하고, 비정상인 돌기부가 없는 표면을 형성할 수 있다. 복수의 수산기를 갖는 화합물 내지 선상 중합체로서는, 예컨대 평균 분자량(중량 평균)이 500 이상, 5,000,000 이하의 폴리에틸렌 글리콜 등을 이용할 수 있다.
(전기 화학적 연마에 의한 방법(a112))
전기 화학적 연마에 의한 방법(a112)에서는, 전기 화학적 연마에 의해, 상기 방법(a110)으로 제작한 전해 금속박(51)의 제 1 주면(51A)을 연마한다.
전기 화학적 연마를 하는 방법은, 예컨대, 전해 연마액 중에, 전해 금속박(51)을 음극(캐소드)으로서 배치하고, 도전성 판을 양극(애노드)으로서 전해 금속박(51)의 제 1 주면(51A)에 대면하도록 배치하고, 각각 전원에 전기적으로 접속하고, 전류를 흘림으로써, 제 1 주면(51A)의 표면을 용해 하는 방법 등을 들 수 있다. 이 방법에서는, 애노드인 전해 금속박(51)의 표면에 요철이 있기 때문에, 그 볼록부에 용해 전류가 흐르기 쉬워서, 우선적으로 볼록부를 용해할 수 있다.
도전성 판을 구성하는 재질로서는, 예컨대, 백금, 티탄, 스테인리스 강 재(SUS) 등을 이용할 수 있다. 전해 연마액으로서는, 전해 금속박(51)을 구성하는 재질에 따라 적절히 조정하면 좋으며, 예컨대, 황산, 염산, 인산, 질산 등을 함유하는 산성액; 시안, 수산화나트륨, 수산화칼륨, 피로인산 등을 함유하는 알칼리성액 등을 이용할 수 있다.
제 1 지지체(10)의 제 1 주면(10A)(상기 방법(a110)으로 제작한 전해 금속박(51)의 제 1 주면(51A)에 대응)의 첨도(Rku)를 상기 범위 내로 하려면, 제 1 주면(51A)의 표면 상태, 전해 연마액의 종류 등에 따라 처리 조건을 적절히 조정하면 좋으며, 예컨대, 20% 이하의 적절한 농도의 황산 중, 전류 밀도: 10A/d㎡ 이하의 적절한 전류값으로 설정하고 전해 도금의 양극과 음극을 역으로 하여 전류를 흘리면서, 산 에칭하면 좋다.
(화학적 연마에 의한 방법(a113))
화학적 연마에 의한 방법(a113)에서는, 화학적 연마에 의해, 상기 방법(a110)으로 제작한 전해 금속박(51)의 제 1 주면(51A)을 연마한다.
화학적 연마를 하는 방법은, 전해 금속박(51)의 제 1 주면(51A)을 처리액에 침지하고, 화학반응에 의해서, 제 1 주면(51A)의 표면을 용해한다. 처리액으로서는, 전해 금속박(51)을 구성하는 재질에 따라 적절히 조정하면 좋으며, 예컨대, 황산, 염산, 인산, 질산 등을 함유하는 산성액; 시안, 수산화나트륨, 수산화칼륨, 피로인산 등을 함유하는 알칼리성액 등을 이용할 수 있다.
제 1 지지체(10)의 제 1 주면(10A)(상기 방법(a110)으로 제작한 전해 금속박(51)의 제 1 주면(51A)에 대응)의 첨도(Rku)를 상기 범위 내로 하려면, 제 1 주면(10A)의 표면 상태, 처리액의 종류 등에 따라 처리 조건을 적절히 조정하면 좋으며, 예컨대, 20% 이하의 적절한 농도의 황산 중, 교반하면서 산 에칭하면 좋다.
<제 1 지지체(10)를 제작하는 방법(a120)>
전해 도금법에 의한 방법(a120)은, 전착 드럼(50)에의 전착시에 전해액조(52)에 첨가제 등을 첨가하는 것 외에는, 상기 방법(a110)의 전해 금속박(51)을 준비하는 방법과 마찬가지이다. 전착 드럼(50)에의 전착시에 전해액조(52)에 첨가제 등을 첨가함으로써, 전해 금속박(51)의 제 2 주면(51B)(제 1 지지체(10)의 제 1 주면(10A)에 대응)의 첨도(Rku)를 3.10 이하로 할 수 있다. 첨가제로서는, 예컨대, 에틸렌글리콜 등을 이용할 수 있다.
{공정(a12)}
공정(a12)에서는, 도 4b에 도시하는 바와 같이, 제 1 주면(10A)에 제 1 박리층(11)을 형성한다. 이에 의해, 제 1 적층판(12)이 얻어진다.
제 1 박리층(11)을 구성하는 재질로서는, 예컨대, 니켈, 몰리브덴, 크롬, 철, 티탄, 텅스텐, 인, 이들의 합금 등을 이용할 수 있다.
제 1 박리층(11)의 제 1 금속층(140)이 형성되는 측의 주면(11A)의 표면 성상은 제 1 지지체(10)의 제 1 주면(10A)의 표면 성상에 추종한다. 즉, 제 1 박리층(11)의 제 1 금속층(140)이 형성되는 측의 주면(11A)의 첨도(Rku)와, 제 1 지지체(10)의 제 1 주면(10A)의 첨도(Rku)는 동일이라고 평가할 수 있다. 제 1 박리층(11)을 구성하는 금속의 부착량은, 바람직하게는 0.001㎛ 이상, 0.50㎛ 이하이다.
박리층을 형성하는 방법으로서는, 전해 도금법 등을 들 수 있다.
{공정(a13)}
도 1b는 제 1 실시형태에 따른 제 2 적층판의 제 1 제조 방법을 설명하기 위한 개략 설명도이며, 도 1c는 도 1b 중의 Q부의 확대 단면도이다. 도 6a는 제 1 실시형태에 따른 제 2 적층판의 제 2 제조 방법을 설명하기 위한 개략 설명도이며, 도 6b는 도 6a 중의 R부의 확대 단면도이다. 도 1b 및 도 6a 중, 61은 반송 롤이다.
공정(a13)에서는, 도 4c에 도시하는 바와 같이, 전해 도금법에 의해 제 1 박리층(11) 상에 제 1 금속층(140)을 형성한다. 이에 의해, 제 2 적층판(13)이 얻어진다. 이와 같이 제 1 금속층(140)은 제 1 박리층(11) 상에 직접 형성된다. 그 때문에, 제 1 금속층(140)의 제 1 주면(140A)의 첨도(Rku)와, 제 1 박리층(11)의 제 1 금속층(140)이 형성되는 측의 주면(11A)의 첨도(Rku)는 동일이라고 평가할 수 있다. 환언하면, 제 1 금속층(140)의 제 1 주면(140A)의 첨도(Rku)와 제 1 지지체(10)의 제 1 주면(10A)의 첨도(Rku)는 동일이라고 평가할 수 있다.
제 1 금속층(140)을 형성하는 방법으로서는, 예컨대, 방법(a110)으로 전해 금속박(51)을 제작한 경우(제 1 주면(51A)이 평활면), 도 1b에 도시하는 바와 같이, 전해 금속박(51)(제 1 지지체(10))을 음극으로 하여, 전해액조(60) 중에 제 1 적층판(12)을 침지하고, 양극과 음극 사이에 전류를 흘리는 것에 의해, 전해 금속박(51)의 제 1 주면(51A)(제 1 지지체(10)의 제 1 주면(10A)) 측의 표면(박리층(11)의 표면) 상에 제 1 금속층(140)을 전착하는 방법; 방법(a120)으로 전해 금속박(51)을 제작한 경우(제 2 주면(51B)이 평활면), 도 6a에 도시하는 바와 같이, 전해 금속박(51)(제 1 지지체(10))을 음극으로 하여, 전해액조(60) 중에 제 1 적층판(12)을 침지하고, 양극과 음극 사이에 전류를 흘리는 것에 의해, 전해 금속박(51)의 제 2 주면(51B)(제 1 지지체(10)의 제 1 주면(10A)) 측의 표면(박리층(11)의 표면) 상에 제 1 금속층(140)을 전착하는 방법; 등을 들 수 있다.
전해액조(60)로서는, 제 1 금속층(140)을 구성하는 재질에 따라 적절히 조정하면 좋으며, 제 1 금속층(140)을 구성하는 재질에 구리를 이용하는 경우, 황산구리 도금욕, 시안화구리 도금욕, 붕불화구리 도금욕, 피로인산구리 도금욕, 술파민산구리 도금욕 등을 이용할 수 있다.
또한, 제 1 금속층(140)을 구성하는 재질에 구리를 이용하는 경우, 전해 도금법에 의해, 제 1 박리층(11) 상에 스트라이크 구리 도금층을 형성하고, 나아가 이 스트라이크 구리 도금층 상에 제 1 금속층(140)을 형성하는 것이 바람직하다. 이에 의해, 제 1 박리층(11) 상에 보다 균일한 도금을 실시할 수 있어서, 제 1 금속층(140)의 핀 홀의 수를 현저하게 감소시킬 수 있다. 스트라이크 구리 도금층을 형성하는 도금욕으로서는, 피로인산구리 도금욕, 시안화구리 도금욕을 이용할 수 있다. 스트라이크 구리 도금층 상의 제 1 금속층(140)을 형성하는 도금욕으로서는, 예컨대, 황산구리 도금욕, 붕불화구리 도금욕, 피로인산구리 도금욕, 술파민산구리 도금욕, 시안화구리 도금욕을 이용할 수 있다. 스트라이크 구리 도금층의 두께는, 바람직하게는 0.001㎛ 이상, 1㎛ 이하이다.
제 1 금속층(140)의 제 2 주면(140B)의 표면 성상은 제 1 박리층(11)의 제 1 주면(11A)의 표면 성상에 추종한다. 즉, 제 1 금속층(140)의 제 2 주면(140B)의 표면 성상은 제 1 지지체(10)의 제 1 면(10A)의 표면 성상에 추종한다. 이에 의해, 제 1 금속층(140)의 제 1 주면(140A)의 첨도(Rku)는 1.00 이상, 3.10 이하의 범위 내가 된다.
{공정(a14)}
공정(a14)에서는, 도 4d에 도시하는 바와 같이, 제 1 금속층(140)의 제 2 주면(140B) 상에 제 1 반사 저감층(130)을 형성한다. 즉, 제 1 박리층(11) 상에 형성한 제 1 금속층(140) 상에 흑색화 처리를 실시한다. 이에 의해, 제 1 지지체부 금속층(14)이 얻어진다.
제 1 반사 저감층(130)을 형성하는 방법으로서는, 예컨대, 전해 도금법 등을 들 수 있다. 이 전해 도금법에 이용하는 도금욕으로서는, 제 1 반사 저감층(130)을 구성하는 재질에 따라 적절히 조정하면 좋으며, 예컨대, 구연산 니켈욕 등을 이용할 수 있다.
〔제 2 공정(a2)〕
제 2 공정(a2)에서는, 도 4e에 도시하는 바와 같이, 제 1 투명 기재(110)를 준비하고, 제 1 투명 기재(110)의 제 1 주면(110A)에 제 1 투명 접착제층(15)을 형성한다. 이에 의해, 제 1 투명 접착제층부 투명 기재(16)를 제작한다. 또한, 제 1 투명 접착제층(15)을 경화시키면, 제 1 투명 접착층(120)이 된다.
제 1 투명 접착제층(15)을 형성하는 방법으로서는, 상술한 투명 접착제를 제 1 주면(110A)에 도포하는 방법 등을 들 수 있다.
〔제 3 공정(a3)〕
제 3 공정(a3)에서는, 제 1 지지체부 금속층(14)과 제 1 투명 접착제층부 투명 기재(16)를 접합하는 공정(a31)과, 제 1 지지체(10) 및 제 1 박리층(11)을 제 1 금속층(140)으로부터 박리하는 공정(a32)을 포함한다. 이에 의해, 제 1 편면 투시형 전극용 적층판(18)이 얻어진다.
{공정(a31)}
공정(a31)에서는, 제 1 지지체부 금속층(14)의 제 1 금속층(140) 측의 면(14A)(이하, 제 1 주면(14A))과, 제 1 투명 접착제층부 투명 기재(16)의 제 1 투명 접착제층(15) 측의 면(16A)(이하, 제 1 주면(16A))을 접합한다. 이에 의해, 도 4g에 도시하는 제 3 적층판(17)이 얻어진다.
접합하는 방법으로서는, 예컨대, 도 4f에 도시하는 바와 같이, 제 1 지지체부 금속층(14)의 제 1 주면(14A)과 제 1 투명 접착제층부 투명 기재(16)의 제 1 주면(16A)을 대향시킨 후, 제 1 투명 접착제층(15)을 경화시키면 좋다. 이에 의해, 제 1 투명 접착제층(15)은 경화하여, 제 1 투명 접착층(120)이 된다.
제 1 투명 접착제층(15)을 경화시키는 방법은, 제 1 투명 접착제층(15)을 구성하는 투명 접착제에 따라 적절히 조정하면 좋으며, 예컨대, 프레스기 등을 이용하여 소정의 압력을 가하면서 가열하는 방법, 상압 또는 저압의 환경 하에서 가열하는 방법 등을 들 수 있다.
{공정(a32)}
공정(a32)에서는, 도 4g에 도시하는, 제 1 지지체부 금속층(14)과 제 1 투명 접착제층부 투명 기재(16)를 접합시킨 제 3 적층판(17)에 있어서, 제 1 지지체(10) 및 제 1 박리층(11)을 제 1 금속층(140)으로부터 박리한다. 이때, 제 1 지지체(10)를 박리하면, 제 1 박리층(11)은 제 1 지지체(10)와 함께 제 1 금속층(140)으로부터 박리한다. 이에 의해, 도 4h에 도시하는 제 1 편면 투시형 전극용 적층판(18)이 얻어진다.
[제 2 실시형태에 따른 투시형 전극용 적층판(200)]
도 7은 제 2 실시형태에 따른 투시형 전극용 적층판(200)(이하, 제 2 투시형 전극용 적층판(200)이라 함)의 두께 방향에 있어서의 단면도이다. 도 8은 제 2 실시형태에 따른 투시형 전극 소재(201)(이하, 제 2 투시형 전극 소재(201))의 두께 방향에 있어서의 단면도이다. 도 7에 있어서, 도 1a에 도시한 제 1 투시형 전극용 적층판(100)의 구성 부재와 동일한 구성 부재에는 동일 부호를 부여하고 설명을 생략한다. 도 8에 있어서, 도 7에 도시하는 제 2 투시형 전극 소재(201)의 구성 부재와 동일한 구성 부재에는 동일 부호를 부여하고 설명을 생략한다.
도 7 중, 200은 제 2 투시형 전극용 적층판, 230은 제 1 내열성층, 240은 제 3 금속층, 260은 제 2 내열성층, 270은 제 4 금속층이다. 도 8 중, 230C는 제 1 내열성층(230)의 개구부(101C)에 대응하는 제 3 외표부, 260C는 제 2 내열성층(260)의 개구부(101C)에 대응하는 제 2 외표부, 241은 제 3 회로 패턴층, 271은 제 4 회로 패턴층이다.
제 2 투시형 전극용 적층판(200)은, 도 7에 도시하는 바와 같이, 제 1 투명 기재(110)와, 제 1 투명 접착층(120)과, 제 1 내열성층(230)과, 제 3 금속층(240)과, 제 2 투명 접착층(150)과, 제 2 내열성층(260)과, 제 4 금속층(270)을 구비한다. 제 1 투명 접착층(120), 제 1 내열성층(230) 및 제 3 금속층(240)은 이 순서로 제 1 투명 기재(110)의 제 1 주면(110A) 상에 적층되어 있다. 제 2 투명 접착층(150), 제 2 내열성층(260) 및 제 4 금속층(270)은 이 순서로 제 1 투명 기재(110)의 제 1 주면(110B) 상에 적층되어 있다. 이하, 제 1 내열성층(230) 및 제 2 내열성층(260)을 단순히 내열성층(230, 260)이라고 하는 경우가 있다. 제 3 금속층(240) 및 제 4 금속층(270)을 금속층(240, 270)이라고 하는 경우가 있다. 제 3 회로 패턴층(241) 및 제 2 회로 패턴층(271)을 회로 패턴층(241, 271)이라고 하는 경우가 있다.
제 2 실시형태에 있어서, 제 1 투명 기재(110)에 면하는 측과 반대측의 제 3 금속층(240)의 면(240A)(이하, 제 1 주면(240A)이라고 하는 경우가 있음)의 첨도(Rku)는, 1.00 이상, 3.10 이하, 바람직하게는 2.00 이상, 3.05 이하, 보다 바람직하게는 2.00 이상, 3.00 이하이다. 나아가, 제 1 투명 기재(110)에 면하는 측과 반대측의 제 4 금속층(270)의 면(270A)(이하, 제 1 주면(270A)이라고 하는 경우가 있음)의 첨도(Rku)는, 1.00 이상, 3.10 이하, 바람직하게는 2.00 이상, 3.05 이하, 보다 바람직하게는 2.00 이상, 3.00 이하이다. 제 1 주면(240A)의 첨도(Rku) 및 제 1 주면(270A)의 첨도(Rku)가 상기 범위 내이면, 제 2 투시형 전극 소재(201)를 굴곡해도, 회로 패턴층(241, 271)이 단선되기 어렵다.
〔내열성층(230, 260)〕
내열성층(230, 260)은, 제 3 금속층(240)의 제 1 주면(240A)과는 반대측의 제 2 주면(240B) 상, 및 제 4 금속층(270)의 제 1 주면(270A)과는 반대측의 제 2 주면(270B) 상에 형성되어 있다. 이에 의해, 제 2 투시형 전극용 적층판(200)의 제조 과정에서, 제 2 지지체(20)(후술함)의 상처의 발생을 억제할 수 있다. 제 1 내열성층(230)과 제 2 내열성층(260)은 동일한 구성이어도 좋고, 서로 다른 구성이어도 좋다.
내열성층(230, 260)은, 제 1 내열성층(230)의 제 1 투명 기재(110) 측의 면(이하, 제 1 주면(230A)) 및 제 2 내열성층(260)의 제 1 투명 기재(110) 측의 면(이하, 제 1 주면(260A))의 표면 성상이 제 2 주면(240B) 및 제 2 주면(270B)의 표면 성상에 추종하도록 형성되어 있다. 즉, 제 1 내열성층(230)의 제 1 주면(230A)의 첨도(Rku)와 제 3 금속층(240)의 제 2 주면(240B)의 첨도(Rku)는 동일이라고 평가할 수 있다. 나아가, 제 2 내열성층(260)의 제 1 주면(260A)의 첨도(Rku)와 제 4 금속층(270)의 제 2 주면(270B)의 첨도(Rku)는 동일이라고 평가할 수 있다. 내열성층(230, 260)의 두께는, 바람직하게는 0.001㎛ 이상, 3㎛ 이하, 보다 바람직하게는 0.001㎛ 이상, 0.5㎛ 이하이다.
제 1 내열성층(230)의 제 1 투명 기재(110) 측과 반대측의 면(230B)(이하, 제 2 주면(230B))의 첨도(Rku)는, 1.00 이상, 3.10 이하, 바람직하게는 2.00 이상, 3.05 이하, 보다 바람직하게는 2.00 이상, 3.00 이하이다. 제 2 내열성층(260)의 제 1 투명 기재(110) 측과 반대측의 면(260B)(이하, 제 2 주면(260B))의 첨도(Rku)는, 1.00 이상, 3.10 이하, 바람직하게는 2.00 이상, 3.05 이하, 보다 바람직하게는 2.00 이상, 3.00 이하이다. 제 2 주면(230B)의 첨도(Rku)가 상기 범위 내이면, 제 2 투시형 전극 소재(201)의 외표부(230C)에서 백탁이 거의 없고, 투시성이 우수한 제 2 투시형 전극 소재(201)로 할 수 있다. 제 2 주면(270B)의 첨도(Rku)가 상기 범위 내인 경우도 마찬가지로, 제 2 투시형 전극 소재(201)의 제 3 외표부(260C)에서 백탁이 거의 없고, 투시성이 우수한 제 2 투시형 전극 소재(201)로 할 수 있다.
내열성층(230, 260)을 구성하는 재질로서는, 예컨대, 2액 반응형 수지, 열경화형 수지, 전리 방사선 경화형 수지 등의 경화형 수지를 이용할 수 있다.
2액 반응형 수지는, 예컨대, 이소시아네이트 화합물과, 이 이소시아네이트 화합물과 반응하는 수산기를 갖는 이소시아네이트 반응성 수지를 포함하는 것이 바람직하다. 이에 의해, 이소시아네이트 화합물과 이소시아네이트 반응성 수지가 반응하여 경화물이 된다. 이소시아네이트 화합물로서는, 예컨대, 톨릴렌 디이소시아네이트, 4,4'-디페닐 메탄 디이소시아네이트, 크실렌 디이소시아네이트, 1,5-나프틸렌 디이소시아네이트 등을 이용할 수 있다. 이소시아네이트 반응성 수지로서는, 예컨대, 이소시아네이트 반응성 셀룰로오스 수지, 이소시아네이트 반응성 아세탈 수지, 이소시아네이트 반응성 비닐 수지, 이소시아네이트 반응성 아크릴 수지, 이소시아네이트 반응성 페녹시 수지, 이소시아네이트 반응성 스티롤 수지 등을 이용할 수 있다.
제 2 실시형태에서는, 내열성층(230, 260)을 구비하지만, 본 개시는 이에 한정되지 않고, 내열성층(230, 260)을 구비하지 않아도 좋다.
〔금속층(240, 270)〕
금속층(240, 270)은 내열성층(230, 260) 상에 형성되어 있다. 제 3 금속층(240)과 제 4 금속층(270)은 동일한 구성이어도 좋고, 서로 다른 구성이어도 좋다.
제 3 금속층(240)은 제 1 주면(240A)과, 제 1 주면(240A)과는 반대측의 제 2 주면(240B)을 갖는다. 제 4 금속층(270)은 제 1 주면(270A)과, 제 1 주면(270A)과는 반대측의 제 2 주면(270B)을 갖는다.
금속층(240, 270)은 물리적 증착법에 의해 형성되는 것이다. 금속층(240, 270)을 구성하는 재질로서는, 예컨대, 구리, 스테인리스, 알루미늄, 니켈, 은, 금, 크롬, 코발트, 주석, 아연, 황동, 이들의 합금 등을 이용할 수 있다. 그 중에서도, 금속층(240, 270)은 구리, 니켈, 알루미늄 및 은으로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 것이 바람직하다.
금속층(240, 270)의 두께는, 바람직하게는 0.1㎛ 이상, 9.0㎛ 이하, 보다 바람직하게는 0.1㎛ 이상, 3.0㎛ 이하, 더욱 바람직하게는 0.2㎛ 이상, 1.0㎛ 이하이다. 금속층(240, 270)의 두께가 상기 범위 내이면, 파인 패턴화된 회로 패턴층(241, 271)으로 할 수 있다. 이에 의해, 제 2 투시형 전극 소재(201)에서, 개구부(101C)를 보다 넓힐 수 있어서, 제 2 투시형 전극 소재(201)의 광투과성을 보다 향상시킬 수 있다.
제 2 주면(240B)의 첨도(Rku)는, 바람직하게는 1.00 이상, 3.10 이하, 보다 바람직하게는 2.00 이상, 3.05 이하이다. 제 2 주면(270B)의 첨도(Rku)는, 바람직하게는 1.00 이상, 3.10 이하, 보다 바람직하게는 2.00 이상, 3.05 이하이다.
제 1 주면(240A) 및 제 2 주면(240B)의 표면 조도(Rz)는, 바람직하게는 0.01㎛ 이상, 2.0㎛ 이하, 보다 바람직하게는 0.1㎛ 이상, 1.5㎛ 이하이다. 제 1 주면(270A) 및 제 2 주면(270B)의 표면 조도(Rz)는, 바람직하게는 0.01㎛ 이상, 2.0㎛ 이하, 보다 바람직하게는 0.1㎛ 이상, 1.5㎛ 이하이다. 주면(240A, 270A)이 상기 범위 내이면, 회로 형성한 후, 굴곡해도 보다 단선되기 어려운 제 2 투시형 전극용 적층판(200)으로 할 수 있다. 제 2 주면(240B) 및 제 2 주면(270B)이 상기 범위 내이면, 투시성이 보다 우수한 제 2 투시형 전극용 적층판(200)으로 할 수 있다.
또한, 제 1 주면(240A) 상, 및 제 1 주면(270A) 상에는, 반사 저감층이 형성되어 있어도 좋다. 즉, 제 3 금속층(240)의 제 1 주면(240A), 및 제 4 금속층(270)의 제 1 주면(270A)에는, 흑색화 처리가 실시되어 있어도 좋다. 이에 의해, 금속층(240, 270)을 구성하는 재질에 반사율이 높은 금속을 이용해도, 회로 패턴층(241, 271)이 시인되기 어려운 제 2 투시형 전극 소재(201)로 할 수 있다. 이 반사 저감층을 구성하는 재료로서는, 반사 저감층(130, 160)을 구성하는 재질로서 예시한 것과 마찬가지의 것을 이용할 수 있다.
[제 2 실시형태에 따른 투시형 전극 소재(201)]
제 2 투시형 전극 소재(201)는, 도 8에 도시하는 바와 같이, 금속층(240, 270)의 일부가 개구부(101C)를 갖는 회로 패턴층(241, 271)을 구비하는 것 외에는, 제 2 투시형 전극용 적층판(200)과 마찬가지의 구성이다. 도 8에 있어서, 도 7에 도시하는 제 2 투시형 전극용 적층판(200)의 구성 부재와 동일한 구성 부재에는 동일 부호를 부여하고 설명을 생략한다.
회로 패턴층(241, 271)은, 예컨대, 금속층(240, 270)이 부분적으로 에칭 등으로 제거되어, 금속층(240, 270)에 개구부(101C)가 되는 간극이 형성된, 투시 가능한 전기 회로이다. 회로 패턴층(241, 271)의 패턴 형상은 제 2 투시형 전극 소재(201)의 사용 용도에 따라 적절히 조정하면 좋으며, 예컨대, 메쉬 형상, 평행 세선 패턴 형상, 빗 날 형상 등을 들 수 있다.
제 2 투시형 전극 소재(201)의 시트 저항은, 바람직하게는 0.01Ω/sq 이상, 50Ω/sq 이하, 보다 바람직하게는 0.05Ω/sq 이상, 10Ω/sq 이하, 더욱 바람직하게는 0.1Ω/sq 이상, 5Ω/sq 이하이다.
제 2 투시형 전극 소재(201)의 전 광선 투과율은, 바람직하게는 60% 이상, 보다 바람직하게는 65% 이상, 더욱 바람직하게는 70% 이상이다. 제 2 투시형 전극 소재(201)의 전 광선 투과율이 상기 범위 내이면, 제 2 투시형 전극 소재(201)를 터치 패널 센서 등에 적합하게 이용할 수 있다. 전 광선 투과율은 헤이즈미터에 의해 측정되는 값이다.
제 2 투시형 전극 소재(201)는, 예컨대, 터치 패널 센서, 전자파 흡수 시트, 차량 탑재용 안테나 등에 적합하게 이용된다.
[제 2 실시형태에 따른 제 2 투시형 전극용 적층판(200)의 제조 방법]
도 9a~도 9i는 제 2 실시형태에 따른 투시형 전극용 적층판(200)의 제조 방법(이하, 제 2 투시형 전극용 적층판(200)의 제조 방법이라 함)을 설명하기 위한 개략 설명도이다. 도 9a~도 9i에 있어서, 도 4a~도 4h에 도시하는 각 부재와 동일한 부재에는 동일 부호를 부여하고 설명을 생략한다.
제 2 투시형 전극용 적층판(200)의 제조 방법은, 지지체부 금속층(26)을 제작하는 제 1 공정(b1)과, 투명 접착제층부 투명 기재(16)를 제작하는 제 2 공정(b2)과, 제 2 지지체(20), 제 3 내열성층(21) 및 제 2 박리층(23)을 제 3 금속층(240)으로부터 박리하는 제 3 공정(b3)을 포함한다. 제 2 실시형태에서는, 예컨대, 제 1 공정(b1), 제 2 공정(b2) 및 제 3 공정(b3)을 이 순서로 실행하는 것에 의해, 도 9i에 도시하는 제 2 편면 투시형 전극용 적층판(28)이 얻어진다. 이어서, 이 제 2 편면 투시형 전극용 적층판(28)의 제 2 주면(110B)에 대해서, 제 1 공정(b1), 제 2 공정(b2) 및 제 3 공정(b3)과 마찬가지의 공정을 실행하는 것에 의해, 제 2 투시형 전극용 적층판(200)이 얻어진다.
〔제 1 공정(b1)〕
제 1 공정(b1)은, 제 2 지지체(20)를 준비하는 공정(b11)과, 제 3 내열성층(21)을 형성하는 공정(b12)과, 제 2 박리층(23)을 형성하는 공정(b13)과, 제 3 금속층(240)을 형성하는 공정(b14)과, 제 1 내열성층(230)을 형성하는 공정(b15)을 포함한다. 이에 의해, 도 9e에 도시하는 제 2 지지체부 금속층(26)이 얻어진다. 또한, 제 2 실시형태에서는 공정(b15)을 포함하지만, 본 개시는 이에 한정되지 않고, 공정(b15)을 포함하지 않아도 좋다.
{공정(b11)}
공정(b11)에서는, 도 9a에 도시하는 바와 같이, 제 1 주면(20A) 및 제 2 주면(20B)을 갖는 제 2 지지체(20)를 준비한다. 제 2 지지체(20)는, 두께가 얇은 제 3 금속층(240)을 제 1 투명 기재(110)에 접착할 때까지 백업하는 보강재(캐리어)로서 기능한다.
제 2 지지체(20)의 제 1 주면(20A)의 첨도(Rku)는 1.00 이상, 3.10 이하, 바람직하게는 2.00 이상, 3.05 이하, 보다 바람직하게는 2.00 이상, 3.00 이하이다. 제 2 지지체(20)의 제 1 주면(20A)의 첨도(Rku)가 상기 범위 내이면, 후술하는 바와 같이, 제 3 금속층(240)의 제 1 주면(240A)의 첨도(Rku)를 1.00 이상, 3.10 이하로 할 수 있다.
제 2 지지체(20)를 구성하는 재질로서는, 예컨대, 폴리에틸렌 테레프탈레이트, 1,4-폴리시클로 헥실렌 디메틸렌 테레프탈레이트, 폴리에틸렌 나프탈레이트, 폴리페닐렌 설파이드, 폴리스티렌, 폴리프로필렌, 폴리술폰, 아라미드, 폴리카보네이트, 폴리비닐 알코올, 셀로판, 아세트산 셀룰로오스 등의 셀룰로오스 유도체, 폴리에틸렌, 폴리염화비닐, 나일론, 폴리이미드, 이오노머 등의 수지 등을 이용할 수 있다. 제 2 지지체(20)의 두께는 캐리어로서 기능하는 두께라면 특별히 한정되지 않는다.
제 2 지지체(20)를 준비하는 방법으로서는, 제 2 지지체(20)를 구성하는 재질로 이루어지는 시트 형상물의 표면에 경화 처리를 실시하여, 제 2 지지체(20)를 제작하는 방법 등을 들 수 있다.
시트 형상물을 경화 처리하는 방법으로서는, 예컨대, 아크릴계 하드 코트재를 그라비어 코팅(gravure coating)으로 박막 코팅하고, 자외선에 의해 경화시키는 방법 등을 들 수 있다.
{공정(b12)}
공정(b12)에서는, 도 9b에 도시하는 바와 같이, 제 1 주면(20A) 상에 제 3 내열성층(21)을 형성한다. 이에 의해, 제 4 적층판(22)이 얻어진다.
제 3 내열성층(21)을 구성하는 재질로서는, 내열성층(230, 260)을 구성하는 재질로서 예시한 것과 동일한 것을 이용할 수 있다. 제 3 내열성층(21)을 형성하는 방법으로서는, 예컨대, 제 1 주면(20A) 상에, 내열성층용 코팅액을 도포하고, 건조하는 방법 등을 들 수 있다. 도포 방법으로서는, 예컨대, 그라비어 인쇄법, 스크린 인쇄법, 그라비어 판을 이용한 리버스 롤 코팅법 등을 들 수 있다.
제 3 내열성층(21)의 제 2 박리층(23)이 형성되는 측의 면(21A)(이하, 제 1 주면(21A)이라고 함)의 표면 성상은 제 2 지지체(20)의 제 1 주면(20A)의 표면 성상에 추종한다. 즉, 제 3 내열성층(21)의 제 1 주면(21A)의 첨도(Rku)와 제 2 지지체(20)의 제 1 주면(20A)의 첨도(Rku)는 동일이라고 평가할 수 있다. 제 3 내열층(21)의 도포량은, 건조 상태로, 바람직하게 0.001㎛ 이상, 3㎛ 이하, 보다 바람직하게는 0.001㎛ 이상, 0.5㎛ 이하이다.
{공정(b13)}
공정(b13)에서는, 도 9c에 도시하는 바와 같이, 제 3 내열성층(21) 상에 제 2 박리층(23)을 형성한다. 이에 의해, 제 5 적층판(24)이 얻어진다.
제 2 박리층(23)을 구성하는 재질로서는, 예컨대, 아크릴 수지, 폴리에스테르 수지, 셀룰로오스 유도체 수지, 폴리비닐 아세탈 수지, 폴리비닐 부티랄 수지, 염화비닐-아세트산비닐 공중합체, 염소화 폴리올레핀, 및 이들의 수지군의 공중합체 등의 수지를 이용할 수 있다. 제 2 박리층(23)을 형성하는 방법으로서는, 예컨대, 제 3 내열성층(21) 상에, 상기 수지를 함유하는 박리층용 코팅액을 도포하고, 건조하는 방법 등을 들 수 있다. 도포 방법으로서는, 예컨대, 그라비어 인쇄법, 스크린 인쇄법, 그라비어 판을 이용한 리버스 롤 코팅법 등을 들 수 있다.
제 2 박리층(23)의 제 3 금속층(240)이 형성되는 측의 면(23A)(이하, 제 1 주면(23A)이라고 함)의 표면 성상은 제 3 내열성층(21)의 제 1 주면(21A)의 표면 성상에 추종한다. 즉, 제 2 박리층(23)의 제 1 주면(23A)의 첨도(Rku)와 제 3 내열성층(21)의 제 1 주면(21A)의 첨도(Rku)는 동일이라고 평가할 수 있다. 제 2 박리층(23)의 도포량은, 건조 상태로, 바람직하게 0.01g/㎡ 이상, 5.0g/㎡ 이하, 보다 바람직하게는 0.05g/㎡ 이상, 3.0g/㎡ 이하이다.
{공정(b14)}
공정(b14)에서는, 도 9d에 도시하는 바와 같이, 제 2 박리층(23) 상에, 물리적 증착법에 의해 제 3 금속층(240)을 형성한다. 이에 의해, 제 6 적층판(25)이 얻어진다. 이와 같이 제 3 금속층(240)은 제 2 박리층(23) 상에 직접 형성된다. 그 때문에, 제 3 금속층(240)의 제 1 주면(240A)의 첨도(Rku)와 제 2 박리층(23)의 제 1 주면(23A)의 첨도(Rku)는 동일이라고 평가할 수 있다. 환언하면, 제 3 금속층(240)의 제 1 주면(240A)의 첨도(Rku)와 제 1 지지체(20)의 제 1 주면(20A)의 첨도(Rku)는 동일이라고 평가할 수 있다. 물리적 증착법으로서는, 예컨대, 금속 증착, 스패터링, 이온 플레이팅 등을 이용할 수 있다.
제 3 금속층(240)의 제 2 주면(240B)의 표면 성상은 제 2 박리층(23)의 제 1 주면(23A)의 표면 성상에 추종한다. 이에 의해, 제 3 금속층(240)의 제 2 주면(240B)의 첨도(Rku)는 상술한 범위 내가 된다.
{공정(b15)}
공정(b15)에서는, 제 3 금속층(240) 상에 제 1 내열성층(230)을 형성한다. 이에 의해, 도 9e에 도시하는 제 2 지지체부 금속층(26)이 얻어진다.
제 1 내열성층(230)을 형성하는 방법으로서는, 예컨대, 제 3 금속층(240)의 제 2 주면(240B) 상에, 내열성층용 코팅액을 도포하고, 건조하는 방법 등을 들 수 있다. 도포 방법으로서는, 예컨대, 그라비어 인쇄법, 스크린 인쇄법, 그라비어 판을 이용한 리버스 롤 코팅법 등을 들 수 있다.
제 1 내열성층(230)의 제 1 주면(230A)의 표면 성상은 제 3 금속층(240)의 제 2 주면(240B)의 표면 성상에 추종한다. 즉, 제 1 내열성층(230)의 제 1 주면(230A)의 첨도(Rku)와 제 3 금속층(240)의 제 2 주면(240B)의 첨도(Rku)는 동일이라고 평가할 수 있다.
제 1 내열성층(230)은 제 3 금속층(240)의 제 2 주면(240B) 상에 직접 형성된다. 그 때문에, 제 1 내열성층(230)의 제 2 주면(230B)의 첨도(Rku)와 제 3 금속층(240)의 제 2 주면(240B)의 첨도(Rku)는 동일이라고 평가할 수 있다.
〔제 2 공정(b2)〕
제 2 공정(b2)에서는, 도 9f에 도시하는 바와 같이, 제 1 실시형태와 마찬가지로 하여, 제 1 투명 기재(110)를 준비하고, 제 1 투명 기재(110)의 제 1 주면(110A)에 제 1 투명 접착제층(15)을 형성한다. 이에 의해, 제 1 투명 접착제층부 투명 기재(16)를 제작한다.
〔제 3 공정(b3)〕
제 3 공정(b3)에서는, 제 2 지지체부 금속층(26)과 제 1 투명 접착제층부 투명 기재(16)를 접합하는 공정(b31)과, 제 2 지지체(20), 제 3 내열성층(21) 및 제 2 박리층(23)을 제 3 금속층(240)으로부터 박리하는 공정(b32)을 포함한다. 이에 의해, 제 2 편면 투시형 전극용 적층판(28)이 얻어진다.
{공정(b31)}
공정(b31)에서는, 제 2 지지체부 금속층(26)의 제 3 금속층(240) 측의 면(26A)(이하, 제 1 주면(26A)이라고 함)과, 제 1 투명 접착제층부 투명 기재(16)의 제 1 주면(16A)을 접합한다. 이에 의해, 제 7 적층판(27)이 얻어진다.
접합하는 방법으로서는, 예컨대, 도 9g에 도시하는 바와 같이, 제 2 지지체부 금속층(26)의 제 1 주면(26A)과 제 1 투명 접착제층부 투명 기재(16)의 제 1 주면(16A)을 대향시킨 후, 제 1 투명 접착제층(15)을 경화시키면 좋다. 이에 의해, 제 1 투명 접착제층(15)은 경화하여, 제 1 투명 접착층(120)이 된다.
{공정(b32)}
공정(b32)에서는, 도 9h에 도시하는 바와 같이, 제 2 지지체부 금속층(26)과 제 1 투명 접착제층부 투명 기재(16)를 접합시킨 제 7 적층판(27)에 있어서, 제 2 지지체(20), 제 3 내열성층(21) 및 제 2 박리층(23)을 제 3 금속층(240)으로부터 박리한다. 이때, 제 2 지지체(20)를 박리하면, 제 3 내열성층(21) 및 제 2 박리층(23)은 제 2 지지체(20)와 함께 제 3 금속층(240)으로부터 박리된다. 이에 의해, 도 9i에 도시하는, 제 2 편면 투시형 전극용 적층판(28)이 얻어진다.
[제 3 실시형태에 따른 투시형 전극용 적층판(300)]
도 10은 제 3 실시형태에 따른 투시형 전극용 적층판(300)(이하, 제 3 투시형 전극용 적층판(300)이라고 하는 경우가 있음)의 두께 방향에 있어서의 단면도이다. 도 11은 제 3 실시형태에 따른 투시형 전극 소재(301)(이하, 제 3 투시형 전극 소재(301)라고 하는 경우가 있음)의 두께 방향에 있어서의 단면도이다. 도 11에 있어서, 도 10에 도시하는 제 3 투시형 전극용 적층판(300)의 구성 부재와 동일한 구성 부재에는 동일 부호를 부여하고 있다. 도 10 중, 300은 제 3 투시형 전극용 적층판, 310은 제 2 투명 기재, 340은 제 5 금속층, 370은 제 6 금속층이다. 도 11 중, 341은 제 5 회로 패턴층, 371은 제 6 회로 패턴층이다.
제 3 투시형 전극용 적층판(300)은, 도 10에 도시하는 바와 같이, 제 2 투명 기재(310)와 제 5 금속층(340)과 제 6 금속층(370)을 갖는다. 제 2 투명 기재(310)는 제 1 주면(310A) 및 제 2 주면(310B)을 갖는다. 제 5 금속층(340)은 제 2 투명 기재(310)의 제 1 주면(310A)에 마련되어 있다. 즉, 제 5 금속층(340)은 제 2 투명 기재(310)의 제 1 주면(310A) 상에 직접 형성되어 있다. 또한, 제 6 금속층(370)은 제 2 투명 기재(310)의 제 2 주면(310B)에 마련되어 있다. 즉, 제 6 금속층(370)은 제 2 투명 기재(310)의 제 2 주면(310B) 상에 직접 형성되어 있다. 이하, 제 1 주면(310A) 및 제 2 주면(310B)을 단순히 주면(310A, 310B)이라고 하는 경우가 있다. 제 5 금속층(340) 및 제 6 금속층(370)을 금속층(340, 370)이라고 하는 경우가 있다. 제 5 회로 패턴층(341) 및 제 6 회로 패턴층(371)을 회로 패턴층(341, 371)이라고 하는 경우가 있다.
제 3 실시형태에 있어서, 제 2 투명 기재(310)에 면하는 측과 반대측의 제 5 금속층(340)의 면(340A)(이하, 제 1 주면(340A)이라고 하는 경우가 있음)의 첨도(Rku)는, 1.00 이상, 3.10 이하, 바람직하게는 2.00 이상, 3.05 이하, 보다 바람직하게는 2.00 이상, 3.00 이하이다. 나아가, 제 2 투명 기재(310)에 면하는 측과 반대측의 제 6 금속층(370)의 주면(370A)(이하, 제 1 주면(370A)이라고 하는 경우가 있음)의 첨도(Rku)는, 1.00 이상, 3.10 이하, 바람직하게는 2.00 이상, 3.05 이하, 보다 바람직하게는 2.00 이상, 3.00 이하이다. 제 5 금속층(340)의 제 1 주면(340A)의 첨도(Rku) 및 제 6 금속층(370)의 제 1 주면(370A)의 첨도(Rku)가 상기 범위 내이면, 후술하는 바와 같이, 제 3 투시형 전극 소재(301)를 굴곡해도, 회로 패턴층(341, 371)이 단선되기 어려워진다.
〔제 2 투명 기재(310)〕
제 2 투명 기재(310)는 제 1 주면(310A) 및 제 2 주면(310B)을 갖는 시트 형상물이다. 제 2 투명 기재(310)를 구성하는 재질로서는, 제 1 투명 기재(110)로서 예시한 재질과 동일한 재질을 이용할 수 있다. 제 2 투명 기재(310)의 두께는, 제 3 투시형 전극용 적층판(300)의 사용 용도에 따라 적절히 선택하면 좋으며, 바람직하게는 24㎛ 이상, 300㎛ 이하, 보다 바람직하게는 35㎛ 이상, 260㎛ 이하이다. 제 2 투명 기재(310)의 두께가 상기 범위 내이면, 주름이 가기 어렵고, 취급이 용이하며, 투명성이 우수하다.
제 2 투명 기재(310)의 제 1 주면(310A)의 첨도(Rku)는, 바람직하게는 1.00 이상, 3.10 이하, 보다 바람직하게는 2.00 이상, 3.05 이하, 더욱 바람직하게는 2.00 이상, 3.00 이하이다. 나아가, 제 2 투명 기재(310)의 제 2 주면(310B)의 첨도(Rku)는, 1.00 이상, 3.10 이하, 바람직하게는 2.00 이상, 3.05 이하, 보다 바람직하게는 2.00 이상, 3.00 이하이다. 제 2 투명 기재(310)의 주면(310A, 310B)의 첨도(Rku)가 상기 범위 내이면, 제 5 금속층(340)의 제 1 주면(340A)의 첨도(Rku) 및 제 6 금속층(370)의 제 1 주면(370A)의 첨도(Rku)를 상기 범위 내로 하기 쉬워진다. 나아가, 제 3 투시형 전극 소재(301)에 있어서, 제 2 투명 기재(310)의 개구부(101C)에 대응하는 제 3 외표부(310C)의 첨도(Rku)가 상기 범위 내가 되므로, 투시성이 보다 우수한 제 3 투시형 전극 소재(301)로 할 수 있다.
〔금속층(340, 370)〕
금속층(340, 370)은 제 2 투명 기재(310)의 주면(310A, 310B) 상에 형성되어 있다. 제 5 금속층(340)과 제 6 금속층(370)은 동일한 구성이어도 좋고, 서로 다른 구성이어도 좋다.
제 5 금속층(340)은 제 1 주면(340A)과, 제 1 주면(340A)과는 반대측의 제 2 주면(340B)을 갖는다. 제 6 금속층(370)은 제 1 주면(370A)과, 제 1 주면(370A)과는 반대측의 제 2 주면(370B)을 갖는다.
금속층(340, 370)은 물리적 증착법에 의해 형성되는 것이다. 금속층(340, 370)을 구성하는 재질로서는, 알루미늄, 아연, 구리, 은, 금, 주석, 니켈, 크롬, 코발트, 아연, 황동, 이들의 합금, 산화 인듐 주석(ITO: Indium Tin Oxide), 스테인리스 등을 이용할 수 있다. 그 중에서도, 금속층(340, 370)은 구리, 니켈, 알루미늄 및 은으로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 것이 바람직하다.
금속층(340, 370)의 두께는, 바람직하게는 0.1㎛ 이상, 9.0㎛ 이하, 보다 바람직하게는 0.1㎛ 이상, 3.0㎛ 이하, 더욱 바람직하게는 0.2㎛ 이상, 1.0㎛ 이하이다. 금속층(340, 370)의 두께가 상기 범위 내이면, 파인 패턴화된 회로 패턴층(341, 371)을 형성할 수 있다. 이에 의해, 제 3 투시형 전극 소재(301)에 있어서, 개구부(101C)를 넓힐 수 있어서, 제 3 투시형 전극 소재(301)의 광투과성을 향상시킬 수 있다.
제 2 주면(340B)의 첨도(Rku)는, 바람직하게는 1.00 이상, 3.10 이하, 보다 바람직하게는 2.00 이상, 3.05 이하이다. 제 2 주면(370B)의 첨도(Rku)는, 바람직하게는 1.00 이상, 3.10 이하, 보다 바람직하게는 2.00 이상, 3.05 이하이다.
제 1 주면(340A)의 표면 조도(Rz)는, 바람직하게는 0.01㎛ 이상, 2.00㎛ 이하, 보다 바람직하게는 0.10㎛ 이상, 1.50㎛ 이하이다. 제 1 주면(370A)의 표면 조도(Rz)는, 바람직하게는 0.01㎛ 이상, 2.00㎛ 이하, 보다 바람직하게는 0.10㎛ 이상, 1.50㎛ 이하이다. 주면(340A, 370A)이 상기 범위 내이면, 회로 형성한 후, 굴곡해도 보다 단선되기 어려운 제 3 투시형 전극용 적층판(300)으로 할 수 있다.
또한, 제 1 주면(340A) 상, 및 제 1 주면(370A) 상에는, 반사 저감층이 형성되어 있어도 좋다. 즉, 제 5 금속층(340)의 제 1 주면(340A), 및 제 6 금속층(370)의 제 1 주면(370A)에는, 흑색화 처리가 실시되어 있어도 좋다. 이에 의해, 금속층(340, 370)을 구성하는 재질에 반사율이 높은 금속을 이용해도, 회로 패턴층(341, 371)이 시인되기 어려운 제 3 투시형 전극 소재(301)로 할 수 있다. 이 반사 저감층을 구성하는 재료로서는, 반사 저감층(130, 160)을 구성하는 재질로서 예시한 것과 마찬가지의 것을 이용할 수 있다.
[제 3 실시형태에 따른 투시형 전극 소재(301)]
제 3 투시형 전극 소재(301)는, 도 11에 도시하는 바와 같이, 금속층(340, 370)의 일부가 개구부(101C)를 갖는 회로 패턴층(341, 371)을 구비하는 것 외에는, 제 3 투시형 전극용 적층판(300)과 마찬가지의 구성이다. 도 11에 있어서, 도 10에 도시한 제 3 투시형 전극용 적층판(300)의 구성 부재와 동일한 구성 부재에는 동일 부호를 부여하고 설명을 생략한다.
회로 패턴층(341, 371)은, 예컨대, 금속층(340, 370)이 부분적으로 에칭 등으로 제거되어, 금속층(340, 370)에 개구부(101C)가 되는 간극이 형성된, 투시 가능한 전기 회로이다. 회로 패턴층(341, 371)의 패턴 형상은 제 3 투시형 전극 소재(301)의 사용 용도에 따라 적절히 조정하면 좋으며, 예컨대, 메쉬 형상, 평행 세선 패턴 형상, 빗 날 형상 등을 들 수 있다.
제 3 투시형 전극 소재(301)의 시트 저항은, 바람직하게는 0.01Ω/sq 이상, 50Ω/sq 이하, 보다 바람직하게는 0.05Ω/sq 이상, 10Ω/sq 이하, 더욱 바람직하게는 0.1Ω/sq 이상, 5Ω/sq 이하이다.
제 3 투시형 전극 소재(301)의 전 광선 투과율은, 바람직하게는 60% 이상, 보다 바람직하게는 65% 이상, 더욱 바람직하게는 70% 이상이다. 제 3 투시형 전극 소재(301)의 전 광선 투과율이 상기 범위 내이면, 제 3 투시형 전극 소재(301)를 터치 패널 센서 등에 적합하게 이용할 수 있다. 전 광선 투과율은 헤이즈미터에 의해 측정되는 값이다.
제 3 투시형 전극 소재(301)는, 예컨대, 터치 패널 센서, 전자파 흡수 시트, 프린트 배선판, 투시성 안테나 등에 적합하게 이용된다.
[제 3 실시형태에 따른 투시형 전극용 적층판(300)의 제조 방법]
제 3 실시형태에 따른 투시형 전극용 적층판(300)의 제조 방법(이하, 제 3 투시형 전극용 적층판(300)의 제조 방법이라 함)은, 제 2 투명 기재(310)를 준비하는 제 1 공정과, 물리적 증착법에 의해 제 1 주면(310A) 및 제 2 주면(310B)에 제 1 금속층(340, 370)을 형성하는 제 2 공정을 포함한다.
제 1 공정에서는, 제 1 주면(310A) 및 제 2 주면(310B)을 갖고, 제 1 주면(310A)의 첨도(Rku)가 1.00 이상, 3.10 이하인 제 2 투명 기재(310)를 준비한다. 제 2 투명 기재(310)의 제 1 주면(310A)의 첨도(Rku)를 상기 범위 내로 하려면, 평활한 형(型)을 사용한 캐스트법 혹은 2축 연신법으로 제작한 필름으로, 표면의 첨도(Rku)가 1.00 이상, 3.10 이하의 것을 사용하면 좋다.
제 2 공정에서는, 물리적 증착법에 의해 제 1 주면(310A) 및 제 2 주면(310B)에 금속층(340, 370)을 형성한다. 이에 의해, 제 3 투시형 전극용 적층판(300)이 얻어진다.
제 5 금속층(340)의 제 1 주면(340A)의 표면 성상은 제 2 투명 기재(310)의 제 1 주면(310A)의 표면 성상에 추종한다. 이에 의해, 제 5 금속층(340)의 제 1 주면(340A)의 첨도(Rku)는, 1.00 이상, 3.10 이하의 범위 내가 된다. 또한, 제 5 금속층(340)은 제 1 주면(340A) 상에 직접 형성된다. 그 때문에, 제 5 금속층(340)의 제 2 주면(340B)의 첨도(Rku)와 제 2 투명 기재(310)의 제 1 주면(310A)의 첨도(Rku)는 동일이라고 평가할 수 있다. 마찬가지로, 제 6 금속층(370)의 제 1 주면(370A)의 표면 성상은 제 2 투명 기재(310)의 제 2 주면(310B)의 표면 성상에 추종한다. 이에 의해, 제 6 금속층(370)의 제 1 주면(370A)의 첨도(Rku)는, 1.00 이상, 3.10 이하의 범위 내가 된다. 또한, 제 6 금속층(370)은 제 2 주면(370B) 상에 직접 형성된다. 그 때문에, 제 6 금속층(370)의 제 2 주면(370B)의 첨도(Rku)와 제 2 투명 기재(310)의 제 2 주면(310B)의 첨도(Rku)는 동일이라고 평가할 수 있다.
물리적 증착법으로서는, 예컨대, 금속 증착, 스패터링, 이온 플레이팅 등을 이용할 수 있다.
제 3 실시형태에서는, 제 2 공정에 있어서, 물리적 증착법에 의해 제 1 주면(310A) 및 제 2 주면(310B)에 금속층(340, 370)을 형성하지만, 본 개시는 이에 한정되지 않고, 제 2 공정에 있어서, 물리적 증착법에 의해 제 1 주면(310A)에만 제 1 금속층(340)을 형성하도록 해도 좋다.
실시예
이하, 본 개시를 실시예에 의해서 구체적으로 설명한다.
실시예에 있어서, 표면 조도(Rz), 첨도(Rku) 및 금속층의 두께의 측정 방법은 아래와 같다.
(표면 조도(Rz)의 측정)
표면 조도 계측기(가부시키가이샤 도쿄 세이미츠 제의 「SURFCOM1500SD」)를 이용하고, 촉침법에 의해 JIS B 0651(1996) 및 JIS B 0601(1994)에 따라, 촉침 2㎛에 의해 표면 조도(Rz)를 측정했다.
(첨도(Rku)의 측정)
레이저 현미경(가부시키가이샤 키엔스 제의 「VK-X100」)을 이용하고, JIS B 0601: 2001에 준거하여, 50배 렌즈로 측정 프로그램에 의해 표면을 측정했다. 다음에, 해석 프로그램으로 JIS B 0601(2001)에 의한 표면 조도: 전 영역 모드 측정을 실시하여 첨도(Rku)를 구했다.
(금속층의 두께의 측정)
금속층의 두께는 10㎠로 자른 동박의 중량을 측정하고, 구리의 밀도 8.96g/㎤로부터 환산하여 두께를 산출했다.
[실시예 1]
〔제 1 지지체부 금속층(14)의 제작〕
도 4a에 도시하는 제 1 지지체(10)로서, 두께 18㎛의 전해 동박을 준비했다. 이 제 1 지지체(10)의 제 1 주면(10A)의 표면 성상은, 표면 조도(Rz)가 0.98㎛, 첨도(Rku)가 2.70이었다. 이 제 1 지지체(10)의 제 2 주면(10B)의 표면 성상은, 표면 조도(Rz)가 0.98㎛, 첨도(Rku)가 3.51이었다.
이 제 1 지지체(10)를 10% 황산 중, 온도: 30℃, 전류 밀도: 5A/d㎡, 처리 시간: 20초의 조건으로 음극 처리에 의해 표면을 청정하고, 순수한 물로 20초간 세정했다.
이어서, 하기의 조성으로 조제한 박리층 형성용 전해액 중에서, 전기 분해를 하기의 조건으로 실행했다. 이에 의해, 제 1 주면(10A) 상에 제 1 박리층(11)을 형성하여, 도 4b에 도시하는 제 1 적층판(12)을 얻었다. 이어서, 이 제 1 적층판(12)을 흐르는 물로 20초간 세정했다.
(박리층 형성용 전해액의 조성)
· 황산니켈 6수화물: 30g/l
· Na2MoO4 2수화물: 3g/l
· 구연산 나트륨: 40g/l
(제 1 박리층(11)을 형성할 때의 전기 분해의 조건)
· 온도: 30℃
· pH: 6
· 전류 밀도: 2A/d㎡
· 처리 시간: 20초
이어서, 하기의 조성으로 조제한 피로인산구리 도금욕 중에 제 1 적층판(12)을 침지하고, 음극 처리를 하기의 조건으로 실행하고, 순수한 물로 20초간 세정했다.
(피로인산구리 도금욕의 조성)
· 피로인산구리: 80g/l
· 피로인산칼륨: 320g/l
· 암모니아수: 2ml/l
(음극 처리의 조건)
· 온도: 40℃
· pH: 8.5
· 전류 밀도: 2.0A/d㎡
· 처리 시간: 20초
이어서, 하기의 조성으로 조제한 극박 동박층 형성용 전해액 중에 제 1 적층판(12)을 침지하고, 전기 분해를 하기의 조건으로 실행했다. 이에 의해, 제 1 박리층(11) 상에, 제 1 금속층(140)으로서 2㎛의 극박 동박층을 형성하여, 도 4c에 도시하는 제 2 적층판(13)을 얻었다.
(극박 동박층 형성용 전해액의 조성)
· 황산구리 5수화물: 150g/l
· 황산: 100g/l
· 3-Mercapto-1-propanesulfonic Acid Sodium Salt(MPS): 5ppm
· 폴리에틸렌 글리콜(중량 평균 분자량 2000): 15ppm
· 염소 이온: 10ppm
(극박 동박층(제 1 금속층(140))을 형성할 때의 전기 분해의 조건)
· 온도: 40℃
· pH: 7
· 전류 밀도: 7A/d㎡
· 처리 시간: 60초
흐르는 물로 제 2 적층판(13)을 20초간 세정한 후, 하기의 조건으로 방청 처리와 실란 커플링제 처리를 실행했다.
(방청 처리에 이용하는 처리액의 조성)
· 메틸벤조트리아졸: 8g/l
(방청 처리의 조건)
· 처리 온도: 30℃
· 처리(침지) 시간: 10초
· 건조 온도: 120℃
· 건조 시간: 10초
(실란 커플링 처리에 이용하는 실란 커플링제의 조성)
· 3-아미노프로필트리메톡시실란 수용액(수용액 농도: 5g/l)
(실란 커플링 처리의 조건)
· 처리 온도: 25℃
· 처리 시간: 3초간 샤워링
· 건조 온도: 120℃
· 건조 시간: 10초
이어서, 하기의 조성으로 조정한 구연산 니켈 도금욕 중에 제 2 적층판(13)을 침지하고, 전기 분해를 하기의 조건으로 실행했다. 이에 의해, 제 1 금속층(140)의 제 2 표면(140B) 상에 제 1 반사 저감층(130)으로서 박 Ni층을 형성하여, 도 4d에 도시하는 제 1 지지체부 금속층(14)을 얻었다.
(구연산 니켈 도금욕의 조성)
· 황산니켈: 280g/l
· 염화니켈: 45g/l
· 구연산: 21g/l
(제 1 반사 저감층(130)을 형성할 때의 전기 분해의 조건)
· 온도: 50℃
· pH: 5
· 전류 밀도: 3.0A/d㎡
· 처리 시간: 5초
이 제 1 반사 저감층(130)의 제 1 주면(130A)의 표면 성상은, 표면 조도(Rz)가 0.94㎛, 첨도(RKu)가 2.75였다.
〔제 1 투명 접착제층부 투명 기재(16)의 제작〕
제 1 투명 기재(110)로서, 100㎛ 두께의 고투명 PET 필름(도요보 가부시키가이샤 제의 「코스모샤인 A4300」)을 준비했다. 이 제 1 투명 기재(110)의 제 1 주면(110A) 상에 하기의 조성으로 조제한 투명 접착제(우레탄 수지)를 3g/㎡의 도포량으로 도포하고, 100℃의 환경 하에서 5분간 보지하여 건조시켰다. 이에 의해, 두께 7㎛의 제 1 투명 접착제층(15)을 형성하여, 도 4e에 도시하는 제 1 투명 접착제층부 투명 기재(16)를 제작했다.
(투명 접착제의 조성)
주제: 도요 잉크 세이조 가부시키가이샤 제의 「다이나레오 VA-3020」
경화제: 도요 잉크 세이조 가부시키가이샤 제의 「다이나레오 HD-701」
질량비: 주제/경화제=100/7
〔제 1 편면 투시형 전극용 적층판(18)의 제작〕
이어서, 제 1 투명 접착제층부 투명 기재(16)의 투명 접착제층(15)과 제 1 지지체부 금속층(14)의 제 1 반사 저감층(130)을 도 4f에 도시하는 바와 같이 대향시켜서, 제 1 투명 접착제층부 투명 기재(16) 및 제 1 지지체부 금속층(14)을 겹쳐서 접합했다. 이 접합한 상태를 60℃의 환경 하에서 5일간 보지하여, 도 4g에 도시하는 제 3 적층판(17)을 얻었다. 이 후, 이 제 3 적층판(17)으로부터 제 1 지지체(10) 및 제 1 박리층(11)을 박리하여, 도 4h에 도시하는 제 1 편면 투시형 전극용 적층판(18)을 얻었다. 이때, 제 1 지지체(10)를 박리하면, 제 1 박리층(11)은 제 1 지지체(10)와 함께 제 1 금속층(140)으로부터 박리되었다.
이 제 1 금속층(140)의 제 1 주면(140A)의 표면 성상은, 표면 조도(Rz)가 0.98㎛, 첨도(Rku)가 2.73이었다.
〔편면 투시형 전극 소재(30)의 제작〕
도 12a는 실시예 1에서 얻어진 편면 투시형 전극용 적층판(18)의 제 1 금속층을 회로 형성하여 얻어진 편면 투시형 전극 소재의 정면도이다. 도 12b는 도 12a 중의 D부의 확대 정면도이다. 도 12a 및 도 12b 중, 30은 편면 투시형 전극 소재, 31은 통조판 형상의 제 1 회로 패턴부, 32는 통조판 형상의 제 2 회로 패턴부, 33은 메쉬 형상의 제 3 회로 패턴부, 30D는 편면 투시형 전극 소재의 X 방향의 중심선이다.
제 1 편면 투시형 전극용 적층판(18)의 제 1 금속층(140)을 에칭하여, 도 12a 및 도 12b에 도시하는 편면 투시형 전극 소재(30)를 얻었다.
편면 투시형 전극 소재(30)는, Y 방향을 따라서 연재한 통조판 형상의 제 1 회로 패턴부(31)(이하, 제 1 통조판부(31))와, Y 방향을 따라서 연재한 통조판 형상의 제 2 회로 패턴부(32)(이하, 제 2 통조판부(32))와, 메쉬 형상의 제 3 회로 패턴부(33)(이하, 제 3 패턴부(33))를 갖는다.
제 1 통조판부(31)는 편면 투시형 전극 소재(30)의 X 방향의 일단부에 형성되고, 제 2 통조판부(32)는 편면 투시형 전극 소재(30)의 X 방향의 타단부에 형성되어 있다. 제 3 패턴부(33)는 X 방향에서 제 1 통조판부(31) 및 제 2 통조판부(32)의 사이에 형성되어 있다.
편면 투시형 전극 소재(30)는, 도 12a에 도시하는 바와 같이, X 방향의 길이가 10㎝, Y 방향의 길이가 2㎝였다. 제 1 통조판부(31) 및 제 2 통조판부(32)(이하, 통조판부(31, 32)라고 하는 경우가 있음)는, 도 12a에 도시하는 바와 같이, X 방향의 길이가 0.5㎝, Y 방향의 길이가 2㎝였다. 제 3 패턴부(33)는, 도 12b에 도시하는 바와 같이 세선(33A)의 선폭이 7㎛, 인접한 세선(33A, 33A) 사이의 피치가 300㎛였다.
〔단선 내성 시험〕
도 13a는 투시형 전극 소재(30)를 금속봉(40) 상에 탑재한 상태를 나타내는 정면도이다. 도 13b는 도 13a 중의 E-E'선에서 절단한 투시형 전극 소재(30) 및 금속봉(40)의 개략 단면도이다. 도 13c는 단선 내성 시험을 설명하기 위한, 부하가 걸린 상태의 투시형 전극 소재(30)를 나타내는 개략 단면도이다. 도 13a, 도 13b 및 도 13c 중, 40은 금속봉, 41은 투시형 전극 소재(30)와 금속봉(40)과의 선접촉부이다.
우선, 테스터의 한쪽의 테스터봉을 제 1 통조판부(31)에, 다른쪽의 테스터봉을 제 2 통조판부(32)에 각각 대고, 제 3 패턴부(33)의 도통을 확인했다.
이어서, 도 13a에 도시하는 바와 같이, 제 1 회로 패턴층(141)이 상향이 되도록, 즉 제 1 투명 기재(110)의 제 1 주면(110A)이 상향이 되도록, 편면 투시형 전극 소재(30)를 직경 1㎜의 금속봉(40) 위에 실었다. 이어서, 금속봉(40)과 투시형 전극 소재(30)의 선접촉부(41)와, 도 12a 및 도 12b에 도시하는 편면 투시형 전극 소재(30)의 X 방향의 중앙선(30D)이 서로 겹치도록, 편면 투시형 전극 소재(30)를 배치했다.
이어서, 편면 투시형 전극 소재(30)의 X 방향의 양단부에 도 13b에 도시하는 방향(G)으로 부하를 걸어, 도 13c에 도시하는 바와 같이, 금속봉(40)을 지점으로 하여 편면 투시형 전극 소재(30)를 굴곡시키고, 편면 투시형 전극 소재(30)의 양단부를 접촉시킨 후, 부하를 해방하여, 원상태로 되돌리는 조작을 1 사이클로 하는 굴곡 처리를, 400 사이클 실행했다.
이어서, 굴곡 처리를 400 사이클 실행한 편면 투시형 전극 소재(30)의 제 1 통조판부(31)에 테스터의 한쪽의 테스터봉을, 제 2 통조판부(32)에 다른쪽의 테스터봉을 각각 대고, 도통을 측정했는데, 측정치는 1Ω 미만이었다. 이 결과로부터, 제 3 패턴부(33)의 도통을 확인할 수 있어서, 제 3 패턴부(33)는 단선되지 않은 것을 알 수 있었다. 즉, 제 1 금속층(140)의 제 1 주면(140A)의 첨도(Rku)가, 1.00 이상, 3.10 이하의 범위 내였으므로, 회로 형성한 후, 굴곡해도 단선되기 어려운 것을 확인할 수 있었다.
또한, 도통의 측정치가 1Ω 미만인 경우, 제 3 패턴부(33)는 도통하고 있다고 판단하고, 도통의 측정치가 1Ω을 넘은 경우, 제 3 패턴부(33)는 단선되어 있다고 판단했다.
[실시예 2]
〔제 1 투시형 전극용 적층판(100)의 제작〕
실시예 1에서 얻어진 제 1 편면 투시형 전극용 적층판(18)의 제 1 투명 기재(110)의 제 2 주면(110B) 상에, 실시예 1과 마찬가지의 방법으로, 제 2 투명 접착층(150), 제 2 반사 저감층(160) 및 제 2 금속층(170)을 이 순서로 형성하여, 도 1a에 도시하는 제 1 투시형 전극용 적층판(100)을 얻었다. 얻어진 제 1 투시형 전극용 적층판(100)에 있어서, 투명 접착층(120, 150), 반사 저감층(130, 160), 금속층(140, 170)은 각각 동일한 구성이었다.
제 2 금속층(170)의 제 1 주면(170A)의 표면 성상은, 표면 조도(Rz)가 0.98㎛, 첨도(Rku)가 2.70이었다.
〔양면 투시형 전극 소재(2)의 제작〕
실시예 1과 마찬가지의 방법으로, 제 1 투시형 전극용 적층판(100)의 금속층(140, 170)을 에칭하여, 도 12a 및 도 12b에 도시하는 회로 패턴이 양면에 형성된 제 1 투시형 전극 소재(101)를 얻었다.
〔단선 내성 시험〕
실시예 1과 마찬가지로 하여 단선 내성 시험을 실시했는데, 측정치는 1Ω 미만이었다. 이 결과로부터, 제 1 투명 기재(110)의 제 1 주면(110A) 측에 형성된 제 3 패턴부(33)는 단선되지 않은 것을 알 수 있었다.
또한, 이와는 별도로, 제 1 투명 기재(110)의 제 2 주면(110B)이 상향이 되도록, 제 1 투시형 전극 소재(101)를 금속봉(40) 위에 실은 것 외에는, 실시예 1에 기재된 단선 내성 시험과 마찬가지로 단선 내성 시험을 실시했는데, 측정치는 1Ω 미만이었다. 이 결과로부터, 제 1 투명 기재(110)의 제 2 주면(110B) 측에 형성된 제 3 패턴부(33)도 단선되지 않은 것을 알 수 있었다.
즉, 제 1 금속층(140)의 제 1 주면(140A)의 첨도(Rku) 및 제 2 금속층(170)의 제 1 주면(170A)의 첨도(Rku)가, 1.00 이상, 3.10 이하의 범위 내였으므로, 양면에 대해서, 회로 형성한 후, 굴곡해도 단선되기 어려운 것을 확인할 수 있었다.
[실시예 3]
〔제 2 지지체부 금속층(26)의 제작〕
도 9a에 도시하는 바와 같이, 제 2 지지체(20)로서, 50㎛ 두께의 고투명 PET 필름(도요보 가부시키가이샤 제의 「코스모샤인 A4300」)을 준비했다. 이 제 2 지지체(20)의 제 1 주면(20A)의 표면 성상은, 표면 조도(Rz)가 0.89㎛, 첨도(Rku)가 2.66이었다.
이어서, 이 제 2 지지체(20)의 제 1 주면(20A) 상에 그라비어 코터에 의해, 하기의 조성으로 조제한 내열성층용 코팅액을 건조 상태로 도포량이 1.0g/㎡가 되도록 도포, 건조했다. 이에 의해, 제 3 내열성층(21)을 제 1 주면(20A) 상에 형성하여, 도 9b에 도시하는 제 4 적층판(22)을 얻었다.
<내열성층용 코팅액의 조성>
· 아크릴계 수지(아크릴수지/메타크릴산메틸=97/3) 1.25 질량부
· 톨릴렌 디이소시아네이트 1.875 질량부
· 메틸에틸케톤 0.2 질량부
· 톨루엔 1.8 질량부
이어서, 제 4 적층판(22)의 제 3 내열성층(21) 상에, 그라비어 코터에 의해, 하기의 조성으로 조제한 박리층용 코팅액을 이용하여, 고형분 환산으로 도포량이 0.4g/㎡가 되도록 도포, 건조했다. 이에 의해, 제 2 박리층(23)을 제 3 내열성층(21) 상에 형성하여, 도 9c에 도시하는 제 5 적층판(24)을 얻었다.
<박리층용 코팅액의 조성>
· 아크릴 수지(다이아날 BR83, 미츠비시 레이온(주) 제) 13.50 질량부
· 염화비닐-아세트산비닐 공중합체 수지 1.50 질량부
(솔빈 C, 닛신가가쿠고교(주) 제)
· 폴리에스테르 수지(바이론 200, 도요 보세키(주) 제) 0.09 질량부
· 비정질 실리카 3.00 질량부
· 메틸에틸케톤 70.09 질량부
· 톨루엔 18.12 질량부
이어서, 제 5 적층판(24)의 제 2 박리층(23) 상에, 알루미늄을 진공 증착법에 의해 증착시켜, 5000Å의 두께의 제 3 금속층(240)을 형성했다. 이에 의해, 도 9d에 도시하는 제 6 적층판(25)을 얻었다.
이 제 6 적층판(25)의 제 3 금속층(240)의 제 2 주면(240B) 상에, 상기에서 사용한 내열성층용 코팅액을 이용하고, 그라비어 코터에 의해, 건조 상태로 1.0g/㎡의 비율로 도포, 건조했다. 이에 의해, 제 1 내열성층(230)을 제 3 금속층(240) 상에 형성하여, 도 9e에 도시하는 제 2 지지체부 금속층(26)을 얻었다.
이 제 2 지지체부 금속층(26)의 층 구성은, 도 9e에 도시하는 바와 같이, 제 1 내열성층(230)/제 3 금속층(240)/제 2 박리층(23)/제 3 내열성층(21)/제 2 지지체(20)이었다.
〔제 1 투명 접착제층부 투명 기재(16)의 제작〕
실시예 1과 마찬가지로 하여, 도 9f에 도시하는 투명 접착제층부 투명 기재(16)를 얻었다.
〔제 2 편면 투시형 전극용 적층판(28)의 제작〕
이어서, 제 1 투명 접착제층부 투명 기재(16)의 투명 접착제층(15)과, 제 2 지지체부 금속층(26)의 제 1 내열성층(230)을 도 9g에 도시하는 바와 같이 대향시키고, 제 1 투명 접착제층부 투명 기재(16) 및 제 2 지지체부 금속층(26)을 겹쳐서 접합했다. 이 접합한 상태를 60℃의 환경 하에서 5일간 보지하여, 도 9h에 도시하는 제 7 적층판(27)을 얻었다.
이 후, 이 제 7 적층판(27)으로부터 제 2 지지체(20)를 박리하여, 제 2 편면 투시형 전극용 적층판(28)을 얻었다. 이 제 2 지지체(20)를 박리했을 때, 제 3 내열성층(21) 및 제 2 박리층(23)은 제 2 지지체(20)와 함께 박리되었다.
제 3 금속층(240)의 제 1 주면(240A)의 표면 성상은, 표면 조도(Rz)가 0.89㎛, 첨도(Rku)가 2.66이었다.
〔편면 투시형 전극 소재의 제작〕
제 2 편면 투시형 전극용 적층판(28)의 제 3 금속층(240)을 에칭하여, 도 12a 및 도 12b에 도시하는 회로 패턴이 편면에 형성된 편면 투시형 전극 소재를 얻었다.
〔단선 내성 시험〕
굴곡 처리를 300회 실행한 것 외에는 실시예 1과 마찬가지로 하여 단선 내성 시험을 실시했는데, 측정치는 1Ω 미만이었다. 이 결과로부터, 제 1 투명 기재(110)의 제 1 주면(110A) 측에 형성된 제 3 패턴부는 단선되지 않은 것을 알 수 있었다. 즉, 제 3 금속층(240)의 제 1 주면(240A)의 첨도(Rku)가, 1.00 이상, 3.10 이하의 범위 내였으므로, 회로 형성한 후, 굴곡해도 단선되기 어려운 것을 확인할 수 있었다.
[비교예 1]
〔투시형 전극 소재의 제작〕
제 1 지지체(10)의 제 2 주면(10B) 측에만, 제 1 금속층(140)을 형성한 것 외에는 실시예 1과 마찬가지로 하여 투시형 전극용 적층판을 얻었고, 이어서 투시형 전극 소재를 얻었다.
이 제 1 지지체(10)의 제 2 주면(10B)의 표면 성상은, 표면 조도(Rz)가 0.98㎛, 첨도(Rku)가 3.51이었다. 이 투시형 전극용 적층판의 제 1 반사 저감층(130)의 제 1 주면(130A)의 표면 성상은, 표면 조도(Rz)가 0.98㎛, 첨도(RKu)가 3.51이었다. 이 제 1 금속층(140)의 제 1 주면(140A)의 표면 성상은, 표면 조도(Rz)가 0.97㎛, 첨도(Rku)가 3.53이었다.
〔단선 내열성 시험〕
얻어진 투시형 전극 소재에 대해 굴곡 처리를 205회 실행한 것 외에는 실시예 1과 마찬가지로 하여 단선 내성 시험을 실시했는데, 측정치는 1Ω 초과였다. 이 결과로부터, 제 3 패턴부의 도통을 확인할 수 없어서, 제 3 패턴부는 단선되어 있는 것으로 판명되었다. 즉, 제 1 금속층(140)의 제 1 주면(140A)의 첨도(Rku)가, 1.00 이상, 3.10 이하의 범위 외였으므로, 회로 형성한 후, 굴곡하면 단선되는 것을 확인할 수 있었다.
산업상의 이용 가능성
본 개시의 투시형 전극용 적층판, 투시형 전극 소재는 파인 패턴의 터치 패널 센서 등의 전자 디바이스에 이용할 수 있다.
88, 100, 200, 300: 투시형 전극용 적층판
1, 30, 101, 201, 301: 투시형 전극 소재
110, 310: 투명 기재
3, 120, 150: 투명 접착층
130, 160: 반사 저감층
140, 240, 340, 170, 270, 370: 금속층
4, 141, 241, 341, 171, 271, 371: 회로 패턴층
14, 26: 지지체부 금속층
16: 투명 접착제층부 투명 기재

Claims (19)

  1. 투명 기재와, 상기 투명 기재의 양면 중 적어도 일 면 상에 마련된 금속층을 갖고,
    상기 금속층은 상기 투명 기재에 대향하는 제 1 면과, 상기 제 1 면의 반대측의 제 2 면을 갖고, 상기 제 2 면의 첨도(Rku)는, 1.00 이상, 3.10 이하인
    투시형 전극용 적층판.
  2. 제 1 항에 있어서,
    상기 투명 기재와 상기 금속층 사이에 투명 접착층을 가지는
    투시형 전극용 적층판.
  3. 제 2 항에 있어서,
    상기 투명 접착층은 아크릴 수지, 에폭시 수지, 우레탄 수지 또는 이들의 혼합 수지를 포함하는
    투시형 전극용 적층판.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 투명 접착층의 경도가 1.0N/㎟ 이상, 200N/㎟ 이하인
    투시형 전극용 적층판.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 금속층은 구리, 니켈, 알루미늄 및 은으로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는
    투시형 전극용 적층판.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 금속층의 상기 제 2 면은 흑색화 처리가 실시되어 있는
    투시형 전극용 적층판.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 기재된 투시형 전극용 적층판의 상기 금속층의 일부가, 개구부를 갖는 회로 패턴층을 구비하는
    투시형 전극 소재.
  8. 제 7 항에 있어서,
    시트 저항이 0.01Ω/sq 이상, 50Ω/sq 이하인
    투시형 전극 소재.
  9. 제 7 항 또는 제 8 항에 있어서,
    전 광선 투과율이 60% 이상인
    투시형 전극 소재.
  10. 제 7 항 내지 제 9 항 중 어느 한 항에 기재된 투시형 전극 소재와,
    상기 회로 패턴층에 전기적으로 접속된 제어 회로를 갖는
    디바이스.
  11. 제 1 주면 및 제 2 주면을 갖고, 상기 제 1 주면의 첨도(Rku)가 1.00 이상, 3.10 이하인 투명 기재를 준비하는 제 1 공정과,
    물리적 증착법에 의해 상기 제 1 주면에 금속층을 형성하는 제 2 공정을 포함하는
    투시형 전극용 적층판의 제조 방법.
  12. 제 11 항에 있어서,
    상기 제 2 주면의 첨도(Rku)가 1.00 이상, 3.10 이하인
    투시형 전극용 적층판의 제조 방법.
  13. 제 1 주면 및 제 2 주면을 갖고, 상기 제 1 주면의 첨도(Rku)가 1.00 이상, 3.10 이하인 지지체를 준비하고, 상기 제 1 주면에 박리층을 형성하고, 전해 도금법에 의해 상기 박리층 상에 금속층을 형성하여, 지지체부 금속층을 제작하는 제 1 공정과,
    투명 기재를 준비하고, 상기 투명 기재의 양면 중 적어도 일 면 상에 투명 접착제층을 형성하여, 투명 접착제층부 투명 기재를 제작하는 제 2 공정과,
    상기 지지체부 금속층의 상기 금속층이 마련된 면과, 상기 투명 접착제층부 투명 기재의 상기 투명 접착제층이 마련된 면을 접합하고, 상기 지지체 및 상기 박리층을 상기 금속층으로부터 박리하는 제 3 공정을 포함하는
    투시형 전극용 적층판의 제조 방법.
  14. 제 13 항에 있어서,
    상기 제 1 공정에서,
    상기 박리층 상에 형성한 상기 금속층에 흑색화 처리를 실시하는
    투시형 전극용 적층판의 제조 방법.
  15. 제 13 항 또는 제 14 항에 있어서,
    상기 제 1 공정에서,
    전착 드럼을 이용하는 전해법에 의해, 상기 전착 드럼에 접하는 측의 제 1 주면, 및 상기 전착 드럼에 접하지 않는 측의 제 2 주면을 갖는 전해 금속박을 준비하고,
    상기 전해 금속박의 상기 제 1 주면에 평활화 처리를 실시하고,
    상기 평활화 처리한 전해 금속박으로 상기 지지체를 제작하는
    투시형 전극용 적층판의 제조 방법.
  16. 제 15 항에 있어서,
    상기 평활화 처리는, 전해 도금법에 의해, 상기 전해 금속박의 상기 제 1 주면에 전기 도금 피막을 전착시키는
    투시형 전극용 적층판의 제조 방법.
  17. 제 15 항에 있어서,
    상기 평활화 처리는, 전기 화학적 연마에 의해, 상기 전해 금속박의 상기 제 1 주면을 연마하는
    투시형 전극용 적층판의 제조 방법.
  18. 제 15 항에 있어서,
    상기 평활화 처리는, 화학적 연마에 의해, 상기 전해 금속박의 상기 제 1 주면을 연마하는
    투시형 전극용 적층판의 제조 방법.
  19. 제 1 주면 및 제 2 주면을 갖고, 상기 제 1 주면의 첨도(Rku)가 1.00 이상, 3.10 이하인 지지체를 준비하고, 상기 제 1 주면에 박리층을 형성하고, 상기 박리층 상에 물리적 증착법에 의해 금속층을 형성하여, 지지체부 금속층을 제작하는 제 1 공정과,
    투명 기재를 준비하고, 상기 투명 기재의 양면 중 적어도 일 면 상에 투명 접착제층을 형성하여, 투명 접착제층부 투명 기재를 제작하는 제 2 공정과,
    상기 지지체부 금속층의 상기 금속층이 마련된 면과, 상기 투명 접착제층부 투명 기재의 상기 투명 접착제층이 마련된 면을 접합하고, 상기 지지체 및 상기 박리층을 상기 금속박으로부터 박리하는 제 3 공정을 포함하는
    투시형 전극용 적층판의 제조 방법.
KR1020197001994A 2016-07-26 2017-06-28 투시형 전극용 적층판, 투시형 전극 소재, 디바이스 및 투시형 전극용 적층판의 제조 방법 KR20190038803A (ko)

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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102312260B1 (ko) 2015-01-09 2021-10-13 삼성디스플레이 주식회사 플렉서블 터치 패널 및 플렉서블 표시 장치
US11035043B2 (en) * 2017-01-09 2021-06-15 Astroseal Products Mfg. Corporation Non-chromatic conversion coating system and method
CN107785503B (zh) * 2017-10-24 2019-03-08 京东方科技集团股份有限公司 金属封装结构及制备方法、显示面板的封装方法、显示装置
JP6967081B2 (ja) * 2017-11-15 2021-11-17 富士フイルム株式会社 タッチセンサ及びタッチパネル
JP2021014623A (ja) * 2019-07-12 2021-02-12 パナソニックＩｐマネジメント株式会社 金属基材付薄膜金属箔、金属張透明基材材料、透視型電極用積層板、及び透視型電極素材
CN111403937A (zh) * 2020-03-24 2020-07-10 东莞立德精密工业有限公司 金属端子及其制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008129708A (ja) 2006-11-17 2008-06-05 Alps Electric Co Ltd 透明タッチパネル及びその製造方法
JP2012194644A (ja) 2011-03-15 2012-10-11 Nissha Printing Co Ltd 静電センサ用片面導電膜付フィルムの製造方法
JP2013124377A (ja) 2011-12-13 2013-06-24 Mitsubishi Shindoh Co Ltd 金属蒸着フィルムの製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3977790B2 (ja) 2003-09-01 2007-09-19 古河サーキットフォイル株式会社 キャリア付き極薄銅箔の製造方法、及び該製造方法で製造された極薄銅箔、該極薄銅箔を使用したプリント配線板、多層プリント配線板、チップオンフィルム用配線基板
US8309202B2 (en) * 2006-10-06 2012-11-13 Toray Industries, Inc. Hard-coated film, method for production thereof and antireflection film
JP2007186797A (ja) * 2007-02-15 2007-07-26 Furukawa Circuit Foil Kk キャリア付き極薄銅箔の製造方法、及び該製造方法で製造された極薄銅箔、該極薄銅箔を使用したプリント配線板、多層プリント配線板、チップオンフィルム用配線基板
JP2008238646A (ja) * 2007-03-28 2008-10-09 Toray Ind Inc ハードコートフィルムおよび反射防止フィルム
JP5098571B2 (ja) * 2007-10-25 2012-12-12 大日本印刷株式会社 光学積層体、偏光板及び画像表示装置
JP5282675B2 (ja) * 2009-06-23 2013-09-04 日立電線株式会社 プリント配線板用銅箔およびその製造方法
JP5880444B2 (ja) * 2010-12-13 2016-03-09 コニカミノルタ株式会社 透明面電極、有機エレクトロニクス素子及び透明面電極の製造方法
CN103245981B (zh) * 2012-02-14 2017-03-01 大日本印刷株式会社 光学层叠体、偏振片和图像显示装置
WO2014081041A1 (ja) * 2012-11-26 2014-05-30 Jx日鉱日石金属株式会社 表面処理電解銅箔、積層板、及びプリント配線板
WO2014156489A1 (ja) * 2013-03-26 2014-10-02 株式会社カネカ 導電性フィルム基板、透明導電性フィルムおよびその製造方法、ならびにタッチパネル
JP2014216175A (ja) 2013-04-25 2014-11-17 リンテック株式会社 透明導電性積層体の製造方法及び透明導電性積層体
JP6426737B2 (ja) * 2013-07-31 2018-11-21 スリーエム イノベイティブ プロパティズ カンパニー 電子的構成要素とパターン化ナノワイヤ透明伝導体との接合
JP2015034955A (ja) * 2013-08-09 2015-02-19 大日本印刷株式会社 透明導電性積層体、タッチパネル及びタッチパネル用中間積層体
JP2015205481A (ja) * 2014-04-22 2015-11-19 Jx日鉱日石金属株式会社 キャリア付銅箔、銅張積層板、プリント配線板、電子機器及びプリント配線板の製造方法
WO2016009829A1 (ja) * 2014-07-16 2016-01-21 富士フイルム株式会社 タッチパネルセンサー用導電性フィルム、タッチパネルセンサー、タッチパネル
JP6497391B2 (ja) * 2014-07-31 2019-04-10 住友金属鉱山株式会社 タッチパネル用導電性基板、タッチパネル用導電性基板の製造方法
JP6550811B2 (ja) * 2015-03-16 2019-07-31 大日本印刷株式会社 導電性パターンシートの製造方法、導電性パターンシート、タッチパネルセンサおよび画像表示装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008129708A (ja) 2006-11-17 2008-06-05 Alps Electric Co Ltd 透明タッチパネル及びその製造方法
JP2012194644A (ja) 2011-03-15 2012-10-11 Nissha Printing Co Ltd 静電センサ用片面導電膜付フィルムの製造方法
JP2013124377A (ja) 2011-12-13 2013-06-24 Mitsubishi Shindoh Co Ltd 金属蒸着フィルムの製造方法

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