KR20190010704A - 반도체 장치의 제작 방법 - Google Patents

반도체 장치의 제작 방법 Download PDF

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KR20190010704A
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？뻬이 야마자끼
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명의 반도체성 산화물을 사용한 반도체 장치는, 가시광이나 자외광을 조사함으로써 전기적 특성이 변화한다. 이러한 문제를 감안하여, 반도체성 산화물막을 사용한 반도체 장치에 안정된 전기적 특성을 부여하고, 신뢰성이 높은 반도체 장치를 제작하는 것을 과제 중 하나로 한다.
본 발명에 따르면, 아연과 같이 400 내지 700℃로 가열하였을 때에 갈륨보다도 휘발하기 쉬운 재료를 산화갈륨에 첨가한 타깃을 사용하여, 스퍼터링 방법으로 성막한 것을 400 내지 700℃로 가열함으로써, 첨가된 재료를 막의 표면 근방에 편석시키고, 또한 그의 산화물을 결정화시킨다. 또한, 그 위에 반도체성 산화물막을 퇴적하고, 열처리함으로써 결정화한 산화물의 결정 구조를 이어받은 결정을 갖는 반도체성 산화물을 형성한다.

Description

반도체 장치의 제작 방법 {MENUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
반도체성 산화물을 사용하는 반도체 장치 및 그의 제작 방법에 관한 것이다.
또한, 본 명세서 중에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키며, 전기 광학 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치이다.
최근 절연 표면을 갖는 기판 상에 형성된 반도체 박막(두께 몇십 내지 몇백 nm 정도)을 사용해서 트랜지스터를 구성하는 기술이 주목받고 있다. 트랜지스터는 집적 회로나 전기 광학 장치와 같은 전자 디바이스에 널리 응용되며, 특히 표시 장치의 스위칭 소자로서 개발이 진행되고 있다.
그런데, 산화물 중에는 반도체 특성을 나타내는 것도 있다. 반도체 특성을 나타내는 산화물로는, 예를 들어 산화텅스텐, 산화주석, 인듐-갈륨- 아연계의 산화물(In-Ga-Zn계 산화물) 등이 있고, 이러한 반도체 특성을 나타내는 산화물을 채널 형성 영역으로 하는 박막 트랜지스터가 이미 알려져 있다(특허문헌 1 및 특허문헌 2). 또한, 특히, In-Ga-Zn계 산화물에 대해서는, 그의 물성면에서의 연구도 진행되고 있다(비특허문헌 1).
일본 특허 공개 제2007-123861호 공보 일본 특허 공개 제2007-96055호 공보
Toshio Kamiya, Kenji Nomura, and　Hideo Hosono, "Origins of High Mobility and Low Operation Voltage of Amorphous Oxide TFTs: Electronic Structure, Electron Transport, Defects and Doping"，Journal of Display Technology, Vol. 5, No. 7, 2009, pp273-288.
반도체성 산화물은 수소나 물의 혼입 등이 발생하면, 그의 전기 전도도가 변화하는 것이 알려져 있다. 이러한 현상은, 반도체성 산화물을 사용한 트랜지스터에 있어서 전기적 특성의 변동 요인이 된다. 또한, 반도체성 산화물을 사용한 반도체 장치는, 가시광이나 자외광을 조사함으로써 전기적 특성이 변화한다.
이러한 문제를 감안하여, 반도체성 산화물막을 사용한 반도체 장치에 안정된 전기적 특성을 부여하고, 신뢰성이 높은 반도체 장치를 제작하는 것을 과제 중 하나로 한다. 또한, 마더 유리와 같은 큰 기판을 사용하여, 신뢰성이 높은 반도체 장치의 대량 생산을 행할 수 있는 반도체 장치의 제작 프로세스를 제공하는 것을 과제 중 하나로 한다.
또한, 신규한 반도체 장치를 제공하는 것을 과제로 한다. 또한, 신규한 반도체 장치의 제작 방법을 제공하는 것을 과제로 한다.
본 명세서에서 개시하는 본 발명의 한 형태는, 적어도 제1 금속 원소와 제2 금속 원소를 갖는 산화물로 이루어지는 제1 막을 기판 상에 형성하는 공정과, 제1 막을 가열 처리하고, 제1 금속 원소를 주된 금속 성분으로 하는 산화물의 결정을 포함하는 제1 층과, 제1 층보다 기판측에 있고, 제2 금속 원소를 주된 금속 성분으로 하는 산화물로 이루어지는 제2층을 형성하는 공정과, 제1 층에 접하여, 산화물로 이루어지는 제2 막을 형성하고, 가열 처리하는 공정을 갖는 것을 특징으로 하는 반도체 장치의 제작 방법이다.
상기에서 제2 막은 반도체성 산화물막일 수도 있다. 사용하는 반도체성 산화물로는, 적어도 인듐(In) 혹은 아연(Zn)을 포함하는 것이 바람직하다. 특히 In과 Zn을 포함하는 것이 바람직하다. 또한, 상기 반도체성 산화물을 사용한 트랜지스터의 전기 특성의 편차를 저감시키기 위한 스테빌라이저로서, 그것에 추가로 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 하프늄(Hf)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 알루미늄(Al)을 갖는 것이 바람직하다.
또한, 다른 스테빌라이저로서, 란타노이드인 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 1종 혹은 복수종을 가질 수도 있다.
예를 들어, 반도체성 산화물로서, 산화인듐, 산화주석, 산화아연, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물, In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
또한, 여기서 예를 들어 In-Ga-Zn계 산화물이란, In과 Ga과 Zn을 주된 금속 성분으로서 갖는 산화물이라는 의미이며, In과 Ga과 Zn의 비율은 관계없다. 또한, In과 Ga과 Zn 이외의 금속 원소가 들어있을 수도 있다.
또한, 화학식 InMO3(ZnO)m(m>0)으로 표기되는 산화물을 사용할 수도 있다. 여기서, M은 Zn, Ga, Al, Sn 및 In으로부터 선택된 하나 또는 복수의 금속 원소를 나타낸다. 예를 들어 M으로서, Ga, Ga 및 Al, Ga 및 Sn 또는 Ga 및 In 등 2종의 금속을 사용해도 좋다.
또한, 반도체성 산화물로서 In-Zn계 산화물을 사용하는 경우, 사용하는 타깃의 조성비는, 원자수비로 In:Zn=50:1 내지 1:2(몰수비로 환산하면 In2O3:ZnO=25:1 내지 1:4), 바람직하게는 In:Zn=1:1 내지 1:20(몰수비로 환산하면 In2O3:ZnO=10:1 내지 1:2), 더욱 바람직하게는 In:Zn=1.5:1 내지 15:1(몰수비로 환산하면 In2O3:ZnO=3:4 내지 15:2)로 한다. 예를 들어, In-Zn계 산화물의 형성에 사용하는 타깃은, 원자수비가 In:Zn:O=1:1:X일 때, X>1, 바람직하게는 X>1.5로 한다.
또한, In:Ga:Zn=1:1:1(=1/3:1/3:1/3) 혹은 In:Ga:Zn=2:2:1(=2/5:2/5:1/5)의 원자비의 In-Ga-Zn계 산화물이나 그 조성의 근방의 산화물을 사용할 수 있다. 혹은, In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2) 혹은 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)의 원자비의 In-Sn-Zn계 산화물이나 그 조성의 근방의 산화물을 사용하면 좋다.
그러나, 이들로 한정되지 않으며, 필요로 하는 반도체 특성(이동도, 역치, 편차 등)에 따라 적절한 조성의 것을 사용하면 좋다. 또한, 필요로 하는 반도체 특성을 얻기 위해서, 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 결합 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
예를 들어, In-Sn-Zn계 산화물에서는 비교적 용이하게 높은 이동도가 얻어진다. 그러나, In-Ga-Zn계 산화물에서도, 벌크내 결함 밀도를 저감시킴으로써 이동도를 올릴 수 있다.
또한, 예를 들어 In, Ga, Zn의 원자수비가 In:Ga:Zn=a:b:c(a+b+c=1)인 산화물의 조성이, 원자수비가 In:Ga:Zn=A:B:C(A+B+C=1)의 산화물의 조성의 근방이라는 것은, a, b, c가 (a-A)2+(b-B)2+(c-C)2≤r2를 만족하는 것을 말하고, r은 예를 들어 0.05로 하면 좋다. 다른 산화물에서도 마찬가지이다.
반도체성 산화물은 단결정일 수도, 비단결정일 수도 있다. 후자의 경우, 아몰퍼스일 수도, 다결정일 수도 있다. 또한, 아몰퍼스 중에 결정성을 갖는 부분을 포함하는 구조일 수도, 비아몰퍼스일 수도 있다.
또한, 상기에서 제2 막에서의 금속 원소에 대한 제2 금속 원소의 비율은 0.2 이상이어도 좋다. 또한, 제1 막의 성막시의 온도는 200℃ 이상 400℃ 이하로 해도 좋다.
또한, 상기에서 제1 막은, 마이크로파 플라즈마 스퍼터링법(주파수 100MHz 이상의 마이크로파를 사용하는 스퍼터링법), RF 스퍼터링법(주파수 1kHz 이상 100MHz 미만의 전자파를 사용하는 스퍼터링법), AC 스퍼터링법(주파수 1kHz 미만, 전형적으로는 100Hz 이하의 교류를 사용하는 스퍼터링법, 사이클 스퍼터링법이라고도 함)이나 DC 스퍼터링법(직류를 사용하는 스퍼터링법, 전압을 펄스 형상으로 인가하는 펄스 DC 스퍼터링법을 포함함) 중 어느 하나로 제작되면 좋다.
특히 대면적 기판에 대한 성막 등의 양산성을 고려하면 AC 스퍼터링법이나 DC 스퍼터링법을 채용하면 좋다. 정전압을 인가하는 통상의 DC 스퍼터링법에서는, 이상 아크 방전이 발생하는 경우가 있다. 이 현상은 도전성 산화물의 성막에서는 현저하다. 이상 아크 방전을 방지하기 위해서는, 펄스식으로 전압을 인가하면 좋다. 이 방법은 펄스 DC 스퍼터링법이라 불린다. AC 스퍼터링법에서는, 이상 아크 방전을 방지할 필요가 없기 때문에, 펄스 DC 스퍼터링법에 비하면, 플라즈마 발생 시간의 비율이 2배 이상 높고, 게다가 양산성이 좋다.
또한, 상기에서 가열 처리는 200℃ 이상에서 행해지는 것으로 하고, 바람직하게는 400℃ 이상 700℃ 미만으로 행하면 좋다. 또한, 가열 처리의 분위기에 대해서는, 산소 혹은 질소를 포함하는 분위기로 하면 좋다. 또한, 압력은 10Pa 이상 1기압 이하로 하면 좋다.
또한, 본 명세서에서 개시하는 본 발명 중 한 형태는, 기판과, 기판 상의 절연성 산화물층과, 절연성 산화물층에 접해서 설치된 반도체성 산화물층을 갖고, 반도체성 산화물층은 적어도 제1 금속 원소와 제2 금속 원소를 갖고, 절연성 산화물층에서의 제1 금속 원소의 농도는, 기판에 면하는 부분보다도, 반도체성 산화물층에 접하는 부분쪽이 높고, 절연성 산화물층에서의 제2 금속 원소의 농도는, 기판에 면하는 부분보다도, 반도체성 산화물층에 접하는 부분쪽이 낮은 것을 특징으로 하는 반도체 장치이다.
상기에서 제1 금속 원소는 아연일 수도 있다. 또한, 제2 금속 원소는 갈륨일 수도 있다. 또한, 상기에서 반도체성 산화물층은 아몰퍼스 상태를 포함하여도 된다. 또한, 반도체성 산화물층은 결정을 가져도 된다. 나아가, 단결정 상태일 수도 있다. 또한, 그 결정은 기판에 수직인 면에 c축이 배향하는 구조(c축 배향 구조)를 가질 수도 있다.
본 발명자는 아연을 함유하는 갈륨 산화물막을 가열 처리하면, 표면에 아연이 편석하고, 결정화하는 현상을 발견하였다. 즉, 당초, 막 중에 균일하게 분포되어 있던 아연은, 가열 처리에 의해 표면에 편석하고, 주로 산화아연으로 이루어지는 매우 결정성이 높은 결정이 된다. 한편, 그 밖의 부분에서는, 아연 농도가 충분히 낮아, 충분한 절연성이 얻어진다.
예를 들어, 비특허문헌 1의 도 12의 기재로부터, 산화아연과 산화갈륨을 50대50으로 합성한 물질은, 아몰퍼스 상태에서 5×10- 3Ω-1cm-1의 도전율이 얻어지는 것을 알 수 있다. 한편, 산화아연과 산화갈륨을 25대75로 합성한 물질은 충분한 절연성이 나타난다.
이 현상은 상기한 가열 처리 조건에서, 갈륨의 증기압에 비하여, 아연의 증기압이 높기 때문에 발생한다. 따라서, 갈륨과 아연으로 한정되지 않으며, 다른 2 이상의 금속 원소의 조합이여도, 그러한 조건을 만족시키는 것이면, 발생할 수 있는 것이다. 예를 들어, 갈륨과 아연의 산화물 대신에 갈륨과 알루미늄과 아연을 갖는 산화물을 사용해도 좋다.
또한, 산화물막 내의 아연 농도를 조사하면, 산화아연의 결정의 어느 표면 부근은 현저히 농도가 높지만, 그 부분을 제외해도, 표면을 향해서 증가하는 경향이 있다. 반면, 갈륨의 농도는 표면을 향해서 저하되는 경향이 있다. 이러한 현상도 갈륨의 증기압에 비하여, 아연의 증기압이 높기 때문에 발생한다.
또한, 본 발명자는 이러한 산화아연의 결정에 접하여, 결정이 되었을 때에 산화아연과 결정 정합성이 좋은 조성의 반도체성 산화물을 퇴적하고, 가열 처리를 행하면, 비교적 저온에서 우수한 결정성을 나타내는 반도체성 산화물을 얻을 수 있는 것을 발견하였다.
예를 들어, In:Ga:Zn=1:1:N(N=0.5 혹은 자연수)이라 하는 조성을 갖는 산화물은, 격자 정수가 산화아연과 매우 가깝다. 이러한 조성 혹은 그 조성에 가까운 조성을 갖는 막을 상기한 결정화한 산화아연 상에 퇴적하여, 400 내지 700℃에서 가열 처리하면, 산화아연을 핵으로 하여 결정 성장이 진행되고, 산화아연의 결정성을 반영한 고도로 c축 배향한 결정이 얻어진다. 가열 온도나 시간에 따라서는, 단결정이라 간주할 수 있는 고도로 결정화한 상태가 되는 것도 있고, 아몰퍼스 상태를 포함하고 있는 것도 있다.
이러한 현상은 헤테로에피택셜 성장으로서 알려져 있는 현상이다. 상기한 예는 산화아연을 핵으로 하여, In-Ga-Zn계 산화물의 결정 성장을 행하는 예인데, 그 밖의 재료에서도 마찬가지로 실시할 수 있다.
이와 같이 하여 얻어지는 결정성 반도체성 산화물층을 트랜지스터에 사용함으로써, 안정된 전기적 특성을 가지며, 신뢰성이 높은 트랜지스터를 실현할 수 있다. 또한, 가열 처리 온도를 450℃ 이하로 함으로써, 큰 유리 기판을 사용하여, 신뢰성이 높은 반도체 장치의 대량 생산을 행할 수도 있다.
또한, 이와 같이 하여 얻어지는 결정성 반도체성 산화물층 상에 다른 결정성 반도체성 산화물층을 형성하기 위한 성막과 가열 처리의 프로세스를 반복하여 행해도 좋다.
상기에 나타낸 형태에 의해, 과제 중 적어도 하나를 해결할 수 있다. 제1 결정성 반도체성 산화물층과 제2 결정성 반도체성 산화물층의 적층을 갖는 트랜지스터는, 트랜지스터에 광 조사를 행하거나, 또는 바이어스-열 스트레스(BT) 시험을 행해도 트랜지스터의 역치 전압의 변화량을 저감시킬 수 있어, 안정된 전기적 특성을 갖는다.
도 1a 내지 도 1f는 실시 형태 1의 제작 공정 단면도이다.
도 2a 내지 도 2f는 실시 형태 2의 제작 공정 단면도이다.
도 3a 내지 도 3f은 실시 형태 3의 제작 공정 단면도이다.
도 4a 내지 도 4f는 실시 형태 4의 제작 공정 단면도이다.
도 5a 및 도 5b는 실시 형태 5 및 6의 단면도이다.
도 6a 내지 도 6c는 반도체 장치의 한 형태를 설명하는 도면이다.
이하에서는, 본 발명의 실시 형태에 대해서 도면을 사용해서 상세하게 설명한다. 단, 본 발명은 이하의 설명으로 한정되지 않으며, 그의 형태 및 상세를 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서 본 발명은 이하에 나타내는 실시 형태의 기재 내용에 한정해서 해석되는 것은 아니다.
또한, 이하의 실시 형태 중 어느 하나에서 개시된 구조나 조건 등의 항목은, 다른 실시 형태에서도 적절히 조합할 수 있다. 또한, 이하에 설명하는 구성에서, 마찬가지의 것을 가리키는 부호는 상이한 도면 사이에서 공통의 부호를 사용해서 나타내고, 동일한 부분 또는 동일한 기능을 갖는 부분의 상세한 설명은 생략하는 경우도 있다.
또한, 이하의 실시 형태에서는, 주로 트랜지스터를 사용한 표시 장치에 대해서 본 발명의 기술 사상을 적용한 예를 나타내지만, 본 발명의 기술 사상은 표시 장치에 적용하는 것으로 한정되지 않는 것은 용이하게 이해된다. 또한, 이하의 실시 형태에서 사용하는 게이트, 소스, 드레인 등의 용어는, 설명을 간략하게 행하기 위해서 사용하는 것이며, 그들의 의미를 한정적으로 해석해서는 안된다.
예를 들어, 본래에는 "반도체 영역 상에 설치된 절연막 상에 반도체 영역을 횡단하도록 설치된 도전성 영역 및 그것과 일체인 것"이라 표현해야 하는 것을, 본 명세서에서는 간단히 "게이트 전극"이라 칭한다. 또한, 소스와 드레인은 본 명세서에서는 특별히 구별하지 않고, 한쪽을 소스라 칭했을 경우에 다른 쪽을 드레인이라 칭한다.
또한, 본 명세서에서 사용되고 있는 도전성 산화물, 반도체성 산화물, 절연성 산화물이라 하는 용어에 대해서는, 절대적인 의미가 없는 것을 주의해야 한다. 동일한 조성에서 동일한 물성을 나타내는 산화물이여도, 용도에 따라, 그의 통칭이 상이한 경우가 있다. 예를 들어, DC 스퍼터의 타깃으로서 사용하는 경우에는, 도전성 산화물이라 칭하는데, 트랜지스터의 반도체층으로서 사용하는 경우에는 반도체성 산화물이라 칭하는 경우가 있다.
또한, 본 명세서에서 산화물이라 하는 것은, 그의 물질(화합물을 포함함)에 포함되는 질소, 산소, 불소, 황, 셀레늄, 염소, 브롬, 텔루륨, 요오드가 차지하는 비율(몰비)이 전체의 25％ 이상이며, 이상의 원소에 대한 산소의 비율(몰비)이 70％ 이상인 것을 말한다.
또한, 본 명세서에서 금속 원소란, 희가스 원소, 수소, 붕소, 탄소, 질소, 16족 원소(산소 등), 17족 원소(불소 등), 규소, 인, 게르마늄, 비소, 안티몬 이외의 모든 원소이다.
또한, 본 명세서에서 어느(하나의) 금속 원소를 주된 금속 성분으로 한다는 것은, 그 물질 중에 금속 원소가 복수개 있는 가운데, 당해 금속 원소가 금속 원소 전체의 50％ 이상을 차지하는 경우를 말한다. 또한, n종의 금속 원소 M1, M2, …, Mn을 주된 금속 성분으로 한다는 것은, 금속 원소 M1, M2, …, Mn 각각이 차지하는 비율의 총합이 금속 원소 전체의 {(1-2-n)×100} [％] 이상을 차지하는 경우를 말한다.
또한, 본 명세서에서 기재되어 있는 막 내의 주된 성분이 아닌 원소의 농도는, 특별한 언급이 없는 한, 2차 이온 질량 분석법에 의해 결정한다. 일반적으로, 2차 이온 질량 분석법에 의해, 단층 혹은 다층의 막의 깊이 방향 원소의 농도를 분석하면, 특히 미량 원소인 경우, 기판과 막 혹은 막과 막의 계면에서는 원소 농도가 매우 높아지는 경향이 있지만, 이러한 부분의 농도는 정확한 값이 아닐 뿐 아니라, 측정마다 편차도 크다.
따라서, 이렇게 신뢰성이 낮은 계면 부근의 농도를 채용하는 것을 피하고, 그 밖의 농도의 안정된 부분을 막의 정확한 농도의 지표로 하는 것이 요망된다. 그로 인해, 본 명세서에서는, 2차 이온 질량 분석법에 의해 결정되는 농도는, 분석 대상을 분석한 얻어진 값의 최저값을 사용하는 것으로 한다.
(실시 형태 1)
본 실시 형태에서는 상기한 기술 사상을 사용해서 트랜지스터를 갖는 표시 장치를 제작하는 예를 나타낸다. 도 1a 내지 도 1f에 본 실시 형태의 표시 장치의 제작 공정 단면을 나타낸다. 본 실시 형태에 나타내는 트랜지스터는, 반도체로서 반도체성 산화물을 사용하는 것이며, 게이트 전극이 기판측에 위치하는 보텀 게이트형이며, 소스 전극과 드레인 전극이 모두 반도체층의 상면에 콘택트하는 톱 콘택트형이다.
이하, 제작 공정의 개략을 설명한다. 도 1a에 도시한 바와 같이, 절연 표면을 갖는 기판(101) 상에 게이트 전극(102), 산화 규소 혹은 산화 질화 규소 등의 제1 게이트 절연물(103) 및 산화물막(104)을 형성한다. 제1 게이트 절연물(103)은 설치하지 않더라도 좋다. 또한, 산화물막(104)은, 본 실시 형태에서는 갈륨과 아연의 산화물에서, 갈륨의 비율 Ga/(Ga+Zn)은 0.2 이상 0.8 미만, 바람직하게는 0.3 이상 0.7 미만으로 하면 좋다.
기판(101)에 사용할 수 있는 기판에 큰 제한은 없지만, 절연 표면을 가질 필요가 있다. 예를 들어, 바륨 붕규산 유리나 알루미노 붕규산 유리 등의 유리 기판을 사용하면 좋지만, 이것으로 한정되지 않으며, 석영, 사파이어 등의 절연체, 혹은 탄화 규소와 같이 충분히 절연성이 높은 반도체를 사용해도 좋다. 나아가, 실리콘, 게르마늄, 갈륨 비소 등의 그만큼 절연성이 높지 않은 반도체 혹은 도핑에 의해 도전성을 높인 반도체나 구리, 알루미늄 등의 표면에 절연막을 형성한 것을 사용해도 좋다.
또한, 기판에 트랜지스터에 있어서 바람직하지 않은 불순물이 포함되어 있는 경우에는, 그들을 블로킹하는 기능을 갖는 절연성의 재료(예를 들어, 질화알루미늄, 산화알루미늄, 질화규소 등)의 막을 표면에 설치하는 것이 바람직하다. 또한, 본 실시 형태에서는, 동일한 기능을 제1 게이트 절연물(103)에 갖게 할 수도 있다.
게이트 전극(102)은 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리 등의 금속 원소 또는 이들을 주된 금속 원소로 하는 합금 재료를 사용하여, 단층 또는 적층해서 형성할 수 있다. 게이트 전극(102)에 사용하는 재료의 일함수에 의해, 얻어지는 트랜지스터의 역치 등이 변화하므로, 필요로 하는 역치에 따른 재료를 선택할 필요가 있다.
제1 게이트 절연물(103)의 두께는, 산화물막(104)의 조성과 두께에 따라 결정될 필요가 있다. 그것에 대해서는 후술한다. 또한, 제1 게이트 절연물(103)은 공지된 스퍼터링법, CVD법 등으로 형성하면 좋다.
산화물막(104)은 마이크로파 플라즈마 스퍼터링법, RF 플라즈마 스퍼터링법, AC 스퍼터링법 혹은 DC 스퍼터링법으로 형성한다. 어느 방법을 채용할지는, 타깃의 도전율, 타깃의 크기, 기판의 면적 등을 고려해서 결정하면 좋다.
사용하는 타깃은, 산화물막(104)이 상기한 값이 되도록, 갈륨과 아연의 비율을 조정한 산화물로 하면 좋다. 또한, 스퍼터링시에 분위기나 성막면의 온도에 따라서는, 타깃의 조성과 얻어지는 막의 조성이 상이해, 예를 들어 타깃은 도전성이여도, 얻어지는 막의 아연 농도가 저하되어, 절연성 혹은 반도체성이 되는 경우가 있다.
본 실시 형태에서는, 아연과 갈륨의 산화물을 사용하는데, 아연은 200℃ 이상에서의 증기압이 갈륨보다도 높으므로, 기판(101)을 200℃ 이상으로 가열하면 산화물막(104)의 아연 농도는 타깃의 아연 농도보다도 낮아진다. 따라서, 이를 고려하여, 타깃의 아연 농도는 높게 결정할 필요가 있다. 일반적으로 아연 농도가 증가하면, 산화물의 도전율이 향상되므로, DC 스퍼터링법을 적용하기에는 바람직하다.
스퍼터링의 타깃은, 산화갈륨과 산화아연의 분말을 혼합해서 예비소성한 후, 성형하고, 소성해서 얻을 수 있다. 혹은, 입경 100nm 이하의 산화갈륨과 산화아연의 분말을 충분히 혼합하고, 성형만한 것이어도 좋다.
산화물막(104)은, 수소나 물 등이 혼입되기 어려운 방법으로 제작하는 것이 바람직하다. 성막시의 분위기는, 희가스(대표적으로는 아르곤) 분위기하에서, 산소 분위기하에서, 또는 희가스와 산소의 혼합 분위기하 등으로 하면 좋다. 또한, 산화물막(104)에의 수소, 물, 수산기, 수소화물 등의 혼입을 방지하기 위해서, 수소, 물, 수산기, 수소화물 등의 불순물이 충분히 제거된 고순도 가스를 사용한 분위기로 하는 것이 바람직하다.
성막시의 기판 온도를 100℃ 이상 600℃ 이하, 바람직하게는 200℃ 이상 400℃ 이하로 함으로써도, 상기한 불순물의 혼입을 방지할 수 있다. 추가로, 배기 수단으로서 저온 펌프, 이온 펌프, 티타늄 사브리메이션 펌프 등의 흡착형 진공 펌프, 혹은 터보 분자 펌프에 콜드 트랩을 가한 것을 사용하면 좋다.
이상과 같은 배기 수단을 사용해서 배기한 성막실은, 수소 분자나, 물(H2O) 등의 수소 원자를 포함하는 화합물 등이(보다 바람직하게는 탄소 원자를 포함하는 화합물과 함께) 제거되어 있기 때문에, 당해 성막실에서 성막한 산화물막(104)에 포함되는 불순물의 농도를 저감시킬 수 있다.
이어서, 이들을 형성한 기판(101)을 적절한 분위기, 예를 들어 압력을 10Pa 내지 1기압으로 하고, 산소 분위기, 질소 분위기, 산소와 질소의 혼합 분위기 중 어느 하나로 하는 조건에서, 400℃ 내지 700℃에서 10분 내지 24시간의 가열을 행한다. 이와 같이 하면, 도 1b에 도시한 바와 같이, 산화물막(104)이 변질되고, 표면 부근에 아연 농도가 높은 반도체성 산화물층(104a)이 형성되고, 그 밖의 부분이 아연 농도가 낮은 절연성 산화물층(104b)이 된다.
또한, 가열 시간이 길수록, 또한 가열 온도가 높을수록, 나아가 가열시 압력이 낮을수록 아연이 증발하기 쉽고, 반도체성 산화물층(104a)이 얇아지는 경향이 있다.
반도체성 산화물층(104a)의 두께는 3nm 내지 15nm로 하는 것이 바람직하다. 반도체성 산화물층(104a)의 두께는 상술한 바와 같이, 가열 시간, 가열 온도, 가열시 압력에 의해 제어할 수 있으며, 산화물막(104)의 조성 및 두께에 의해서도 제어할 수 있다. 산화물막(104)의 조성은, 타깃의 조성에 추가로, 성막시 기판 온도에 의해도 제어할 수 있으므로, 이들을 적절하게 설정하면 좋다.
얻어진 반도체성 산화물층(104a)은 결정성을 갖고, X선 회절법에 의한 결정 구조의 분석에서, c면의 회절 강도에 대한, a면 혹은 b면의 회절 강도의 비율이 0 이상 0.3 이하라는 c축 배향성을 나타낸다. 본 실시 형태에서는, 반도체성 산화물층(104a)은 아연을 주된 금속 성분으로 하는 산화물이다.
한편, 절연성 산화물층(104b)에서의 갈륨의 비율, Ga/(Ga+Zn)은 0.7 이상, 바람직하게는 0.8 이상이 되도록 하면 좋다. 또한, 절연성 산화물층(104b)에서의 갈륨의 비율은 표면에 가까운 부분, 예를 들어 반도체성 산화물층(104a)에 접하는 부분이 가장 낮고, 기판을 향해서 높아진다. 반대로, 아연의 비율은 표면에 가까운 부분이 가장 높고, 기판을 향해서 낮아진다.
또한, 이 열처리에서는 리튬, 나트륨, 칼륨 등의 알칼리 금속도 반도체성 산화물층(104a)의 표면 부근에 편석하고, 나아가 증발하기 때문에, 반도체성 산화물층(104a)에서도 절연성 산화물층(104b)에서도 그 농도가 충분히 낮아진다. 이들은 트랜지스터에서는 바람직하지 않은 원소이므로, 트랜지스터를 구성하는 재료에는 가능한 한 포함되지 않도록 하는 것이 바람직하다. 이들의 알칼리 금속은 아연 이상으로 증발하기 쉬우므로, 가열 처리 공정은 이들을 제거하는 데에도 유효하다.
이러한 처리에 의해, 예를 들어 반도체성 산화물층(104a)이나 절연성 산화물층(104b)에서의 나트륨의 농도는 5×1016cm-3 이하, 바람직하게는 1×1016cm-3 이하, 더욱 바람직하게는 1×1015cm-3 이하로 하면 좋다. 동일하게, 리튬의 농도는 5×1015cm-3 이하, 바람직하게는 1×1015cm-3 이하, 칼륨의 농도는 5×1015cm-3 이하, 바람직하게는 1×1015cm-3 이하로 하면 좋다.
이와 같이 하여, 얻어지는 절연성 산화물층(104b)도 트랜지스터의 게이트 절연물로서 기능한다. 즉, 트랜지스터의 게이트 절연물의 두께는, 제1 게이트 절연물(103)의 두께와 절연성 산화물층(104b)의 두께의 합이다. 따라서, 제1 게이트 절연물(103)의 두께는, 절연성 산화물층(104b)을 고려해서 결정할 필요가 있다.
절연성 산화물층(104b)의 두께는, 산화물막(104)의 두께뿐만 아니라, 산화물막(104)에 포함되는 아연의 비율에도 의존한다. 일반적으로, 아연의 비율이 높을수록, 절연성 산화물층(104b)은 얇아진다. 따라서, 상술한 바와 같이, 제1 게이트 절연물(103)의 두께는, 산화물막(104)의 조성과 두께에 따라서 결정될 필요가 있다.
예를 들어, 일반적인 액정 표시 장치, 혹은 유기 발광 표시 장치에 사용되는 트랜지스터의 경우, 게이트 절연물의 두께는 50nm 내지 1㎛이다. 예를 들어, 산화물막(104)의 두께를 200nm, 산화물막(104) 중 갈륨의 비율, Ga/(Ga+Zn)을 0.5로 했을 경우, 얻어지는 절연성 산화물층(104b)의 두께는 100nm 내지 150nm이다. 또한, 절연성 산화물층(104b)은, 갈륨을 주된 금속 원소로 하기 위해서, 그의 비유전율은 산화 규소의 약 2.5배이다.
만일, 제1 게이트 절연물(103)을 산화 규소로 형성하고, 전체의 게이트 절연물(제1 게이트 절연물(103)과 절연성 산화물층(104b))의 두께를 산화 규소 환산으로 200nm로 하는 것이면, 제1 게이트 절연물(103)의 두께는 140nm 내지 160nm로 하면 좋다.
또한, 최적인 게이트 절연물의 두께는, 게이트 전극에 인가되는 전압 등에 의해 적절히 설정되는 것이다. 일반적으로, 인가되는 전압이 낮으면, 게이트 절연물은 얇게 설정되고, 인가되는 전압이 높으면, 게이트 절연물은 두껍게 설정된다.
본 실시 형태에서는, 절연성 산화물층(104b)은 갈륨을 주된 금속 원소로 하는 것이며, 화학식에서는 GaxZn1 - xOy(단 X≥0.7)로 표현되나, 여기서 x/2+1<y<x/2+1.5가 되도록, 즉 산소가 화학양론비보다도 과잉이 되는 것이 바람직하다.
또한, 산화물막(104) 중에, 이트륨 등의 3족 원소, 하프늄 등의 4족 원소, 알루미늄 등의 13족 원소 등의 불순물 원소를 포함시킴으로써, 나중에 얻어지는 절연성 산화물층(104b)의 에너지 갭을 확대시켜 절연성을 높여도 좋다. 이들의 불순물을 포함하지 않는 산화갈륨의 에너지 갭은 4.9eV인데, 상술한 불순물을, 예를 들어 0을 초과해서 20원자％ 이하 정도 포함시킴으로써, 그의 에너지 갭을 6eV 정도까지 확대할 수 있다.
그 후, 도 1c에 도시한 바와 같이, 반도체성 산화물막(105)을 형성한다. 본 실시 형태에서는, 반도체성 산화물로서, In-Ga-Zn계 산화물을 채용한다. 즉, In-Ga-Zn계 산화물을 타깃으로 해서 스퍼터링법에 의해 형성한다. 산화물 타깃의 충전율은 90％ 이상 100％ 이하, 바람직하게는 95％ 이상 99％ 이하로 한다. 충전율이 높은 산화물 타깃을 사용함으로써, 얻어지는 반도체성 산화물막을 치밀한 막으로 할 수 있다.
타깃의 조성비는, 예를 들어 In:Ga:Zn=1:1:1 [몰비]로 할 수 있다. 또한, 타깃의 재료 및 조성을 이것으로 한정할 필요는 없다. 예를 들어, In:Ga:Zn=1:1:0.5 [몰비], In:Ga:Zn=2:1:3 [몰비], In:Ga:Zn=3:1:2 [몰비]의 조성비의 산화물 타깃을 사용할 수도 있다.
또한, 후술하는 바와 같이, 얻어지는 반도체성 산화물막의 조성에 대해서는, 금속 성분에서의 갈륨의 비율(몰비)이 0.2 이상인 것이 바람직하다. 예를 들어, In:Ga:Zn=1:1:1인 경우에는, 갈륨의 비율은 0.33이며, In:Ga:Zn=1:1:0.5의 경우에는 0.4이다.
반도체성 산화물막(105)은, 수소나 물 등이 혼입되기 어려운 방법으로 제작하는 것이 바람직하다. 성막시의 분위기는, 희가스(대표적으로는 아르곤) 분위기하에서, 산소 분위기하에서, 또는 희가스와 산소의 혼합 분위기하 등으로 하면 좋다. 또한, 반도체성 산화물막(105)에의 수소, 물, 수산기, 수소화물 등의 혼입을 방지하기 위해서, 수소, 물, 수산기, 수소화물 등의 불순물이 충분히 제거된 고순도 가스를 사용한 분위기로 하는 것이 바람직하다.
또한, 반도체성 산화물막(105)의 두께는, 3nm 이상 30nm 이하로 하는 것이 바람직하다. 반도체성 산화물막을 너무 두껍게 하면(예를 들어, 막 두께를 50nm 이상), 트랜지스터가 노멀리 온이 되어 버릴 우려가 있기 때문이다.
성막시의 기판 온도를 100℃ 이상 600℃ 이하, 바람직하게는 200℃ 이상 400℃ 이하로 함으로써도, 상기한 불순물의 혼입을 방지할 수 있다. 추가로, 배기 수단으로서, 저온 펌프, 이온 펌프, 티타늄 사브리메이션 펌프 등의 흡착형 진공 펌프, 혹은 터보 분자 펌프에 콜드 트랩을 가한 것을 사용하면 좋다.
이상과 같은 배기 수단을 사용해서 배기한 성막실은, 수소 분자나, 물(H2O) 등의 수소 원자를 포함하는 화합물 등이 탄소 원자를 포함하는 화합물과 함께 제거되어 있기 때문에, 당해 성막실로 성막한 반도체성 산화물막(105)에 포함되는 불순물의 농도를 저감시킬 수 있다.
또한, 리튬, 나트륨, 칼륨 등의 알칼리 금속 혹은 알칼리 토금속도 반도체성 산화물을 트랜지스터에 사용하는 경우에는 바람직하지 않은 원소이므로, 트랜지스터를 구성하는 재료에는 가능한 한 포함되지 않도록 하는 것이 바람직하다.
특히 알칼리 금속 중, 나트륨은 반도체성 산화물에 접하는 절연성 산화물 중에 확산되어, 나트륨 이온이 된다. 혹은 반도체성 산화물 내에서, 금속 원소와 산소의 결합을 분단하고, 혹은 결합 중에 끼어든다. 그 결과, 트랜지스터 특성의 열화(예를 들어, 노멀리 온화(역치의 음으로의 시프트), 이동도의 저하 등)를 초래한다. 또한, 특성 편차의 원인이 된다.
이러한 문제는, 특히 반도체성 산화물 중 수소의 농도가 충분히 낮은 경우에 현저해진다. 따라서, 반도체성 산화물 중 수소의 농도가 5×1019cm-3 이하, 특히 5×1018cm-3 이하인 경우에는, 알칼리 금속의 농도를 충분히 낮게 하는 것이 강하게 요구된다.
예를 들어, 반도체성 산화물막(105)에서의 나트륨의 농도는 5×1016cm-3 이하, 바람직하게는 1×1016cm-3 이하, 더욱 바람직하게는 1×1015cm- 3이하로 하면 좋다. 동일하게, 리튬의 농도는 5×1015cm-3 이하, 바람직하게는 1×1015cm-3 이하, 칼륨의 농도는 5×1015cm-3 이하, 바람직하게는 1×1015cm-3이하로 하면 좋다.
그 후, 반도체성 산화물막(105)에 대하여, 열처리(제1 열처리)를 행한다. 이 제1 열처리에 의해, 반도체성 산화물층(104a)의 결정을 핵으로 하여, 반도체성 산화물막(105)이 결정 성장하고, 도 1d에 도시한 바와 같이 c축 배향한 반도체성 산화물막(105a)이 된다.
동시에, 반도체성 산화물막(105) 중 과잉한 수소(물이나 수산기를 포함함)를 제거하고, 반도체성 산화물막(105)의 구조를 정리하여, 에너지 갭 중 결함 준위를 저감시킬 수도 있다.
또한, 이 제1 열처리에 의해, 제1 게이트 절연물(103)이나 절연성 산화물층(104b) 중 과잉한 수소(물이나 수산기를 포함함)를 제거하는 것도 가능하다. 제1 열처리의 온도는 250℃ 이상 650℃ 이하로 한다.
또한, 제1 열처리의 결과, 반도체성 산화물층(104a)과 반도체성 산화물막(105)은 일체가 되어 반도체성 산화물막(105a)이 되기 때문에, 그의 계면은 명확하지 않다.
제1 열처리는, 예를 들어 저항 발열체 등을 사용한 전기로에 피처리물을 도입하고, 질소 분위기하에서 행할 수 있다. 그 사이, 반도체성 산화물막(105)은 대기에 접촉시키지 않고, 물이나 수소의 혼입이 발생하지 않도록 한다.
열처리 장치는 전기로에 한정되지 않으며, 가열된 가스 등의 매체로부터의 열전도 또는 열복사에 의해 피처리물을 가열하는 장치를 사용해도 좋다. 예를 들어, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다.
LRTA 장치는, 할로겐 램프, 메탈할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다. GRTA 장치는, 고온의 가스를 사용해서 열처리를 행하는 장치이다. 가스로는, 아르곤 등의 희가스 또는 질소와 같은, 열처리에 의해 피처리물과 반응하지 않는 불활성 기체가 사용된다.
예를 들어, 제1 열처리로서, 가열된 불활성 가스 분위기 중에 피처리물을 투입하고, 몇분간 가열한 후, 당해 불활성 가스 분위기로부터 피처리물을 취출하는 GRTA 처리를 행해도 좋다. GRTA 처리를 사용하면 단시간에의 고온 열처리가 가능해진다. 또한, 피처리물의 내열 온도를 초과하는 온도 조건이여도 적용이 가능해진다. 또한, 처리 중에 불활성 가스를, 산소를 포함하는 가스로 전환해도 좋다. 산소를 포함하는 분위기에서 제1 열처리를 행함으로써, 산소 결손에 기인하는 에너지 갭 중 결함 준위를 저감시킬 수 있기 때문이다.
또한, 불활성 가스 분위기로는, 질소 또는 희가스(헬륨, 네온, 아르곤 등)를 주성분으로 하는 분위기이며, 물, 수소 등이 포함되지 않는 분위기를 적용하는 것이 바람직하다. 예를 들어, 열처리 장치에 도입하는 질소나, 헬륨, 네온, 아르곤 등의 희가스의 순도를 6N(99.9999％) 이상, 바람직하게는 7N(99.99999％) 이상(즉 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 한다.
제1 열처리는, 이상과 같이 반도체성 산화물막(105)을 형성한 직후에 한정되지 않으며, 반도체성 산화물막(105)을 형성한 후 어느 타이밍에서도 행할 수 있다. 또한, 마찬가지의 열처리는 1회로 한정되지 않고 복수회 행해도 좋다.
그리고, 도 1e에 도시한 바와 같이, 반도체성 산화물막(105a)과 절연성 산화물층(104b)을 에칭함으로써, 목적으로 하는 형상(예를 들어, 섬 형상)을 갖는 반도체성 산화물막(105b)을 얻는다. 에칭에는, 건식 에칭법 혹은 습식 에칭법을 사용하면 좋다. 또한, 여기에서의 에칭시에는, 제1 게이트 절연물(103)을 에칭 스토퍼로서 사용해도 좋다.
그 후, N형의 도전성을 나타내는 반도체성 산화물막과 금속 등의 도전막을 퇴적한다. 이들의 성막에는 스퍼터링법을 사용하면 좋다. N형의 반도체성 산화물막으로는, 산화인듐, 산화인듐주석, 산화아연, 산화아연알루미늄 등을 사용하면 좋다. 또한, N형의 반도체성 산화물막은, 소스 전극이나 드레인 전극과 반도체성 산화물막(105b)과의 접촉 저항을 저감시킬 목적으로 설치하는데, 소스 전극이나 드레인 전극에 사용하는 금속의 종류에 따라서는 설치하지 않아도 좋다.
도전막으로는, 예를 들어 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐 등으로 선택된 원소를 포함하는 금속막 또는 상술한 원소를 주된 금속 성분으로 하는 금속 질화물막(질화티타늄막, 질화몰리브덴막, 질화텅스텐막) 등을 사용할 수 있다.
또한, Al, Cu 등의 금속막 아래 또는 위의 한쪽 또는 양쪽에 티타늄, 몰리브덴, 텅스텐 등의 고융점 금속막 또는 그들의 금속 질화물막(질화티타늄막, 질화몰리브덴막, 질화텅스텐막)을 적층시킨 구성으로 할 수도 있다.
그리고, 이들을 목적으로 하는 형상으로 가공하고, N형 반도체성 산화물막(106a) 및 (106b)와, 소스 전극(107a)과 드레인 전극(107b)을 형성한다. 이상에서 트랜지스터의 기본적인 구조가 완성된다. 또한, 도전막의 에칭시에, 반도체성 산화물막(105b)의 일부도 에칭되어, 반도체성 산화물막(105b)에 홈부(오목부)가 형성되는 경우도 있다.
또한, 산소, 오존 등의 산화성 가스를 사용한 플라즈마 처리를 행하여, 노출되어 있는 반도체성 산화물막(105b)의 표면에 부착된 흡착수 등을 제거해도 좋다. 또한, 이 플라즈마 처리시에는, 가스 중의 질소나 아르곤의 농도는 50％ 미만으로 하는 것이 바람직하다.
또한, 스퍼터링법 혹은 CVD법 등에서 제1 절연물(108)을 형성한다. 또한, 상기한 플라즈마 처리를 행했을 경우, 당해 플라즈마 처리 후에, 기판(101)을 대기 분위기에 취출하지 않고, 연속해서 제1 절연물(108)의 성막을 행하면, 반도체성 산화물막(105b)의 표면에 대기 성분(특히 물)이 흡착되지 않으므로 바람직하다.
제1 절연물(108)은, 대표적으로는 산화 규소, 산화 질화규소, 산화 알루미늄 또는 산화 질화알루미늄 등의 무기 절연물을 사용해서 형성할 수 있다. 특히, 후술하는 이유로부터 산화물인 것이 바람직하고, 화학양론비 이상의 산소를 함유하고 있는 것이 바람직하다.
제1 절연물(108)의 형성 후, 제2 열처리를 행하는 것이 바람직하다. 제2 열처리의 온도는 150℃ 이상 600℃ 이하, 바람직하게는 250℃ 이상 450℃ 이하로 한다.
제2 열처리는, 질소, 산소, 초건조 공기(물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기) 또는 희가스(아르곤, 헬륨 등)의 분위기하에서 행하면 좋다. 또한, 열처리 장치에 도입하는 질소, 산소 또는 희가스의 순도를, 6N 이상 바람직하게는 7N 이상(즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
제2 열처리에서는, 반도체성 산화물막(105b)과 제1 절연물(108)이 접한 상태에서 가열된다. 따라서, 제1 열처리에 의해 감소될 가능성이 있는 반도체성 산화물막(105b)의 산소를, 제1 절연물(108)로부터 공급할 수 있다. 이에 따라, 반도체성 산화물막(105b)의 전하 포획 중심을 저감시킬 수 있다.
제1 열처리와 제2 열처리를 적용함으로써, 반도체성 산화물막(105b)을, 그의 주성분 이외의 불순물이 최대한 포함되지 않도록 고순도화할 수 있다. 고순도화된 반도체성 산화물막(105b)에는 도너에서 유래되는 캐리어가 지극히 적어진다. 캐리어 농도는 1×1014/cm3 미만, 바람직하게는 1×1012/cm3 미만, 더욱 바람직하게는 1×1011/cm3 미만으로 할 수 있다.
이어서, 표면이 평탄한 제2 절연물(109)을 형성한다. 제2 절연물(109)은 각종 유기 재료를 사용해서 형성하면 좋다. 그리고, 제1 절연물(108)과 제2 절연물(109)을 선택적으로 에칭하여, 드레인 전극(107b)에 도달하는 콘택트 홀을 형성한다. 이 콘택트 홀을 개재시켜, 드레인 전극(107b)과 접촉하는 표시용 전극(110)을 형성한다(도 1f).
표시용 전극(110)에는, 투광성의 것이나 반사성의 것을 사용할 수 있다. 전자로는, In-Sn계 산화물이나 Zn-Al계 산화물 등의 밴드 갭이 3 전자 볼트 이상의 도전성 산화물을 사용할 수 있다. 또한, 금속 나노 와이어나 두께 3nm 이하의 탄소막(그래펜 등)을 사용할 수도 있다. 후자로는, 각종 금속 재료(알루미늄, 은 등)의 막을 사용할 수 있다. 반사성의 표시용 전극에서는 백색을 표시하기 위해서는, 그 표면에 불규칙한 요철을 형성하면 좋다.
도 6a 내지 도 6c에는 상기한 제작 공정을 상측에서 본 모습을 나타낸다. 도 6a 내지 도 6c의 점A와 점B를 연결하는 점선의 단면이 도 1a 내지 도1f에 상당한다. 도 6a는, 도 1a에 도시되는 상태에 상당하는 것인데, 여기에서는 제1 게이트 절연물(103)이나 산화물막(104) 등은 표시하지 않았다. 도 6b는 도 1e에 도시되는 상태에 상당한다. 또한, 도 6c는 도 1e에서 도시되는 공정과, 도 1f에서 도시되는 공정 중간의 상태를 나타낸다. 즉, 도 1e의 공정 후, N형 반도체성 산화물막(106a) 및 (106b)와, 소스 전극(107a)과 드레인 전극(107b)을 형성한 직후의 모습을 나타낸다.
본 실시 형태에서는, 갈륨을 주된 금속 원소로 하는 절연성 산화물층(104b)을 사용하는데, 이러한 재료를, 특히 금속 원소에 차지하는 갈륨의 비율이 0.2 이상인 반도체성 산화물과 접촉시키는 구조로 하면, 반도체성 산화물막과의 계면에서의 전하 포획을 충분히 억제할 수 있다. 이에 따라, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
본 실시 형태에서는, 트랜지스터를 사용한 표시 장치의 제작 공정을 나타냈지만, 본 실시에서 개시된 방법은 표시 장치에 한정되지 않고 다른 형태의 전자 기기(예를 들어, 집적 회로)로도 실시할 수 있는 것은 명확하다.
(실시 형태 2)
본 실시 형태에서는 실시 형태 1에서 나타낸 트랜지스터와는 상이한 구조의 트랜지스터를 갖는 표시 장치를 제작하는 예를 나타낸다. 도 2a 내지 도 2f에 본 실시 형태의 표시 장치의 제작 공정 단면을 나타낸다. 본 실시 형태에 나타내는 트랜지스터는, 반도체로서 반도체성 산화물을 사용하는 것이며, 보텀 게이트형이다. 또한, 소스 전극과 드레인 전극은 모두 반도체층의 하면에 콘택트하는 보텀 콘택트형이다.
이하, 제작 공정의 개략을 설명한다. 단, 실시 형태 1과 동일한 부호로 나타내는 구조물에 대해서는, 사용하는 재료나 사용하는 수단, 조건 등은 특별한 언급이 없는 한, 실시 형태 1에서 나타낸 것을 사용하면 좋다. 도 2a에 도시한 바와 같이, 절연 표면을 갖는 기판(101) 상에 게이트 전극(102), 제1 게이트 절연물(103) 및 산화물막(104)을 형성한다.
제1 게이트 절연물(103)의 두께는, 실시 형태 1에서 설명한 것과 동일한 이유로부터 산화물막(104)의 조성과 두께에 따라 결정될 필요가 있다. 제1 게이트 절연물(103)은 설치하지 않더라도 좋다. 산화물막(104)은, 본 실 형태에서는 갈륨과 아연의 산화물에서, 그의 비율 Ga/(Ga+Zn)은 0.2 이상 0.8 미만, 바람직하게는 0.3 이상 0.7 미만으로 하면 좋다.
이어서, 이들을 형성한 기판(101)을 적절한 분위기, 예를 들어 압력을 10Pa 내지 1기압으로 하고, 산소 분위기, 질소 분위기, 산소와 질소의 혼합 분위기 중 어느 하나로 하는 조건에서, 400℃ 내지 700℃에서 10분 내지 24시간의 가열을 행한다. 이와 같이 하면, 도 2b에 도시한 바와 같이, 산화물막(104)이 변질되고, 표면 부근에 아연 농도가 높아, 결정성의 반도체성 산화물층(104a)가 형성되고, 그 밖의 부분이 아연 농도가 낮은 절연성 산화물층(104b)이 된다. 절연성 산화물층(104b)에서의 갈륨의 비율 Ga/(Ga+Zn)은 0.7 이상, 바람직하게는 0.8 이상이 되도록 하면 좋다.
그 후, 금속 등의 도전막을 퇴적하고, 이를 목적으로 하는 형상으로 가공하여, 도 2c에 도시한 바와 같이, 소스 전극(107a)과 드레인 전극(107b)을 형성한다. 이들 위에 반도체성 산화물막을 형성하고, 반도체성 산화물막과 절연성 산화물층(104b)을 에칭함으로써, 도 2d에 도시한 바와 같이, 목적으로 하는 형상(예를 들어, 섬 형상)을 갖는 반도체성 산화물막(105b)을 얻는다. 에칭에는, 건식 에칭법 혹은 습식 에칭법을 사용하면 좋다.
또한, 실시 형태 1에서 나타낸 제1 열처리를 행하고, 특히 반도체성 산화물층(104a)에 접하는 부분의 반도체성 산화물막(105b)을 결정화시켜, 반도체성 산화물막(105a)을 얻는다(도 2e 참조).
또한, 제1 절연물(108)을 형성한다. 제1 절연물(108)의 형성 후, 제2 열처리를 행해도 좋다. 이어서, 표면이 평탄한 제2 절연물(109)을 형성한다. 그리고, 제1 절연물(108)과 제2 절연물(109)을 선택적으로 에칭하여, 드레인 전극(107b)에 도달하는 콘택트 홀을 형성한다. 이 콘택트 홀을 개재시켜, 드레인 전극(107b)과 접촉하는 표시용 전극(110)을 형성한다(도 2f).
본 실시 형태에서 나타내는 트랜지스터가, 실시 형태 1에서 나타내는 것과 상이한 점은, 반도체성 산화물막(105)과 소스 전극(107a)과 드레인 전극(107b)과의 상하 관계뿐이다. 따라서, 상측에서 본 트랜지스터의 구조는, 도 6c에서 나타내지는 것과 거의 동일하다.
본 실시 형태에서도, 갈륨을 주된 금속 원소로 하는 절연성 산화물층(104b)을 사용하는데, 이러한 재료를, 특히 금속 원소에 차지하는 갈륨의 비율이 0.2 이상인 반도체성 산화물과 접촉시키는 구조로 하면, 반도체성 산화물막과의 계면에서의 전하 포획을 충분히 억제할 수 있다. 이에 따라, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
본 실시 형태에서는, 트랜지스터를 사용한 표시 장치의 제작 공정을 나타냈지만, 본 실시에서 개시된 방법은 표시 장치에 한정되지 않고 다른 형태의 전자 기기(예를 들어, 집적 회로)에서도 실시할 수 있는 것은 명확하다.
(실시 형태 3)
본 실시 형태에서는 상기한 실시 형태에서 나타낸 트랜지스터와는 다른 구조의 트랜지스터를 갖는 표시 장치를 제작하는 예를 나타낸다. 도 3a 내지 도 3f에 본 실시 형태의 표시 장치의 제작 공정 단면을 나타낸다. 본 실시 형태에 나타내는 트랜지스터는, 반도체로서 반도체성 산화물을 사용하는 것이며, 게이트가 반도체층의 위에 형성되는 톱 게이트형이다. 또한, 소스 전극과 드레인 전극은 모두 반도체층의 상면에 콘택트하는 톱 콘택트형이다.
이하, 제작 공정의 개략을 설명한다. 단, 실시 형태 1과 동일한 부호에서 나타내지는 구조물에 대해서는, 사용하는 재료나 사용하는 수단, 조건 등은 특별한 언급이 없는 한, 실시 형태 1에서 나타낸 것을 사용하면 좋다. 도 3a에 도시한 바와 같이, 기판(101) 상에 산화물막(111)을 형성한다. 또한, 산화물막(111)은 그 후의 열처리 등의 공정에 의해 절연성의 산화물이 되므로, 기판(101)의 표면은 도전성을 나타내는 것이여도 관계없다.
또한, 기판에 트랜지스터에서 바람직하지 않은 불순물이 포함되어 있는 경우에는, 이들을 블로킹 하는 기능을 갖는 절연성의 재료(예를 들어, 질화알루미늄, 산화알루미늄, 질화규소 등)의 막을 기판(101)과 산화물막(111) 사이에 설치하는 것이 바람직하다. 또한, 산화물막(111)의 종류에 따라서는, 그 후의 열처리에서 동일한 기능을 갖게 할 수도 있다.
산화물막(111)은 본 실시 형태에서는 갈륨과 아연의 산화물에서, 그의 비율 Ga/(Ga+Zn)은 0.2 이상 0.8 미만, 바람직하게는 0.3 이상 0.7 미만으로 하면 좋다. 산화물막(111)은 DC 스퍼터링법 혹은 펄스 DC 스퍼터링법으로 형성하면 좋다. 산화물막(111)은 실시 형태 1의 산화물막(104)과 마찬가지로 제작할 수 있다.
이어서, 기판(101)을 적절한 분위기, 예를 들어 압력을 10Pa 내지 1기압으로 하고, 산소 분위기, 질소 분위기, 산소와 질소의 혼합 분위기 중 어느 하나로 하는 조건에서, 400℃ 내지 700℃에서 10분 내지 24시간의 가열을 행한다. 이와 같이 하면, 도 3b에 도시한 바와 같이, 산화물막(111)이 변질되고, 표면 부근에 아연 농도가 높아, 결정성의 반도체성 산화물층(111a)이 형성되고, 그 밖의 부분이 아연 농도가 낮은 절연성 산화물층(111b)이 된다. 절연성 산화물층(111b)에서의 갈륨의 비율 Ga/(Ga+Zn)은 0.7 이상, 바람직하게는 0.8 이상이 되도록 하면 좋다.
본 실시 형태에서는, 절연성 산화물층(111b)은 갈륨을 주된 금속 원소로 하는 것이며, 화학식에서는 GaxZn1 - xOy(단 X≥0.7)로 표현되나, 여기서 x/2+1<y<x/2+1.5가 되도록, 즉 산소가 화학양론비보다도 과잉이 되는 것이 바람직하다.
또한, 본 실시 형태에서는, 절연성 산화물층(111b)은 갈륨을 주된 금속 원소로 하는 산화물이기 때문에, 수소나 알칼리 금속을 블로킹하는 기능을 갖는다.
그 후, 도 3c에 도시한 바와 같이, 반도체성 산화물층(111a) 위에 반도체성 산화물막(105)을 형성한다. 반도체성 산화물막(105)의 제작 조건 등에 대해서는, 실시 형태 1을 참조하면 좋다. 또한, 실시 형태 1에서 나타낸 제1 열처리를 행함으로써, 반도체성 산화물막(105)을 결정화시켜, 반도체성 산화물막(105a)을 얻는다(도 3d 참조).
그리고, 반도체성 산화물막(105)을 에칭함으로써, 목적으로 하는 형상(예를 들어, 섬 형상)을 갖는 반도체성 산화물막(105b)을 얻는다. 에칭에는, 건식 에칭법 혹은 습식 에칭법을 사용하면 좋다. 또한, 여기에서의 에칭시에는, 절연성 산화물층(111b)을 에칭 스토퍼로서 사용하면 좋다. 그 후, 실시 형태 1에서 나타낸 바와 같은 플라즈마 처리를 행해도 좋다.
그 후, N형의 도전성을 나타내는 반도체성 산화물막과 금속 등의 도전막을 퇴적하고, 이를 목적으로 하는 형상으로 가공하여, N형 반도체성 산화물막(106a) 및 (106b)와, 소스 전극(107a)과 드레인 전극(107b)을 형성한다(도 3e 참조). 또한, N형 반도체성 산화물막(106a) 및 (106b)는 설치하지 않아도 좋다.
또한, 게이트 절연물(112)을 퇴적한다. 게이트 절연물(112)의 제작 방법은, 실시 형태 1의 제1 게이트 절연물(103)의 제작 방법을 참조하면 좋다. 또한, 그의 두께는 제작하는 트랜지스터가 필요로 하는 것으로 하면 좋다.
게이트 절연물(112) 상에는 게이트 전극(113)을 형성한다. 게이트 전극(113)은 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 알루미늄, 구리 등의 금속 원소 또는 이들을 주된 금속 원소로 하는 합금 재료를 사용하여, 단층 또는 적층해서 형성할 수 있다. 게이트 전극(113)에 사용하는 재료의 일함수에 의해, 얻어지는 트랜지스터의 역치 등이 변화하므로, 거기에 따른 선택을 할 필요가 있다. 이상에서 트랜지스터의 기본적인 구조가 완성된다.
또한, 스퍼터링법 혹은 CVD법 등으로 제1 절연물(108)을 형성한다. 제1 절연물(108)의 형성 후, 제2 열처리를 행해도 좋다. 이어서, 표면이 평탄한 제2 절연물(109)을 형성한다. 그리고, 제1 절연물(108)과 제2 절연물(109)을 선택적으로 에칭하여, 드레인 전극(107b)에 도달하는 콘택트 홀을 형성한다. 이 콘택트 홀을 개재시켜, 드레인 전극(107b)과 접촉하는 표시용 전극(110)을 형성한다(도 3f 참조).
본 실시 형태에서 나타내는 트랜지스터가, 실시 형태 1에서 나타내는 것과 크게 상이한 점은, 반도체성 산화물막(105)과 게이트 전극(113)과의 상하 관계이다. 그러나, 도 1f에서의 게이트 전극(102)의 기판 면내에서의 위치와, 도 3f에서의 게이트 전극(113)의 그것과는 거의 동일하다. 따라서, 상측에서 본 트랜지스터의 구조는, 도 6c에서 나타내지는 것과 거의 동일하다.
본 실시 형태에서도, 갈륨을 주된 금속 원소로 하는 절연성 산화물층(111b)을 사용하는데, 이러한 재료를, 특히 금속 원소에 차지하는 갈륨의 비율이 0.2 이상의 반도체성 산화물막과 접촉시키는 구조로 하면, 반도체성 산화물막과의 계면에서의 전하 포획을 충분히 억제할 수 있다. 이에 따라, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
본 실시 형태에서는, 트랜지스터를 사용한 표시 장치의 제작 공정을 나타냈지만, 본 실시에서 개시된 방법은 표시 장치에 한정되지 않고 다른 형태의 전자 기기(예를 들어, 집적 회로)에서도 실시할 수 있는 것은 명확하다.
(실시 형태 4)
본 실시 형태에서는 실시 형태 3에서 나타낸 트랜지스터와 마찬가지로 톱 게이트형인데, 소스 전극과 드레인 전극은 모두 반도체층의 하면에 콘택트하는 보텀 콘택트형의 트랜지스터를 갖는 표시 장치를 제작하는 예를 나타낸다. 도 4a 내지 도 4f에 본 실시 형태의 표시 장치의 제작 공정 단면을 나타낸다.
이하, 제작 공정의 개략을 설명한다. 단, 실시 형태 1 혹은 3과 동일한 부호로 표시되는 구조물에 대해서는 특별한 언급이 없는 한, 그것들의 실시 형태에서 나타낸 것을 사용하면 좋다. 도 4a에 도시한 바와 같이, 기판(101) 상에 산화물막(111)을 형성한다. 실시 형태 3과 마찬가지로, 기판(101)의 표면은 도전성을 나타내는 것이여도 상관없다.
산화물막(111)은 본 실시 형태에서는 갈륨과 아연의 산화물에서, 그의 비율 Ga/(Ga+Zn)은 0.2 이상 0.8 미만, 바람직하게는 0.3 이상 0.7 미만으로 하면 좋다. 산화물막(111)의 두께는 100nm 내지 1000nm로 하면 좋다.
이어서, 기판(101)을 적절한 분위기, 예를 들어 압력을 10Pa 내지 1기압으로 하고, 산소 분위기, 질소 분위기, 산소와 질소의 혼합 분위기 중 어느 하나로 하는 조건에서, 400℃ 내지 700℃에서 10분 내지 24시간의 가열을 행한다. 이와 같이 하면, 도 4b에 도시한 바와 같이, 산화물막(111)이 변질되고, 표면 부근에 아연 농도가 높아, 결정성의 반도체성 산화물층(111a)가 형성되고, 그 밖의 부분이 아연 농도가 낮은 절연성 산화물층(111b)이 된다. 절연성 산화물층(111b)에서의 갈륨의 비율 Ga/(Ga+Zn)은 0.7 이상, 바람직하게는 0.8 이상이 되도록 하면 좋다.
그 후, 금속 등의 도전막을 퇴적하고, 이를 목적으로 하는 형상으로 가공하고, 소스 전극(107a)과 드레인 전극(107b)을 형성한다. 그 후, 소스 전극(107a)과 드레인 전극(107b) 위에 반도체성 산화물막을 형성하고, 이를 에칭함으로써, 목적으로 하는 형상(예를 들어, 섬 형상)을 갖는 반도체성 산화물막(105b)을 얻는다(도 4c 참조).
또한, 실시 형태 1에서 나타낸 제1 열처리를 행하고, 특히 반도체성 산화물층(104a)에 접하는 부분의 반도체성 산화물막(105b)을 결정화시켜, 반도체성 산화물막(105a)을 얻는다(도 4d 참조). 또한, 도 4e에 도시한 바와 같이, 게이트 절연물(112)을 퇴적하고, 게이트 절연물(112) 상에는 게이트 전극(113)을 형성한다.
또한, 스퍼터링법 혹은 CVD법 등으로 제1 절연물(108)을 형성하고, 그 위에 표면이 평탄한 제2 절연물(109)을 형성한다. 그리고, 제1 절연물(108)과 제2 절연물(109)을 선택적으로 에칭하여, 드레인 전극(107b)에 도달하는 콘택트 홀을 형성한다. 이 콘택트 홀을 개재시켜 드레인 전극(107b)과 접촉하는 표시용 전극(110)을 형성한다(도 4f 참조).
본 실시 형태에서는, 트랜지스터를 사용한 표시 장치의 제작 공정을 나타냈지만, 본 실시에서 개시된 방법은 표시 장치에 한정되지 않고 다른 형태의 전자 기기(예를 들어, 집적 회로)에서도 실시할 수 있는 것은 명확하다.
(실시 형태 5)
본 실시 형태에서는, 상기한 실시 형태에서 나타낸 트랜지스터와는 상이한 트랜지스터를 갖는 표시 장치의 예를 나타낸다. 도 5a에 나타내는 트랜지스터는, 반도체층의 상하에 2개의 게이트 전극을 갖는 듀얼 게이트 구조의 트랜지스터 중 하나이다.
트랜지스터는, 절연 표면을 갖는 기판(101) 상에 제1 게이트 전극(102), 제1 게이트 절연물(103), 갈륨을 주된 금속 원소로 하는 절연성 산화물층(104b), 반도체성 산화물막(105b), N형 반도체성 산화물막(106a) 및 (106b), 소스 전극(107a), 드레인 전극(107b), 제2 게이트 절연물(112), 제2 게이트 전극(113)을 갖는다. 또한, 본 실시 형태에서 나타내는 표시 장치는, 평탄한 표면을 갖는 절연물(109)과, 절연물(109)과 제2 게이트 절연물(112)을 관통하여, 드레인 전극(107b)에 도달하는 콘택트 홀을 개재시켜, 드레인 전극(107b)에 접속하는 표시용 전극(110)을 갖는다.
상기에서 제2 게이트 절연물(112), 제2 게이트 전극(113)의 재료, 제작 방법 등은 실시 형태 3 혹은 4의 게이트 절연물(112), 게이트 전극(113)의 것을 참조하면 좋다. 그 밖의 구성물은, 실시 형태 1에 기재된 내용을 참조하면 좋다.
반도체성 산화물층을 트랜지스터의 반도체층에 사용한 경우, 반도체 장치의 제조 공정에 따라서는, 트랜지스터의 역치 전압이 마이너스측, 혹은 플러스측으로 시프트 하는 경우가 있다. 그로 인해, 상술한 트랜지스터와 같이, 제2 게이트 절연물(112) 상에 제2 게이트 전극(113)을 설치해서 듀얼 게이트형의 구조로 하고, 역치 전압의 제어를 행할 수 있는 구성이 적합해서, 제1 게이트 전극(102) 또는 제2 게이트 전극(113)의 전위를 제어함으로써 적절한 값의 역치 전압으로 제어할 수 있다.
또한, 제1 게이트 전극(102) 및 제2 게이트 전극(113)은, 외부로부터의 광의 조사를 차단하고, 반도체성 산화물막(105b)에 광이 조사되는 것에 의한 트랜지스터의 전기 특성 변동을 억제할 수 있다.
본 실시 형태에서는, 트랜지스터를 사용한 표시 장치의 제작 공정을 나타냈지만, 본 실시에서 개시된 방법은 표시 장치에 한정되지 않고 다른 형태의 전자 기기(예를 들어, 집적 회로)에서도 실시할 수 있는 것은 명확하다.
(실시 형태 6)
본 실시 형태에서는, 실시 형태 5에서 나타낸 듀얼 게이트 구조의 트랜지스터와는 상이한 듀얼 게이트 구조를 갖는 트랜지스터를 갖는 표시 장치의 예를 도 5b에 나타내었다. 이 표시 장치는, 절연 표면을 갖는 기판(101) 상에 제1 게이트 전극(102), 제1 게이트 절연물(103), 갈륨을 주된 금속 원소로 하는 절연성 산화물층(104b), 소스 전극(107a), 드레인 전극(107b), 반도체성 산화물막(105b), 제2 게이트 절연물(112), 제2 게이트 전극(113)을 갖는다.
또한, 본 실시 형태에서 나타내는 표시 장치는, 평탄한 표면을 갖는 절연물(109)과, 절연물(109)과 제2 게이트 절연물(112)을 관통하여, 드레인 전극(107b)에 도달하는 콘택트 홀을 개재시켜, 드레인 전극(107b)에 접속하는 표시용 전극(110)을 갖는다.
상기에서 제2 게이트 절연물(112), 제2 게이트 전극(113)의 재료, 제작 방법 등은 실시 형태 3 혹은 4의 게이트 절연물(112), 게이트 전극(113)의 것을 참조하면 좋다. 그 밖의 구성물은, 실시 형태 1 혹은 2에 기재된 내용을 참조하면 좋다. 도 5b에 나타내는 표시 장치에서, 도 5a와의 차이는 반도체성 산화물막(105b)과 소스 전극(107a) 및 드레인 전극(107b)과의 상하 관계이다.
(실시 형태 7)
실시 형태 1 내지 6에 개시하는 표시 장치는, 다양한 전자 기기(오락기(遊技機)도 포함함)에 적용할 수 있다. 전자 기기로는, 예를 들어 텔레비전 장치(텔레비전 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말기, 음향 재생 장치, 파칭코기 등의 대형 게임기 등을 들 수 있다.
또한, 실시 형태 1 내지 6에 개시된 구조를 갖는 트랜지스터는 표시 장치 이외에도 사용할 수 있고, 예를 들어 각종 집적 회로(메모리 장치를 포함함) 및 이들을 내장한 전자 기기, 전기 제품 등에서 사용할 수 있다.
101 기판
102 게이트 전극
103 제1 게이트 절연물
104 산화물막
104a 반도체성 산화물층
104b 절연성 산화물층
105 반도체성 산화물막
105a 반도체성 산화물막
105b 반도체성 산화물막
106a N형 반도체성 산화물막
106b N형 반도체성 산화물막
107a 소스 전극
107b 드레인 전극
108 절연물
109 절연물
110 표시용 전극
111 산화물막
111a 반도체성 산화물층
11lb 절연성 산화물층
112 게이트 절연물
113 게이트 전극

Claims (21)

  1. 반도체 장치의 제작 방법으로서,
    기판 위에 Ga, Zn, 및 O를 함유한 제1 막을 형성하는 공정으로서, 막 형성에 있어서 상기 기판의 온도는 100 ℃ 이상 600 ℃ 이하로 설정되는, 상기 제1 막을 형성하는 공정과,
    상기 제1 막에 접하는 제2 막을 형성하는 공정
    을 포함하고,
    상기 제1 막의 Ga/(Ga+Zn)의 비율은 0.2 이상 0.8 미만이고,
    상기 제2 막은 결정성 In-Ga-Zn계 산화물 반도체를 포함하는, 반도체 장치의 제작 방법.
  2. 제1항에 있어서,
    상기 제2 막을 형성하는 공정 전에, 상기 제1 막을 가열하여 제1 층 및 제2 층을 형성하는 공정으로서, 상기 제1 층은 제1 금속 원소를 주된 금속 성분으로서 포함하는 산화물의 결정을 함유하고, 상기 제2 층은 상기 제1 층보다 상기 기판에 가까운 측에 있고 제2 금속 원소를 주된 금속 성분으로서 포함하는 산화물을 함유하는, 공정을 더 포함하는, 반도체 장치의 제작 방법.
  3. 제1항에 있어서,
    상기 제1 막 및 상기 제2 막 중 적어도 하나에서의 나트륨의 농도는 5×1016cm-3 미만인, 반도체 장치의 제작 방법.
  4. 제1항에 있어서,
    상기 제1 막 및 상기 제2 막을 가열하는 공정을 더 포함하는, 반도체 장치의 제작 방법.
  5. 제1항에 있어서,
    상기 제1 막 및 상기 제2 막은 반도체성 산화물을 포함하는, 반도체 장치의 제작 방법.
  6. 제2항에 있어서,
    상기 제2 막 내의 금속 원소에 대한 상기 제2 금속 원소의 비율은 0.2 이상인, 반도체 장치의 제작 방법.
  7. 제1항에 있어서,
    상기 제1 막은 DC 스퍼터링법에 의해 형성되는, 반도체 장치의 제작 방법.
  8. 반도체 장치의 제작 방법으로서,
    기판 위에 Ga, Zn, 및 O를 함유한 제1 막을 형성하는 공정으로서, 막 형성에 있어서 상기 기판의 온도는 100 ℃ 이상 600 ℃ 이하로 설정되는, 상기 제1 막을 형성하는 공정과,
    상기 제1 막을 가열하는 공정과,
    상기 제1 막에 접하는 제2 막을 형성하는 공정
    을 포함하고,
    상기 제1 막의 Ga/(Ga+Zn)의 비율은 0.2 이상 0.8 미만이고,
    상기 제2 막은 결정성 In-Ga-Zn계 산화물 반도체를 포함하는, 반도체 장치의 제작 방법.
  9. 제8항에 있어서,
    상기 제1 막을 가열하는 공정은, 제1 층 및 제2 층을 형성하기 위해 수행되고, 상기 제1 층은 제1 금속 원소를 주된 금속 성분으로서 포함하는 산화물의 결정을 함유하고, 상기 제2 층은 상기 제1 층보다 상기 기판에 가까운 측에 있고 제2 금속 원소를 주된 금속 성분으로서 포함하는 산화물을 함유하는, 반도체 장치의 제작 방법.
  10. 제8항에 있어서,
    상기 제1 막 및 상기 제2 막 중 적어도 하나에서의 나트륨의 농도는 5×1016cm-3 미만인, 반도체 장치의 제작 방법.
  11. 제8항에 있어서,
    상기 제1 막 및 상기 제2 막을 가열하는 공정을 더 포함하는, 반도체 장치의 제작 방법.
  12. 제8항에 있어서,
    상기 제1 막 및 상기 제2 막은 반도체성 산화물을 포함하는, 반도체 장치의 제작 방법.
  13. 제9항에 있어서,
    상기 제2 막 내의 금속 원소에 대한 상기 제2 금속 원소의 비율은 0.2 이상인, 반도체 장치의 제작 방법.
  14. 제8항에 있어서,
    상기 제1 막은 DC 스퍼터링법에 의해 형성되는, 반도체 장치의 제작 방법.
  15. 반도체 장치의 제작 방법으로서,
    기판 위에 Ga, Zn, 및 O를 함유한 제1 막을 형성하는 공정과,
    상기 제1 막에 접하는 제2 막을 형성하는 공정
    을 포함하고,
    상기 제1 막의 Ga/(Ga+Zn)의 비율은 0.2 이상 0.8 미만이고,
    상기 제2 막은 In, Ga, Zn, 및 O를 함유하는, 반도체 장치의 제작 방법.
  16. 제15항에 있어서,
    상기 제2 막을 형성하는 공정 전에, 상기 제1 막을 가열하여 제1 층 및 제2 층을 형성하는 공정으로서, 상기 제1 층은 제1 금속 원소를 주된 금속 성분으로서 포함하는 산화물의 결정을 함유하고, 상기 제2 층은 상기 제1 층보다 상기 기판에 가까운 측에 있고 제2 금속 원소를 주된 금속 성분으로서 포함하는 산화물을 함유하는, 공정을 더 포함하는, 반도체 장치의 제작 방법.
  17. 제15항에 있어서,
    상기 제1 막 및 상기 제2 막 중 적어도 하나에서의 나트륨의 농도는 5×1016cm-3 미만인, 반도체 장치의 제작 방법.
  18. 제15항에 있어서,
    상기 제1 막 및 상기 제2 막을 가열하는 공정을 더 포함하는, 반도체 장치의 제작 방법.
  19. 제15항에 있어서,
    상기 제1 막 및 상기 제2 막은 반도체성 산화물을 포함하는, 반도체 장치의 제작 방법.
  20. 제16항에 있어서,
    상기 제2 막 내의 금속 원소에 대한 상기 제2 금속 원소의 비율은 0.2 이상인, 반도체 장치의 제작 방법.
  21. 제15항에 있어서,
    상기 제1 막은 DC 스퍼터링법에 의해 형성되는, 반도체 장치의 제작 방법.
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