KR20180122592A - 픽셀 회로, 디스플레이 패널 및 구동 방법 - Google Patents

픽셀 회로, 디스플레이 패널 및 구동 방법 Download PDF

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Abstract

픽셀 회로는 구동 서브 회로, 보상 서브 회로, 데이터 기입 서브 회로 및 데이터 전압 저장 서브 회로를 포함한다. 구동 서브 회로는 고전압 입력 단자에 전기적으로 결합된 제1 전극 및 구동 전류를 출력하도록 구성되는 제2 전극을 포함한다. 보상 서브 회로는 구동 서브 회로의 임계 전압을 저장하도록 구성된다. 보상 서브 회로는 구동 서브 회로의 제2 전극에 전기적으로 결합된 제1 단자, 구동 서브 회로의 게이트 전극에 전기적으로 결합된 제2 단자, 제3 단자 및 제4 단자 및 제어 단자를 포함한다. 데이터 기입 서브 회로는 제1 단자 및 제2 단자를 포함한다. 데이터 전압 저장 서브 회로는 보상 서브 회로의 제3 단자 및 데이터 기입 서브 회로의 제2 단자에 전기적으로 결합된 제1 단자; 및 제2 단자를 포함한다.

Description

픽셀 회로, 디스플레이 패널 및 구동 방법
이 PCT 특허 출원은 2017년 3월 17일자로 출원된 중국 특허 출원 제201710161047.X호에 대한 우선권을 주장하고, 그 전체 내용은 본 명세서에서 참고로 포함된다.
본 개시내용은 일반적으로 디스플레이 디바이스 분야에 관한 것이고, 더 구체적으로 픽셀 회로, 디스플레이 패널 및 구동 방법에 관한 것이다.
발광 다이오드(LED) 디스플레이 디바이스들은 디스플레이 분야에서 광범위한 응용들을 갖는다. 일반적으로, LED 디스플레이 디바이스들은 저온 폴리실리콘 공정을 사용하여 제조된다. 공정 불균일성으로 인해, LED 디스플레이 디바이스들은 픽셀 유닛들에서 트랜지스터들을 구동하기 위한 불균일한 임계 전압들을 가질 수 있어서, 불균일한 디스플레이가 초래된다.
일 양태에서, 본 개시내용은 픽셀 회로를 제공한다. 픽셀 회로는 구동 서브 회로, 보상 서브 회로, 데이터 기입 서브 회로 및 데이터 전압 저장 서브 회로를 포함한다. 구동 서브 회로는 고전압 입력 단자에 전기적으로 결합된 제1 전극 및 구동 전류를 출력하도록 구성되는 제2 전극을 포함한다. 보상 서브 회로는 구동 서브 회로의 제2 전극에 전기적으로 결합된 제1 단자, 구동 서브 회로의 게이트 전극에 전기적으로 결합된 제2 단자, 제3 단자, 고정 전압 단자에 전기적으로 결합된 제4 단자, 및 제어 단자를 포함한다. 보상 서브 회로는 구동 서브 회로의 임계 전압을 저장하도록 구성되고, 제어 단자에서 수신된 보상 제어 신호에 응답하여, 보상 서브 회로의 제4 단자를 보상 서브 회로의 제3 단자에 전기적으로 연결하고 보상 서브 회로의 제1 단자를 보상 서브 회로의 제2 단자에 전기적으로 연결한다. 데이터 기입 서브 회로는 제1 단자, 제2 단자 및 제어 단자를 포함한다. 데이터 기입 서브 회로는 데이터 기입 서브 회로의 제어 단자에서 수신된 데이터 기입 제어 신호에 응답하여, 데이터 기입 서브 회로의 제1 단자를 데이터 기입 서브 회로의 제2 단자에 전기적으로 연결하도록 구성된다. 데이터 전압 저장 서브 회로는 데이터 기입 서브 회로를 통해 입력된 데이터 전압을 저장하도록 구성된다. 데이터 전압 저장 서브 회로는 보상 서브 회로의 제3 단자 및 데이터 기입 서브 회로의 제2 단자에 전기적으로 결합된 제1 단자 및 고전압 입력 단자에 전기적으로 결합된 제2 단자를 포함한다.
일부 실시예에서, 데이터 전압 저장 서브 회로는 데이터 전압 저장 커패시터를 포함한다. 데이터 전압 저장 서브 회로의 제2 단자는 데이터 전압 저장 커패시터의 제1 전극 판을 포함한다. 데이터 전압 저장 서브 회로의 제1 단자는 데이터 전압 저장 커패시터의 제2 전극을 포함한다.
일부 실시예에서, 보상 서브 회로는 보상 커패시터, 제1 보상 트랜지스터 및 제2 보상 트랜지스터를 포함한다. 보상 커패시터는 제1 전극 판 및 제2 전극 판을 포함한다. 제1 보상 트랜지스터는 제1 전극, 보상 커패시터의 제1 전극 판에 전기적으로 결합된 제2 전극 및 게이트 전극을 포함한다. 제2 보상 트랜지스터는 제1 전극, 제2 전극 및 제1 보상 트랜지스터의 게이트 전극에 전기적으로 결합된 게이트 전극을 포함한다. 보상 서브 회로의 제1 단자는 제2 보상 트랜지스터의 제2 전극을 포함한다. 보상 서브 회로의 제2 단자는 보상 커패시터의 제2 전극 판 및 제2 보상 트랜지스터의 제1 전극을 포함한다. 보상 서브 회로의 제3 단자는 보상 커패시터의 제1 전극 판을 포함한다. 보상 서브 회로의 제4 단자는 제1 보상 트랜지스터의 제1 전극을 포함한다. 보상 서브 회로의 제어 단자는 제1 보상 트랜지스터의 게이트 전극을 포함한다.
일부 실시예에서, 데이터 기입 서브 회로는 데이터 기입 트랜지스터를 포함한다. 데이터 기입 서브 회로의 제1 단자는 데이터 신호 입력 단자에 전기적으로 결합된 데이터 기입 트랜지스터의 제1 전극을 포함한다. 데이터 기입 서브 회로의 제2 단자는 데이터 기입 트랜지스터의 제2 전극을 포함한다. 데이터 기입 서브 회로의 제어 단자는 데이터 기입 트랜지스터의 게이트 전극을 포함한다.
일부 실시예에서, 픽셀 회로는 구동 서브 회로의 제2 전극에 결합되고 구동 전류에 응답하여 광을 방출하도록 구성되는 발광 서브 회로를 추가로 포함한다.
일부 실시예에서, 픽셀 회로는 발광 제어 서브 회로를 추가로 포함한다. 발광 제어 서브 회로는 구동 서브 회로의 제2 전극에 전기적으로 결합된 제1 단자, 발광 서브 회로의 제1 단자에 전기적으로 결합된 제2 단자 및 제어 단자를 포함한다. 발광 제어 서브 회로는, 발광 제어 서브 회로의 제어 단자에서 수신된 발광 제어 신호에 응답하여, 구동 서브 회로의 제2 전극을 발광 서브 회로의 제1 단자에 전기적으로 연결하도록 구성된다.
일부 실시예에서, 발광 제어 서브 회로는 발광 제어 트랜지스터를 포함한다. 발광 제어 서브 회로의 제1 단자는 발광 제어 트랜지스터의 제1 전극을 포함한다. 발광 제어 서브 회로의 제2 단자는 발광 제어 트랜지스터의 제2 전극을 포함한다. 발광 제어 서브 회로의 제어 단자는 발광 제어 트랜지스터의 게이트 전극을 포함한다.
일부 실시예에서, 픽셀 회로는 방전 서브 회로를 추가로 포함한다. 방전 서브 회로는 기준 전압 입력 단자에 전기적으로 결합된 제1 단자, 발광 서브 회로의 제1 단자에 전기적으로 결합된 제2 단자 및 제어 단자를 포함한다. 방전 서브 회로는 방전 서브 회로의 제어 단자에서 수신된 방전 제어 신호에 응답하여, 방전 서브 회로의 제1 단자를 방전 서브 회로의 제2 단자에 전기적으로 연결하도록 구성된다. 방전 서브 회로의 제어 단자는 보상 서브 회로의 제어 단자에 전기적으로 결합된다.
일부 실시예에서, 방전 서브 회로는 방전 트랜지스터를 포함한다. 방전 서브 회로의 제1 단자는 방전 트랜지스터의 제1 전극을 포함한다. 방전 서브 회로의 제2 단자는 방전 트랜지스터의 제2 전극을 포함한다. 방전 서브 회로의 제어 단자는 방전 트랜지스터의 게이트 전극을 포함한다.
일부 실시예에서, 픽셀 회로는 초기화 서브 회로를 추가로 포함한다. 초기화 서브 회로는 고정 전압 단자에 전기적으로 결합된 제1 단자, 보상 서브 회로의 제3 단자에 전기적으로 결합된 제2 단자, 보상 서브 회로의 제2 단자에 전기적으로 결합된 제3 단자, 기준 전압 입력 단자에 전기적으로 결합된 제4 단자 및 제어 단자를 포함한다. 초기화 서브 회로는, 초기화 서브 회로의 제어 단자에서 수신된 초기화 제어 신호에 응답하여, 초기화 서브 회로의 제2 단자를 초기화 서브 회로의 제1 단자에 전기적으로 연결하고, 초기화 서브 회로의 제3 단자를 초기화 서브 회로의 제4 단자에 전기적으로 연결하도록 구성된다.
일부 실시예에서, 초기화 서브 회로는 제1 초기화 트랜지스터 및 제2 초기화 트랜지스터를 포함한다. 초기화 서브 회로의 제4 단자는 제1 초기화 트랜지스터의 제1 전극을 포함한다. 초기화 서브 회로의 제3 단자는 제1 초기화 트랜지스터의 제2 전극을 포함한다. 초기화 서브 회로의 제어 단자는 제1 초기화 트랜지스터의 게이트 전극을 포함한다. 초기화 서브 회로의 제1 단자는 제2 초기화 트랜지스터의 제1 전극을 포함한다. 초기화 서브 회로의 제2 단자는 제2 초기화 트랜지스터의 제2 전극을 포함한다. 제2 초기화 트랜지스터의 게이트 전극은 제1 초기화 트랜지스터의 게이트 전극에 전기적으로 결합된다.
일부 실시예에서, 고정 전압 단자는 기준 전압 입력 단자를 포함한다.
일부 실시예에서, 고정 전압 단자는 고전압 입력 단자를 포함한다.
본 개시내용의 다른 양태는 디스플레이 패널을 제공한다. 디스플레이 패널은 복수의 픽셀 유닛, 복수의 데이터 라인 및 복수의 게이트 라인의 세트를 포함한다. 복수의 픽셀 유닛 각각은 픽셀 회로를 포함한다. 복수의 데이터 라인은 데이터 신호 입력 단자들에 전기적으로 결합된다. 게이트 라인들의 세트들의 각각의 하나는 픽셀 유닛들 중 하나의 픽셀 유닛의 픽셀 회로에 결합되고, 보상 제어 게이트 라인, 데이터 기입 제어 게이트 라인 및 초기화 제어 게이트 라인을 포함한다. 보상 제어 게이트 라인은 픽셀 회로의 보상 서브 회로의 제어 단자에 전기적으로 결합된다. 데이터 기입 제어 게이트 라인은 픽셀 회로의 데이터 기입 서브 회로의 제어 단자에 전기적으로 결합된다. 초기화 제어 게이트 라인은 픽셀 회로의 초기화 서브 회로의 제어 단자에 전기적으로 결합된다.
일부 실시예에서, 게이트 라인들의 세트들의 각각의 하나는 픽셀 회로의 발광 제어 서브 회로의 제어 단자에 전기적으로 결합된 발광 제어 게이트 라인을 추가로 포함한다.
본 개시내용의 다른 양태는 디스플레이 패널의 구동 방법을 제공한다. 구동 방법은, 듀티 사이클의 보상 위상에서, 보상 제어 게이트 라인에 보상 제어 신호를 제공하는 단계; 듀티 사이클의 데이터 기입 위상에서, 데이터 기입 제어 게이트 라인에 데이터 기입 제어 신호를 제공하고 데이터 라인에 데이터 신호를 제공하는 단계; 발광 위상에서, 구동 서브 회로에 의해 생성된 구동 전류에 의해 광을 방출하게 하도록 픽셀 회로의 발광 서브 회로를 제어하는 단계를 포함한다.
일부 실시예에서, 픽셀 회로는 발광 제어 서브 회로를 포함한다. 게이트 라인들의 세트들의 각각의 하나는 발광 제어 게이트 라인을 포함한다. 발광 제어 서브 회로의 제어 단자는 발광 제어 게이트 라인에 전기적으로 결합된다. 이 방법은 발광 위상에서, 발광 제어 신호를 발광 제어 게이트 라인에 제공하는 단계를 추가로 포함한다.
일부 실시예에서, 구동 방법은 보상 위상 이전의 듀티 사이클의 초기화 위상에서, 초기화 제어 신호를 초기화 제어 게이트 라인에 제공하는 단계를 추가로 포함한다.
일부 실시예들에서, 시간 간격은 보상 위상, 데이터 기입 위상 및 발광 위상 중 적어도 2개의 이웃하는 위상 사이에 제공된다.
다음의 도면들은 다양한 개시된 실시예들에 따른 예시적인 목적들을 위한 단지 예들이고, 본 개시내용의 범위를 제한하고자 하는 것은 아니다.
도 1은 본 개시내용의 다양한 개시된 실시예들에 따른 예시적인 서브 회로들을 포함하는 예시적인 픽셀 회로의 개략도를 도시한다;
도 2는 본 개시내용의 다양한 개시된 실시예들에 따른 예시적인 픽셀 회로의 개략도를 도시한다;
도 3은 본 개시내용의 다양한 개시된 실시예들에 따른 다른 예시적인 픽셀 회로의 개략도를 도시한다;
도 4는 본 개시내용의 다양한 개시된 실시예들에 따른 예시적인 디스플레이 패널의 개략도를 도시한다;
도 5는 본 개시내용의 다양한 개시된 실시예들에 따른 상이한 게이트 라인들에 대한 예시적인 시퀀스 신호들의 개략도들을 도시한다; 및
도 6은 본 개시내용의 다양한 개시된 실시예들에 따른 예시적인 디스플레이 패널에 대한 예시적인 구동 방법의 개략도를 도시한다.
이제, 본 개시내용의 예시적인 실시예들이 도면들을 참조하여 보다 상세하게 설명될 것이다. 일부 실시예에 대한 이하의 설명들은 단지 예시 및 설명의 목적으로 본 명세서에서 제시되고, 완전한 것으로 의도되지도 또는 본 개시내용의 범위를 제한되도록 의도되지도 않는다는 점을 유의해야 한다.
본 개시내용의 양태들 및 특징들은, 본 개시내용의 예시적인 실시예들이 첨부 도면들을 참조하여 상세히 추가로 설명되는 것을 통해, 본 기술분야의 통상의 기술자에 의해 이해될 수 있다.
본 개시내용은 픽셀 회로를 제공한다. 도 1은 본 개시내용의 다양한 개시된 실시예들에 따른 예시적인 서브 회로들을 포함하는 예시적인 픽셀 회로의 개략도를 도시한다. 도 1에 도시된 바와 같이, 예시적인 픽셀 회로는 초기화 서브 회로(100), 구동 서브 회로(M1), 보상 서브 회로(200), 데이터 기입 서브 회로(300), 발광 서브 회로(400), 및 추가로 데이터 전압 저장 서브 회로(500)를 포함한다. 이 개시내용에서 설명된 서브 회로들 각각은 하나 이상의 트랜지스터와 같은 하나 이상의 전자 컴포넌트를 포함하는 회로를 포함할 수 있다. 예를 들어, 도 1에 도시된 바와 같이, 구동 서브 회로는 구동 트랜지스터를 포함한다. 본 개시내용에서, 구동 서브 회로는 하나 이상의 다른 적합한 구조를 포함할 수 있고, 도 1에 도시된 구동 트랜지스터에 한정되지 않는다.
구동 서브 회로(M1)의 제1 전극은 고전압 입력 단자(DD)에 전기적으로 결합되고, 구동 서브 회로(M1)의 제2 전극은 발광 서브 회로(400)를 발광하게 하기 위해 구동 전류를 출력하도록 구성된다.
보상 서브 회로(200)의 제1 단자는 구동 서브 회로(M1)의 제2 전극에 전기적으로 결합된다. 보상 서브 회로(200)의 제2 단자는 구동 서브 회로(M1)의 게이트 전극에 전기적으로 결합된다. 보상 서브 회로(200)의 제3 단자는 데이터 전압 저장 서브 회로(500)의 제1 단자에 전기적으로 결합된다. 보상 서브 회로(200)의 제4 단자는 고정 전압 단자(FIX)에 전기적으로 결합된다. 보상 서브 회로(200)의 제어 단자에서 수신된 보상 제어 신호에 응답하여, 보상 서브 회로(200)의 제1 단자는 보상 서브 회로(200)의 제2 단자에 전기적으로 연결될 수 있어서, 제2 전극 및 구동 서브 회로(M1)의 게이트 전극은 전기적으로 연결될 수 있고 구동 서브 회로(M1)의 임계 전압(Vth)은 보상 서브 회로(200)에 저장될 수 있다. 또한, 보상 서브 회로(200)의 제어 단자에서 수신된 보상 제어 신호에 응답하여, 보상 서브 회로(200)의 제4 단자는 보상 서브 회로(200)의 제3 단자에 전기적으로 연결될 수 있다. 보상 서브 회로(200)의 제4 단자가 고정 전압 단자(FIX)에 전기적으로 결합되기 때문에, 보상 서브 회로(200)의 제3 단자와 보상 서브 회로(200)의 제4 단자를 전기적으로 연결하는 것은, 보상 서브 회로(200)의 제3 단자가 고정 전압 단자(FIX)로부터 입력된 고정 전압으로 유지되게 할 수 있다.
여기서, "전기적으로 연결하다", "전기적으로 연결하는 것", "전기적으로 연결된" 등은 전기 신호 경로를 확립하는 것을 지칭한다. 따라서, 단자, 노드, 포트, 전극 등(집합적으로 "회로 포인트"로서 지칭됨)이 다른 회로 포인트에 전기적으로 연결된 것은 하나의 회로 포인트에서 수신된 신호가 다른 회로 포인트로 송신될 수 있도록 2개의 회로 포인트 사이에 전기 신호 경로를 확립하는 것을 지칭한다.
보상 서브 회로(200)의 제어 단자에서 수신된 보상 제어 신호에 응답하여, 보상 서브 회로(200)에 2개의 도전성 경로가 형성될 수 있다. 제1 도전성 경로는 보상 서브 회로(200)의 제1 단자와 보상 서브 회로(200)의 제2 단자 사이에 형성될 수 있다. 제2 도전성 경로는 보상 서브 회로(200)의 제3 단자와 보상 서브 회로(200)의 제4 단자 사이에 형성될 수 있다. 2개의 도전성 경로 사이에는 도전성 결합이 존재할 수 없다.
또한, 본 개시내용에서, 보상 제어 신호의 타입은 보상 서브 회로(200)에서 박막 트랜지스터들과 같은 트랜지스터들의 타입에 따라 선택될 수 있다. 예를 들어, 보상 서브 회로(200)에서의 트랜지스터들이 P형 트랜지스터들인 경우, 보상 제어 신호는 로우 레벨 신호일 수 있다. 보상 서브 회로(200)에서의 트랜지스터들이 N형 트랜지스터들인 경우, 보상 제어 신호는 하이 레벨 신호일 수 있다. 보상 서브 회로(200)의 제어 단자가 보상 제어 신호를 수신하지 않거나 보상 제어 신호와 상이한 신호를 수신하면, 보상 서브 회로(200)의 제1 단자는 보상 서브 회로(200)의 제2 단자로부터 전기적으로 연결 해제될 수 있고, 보상 서브 회로(200)의 제3 단자는 보상 서브 회로(200)의 제4 단자로부터 전기적으로 연결 해제될 수 있다.
데이터 전압 저장 서브 회로(500)의 제2 단자는 고전압 입력 단자(DD)에 전기적으로 결합된다. 데이터 기입 서브 회로(300)는 제1 단자, 제2 단자 및 제어 단자를 포함한다. 데이터 전압 저장 서브 회로(500)의 제1 단자는 데이터 기입 서브 회로(300)의 제2 단자에 추가로 전기적으로 결합된다. 데이터 전압 저장 서브 회로(500)는 데이터 기입 서브 회로(300)를 통해 입력된 데이터 전압을 데이터 기입 위상에서 저장하도록 구성될 수 있다.
발광 서브 회로(400)는 구동 서브 회로(M1)로부터 구동 전류를 수신하고 발광 위상에서 구동 전류의 구동 하에 발광하도록 구성될 수 있다.
데이터 기입 서브 회로(300)의 제1 단자는 데이터 신호 입력 단자(DATA)에 전기적으로 결합된다. 데이터 기입 서브 회로(300)의 제2 단자는 데이터 전압 저장 서브 회로(500)의 제1 단자에 전기적으로 결합된다. 데이터 기입 서브 회로(300)의 제어 단자에서 수신된 데이터 기입 제어 신호에 응답하여, 데이터 기입 서브 회로(300)의 제1 단자는 데이터 기입 서브 회로(300)의 제2 단자에 전기적으로 연결될 수 있다.
유사하게, 본 개시내용에서, 데이터 기입 서브 회로(300)의 트랜지스터의 타입에 따라 데이터 기입 제어 신호의 타입이 선택할 수 있다. 데이터 기입 서브 회로(300)에서의 트랜지스터가 P형 트랜지스터이면, 데이터 기입 제어 신호는 로우 레벨 신호일 수 있다. 데이터 기입 서브 회로(300)의 트랜지스터가 N형 트랜지스터이면, 데이터 기입 제어 신호는 하이 레벨 신호일 수 있다.
본 개시내용의 픽셀 회로에 데이터 전압 저장 서브 회로(500)가 제공되기 때문에, 데이터 전압은 보상 서브 회로에 저장되지 않을 수 있다.
일부 실시예에서, 개시된 픽셀 회로의 동작에서, 각각의 듀티 사이클은 3개의 위상, 즉 보상 위상, 데이터 기입 위상 및 발광 위상을 적어도 포함할 수 있다. 도 1에 도시된 바와 같이, 보상 서브 회로(200)의 제어 단자는 보상 제어 게이트 라인(G(N-1))에 전기적으로 결합되고, 데이터 기입 서브 회로(300)의 제어 단자는 데이터 기입 제어 게이트 라인(G(N))에 전기적으로 결합된다.
보상 위상에서, 구동 서브 회로(M1)의 임계 전압(Vth)은 보상 서브 회로(200)에 저장된다. 또한, 이 위상에서, 보상 서브 회로(200)의 제3 단자의 전압은 고정 전압 단자로부터의 고정 전압이고, 데이터 전압이 입력되지 않는다. 따라서, 각각의 듀티 사이클의 보상 위상에서, 보상 서브 회로(200)의 제3 단자에서의 전압은 데이터 전압에 의해 영향을 받지 않고서, 고정 전압 단자(FIX)로부터 안정한 고정 전압이다. 그 결과, 구동 서브 회로(M1)는 보상 위상에서 다이오드로서 기능하도록 신속하고 안정적으로 구성될 수 있고, 구동 서브 회로(M1)의 임계 전압(Vth)은 각각의 듀티 사이클에 대한 보상 위상에서 보상 서브 회로(200)에 저장될 수 있다. 이에 대응하여, 구동 서브 회로(M1)의 게이트 전극에 결합된 보상 서브 회로(200)의 제2 단자에서의 전압은 (VDD + Vth)일 수 있다.
데이터 기입 위상에서, 데이터는 데이터 전압 저장 서브 회로(500)에 기입되고, 보상 서브 회로(200)의 제4 단자는 보상 서브 회로(200)의 제3 단자로부터 연결 해제되고, 보상 서브 회로(200)의 제1 단자는 보상 서브 회로(200)의 제2 단자로부터 연결 해제된다. 데이터 기입 서브 회로(300)와 보상 서브 회로(200)는 직렬로 결합된다. 보상 서브 회로(200)는 전기 에너지를 저장할 수 있고, 보상 서브 회로(200)는 커패시터 또는 커패시터와 동등한 디바이스를 포함할 수 있다. 따라서, 데이터 기입 위상에서, 보상 서브 회로(200)는 부트 스트래핑 효과를 발생시킬 수 있어서, 구동 서브 회로(M1)의 게이트 전극에 결합된 보상 서브 회로(200)의 제2 단자는 (VDD+Vth)에서 (VDD+Vth) + (Vdata-V0)로 변경될 수 있다. VDD는 고전압 입력 단자(DD)를 통해 입력된 고전압 신호이고, Vdata는 데이터 입력 단자(DATA)의 데이터 전압이고, V0는 고정 전압 단자(FIX)로부터 입력된 고정 전압이다.
발광 위상에서, 발광 서브 회로(400)의 구동 전류는 다음 식에 따라 계산될 수 있다.
Figure pct00001
여기서, K는 구동 서브 회로(M1)의 재료 및 크기에 관련된 상수, V2는 보상 서브 회로(200)의 제2 단자에서의 전압이고, Vgsis는 구동 서브 회로(M1)의 게이트 소스 전압이다.
따라서, 발광 서브 회로(400)의 구동 전류는 데이터 전압 및 고정 전압에만 관련될 수 있고, 구동 서브 회로(M1)의 임계 전압과 독립적일 수 있다. 그 결과, 디스플레이 패널의 공정 불균일성이 디스플레이 밝기에 영향을 주지 않고, 디스플레이 밝기의 균일성이 향상될 수 있고, 디스플레이 디바이스의 화질이 향상될 수 있다.
본 개시내용에서, 고정 전압(V0)은 제한되지 않고, 다양한 애플리케이션 시나리오들에 따라 선택될 수 있다. 도 2는 본 개시내용의 다양한 개시된 실시예들에 따른 예시적인 픽셀 회로의 개략도를 도시한다. 도 2에 도시된 바와 같이, 고정 전압 단자는 기준 전압 입력 단자(REF)에 결합된다. 따라서, 고정 전압(V0)은 기준 전압 입력 단자(REF)를 통해 입력된 기준 전압(Vref)이다. 이 경우, 구동 전류는 고전압 입력 단자로부터 입력된 전압의 크기와 무관하다. 이는, 픽셀 회로에서 전류(I)가 통과하는 배선 저항(R)에 의해 야기되는 전압 강하, 즉 IR 강하를 억제할 수 있다.
도 3은 본 개시내용의 다양한 개시된 실시예들에 따른 다른 예시적인 픽셀 회로의 개략도를 도시한다. 도 3에 도시된 바와 같이, 고정 전압 단자는 고전압 입력 단자(DD)에 결합된다. 고정 전압(V0)은 고전압 입력 단자(DD)를 통해 입력된 고전압(VDD)이다. 따라서, 구동 전류는 구동 서브 회로(M1)의 임계 전압과 무관할 수 있다.
또한, 본 개시내용의 픽셀 유닛의 동작 동안, 보상 위상 및 데이터 기입 위상은 2개의 상이한 위상에서 수행될 수 있고, 구동 서브 회로(M1) 및 데이터 전압의 임계 전압은 보상 서브 회로(200) 및 데이터 전압 저장 서브 회로(500)에 개별적으로 저장될 수 있다. 따라서, 보상 서브 회로(200)가 구동 서브 회로(M1)를 다이오드로서 기능하도록 구성할 때, 보상 서브 회로(200)는 상이한 듀티 사이클들의 상이한 데이터 전압들에 의해 영향을 받지 않을 수 있어서, 구동 서브 회로(M1)는 임계 전압이 보상 서브 회로에 기입되는 것을 보장하기 위해 다이오드로서 기능하도록 신속하고 안정적으로 구성될 수 있다. 그 결과, 디스플레이 이미지들에서 공정 불균일성에 의해 야기되는 상이한 임계 전압들의 영향이 억제될 수 있고, 픽셀 유닛들을 포함하는 디스플레이 패널의 디스플레이 품질이 향상될 수 있다.
더 나은 디스플레이를 위해, 일부 실시예에서, 픽셀 회로는 초기화 서브 회로(100)를 추가로 포함할 수 있다. 도 1에 도시된 바와 같이, 초기화 서브 회로(100)의 제1 단자는 고정 전압 단자(FIX)에 전기적으로 결합된다. 초기화 서브 회로(100)의 제2 단자는 보상 서브 회로(200)의 제3 단자에 전기적으로 결합된다. 초기화 서브 회로(100)의 제3 단자는 보상 서브 회로(200)의 제2 단자에 전기적으로 결합된다. 초기화 서브 회로(100)의 제4 단자는 기준 전압 입력 단자(REF)에 전기적으로 결합된다. 초기화 서브 회로(100)의 제어 단자에서 수신된 초기화 제어 신호에 응답하여, 초기화 서브 회로(100)는 초기화 서브 회로(100)의 제2 단자를 초기화 서브 회로(100)의 제1 단자에 전기적으로 연결할 수 있고, 초기화 서브 회로(100)의 제3 단자를 초기화 서브 회로(100)의 제4 단자에 전기적으로 연결할 수 있다.
유사하게, 본 개시내용에서, 초기화 서브 회로(100)에서의 트랜지스터의 타입에 따라 초기화 제어 신호의 타입이 선택될 수 있다. 초기화 서브 회로(100)의 트랜지스터가 P형 트랜지스터인 경우, 초기화 제어 신호는 로우 레벨 신호일 수 있다. 초기화 제어 서브 회로(100)에서의 트랜지스터가 N형 트랜지스터인 경우, 초기화 제어 신호는 하이 레벨 신호일 수 있다.
이에 대응하여, 초기화 위상이 픽셀 회로의 듀티 사이클에 포함될 수 있다. 초기화 위상에서, 초기화 제어 신호가 초기화 서브 회로(100)의 제어 단자에 제공되어서, 초기화 서브 회로(100)의 제2 단자가 초기화 서브 회로(100)의 제1 단자에 전기적으로 연결되고, 초기화 서브 회로(100)의 제3 단자가 초기화 서브 회로(100)의 제4 단자에 전기적으로 연결된다. 즉, 보상 서브 회로(200)의 제3 단자는 고정 전압 단자(FIX)에 전기적으로 연결되고, 보상 서브 회로(200)의 제2 단자는 기준 전압 입력 단자(REF)에 전기적으로 연결된다. 따라서, 구동 서브 회로(M1)의 게이트 전극의 잔류 전하들이 방전될 수 있고, 보상 서브 회로(200)의 제3 단자의 전압을 안정시킬 수 있다.
본 개시내용에서, 데이터 전압 저장 서브 회로(500)의 구조는 제한되지 않고, 다양한 애플리케이션 시나리오들에 따라 선택될 수 있다. 일부 실시예에서, 도 2 및 도 3에 도시된 바와 같이, 데이터 전압 저장 서브 회로(500)는 데이터 전압 저장 커패시터(C1)를 포함한다. 데이터 전압 저장 커패시터(C1)의 제1 전극 판은 데이터 전압 저장 서브 회로(500)의 제2 단자로서 역할을 한다. 즉, 데이터 전압 저장 커패시터(C1)의 제1 전극 판은 고전압 입력 단자(DD)에 전기적으로 결합된다. 데이터 전압 저장 커패시터(C1)의 제2 전극 판은 데이터 전압 저장 서브 회로(500)의 제1 단자로서 역할을 한다. 즉, 데이터 전압 저장 커패시터(C1)의 제2 전극 판은 보상 서브 회로(200)의 제3 단자에 전기적으로 결합된다.
보상 위상에서, 데이터 전압 저장 커패시터(C1)의 제2 전극 판에서의 전압은 고정 전압 단자(FIX)로부터의 고정 전압(V0)이고, 이는 도 2에 도시된 예에서 기준 전압 입력 단자(REF)로부터의 기준 전압(Vref) 또는 도 3에 도시된 예에서 고전압 입력 단자(DD)로부터의 고전압(VDD)일 수 있다. 보상 서브 회로(200)의 제3 단자의 전압은 초기화 서브 회로(100)로부터의 고정 전압(V0)이다.
데이터 기입 위상에서, 데이터 기입 서브 회로(300)를 통해 입력된 데이터 전압은 데이터 전압 저장 커패시터(C1)에 저장된다.
본 개시내용에서, 보상 서브 회로(200)의 구조는 제한되지 않는다. 일부 실시예에서, 도 2에 도시된 바와 같이, 보상 서브 회로(200)는 보상 커패시터(C2), 제1 보상 트랜지스터(M2) 및 제2 보상 트랜지스터(M3)를 포함한다.
도 2에 도시된 바와 같이, 보상 커패시터(C2)의 제1 전극 판은 보상 서브 회로(200)의 제3 단자로서 역할을 하고, 보상 커패시터(C2)의 제2 전극 판은 보상 서브 회로(200)의 제2 단자로서 역할을 한다.
제1 보상 트랜지스터(M2)의 제1 전극은 보상 서브 회로(200)의 제4 단자로서 역할을 한다. 즉, 제1 보상 트랜지스터(M2)의 제1 전극은 고정 전압 단자에 전기적으로 결합된다. 도 2에서, 고정 전압 단자는 기준 전압 입력 단자(REF)에 결합된다. 도 3에서, 고정 전압 단자는 고전압 입력 단자(DD)에 결합된다. 제1 보상 트랜지스터(M2)의 제2 전극은 보상 커패시터(C2)의 제1 전극 판에 전기적으로 결합된다. 제1 보상 트랜지스터(M2)의 게이트 전극은 보상 서브 회로(200)의 제어 단자로서 역할을 한다.
제2 보상 트랜지스터(M3)의 제1 전극은 보상 서브 회로(200)의 제2 단자로서 역할을 한다. 즉, 제2 보상 트랜지스터(M3)의 제1 전극은 구동 서브 회로(M1)의 게이트 전극에 전기적으로 결합되고, 보상 커패시터(C2)의 제2 전극 판에 전기적으로 결합된다. 제2 보상 트랜지스터(M3)의 제2 전극은 보상 서브 회로(200)의 제1 단자로서 역할을 한다. 즉, 제2 보상 트랜지스터(M3)의 제2 전극은 구동 트랜지스터(M1)의 제2 전극에 전기적으로 결합된다.
제1 보상 트랜지스터(M2)의 게이트 전극은 제2 보상 트랜지스터(M3)의 게이트 전극에 전기적으로 결합된다.
제1 보상 트랜지스터(M2)는 제2 보상 트랜지스터(M3)와 동일한 타입을 가질 수 있다. 일부 실시예에서, 제1 보상 트랜지스터(M2) 및 제2 보상 트랜지스터(M3)는 양자 모두 N형 트랜지스터들일 수 있다. 일부 다른 실시예에서, 제1 보상 트랜지스터(M2) 및 제2 보상 트랜지스터(M3)는 양자 모두 P형 트랜지스터들일 수 있다. 특정 실시예에서, 도 2 및 도 3에 도시된 바와 같이, 제1 보상 트랜지스터(M2) 및 제2 보상 트랜지스터(M3)는 양자 모두 P형 트랜지스터들이고, 제1 보상 트랜지스터(M2) 및 제2 보상 트랜지스터(M3)의 게이트 전극들은 보상 제어 게이트 라인(G(N-1))에 양자 모두 전기적으로 결합되고, 제1 보상 트랜지스터(M2) 및 제2 보상 트랜지스터(M3)는 게이트 전극들에서 수신된 로우 레벨 신호에 응답하여 턴온될 수 있다.
보상 위상에서, 제1 보상 트랜지스터(M2)의 게이트 전극과 제2 보상 트랜지스터(M3)의 게이트 전극은 보상 제어 신호를 수신하고 턴온된다. 그 결과, 고정 전압 단자로부터의 고정 전압은 보상 커패시터(C2)의 제1 전극 판에 제공된다. 또한, 구동 서브 회로(M1)의 게이트 전극은 구동 서브 회로(M1)가 다이오드로서 기능하도록 구동 서브 회로(M1)의 제2 전극에 전기적으로 결합된다.
유사하게, 본 개시내용에서, 데이터 기입 서브 회로(300)의 구조는 제한되지 않는다. 일부 실시예에서, 도 2 및 도 3에 도시된 바와 같이, 데이터 기입 서브 회로(300)는 데이터 기입 트랜지스터(M4)를 포함한다. 데이터 기입 트랜지스터(M4)의 제1 전극은 데이터 신호 입력 단자(DATA)에 전기적으로 결합되어 데이터 기입 서브 회로(300)의 제1 단자로서 역할을 한다. 데이터 기입 트랜지스터(M4)의 제2 전극은 데이터 기입 서브 회로(300)의 제2 단자로서 역할을 한다. 데이터 기입 트랜지스터(M4)의 게이트 전극은 데이터 기입 서브 회로(300)의 제어 단자로서 역할을 한다.
데이터 기입 위상에서, 데이터 기입 트랜지스터(M4)의 게이트 전극에 데이터 기입 제어 신호가 제공된다. 따라서, 데이터 기입 트랜지스터(M4)의 제1 전극과 제2 전극은 전기적으로 연결된다. 따라서, 데이터 신호 입력 단자(DATA)를 통해 입력된 신호는 데이터 전압 저장 커패시터(C1)에 저장된다. 또한, 보상 서브 회로(200)의 데이터 전압 저장 커패시터(C1)와 보상 커패시터(C2)는 직렬로 결합된다.
발광 위상에서, 수학식 1에 따라 얻어진 구동 전류는 발광 서브 회로(400)가 광을 방출하게 한다.
본 개시내용에서, 초기화 서브 회로(100)의 구조는 제한되지 않는다. 일부 실시예에서, 도 2 및 도 3에 도시된 바와 같이, 초기화 서브 회로(100)는 제1 초기화 트랜지스터(M5) 및 제2 초기화 트랜지스터(M6)를 포함한다.
제1 초기화 트랜지스터(M5)의 제1 전극은 초기화 서브 회로(100)의 제4 단자로서 역할을 한다. 즉, 제1 초기화 트랜지스터(M5)의 제1 전극은 기준 전압 입력 단자(REF)에 전기적으로 결합된다. 제1 초기화 트랜지스터(M5)의 제2 전극은 보상 서브 회로(200)의 제2 단자에 전기적으로 결합된다. 제1 초기화 트랜지스터(M5)의 게이트 전극은 초기화 서브 회로(100)의 제어 단자로서 역할을 한다.
제2 초기화 트랜지스터(M6)의 제1 전극은 초기화 서브 회로(100)의 제1 단자로서 역할을 한다. 즉, 제2 초기화 트랜지스터(M6)의 제1 전극은 고정 전압 단자에 전기적으로 결합된다. 일부 실시예에서, 도 2에 도시된 바와 같이, 고정 전압 단자는 기준 전압 입력 단자(REF)를 포함한다. 일부 다른 실시예에서, 도 3에 도시된 바와 같이, 고정 전압 단자는 고전압 입력 단자(DD)를 포함한다. 제2 초기화 트랜지스터(M6)의 제2 전극은 초기화 서브 회로(100)의 제2 단자로서 역할을 한다. 즉, 제2 초기화 트랜지스터(M6)의 제2 전극은 보상 서브 회로(200)의 제3 단자에 전기적으로 결합된다. 제2 초기화 트랜지스터(M6)의 게이트 전극은 제1 초기화 트랜지스터(M5)의 게이트 전극에 전기적으로 결합된다. 일부 실시예에서, 도 2에 도시된 바와 같이, 제2 초기화 트랜지스터(M6)의 게이트 전극과 제1 초기화 트랜지스터(M5)의 게이트 전극은 초기화 제어 게이트 라인(G(N-2))에 양자 모두 전기적으로 결합된다.
제1 초기화 트랜지스터(M5)는 제2 초기화 트랜지스터(M6)와 동일한 타입을 가질 수 있다. 일부 실시예에서, 제1 초기화 트랜지스터(M5) 및 제2 초기화 트랜지스터(M6)는 양자 모두 N형 트랜지스터들일 수 있다. 일부 다른 실시예에서, 제1 초기화 트랜지스터(M5) 및 제2 초기화 트랜지스터(M6)는 양자 모두 P형 트랜지스터들일 수 있다. 특정 실시예에서, 도 2 및 도 3에 도시된 바와 같이, 제1 초기화 트랜지스터(M5) 및 제2 초기화 트랜지스터(M6)는 양자 모두 P형 트랜지스터들이다.
초기화 위상에서는, 초기화 제어 신호가 제1 초기화 트랜지스터(M5)의 게이트 전극 및 제2 초기화 트랜지스터(M6)의 게이트 전극에 제공되고, 제1 초기화 트랜지스터(M5) 및 제2 초기화 트랜지스터(M6)가 턴온된다.
일부 실시예에서, 에너지 절약 및 더 나은 디스플레이를 위해, 발광 서브 회로(400)는 발광 위상에서만 광을 방출할 수 있고, 다른 위상들에서 광을 방출하지 않을 수 있다.
또한, 픽셀 회로는 구동 서브 회로(M1)와 발광 서브 회로(400) 사이에 결합된 발광 제어 서브 회로(600)를 포함한다. 발광 제어 서브 회로(600)의 제1 단자는 구동 서브 회로(M1)의 제2 전극에 전기적으로 결합된다. 발광 제어 서브 회로(600)의 제2 단자는 발광 서브 회로(400)의 제1 단자에 전기적으로 결합된다. 발광 제어 서브 회로(600)는 발광 제어 서브 회로(600)의 제어 단자에서 수신된 발광 제어 신호에 응답하여, 구동 서브 회로(M1)의 제2 전극을 발광 서브 회로(400)의 제1 단자에 전기적으로 연결한다.
발광 제어 신호는 발광 위상에서만 발광 제어 서브 회로(600)의 제어 단자에 제공될 수 있다. 따라서, 구동 전류는 발광 위상에서만 발광 서브 회로(400)를 통해 흐를 수 있다.
유사하게, 본 개시내용에서, 발광 제어 신호의 타입은 발광 제어 서브 회로(600)에서의 트랜지스터의 타입에 따라 선택될 수 있다. 발광 제어 서브 회로(600)에서의 트랜지스터가 P형 트랜지스터인 경우, 발광 제어 신호는 로우 레벨 신호일 수 있다. 발광 제어 서브 회로(600)의 트랜지스터가 N형 트랜지스터인 경우, 발광 제어 신호는 하이 레벨 신호일 수 있다.
본 개시내용에서, 발광 제어 서브 회로(600)의 구조는 제한되지 않는다. 일부 실시예에서, 도 2 및 도 3에 도시된 바와 같이, 발광 제어 서브 회로는 발광 제어 트랜지스터(M7)를 포함한다. 발광 제어 트랜지스터(M7)의 제1 전극은 발광 제어 서브 회로(600)의 제1 단자로서 역할을 한다. 즉, 발광 제어 트랜지스터(M7)의 제1 전극은 구동 서브 회로(M1)의 제2 전극에 전기적으로 결합된다. 발광 제어 트랜지스터(M7)의 제2 전극은 발광 제어 서브 회로(600)의 제2 단자로서 역할을 한다. 즉, 발광 제어 트랜지스터(M7)의 제2 전극은 발광 서브 회로(400)의 제1 단자에 전기적으로 결합된다. 발광 제어 트랜지스터(M7)의 게이트 전극은 발광 제어 서브 회로(600)의 제어 단자로서 역할을 한다.
발광 위상에서는, 발광 제어 신호가 발광 제어 트랜지스터(M7)의 게이트 전극에 제공되고, 발광 제어 트랜지스터(M7)가 턴온되어서, 구동 서브 회로(M1)의 제2 전극이 발광 서브 회로(400)에 전기적으로 연결된다.
양호한 암 상태(dark-state) 디스플레이를 위해, 일부 실시예에서, 픽셀 회로는 방전 서브 회로(700)를 추가로 포함한다. 방전 서브 회로(700)의 제1 단자는 기준 전압 입력 단자(REF)에 전기적으로 결합된다. 방전 서브 회로(700)의 제2 단자는 발광 서브 회로(400)의 제1 단자에 전기적으로 결합된다. 방전 서브 회로(700)는, 방전 서브 회로(700)의 제어 단자에서 수신된 방전 제어 신호에 응답하여, 방전 서브 회로(700)의 제1 단자와 제2 단자를 전기적으로 연결할 수 있다.
유사하게, 본 개시내용에서, 방전 제어 신호의 타입은 방전 서브 회로(700)에서의 트랜지스터의 타입에 따라 선택될 수 있다. 방전 서브 회로(700)에서의 트랜지스터가 P형 트랜지스터인 경우, 방전 제어 신호는 로우 레벨 신호일 수 있다. 방전 서브 회로(700)의 트랜지스터가 N형 트랜지스터인 경우, 방전 제어 신호는 하이 레벨 신호일 수 있다.
일반적으로, 픽셀 회로에서의 발광 서브 회로(400)는 발광 다이오드를 포함할 수 있다. 발광 다이오드는 층형 구조체를 가질 수 있어서, 기생 커패시턴스가 초래된다. 방전 서브 회로(700)의 제1 및 제2 단자들이 전기적으로 연결된 후, 발광 서브 회로(400)의 제1 단자는 기준 전압 입력 단자(REF)에 전기적으로 연결될 수 있어서, 발광 서브 회로(400)의 제1 단자에서 잔류 전하들이 방전될 수 있어, 암 상태 디스플레이를 용이하게 한다.
방전 서브 회로(700)의 제어 단자는 보상 서브 회로(200)의 제어 단자에 전기적으로 결합되어 보상 위상에서 방전을 완료할 수 있다.
일부 실시예에서, 도 2 및 도 3에 도시된 바와 같이, 방전 서브 회로(700)는 방전 트랜지스터(M8)를 포함한다. 방전 트랜지스터(M8)의 제1 전극은 방전 서브 회로(700)의 제1 단자로서 역할을 한다. 즉, 방전 트랜지스터(M8)의 제1 전극은 기준 전압 입력 단자(REF)에 전기적으로 결합된다. 방전 트랜지스터(M8)의 제2 전극은 방전 서브 회로(700)의 제2 단자로서 역할을 한다. 즉, 방전 트랜지스터(M8)의 제2 전극은 발광 서브 회로(400)의 제1 단자에 전기적으로 결합된다. 방전 트랜지스터(M8)의 게이트 전극은 방전 서브 회로(700)의 제어 단자로서 역할을 한다.
보상 위상에서, 방전 제어 신호는 방전 트랜지스터(M8)의 게이트 전극에 제공된다. 방전 트랜지스터(M8)는 턴온되어, 발광 서브 회로(400)의 제1 단자는 기준 전압 입력 단자(REF)에 전기적으로 연결되어 발광 서브 회로(400)의 제1 단자를 방전시킨다.
본 개시내용은 디스플레이 패널을 추가로 제공한다. 도 4는 본 개시내용의 다양한 개시된 실시예들에 따른 예시적인 디스플레이 패널(410)의 개략도를 도시한다. 도 4에 도시된 바와 같이, 디스플레이 패널(410)은 복수의 픽셀 유닛(411)을 포함한다. 각각의 픽셀 유닛에는 픽셀 회로(412)가 제공된다. 픽셀 회로(412)는 전술한 예시적인 픽셀 회로들 중 하나와 같이 본 개시내용에 따른 픽셀 회로들 중 임의의 하나일 수 있다. 디스플레이 패널(410)은 디스플레이 디바이스를 단독으로 또는 하나 이상의 다른 적절한 구조체와 함께 형성할 수 있다. 디스플레이 패널을 포함하는 디스플레이 디바이스는 전자 페이퍼(electronic paper), OLED 패널, 이동 전화, 태블릿 컴퓨터, 텔레비전, 모니터, 노트북 컴퓨터, 디지털 포토 프레임, 내비게이터 또는 디스플레이 기능을 갖는 임의의 적합한 제품 또는 컴포넌트일 수 있다.
디스플레이 패널은 데이터 라인들과 복수의 게이트 라인의 세트, 즉 복수의 게이트 라인 세트를 포함할 수 있다. 데이터 라인은 데이터 신호 입력 단자에 전기적으로 결합될 수 있다.
각각의 게이트 라인 세트는 보상 제어 게이트 라인(G(N-1)), 데이터 기입 제어 게이트 라인(G(N)) 및 초기화 제어 게이트 라인(G(N-2))을 포함할 수 있다. 도 1에 도시된 바와 같이, 보상 제어 게이트 라인(G(N-1))은 보상 서브 회로(200)의 제어 단자에 전기적으로 결합된다. 데이터 기입 제어 게이트 라인(G(N))은 데이터 기입 서브 회로(300)의 제어 단자에 전기적으로 결합된다. 초기화 제어 게이트 라인(G(N-2))은 초기화 서브 회로(100)의 제어 단자에 전기적으로 결합된다.
도 5는 본 개시내용의 다양한 개시된 실시예들에 따른 게이트 라인 세트에서 상이한 게이트 라인들에 대한 하나의 듀티 사이클에서의 예시적인 시퀀스 신호들의 개략도들을 도시한다. 도 5에서, 초기화 위상(t1), 보상 위상(t2), 데이터 기입 위상(t3) 및 발광 위상(t4)을 포함하는 듀티 사이클이 도시된다.
도 5에 도시된 바와 같이, 보상 위상(t2)에서, 보상 제어 신호는 보상 제어 게이트 라인(G(N-1))에 제공된다. 데이터 기입 위상(t3)에서, 데이터 기입 제어 신호는 데이터 기입 제어 게이트 라인(G(N))에 제공된다.
전술한 바와 같이, 일부 실시예에서, 픽셀 회로는 발광 제어 서브 회로(600)를 추가로 포함한다. 따라서, 각각의 게이트 라인 세트는 발광 제어 게이트 라인(E(N))을 추가로 포함할 수 있다. 발광 제어 서브 회로의 제어 단자는 발광 제어 게이트 라인(E(N))에 전기적으로 결합될 수 있다. 도 5에 도시된 바와 같이, 발광 위상(t4)에서, 발광 제어 신호는 발광 제어 게이트 라인(E(N))에 제공된다.
일부 실시예에서, 픽셀 회로는 또한 초기화 서브 회로(100)를 포함할 수 있다. 이러한 실시예들에서, 각각의 게이트 라인 세트는 초기화 제어 게이트 라인(G(N-2))을 추가로 포함할 수 있다. 도 5에 도시된 바와 같이, 초기화 위상(t1)에서, 초기화 제어 신호는 초기화 제어 게이트 라인(G(N-2))에 제공된다.
본 개시내용은 디스플레이 패널의 구동 방법을 추가로 제공한다. 도 6은 본 개시내용의 다양한 개시된 실시예들에 따른 예시적인 디스플레이 패널에 대한 예시적인 구동 방법(610)의 개략도를 도시한다. 디스플레이 패널은 본 개시내용에 의해 제공되는 디스플레이 패널이다. 구동 방법은 복수의 듀티 사이클을 가질 수 있다. 각각의 듀티 사이클은 복수의 위상을 포함할 수 있다. 복수의 위상은 보상 위상, 데이터 기입 위상 및 발광 위상을 포함할 수 있다. 이제 구동 방법(610)이 설명될 것이다.
보상 위상(t2)에서, 보상 제어 신호는 보상 제어 게이트 라인에 제공된다.
데이터 기입 위상(t3)에서, 데이터 제어 신호가 데이터 기입 제어 게이트 라인에 제공되고, 데이터 신호가 데이터 라인에 제공되어서, 발광 서브 회로가 발광 위상에서 광을 방출할 수 있다.
발광 위상(t4)에서, 발광 서브 회로는 구동 서브 회로에 의해 생성된 구동 전류에 의해 광을 방출하도록 제어된다.
일부 실시예에서, 픽셀 회로는 발광 제어 서브 회로를 추가로 포함할 수 있다. 이에 대응하여, 발광 위상(t4)에서, 발광 제어 신호가 발광 제어 게이트 라인(E(N))에 제공된다.
픽셀 회로는 초기화 서브 회로(100)를 추가로 포함할 수 있다. 이에 대응하여, 복수의 위상은 초기화 위상(t1)을 추가로 포함할 수 있다. 초기화 위상(t1)에서, 초기화 제어 신호가 초기화 제어 게이트 라인(G(N-2))에 제공된다.
일부 실시예에서, 듀티 사이클의 복수의 위상에서, 이전 위상에서 턴온되는 트랜지스터들이 전류 위상의 시작 이전에 턴오프되는 것을 보장하기 위해, 적어도 하나의 위상에는 적어도 하나의 위상과 적어도 하나의 위상에 인접한 위상 사이에 시간 간격이 제공될 수 있다.
도 5에 도시된 바와 같이, 초기화 위상(t1)과 보상 위상(t2) 사이에 시간 간격이 존재하고, 보상 위상(t2)과 데이터 기입 위상(t3) 사이에 시간 간격이 존재하고, 데이터 기입 위상(t3)과 발광 위상(t4) 사이에 시간 간격이 존재한다.
본 개시내용의 구동 방법이 도 2, 도 5 및 도 6을 참조하여 상세히 설명될 것이다.
일부 실시예에서, 도 2에 도시된 바와 같이, 픽셀 회로는 초기화 서브 회로(100), 보상 서브 회로(200), 데이터 기입 서브 회로(300), 데이터 전압 저장 서브 회로(500), 방전 서브 회로(700), 발광 제어 서브 회로(600) 및 발광 서브 회로(400)를 포함한다. 디스플레이 패널의 각각의 게이트 라인 세트는 초기화 제어 게이트 라인(G(N-2)), 보상 제어 게이트 라인(G(N-1)), 데이터 기입 제어 게이트 라인(G(N)) 및 발광 제어 게이트 라인(E(N))을 포함할 수 있다.
초기화 서브 회로(100)는 제1 초기화 트랜지스터(M5) 및 제2 초기화 트랜지스터(M6)를 포함한다. 제1 초기화 트랜지스터(M5) 및 제2 초기화 트랜지스터(M6)는 양자 모두 P형 트랜지스터들이다. 이에 대응하여, 초기화 제어 신호는 로우 레벨 신호이다. 보상 서브 회로(200)는 보상 커패시터(C2), 제1 보상 트랜지스터(M2) 및 제2 보상 트랜지스터(M3)를 포함한다. 제1 보상 트랜지스터(M2) 및 제2 보상 트랜지스터(M3)는 양자 모두 P형 트랜지스터들이다. 이에 대응하여, 보상 제어 신호는 로우 레벨 신호이다. 데이터 전압 저장 서브 회로(500)는 데이터 전압 저장 커패시터(C1)를 포함한다. 데이터 기입 서브 회로(300)는 데이터 기입 트랜지스터(M4)를 포함한다. 데이터 기입 트랜지스터(M4)는 P형 트랜지스터이다. 이에 대응하여, 데이터 기입 제어 신호는 로우 레벨 신호이다. 발광 제어 서브 회로(600)는 발광 제어 트랜지스터(M7)를 포함한다. 발광 제어 트랜지스터(M7)는 P형 트랜지스터이다. 이에 대응하여, 발광 제어 신호는 로우 레벨 신호이다. 방전 서브 회로(700)는 방전 트랜지스터(M8)를 포함한다. 방전 트랜지스터(M8)는 P형 트랜지스터이다. 이에 대응하여, 방전 제어 신호는 로우 레벨 신호이다.
제1 초기화 트랜지스터(M5)의 게이트 전극 및 제2 초기화 트랜지스터(M6)의 게이트 전극은 초기화 제어 게이트 라인(G(N-2))에 전기적으로 결합된다. 제1 초기화 트랜지스터(M5)의 제1 전극은 기준 전압 입력 단자(REF)에 전기적으로 결합된다. 제1 초기화 트랜지스터(M5)의 제2 전극은 보상 커패시터(C2)의 제2 전극 판에 전기적으로 결합된다. 제2 초기화 트랜지스터(M6)의 제1 전극은 기준 전압 입력 단자(REF)에 전기적으로 결합된다. 제2 초기화 트랜지스터(M6)의 제2 전극은 보상 커패시터(C2)의 제1 전극 판에 전기적으로 결합된다.
제1 보상 트랜지스터(M2)의 게이트 전극은 제2 보상 트랜지스터(M3)의 게이트 전극에 전기적으로 결합되고, 방전 트랜지스터(M8)의 게이트 전극에 전기적으로 결합된다. 제1 보상 트랜지스터(M2)의 게이트 전극, 제2 보상 트랜지스터(M3)의 게이트 전극 및 방전 트랜지스터(M8)의 게이트 전극은 보상 제어 게이트 라인(G(N-1))에 전기적으로 결합된다. 도 2에 도시된 바와 같이, 제1 보상 트랜지스터(M2)의 제1 전극은 기준 전압 입력 단자(REF)에 전기적으로 결합된다. 제1 보상 트랜지스터(M2)의 제2 전극은 보상 커패시터(C2)의 제1 전극 판에 전기적으로 결합된다. 제2 보상 트랜지스터(M3)의 제1 전극은 보상 커패시터(C2)의 제1 전극 판에 전기적으로 결합된다. 제2 보상 트랜지스터(M3)의 제2 전극은 구동 서브 회로(M1)의 제2 전극에 전기적으로 결합된다. 방전 트랜지스터(M8)의 제1 전극은 기준 전압 입력 단자(REF)에 전기적으로 결합된다. 방전 트랜지스터(M8)의 제2 전극은 발광 서브 회로(400)의 제1 단자에 전기적으로 결합된다.
데이터 기입 트랜지스터(M4)의 제1 전극은 데이터 신호 입력 단자(DATA)에 전기적으로 결합된다. 데이터 기입 트랜지스터(M4)의 제2 전극은 보상 커패시터(C2)의 제1 전극 판에 전기적으로 결합된다. 데이터 기입 트랜지스터(M4)의 게이트 전극은 데이터 기입 제어 게이트 라인(G(N))에 전기적으로 결합된다.
발광 제어 트랜지스터(M7)의 게이트 전극은 발광 제어 게이트 라인(E(N))에 전기적으로 결합된다. 발광 제어 트랜지스터(M7)의 제1 전극은 구동 서브 회로(M1)의 제2 전극에 전기적으로 결합된다. 발광 제어 트랜지스터(M7)의 제2 전극은 발광 서브 회로(400)의 제1 단자에 전기적으로 결합된다.
픽셀 회로에서, 발광 서브 회로(400)는 발광 다이오드일 수 있고, 발광 서브 회로의 제2 단자는 저전압 신호 입력 단자(SS)에 전기적으로 결합될 수 있다. 고레벨 신호가 고전압 신호 입력 단자(DD)를 통해 제공될 수 있다. 로우 레벨 신호는 저전압 신호 입력 단자(SS)를 통해 제공될 수 있다.
초기화 위상(t1)에서, 로우 레벨 초기화 제어 신호가 초기화 제어 게이트 라인(G(N-2))에 제공되고, 제1 초기화 트랜지스터(M5) 및 제2 초기화 트랜지스터(M6)가 턴온되고, 다른 트랜지스터들은 턴오프된다. 그리고 또한, 기준 전압 입력 단자(REF)로부터 입력된 기준 전압은 보상 커패시터(C2)의 제1 및 제2 전극 판들로 전송되어서, 보상 커패시터(C2) 및 구동 서브 회로(M1)의 게이트 전극이 초기화된다.
보상 위상(t2)에서, 로우 레벨 보상 제어 신호가 보상 제어 게이트 라인(G(N-1))에 제공되고, 제1 보상 트랜지스터(M2) 및 제2 보상 트랜지스터(M3)가 턴온되고, 제1 보상 트랜지스터(M2)는 보상 커패시터(C2)의 제1 전극 판에서의 전압을 기준 전압으로서 유지한다. 따라서, 구동 서브 회로(M1)는 다이오드로서 기능하도록 신속하고 안정적으로 구성될 수 있고, 구동 서브 회로(M1)의 임계 전압(Vth)은 보상 커패시터(C2)에 기입될 수 있다. 보상 위상(t2)에서, 방전 트랜지스터(M8)는 턴온되고, 발광 서브 회로(400)의 제1 단자는 기준 전압 입력 단자(REF)에 전기적으로 연결되어서, 발광 서브 회로(400)의 제1 단자가 방전된다.
데이터 기입 위상(t3)에서, 저레벨 데이터 기입 제어 신호가 데이터 기입 제어 게이트 라인(G(N))에 제공되고, 데이터 기입 트랜지스터(M4)가 턴온되고, 데이터 라인으로부터의 데이터 신호가 데이터 신호 입력 단자(DATA)로부터 데이터 전압 저장 커패시터(C1)에 전송된다.
발광 위상(t4)에서, 저레벨 발광 제어 신호가 발광 제어 게이트 라인(E(N))에 제공되고, 발광 제어 트랜지스터(M7)가 턴온되어서, 구동 서브 회로(M1)에 의해 생성된 구동 전류는 발광 서브 회로(400)가 광을 방출하게 한다.
본 개시내용은 픽셀 회로, 디스플레이 패널 및 디스플레이 패널의 구동 방법을 제공한다. 픽셀 회로는 구동 서브 회로, 보상 서브 회로, 데이터 기입 서브 회로, 발광 서브 회로 및 데이터 전압 저장 서브 회로를 포함할 수 있다. 보상 서브 회로의 제어 단자에서 수신된 보상 제어 신호에 응답하여, 보상 서브 회로의 제1 단자는 보상 서브 회로의 제2 단자에 전기적으로 연결될 수 있어서, 구동 서브 회로의 제2 전극과 구동 서브 회로의 게이트 전극은 전기적으로 연결될 수 있고, 구동 서브 회로의 임계 전압은 보상 서브 회로에 저장될 수 있다. 또한, 보상 서브 회로의 제어 단자에서 수신된 보상 제어 신호에 응답하여, 보상 서브 회로의 제4 단자는 보상 서브 회로의 제3 단자에 전기적으로 연결될 수 있다. 데이터 전압 저장 서브 회로는 데이터 기입 위상에서, 데이터 기입 서브 회로를 통해 입력된 데이터 전압을 저장하도록 구성될 수 있다. 발광 서브 회로는 구동 전류의 구동 하에서 광을 방출하도록 구성될 수 있다. 픽셀 회로는 보상 위상에서 다이오드 결합을 신속하게 형성할 수 있고, 디스플레이 패널의 발광에 대한 공정 불균일성의 영향을 억제할 수 있다.
본 개시내용의 실시예들에 대한 전술한 설명은 예시 및 설명의 목적으로 제시된 것이다. 모두를 설명하거나, 개시된 정확한 형태 또는 개시된 예시적 실시예들에 본 개시내용을 제한하는 것을 의도하지는 않는다. 이에 따라, 전술한 설명은 제한적인 것이 아니라 예시적인 것으로서 간주되어야 한다. 명백하게, 많은 수정 및 변형이 본 기술분야의 통상의 기술가들에게 명백할 것이다. 실시예들은 본 기술의 원리들을 설명하기 위해 선택 및 설명되며, 특정 용도 또는 구현예에 적합한 다양한 수정들이 고려된다. 본 발명의 범위가 본 명세서에 첨부된 청구범위에 의해 정의되며, 여기서 모든 용어는 달리 지시되지 않는 한 그들의 가장 넓은 합리적인 의미를 의미하는 것으로 의도된다. 따라서, 용어 "개시내용", "본 개시내용" 등이 청구항 범위를 특정 실시예로 제한하지는 않으며, 본 개시내용의 예시적인 실시예들에 대한 언급이 본 발명에 대한 제한을 암시하지 않으며, 어떤 이러한 제한도 추론되어서는 안된다. 또한, 청구범위는 "제1", "제2" 등을 지칭하고, 이어서 명사 또는 요소가 있을 수 있다. 그러한 용어들은 명명법으로서 이해되어야 하고 구체적인 수가 주어져 있지 않는 한 그러한 명명법에 의해 수정된 요소들의 수에 대한 제한을 부여하는 것으로 이해되어서는 안된다. 설명된 임의의 장점들 및 이익들이 본 개시내용의 모든 실시예에 적용될 수 있거나 그렇지 않을 수 있다. 본 개시내용의 범위를 벗어나지 않고서 본 기술분야의 통상의 기술자들에 의해 설명된 실시예들에 변형들이 행해질 수 있음을 이해해야 한다. 또한, 본 개시내용에서의 어떠한 요소 및 컴포넌트도, 요소 또는 컴포넌트가 후속하는 청구항들에서 명백하게 인용되는지와는 관계없이, 공중에 전용되도록 의도되지 않는다.

Claims (19)

  1. 픽셀 회로로서,
    고전압 입력 단자에 전기적으로 결합된 제1 전극 및 구동 전류를 출력하도록 구성되는 제2 전극을 포함하는 구동 서브 회로;
    보상 서브 회로- 상기 보상 서브 회로는:
    상기 구동 서브 회로의 상기 제2 전극에 전기적으로 결합된 제1 단자;
    상기 구동 서브 회로의 게이트 전극에 전기적으로 결합된 제2 단자;
    제3 단자;
    고정 전압 단자에 전기적으로 결합된 제4 단자; 및
    제어 단자
    를 포함하고,
    상기 보상 서브 회로는:
    상기 구동 서브 회로의 임계 전압을 저장하고,
    상기 제어 단자에서 수신된 보상 제어 신호에 응답하여, 상기 보상 서브 회로의 상기 제4 단자를 상기 보상 서브 회로의 상기 제3 단자에 전기적으로 연결하고 상기 보상 서브 회로의 상기 제1 단자를 상기 보상 서브 회로의 상기 제2 단자에 전기적으로 연결하도록 구성됨 -;
    제1 단자, 제2 단자 및 제어 단자를 포함하는 데이터 기입 서브 회로- 상기 데이터 기입 서브 회로는:
    상기 데이터 기입 서브 회로의 상기 제어 단자에서 수신된 데이터 기입 제어 신호에 응답하여, 상기 데이터 기입 서브 회로의 상기 제1 단자를 상기 데이터 기입 서브 회로의 상기 제2 단자에 전기적으로 연결하도록 구성됨 -; 및
    상기 데이터 기입 서브 회로를 통해 입력된 데이터 전압을 저장하도록 구성되는 데이터 전압 저장 서브 회로- 상기 데이터 전압 저장 서브 회로는:
    상기 보상 서브 회로의 상기 제3 단자 및 상기 데이터 기입 서브 회로의 상기 제2 단자에 전기적으로 결합된 제1 단자; 및
    상기 고전압 입력 단자에 전기적으로 결합된 제2 단자를 포함함 -
    를 포함하는, 픽셀 회로.
  2. 제1항에 있어서,
    상기 데이터 전압 저장 서브 회로는 데이터 전압 저장 커패시터를 포함하고,
    상기 데이터 전압 저장 서브 회로의 상기 제2 단자는 상기 데이터 전압 저장 커패시터의 제1 전극 판을 포함하고,
    상기 데이터 전압 저장 서브 회로의 상기 제1 단자는 상기 데이터 전압 저장 커패시터의 제2 전극을 포함하는, 픽셀 회로.
  3. 제1항에 있어서,
    상기 보상 서브 회로는:
    제1 전극 판 및 제2 전극 판을 포함하는 보상 커패시터;
    제1 전극, 상기 보상 커패시터의 상기 제1 전극 판에 전기적으로 결합된 제2 전극 및 게이트 전극을 포함하는 제1 보상 트랜지스터; 및
    제1 전극, 제2 전극, 및 상기 제1 보상 트랜지스터의 상기 게이트 전극에 전기적으로 결합된 게이트 전극을 포함하는 제2 보상 트랜지스터를 포함하고,
    상기 보상 서브 회로의 상기 제1 단자는 상기 제2 보상 트랜지스터의 상기 제2 전극을 포함하고,
    상기 보상 서브 회로의 상기 제2 단자는 상기 보상 커패시터의 상기 제2 전극 판 및 상기 제2 보상 트랜지스터의 상기 제1 전극을 포함하고,
    상기 보상 서브 회로의 상기 제3 단자는 상기 보상 커패시터의 상기 제1 전극 판을 포함하고,
    상기 보상 서브 회로의 상기 제4 단자는 상기 제1 보상 트랜지스터의 상기 제1 전극을 포함하고,
    상기 보상 서브 회로의 상기 제어 단자는 상기 제1 보상 트랜지스터의 상기 게이트 전극을 포함하는, 픽셀 회로.
  4. 제1항에 있어서,
    상기 데이터 기입 서브 회로는 데이터 기입 트랜지스터를 포함하고,
    상기 데이터 기입 서브 회로의 상기 제1 단자는 데이터 신호 입력 단자에 전기적으로 결합된 상기 데이터 기입 트랜지스터의 제1 전극을 포함하고,
    상기 데이터 기입 서브 회로의 상기 제2 단자는 상기 데이터 기입 트랜지스터의 제2 전극을 포함하고,
    상기 데이터 기입 서브 회로의 상기 제어 단자는 상기 데이터 기입 트랜지스터의 게이트 전극을 포함하는, 픽셀 회로.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 구동 서브 회로의 상기 제2 전극에 결합되고 상기 구동 전류에 응답하여 광을 방출하도록 구성되는 발광 서브 회로를 추가로 포함하는, 픽셀 회로.
  6. 제5항에 있어서,
    상기 구동 서브 회로의 상기 제2 전극에 전기적으로 결합된 제1 단자, 상기 발광 서브 회로의 제1 단자에 전기적으로 결합된 제2 단자 및 제어 단자를 포함하는 발광 제어 서브 회로를 추가로 포함하고,
    상기 발광 제어 서브 회로는 상기 발광 제어 서브 회로의 상기 제어 단자에서 수신된 발광 제어 신호에 응답하여, 상기 구동 서브 회로의 상기 제2 전극을 상기 발광 서브 회로의 상기 제1 단자에 전기적으로 연결하도록 구성되는, 픽셀 회로.
  7. 제6항에 있어서,
    상기 발광 제어 서브 회로는 발광 제어 트랜지스터를 포함하고,
    상기 발광 제어 서브 회로의 상기 제1 단자는 상기 발광 제어 트랜지스터의 제1 전극을 포함하고,
    상기 발광 제어 서브 회로의 상기 제2 단자는 상기 발광 제어 트랜지스터의 제2 전극을 포함하고,
    상기 발광 제어 서브 회로의 상기 제어 단자는 상기 발광 제어 트랜지스터의 게이트 전극을 포함하는, 픽셀 회로.
  8. 제5항에 있어서,
    기준 전압 입력 단자에 전기적으로 결합된 제1 단자, 상기 발광 서브 회로의 제1 단자에 전기적으로 결합된 제2 단자 및 제어 단자를 포함하는 방전 서브 회로를 추가로 포함하고,
    상기 방전 서브 회로는 상기 방전 서브 회로의 상기 제어 단자에서 수신된 방전 제어 신호에 응답하여, 상기 방전 서브 회로의 상기 제1 단자를 상기 방전 서브 회로의 상기 제2 단자에 전기적으로 연결하도록 구성되고,
    상기 방전 서브 회로의 상기 제어 단자는 상기 보상 서브 회로의 상기 제어 단자에 전기적으로 결합되는, 픽셀 회로.
  9. 제8항에 있어서,
    상기 방전 서브 회로는 방전 트랜지스터를 포함하고,
    상기 방전 서브 회로의 상기 제1 단자는 상기 방전 트랜지스터의 제1 전극을 포함하고,
    상기 방전 서브 회로의 상기 제2 단자는 상기 방전 트랜지스터의 제2 전극을 포함하고,
    상기 방전 서브 회로의 상기 제어 단자는 상기 방전 트랜지스터의 게이트 전극을 포함하는, 픽셀 회로.
  10. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 고정 전압 단자에 전기적으로 결합된 제1 단자, 상기 보상 서브 회로의 상기 제3 단자에 전기적으로 결합된 제2 단자, 상기 보상 서브 회로의 상기 제2 단자에 전기적으로 결합된 제3 단자, 기준 전압 입력 단자에 전기적으로 결합된 제4 단자, 및 제어 단자를 포함하는 초기화 서브 회로를 추가로 포함하고,
    상기 초기화 서브 회로는 상기 초기화 서브 회로의 상기 제어 단자에서 수신된 초기화 제어 신호에 응답하여, 상기 초기화 서브 회로의 상기 제2 단자를 상기 초기화 서브 회로의 상기 제1 단자에 전기적으로 연결하고, 상기 초기화 서브 회로의 상기 제3 단자를 상기 초기화 서브 회로의 상기 제4 단자에 전기적으로 연결하도록 구성되는, 픽셀 회로.
  11. 제10항에 있어서,
    상기 초기화 서브 회로는 제1 초기화 트랜지스터 및 제2 초기화 트랜지스터를 포함하고,
    상기 초기화 서브 회로의 상기 제4 단자는 상기 제1 초기화 트랜지스터의 제1 전극을 포함하고,
    상기 초기화 서브 회로의 상기 제3 단자는 상기 제1 초기화 트랜지스터의 제2 전극을 포함하고,
    상기 초기화 서브 회로의 상기 제어 단자는 상기 제1 초기화 트랜지스터의 게이트 전극을 포함하고,
    상기 초기화 서브 회로의 상기 제1 단자는 상기 제2 초기화 트랜지스터의 제1 전극을 포함하고,
    상기 초기화 서브 회로의 상기 제2 단자는 상기 제2 초기화 트랜지스터의 제2 전극을 포함하고,
    상기 제2 초기화 트랜지스터의 게이트 전극은 상기 제1 초기화 트랜지스터의 상기 게이트 전극에 전기적으로 결합되는, 픽셀 회로.
  12. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 고정 전압 단자는 기준 전압 입력 단자를 포함하는, 픽셀 회로.
  13. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 고정 전압 단자는 상기 고전압 입력 단자를 포함하는, 픽셀 회로.
  14. 디스플레이 패널로서,
    제1항 내지 제4항 중 어느 한 항에 따른 픽셀 회로를 각각 포함하는 복수의 픽셀 유닛;
    데이터 신호 입력 단자들에 전기적으로 결합된 복수의 데이터 라인; 및
    복수의 게이트 라인의 세트
    를 포함하고,
    상기 게이트 라인들의 세트들 중 각각의 하나는, 상기 픽셀 유닛들 중 하나의 픽셀 유닛의 상기 픽셀 회로에 결합되고,
    상기 픽셀 회로의 상기 보상 서브 회로의 상기 제어 단자에 전기적으로 결합된 보상 제어 게이트 라인;
    상기 픽셀 회로의 상기 데이터 기입 서브 회로의 상기 제어 단자에 전기적으로 결합된 데이터 기입 제어 게이트 라인; 및
    상기 픽셀 회로의 초기화 서브 회로의 제어 단자에 전기적으로 결합된 초기화 제어 게이트 라인
    을 포함하는, 디스플레이 패널.
  15. 제14항에 있어서,
    게이트 라인들의 세트들의 각각의 하나는 상기 픽셀 회로의 발광 제어 서브 회로의 제어 단자에 전기적으로 결합된 발광 제어 게이트 라인을 추가로 포함하는, 디스플레이 패널.
  16. 제14항에 따른 디스플레이 패널의 구동 방법으로서,
    듀티 사이클의 보상 위상에서, 상기 보상 제어 게이트 라인에 보상 제어 신호를 제공하는 단계;
    상기 듀티 사이클의 데이터 기입 위상에서, 상기 데이터 기입 제어 게이트 라인에 데이터 기입 제어 신호를 제공하고 상기 데이터 라인에 데이터 신호를 제공하는 단계; 및
    발광 위상에서, 상기 구동 서브 회로에 의해 생성된 상기 구동 전류에 의해 광을 방출하도록 상기 픽셀 회로의 발광 서브 회로를 제어하는 단계
    를 포함하는, 구동 방법.
  17. 제16항에 있어서,
    상기 픽셀 회로는 발광 제어 서브 회로를 포함하고,
    상기 게이트 라인들의 세트들의 각각의 하나는 발광 제어 게이트 라인을 포함하고,
    상기 발광 제어 서브 회로의 제어 단자는 상기 발광 제어 게이트 라인에 전기적으로 결합되고,
    상기 구동 방법은:
    상기 발광 위상에서, 발광 제어 신호를 상기 발광 제어 게이트 라인에 제공하는 단계를 추가로 포함하는, 구동 방법.
  18. 제16항에 있어서,
    상기 보상 위상 이전의 상기 듀티 사이클의 초기화 위상에서, 초기화 제어 신호를 초기화 제어 게이트 라인에 제공하는 단계를 추가로 포함하는, 구동 방법.
  19. 제16항에 있어서,
    상기 보상 위상, 상기 데이터 기입 위상 및 상기 발광 위상 중 적어도 2개의 이웃하는 위상 사이에 시간 간격이 제공되는, 구동 방법.
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