KR20190131603A - 픽셀 회로, 픽셀 회로의 구동 방법 및 표시 장치 - Google Patents

픽셀 회로, 픽셀 회로의 구동 방법 및 표시 장치 Download PDF

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Abstract

본 발명은 픽셀 회로, 픽셀 회로의 구동 방법 및 표시 장치를 제공한다. 당해 픽셀 회로(10)는 구동 회로(100), 데이터 기입 회로(200), 제1 리셋 회로(400), 제1 발광 제어 회로(500) 및 발광 소자(600)를 포함한다. 구동 회로(100)는 제어단(110), 제1단(120) 및 제2단(130)을 포함하고, 제1단(120) 및 제2단(130)에 흐르는 발광 소자(600)를 발광하도록 구동하기 위한 구동 전류를 제어하도록 구성되고; 데이터 기입 회로(200)는, 스캔 신호(GATE)에 응답하여 데이터 신호(DATA)를 구동 회로(100)의 제어단(110)에 기입하도록 구성되고; 제1 발광 제어 회로(500)는, 제1 발광 제어 신호(EM1)에 응답하여 제1 전압(VDD)을 구동 회로(100)의 제1단(120)에 인가하도록 구성되고; 제1 리셋 회로(400)는, 제1 리셋 신호(RST1)에 응답하여 리셋 전압(VINT)을 구동 회로(100)의 제어단(110)에 인가하고, 리셋 전압(VINT)과 제1 전압(VDD)이 함께 인가될 때 구동 회로(100)가 고정 바이어스 상태에 있게 하도록 구성된다.

Description

픽셀 회로, 픽셀 회로의 구동 방법 및 표시 장치
[관련 출원에 대한 참조]
본 출원은 2017년 9월 30일 중국 특허청에 제출한, 출원번호 제 201710917398.9호의 우선권을 주장하며, 그 전체 내용을 참조로서 본 출원에 원용하여 본 출원의 일부로 한다.
본 발명은 픽셀 회로, 픽셀 회로의 구동 방법 및 표시 장치에 관한 것이다.
유기 발광 다이오드(Organic Light EMitting Diode, OLED) 표시 장치는, 광시야각, 고콘트라스트, 빠른 응답 시간 및 무기 발광 표시 소자보다 높은 발광 휘도, 보다 낮은 구동 전압 등 장점을 갖고 있어 크게 각광 받고 있다. 상기의 특성으로 인해, 유기 발광 다이오드(OLED)는, 휴대폰, 디스플레이, 노트북 컴퓨터, 디지털 카메라, 계측기 등 표시 기능을 갖는 장치에 적용될 수 있다.
OLED 표시 장치에서의 픽셀 회로는 통상적으로 매트릭스 구동 방식을 채용하는데, 각각의 픽셀 유닛 내에 스위칭 소자가 도입되는지 여부에 따라 액티브 매트릭스형 (Active Matrix, AM) 구동 및 패시브 매트릭스형(Passive Matrix, PM) 구동으로 나뉜다. PMOLED는 공정이 간단하고, 원가가 낮으나, 크로스토크, 고소비전력, 짧은 수명 등 결점이 있어, 고해상도 및 대형 사이즈 표시의 요구를 충족시키지 못한다. 이에 비해, AMOLED는 각각의 픽셀의 픽셀 회로에 한 그룹의 박막 트랜지스터 및 스토리지 커패시터가 집적되어 있어, 박막 트랜지스터 및 스토리지 커패시터에 대한 구동 제어를 통해, OLED에 흘러 지나가는 전류에 대한 제어를 실현하여 OLED가 필요에 따라 발광하게 한다. PMOLED에 비해, AMOLED는 소요되는 구동 전류가 작고, 소비전력이 낮으며, 수명이 길어, 고해상도 및 다계조의 대형 사이즈 표시 요구를 충족시킬 수 있다. 아울러, AMOLED는, 시야각, 컬러 재현, 소비전력 및 응답 시간 등 면에서 뚜렷한 우세를 지니고 있어, 고 정보 콘텐츠, 고해상도의 표시 장치에 적용된다.
본 발명의 적어도 하나의 실시예는, 픽셀 회로를 제공한다. 상기 픽셀 회로는, 구동 회로, 데이터 기입 회로, 제1 리셋 회로, 제1 발광 제어 회로 및 발광 소자를 포함한다. 상기 구동 회로는 제어단, 제1단 및 제2단을 포함하고, 상기 제1단 및 상기 제2단에 흐르는 상기 발광 소자를 발광하도록 구동하기 위한 구동 전류를 제어하도록 구성되고; 상기 데이터 기입 회로는, 스캔 신호에 응답하여 데이터 신호를 상기 구동 회로의 제어단에 기입하도록 구성되고; 상기 제1 발광 제어 회로는, 제1 발광 제어 신호에 응답하여 제1 전압을 상기 구동 회로의 제1단에 인가하도록 구성되고; 상기 제1 리셋 회로는, 제1 리셋 신호에 응답하여 리셋 전압을 상기 구동 회로의 제어단에 인가하고, 상기 리셋 전압과 상기 제1 전압이 함께 인가될 때 상기 구동 회로가 고정 바이어스 상태에 있게 하도록 구성된다.
예컨대, 본 발명의 일 실시예에 따른 픽셀 회로에 있어서, 상기 제1 리셋 신호와 상기 제1 발광 제어 신호는 적어도 일부 시간대 내에서 동시에 온 신호이다.
예컨대, 본 발명의 일 실시예에 따른 픽셀 회로에 있어서, 상기 구동 회로는 제1 트랜지스터를 포함하고; 상기 제1 트랜지스터의 게이트 전극은 상기 구동 회로의 제어단으로서 제1 노드에 접속되고, 상기 제1 트랜지스터의 제1 전극은 상기 구동 회로의 제1단으로서 제2 노드에 접속되고, 상기 제1 트랜지스터의 제2 전극은 상기 구동 회로의 제2단으로서 제3 노드에 접속되고; 상기 제1 트랜지스터는, 상기 리셋 전압과 상기 제1 전압이 함께 인가될 때 상기 고정 바이어스 상태에 있다.
예컨대, 본 발명의 일 실시예에 따른 픽셀 회로에 있어서, 상기 데이터 기입 회로는 제2 트랜지스터를 포함하고; 상기 제2 트랜지스터의 게이트 전극은, 스캔 신호단에 접속되어 상기 스캔 신호를 수신하도록 구성되고, 상기 제2 트랜지스터의 제1 전극은, 데이터 신호단에 접속되어 상기 데이터 신호를 수신하도록 구성되고, 상기 제2 트랜지스터의 제2 전극은 상기 제2 노드에 접속된다.
예컨대, 본 발명의 일 실시예에 따른 픽셀 회로는, 보상 회로를 더 포함하고, 상기 보상 회로는, 기입되는 상기 데이터 신호를 저장하며 상기 스캔 신호에 응답하여 상기 구동 회로에 대해 보상을 진행하도록 구성된다.
예컨대, 본 발명의 일 실시예에 따른 픽셀 회로에 있어서, 상기 보상 회로는, 제3 트랜지스터 및 스토리지 커패시터를 포함하고; 상기 제3 트랜지스터의 게이트 전극은, 스캔 신호단에 접속되어 상기 스캔 신호를 수신하도록 구성되고, 상기 제3 트랜지스터의 제1 전극은 상기 제3 노드에 접속되고, 상기 제3 트랜지스터의 제2 전극은 상기 스토리지 커패시터의 제1 전극에 접속되고, 상기 스토리지 커패시터의 제2 전극은, 제1 전압단에 접속되도록 구성된다.
예컨대, 본 발명의 일 실시예에 따른 픽셀 회로에 있어서, 상기 제1 리셋 회로는 제4 트랜지스터를 포함하고; 상기 제4 트랜지스터의 게이트 전극은, 제1 리셋 제어단에 접속되어 상기 제1 리셋 신호를 수신하도록 구성되고, 상기 제4 트랜지스터의 제1 전극은 제1 노드에 접속되고, 상기 제4 트랜지스터의 제2 전극은, 리셋 전압단에 접속되어 상기 리셋 전압을 수신하도록 구성된다.
예컨대, 본 발명의 일 실시예에 따른 픽셀 회로에 있어서, 상기 제1 발광 제어 회로는 제5 트랜지스터를 포함하고; 상기 제5 트랜지스터의 게이트 전극은, 제1 발광 제어단에 접속되어 상기 제1 발광 제어 신호를 수신하도록 구성되고, 상기 제5 트랜지스터의 제1 전극은, 제1 전압단에 접속되어 상기 제1 전압을 수신하도록 구성되고, 상기 제5 트랜지스터의 제2 전극은 상기 제2 노드에 접속된다.
예컨대, 본 발명의 일 실시예에 따른 픽셀 회로는, 제2 발광 제어 회로를 더 포함하고, 상기 제2 발광 제어 회로는, 제2 발광 제어 신호에 응답하여 상기 구동 전류를 상기 발광 소자에 인가하도록 구성되고, 상기 제2 발광 제어 신호는 상기 제1 발광 제어 신호와 다르다.
예컨대, 본 발명의 일 실시예에 따른 픽셀 회로에 있어서, 상기 제2 발광 제어 회로는 제6 트랜지스터를 포함하고; 상기 제6 트랜지스터의 게이트 전극은, 제2 발광 제어단에 접속되어 상기 제2 발광 제어 신호를 수신하도록 구성되고, 상기 제6 트랜지스터의 제1 전극은 상기 제3 노드에 접속되고, 상기 제6 트랜지스터의 제2 전극은 제4 노드에 접속되고, 상기 발광 소자의 제1 전극은, 상기 제4 노드에 접속되도록 구성되고, 상기 발광 소자의 제2 전극은, 제2 전압단에 접속되어 제2 전압을 수신하도록 구성된다.
예컨대, 본 발명의 일 실시예에 따른 픽셀 회로는, 제2 리셋 회로를 더 포함하고, 상기 제2 리셋 회로는, 제2 리셋 신호에 응답하여 상기 리셋 전압을 상기 구동 회로의 제2단에 인가하도록 구성되고, 상기 제2 리셋 신호는 상기 제1 리셋 신호와 다르다.
예컨대, 본 발명의 일 실시예에 따른 픽셀 회로에 있어서, 상기 제2 리셋 회로는 제7 트랜지스터를 포함하고; 상기 제7 트랜지스터의 게이트 전극은, 제2 리셋 제어단에 접속되어 상기 제2 리셋 신호를 수신하도록 구성되고, 상기 제7 트랜지스터의 제1 전극은 상기 제4 노드에 접속되고, 상기 제7 트랜지스터의 제2 전극은, 리셋 전압단에 접속되어 상기 리셋 전압을 수신하도록 구성된다.
예컨대, 본 발명의 일 실시예에 따른 픽셀 회로에 있어서, 상기 제1 발광 제어 신호와 상기 제2 발광 제어 신호는 적어도 일부 시간대 내에서 동시에 온 신호이다.
본 발명의 적어도 하나의 실시예는, 표시 장치를 더 제공한다. 상기 표시 장치는, 어레이상으로 분포된 복수개의 픽셀 유닛, 복수개의 스캔 신호선, 복수개의 데이터 신호선 및 복수개의 발광 제어선을 포함하고, 각각의 상기 픽셀 유닛은 본 발명의 실시예에 따른 픽셀 회로를 포함한다. 제N행의 스캔 신호선은 제N행의 픽셀 회로에서의 데이터 기입 회로 및 보상 회로에 접속되어 상기 스캔 신호를 제공하고; 제M열의 데이터 신호선은 제M열의 픽셀 회로에서의 데이터 기입 회로에 접속되어 상기 데이터 신호를 제공하고; 제N-1행의 스캔 신호선은 제N행의 픽셀 회로에서의 제1 리셋 회로에 접속되고, 상기 제N-1행의 스캔 신호선에 입력되는 스캔 신호는 상기 제1 리셋 신호로서 상기 제1 리셋 회로에 제공되고; 제N+1행의 발광 제어선은 제N행의 픽셀 회로에서의 제1 발광 제어 회로에 접속되어 상기 제1 발광 제어 신호를 제공하고; N은 1보다 큰 정수이고, M은 0보다 큰 정수이다.
예컨대, 본 발명의 일 실시예에 따른 표시 장치에 있어서, 상기 픽셀 회로는, 제2 발광 제어 신호에 응답하여 상기 구동 전류를 상기 발광 소자에 인가하고, 상기 제2 발광 제어 신호는 상기 제1 발광 제어 신호와 다르도록 구성되는 제2 발광 제어 회로; 및 제2 리셋 신호에 응답하여 상기 리셋 전압을 상기 구동 회로의 제2단 및 상기 보상 회로에 인가하고, 상기 제2 리셋 신호는 상기 제1 리셋 신호와 다르도록 구성되는 제2 리셋 회로; 를 더 포함한다. 제N행의 발광 제어선은 제N행의 픽셀 회로에서의 제2 발광 제어 회로에 접속되어 상기 제2 발광 제어 신호를 제공하고; 제N+1행의 스캔 신호선은 제N행의 픽셀 회로에서의 제2 리셋 회로에 접속되고, 상기 제N+1행의 스캔 신호선에 입력되는 스캔 신호는 상기 제2 리셋 신호로서 상기 제2 리셋 회로에 제공된다.
본 발명의 적어도 하나의 실시예는, 표시 장치를 더 제공한다. 상기 표시 장치는, 어레이상으로 분포된 복수개의 픽셀 유닛, 복수개의 스캔 신호선, 복수개의 데이터 신호선, 복수개의 리셋 제어선, 복수개의 발광 제어선을 포함하고, 각각의 상기 픽셀 유닛은 본 발명의 실시예에 따른 픽셀 회로를 포함한다. 제N행의 스캔 신호선은 제N행의 픽셀 회로에서의 데이터 기입 회로 및 보상 회로에 접속되어 상기 스캔 신호를 제공하고; 제M열의 데이터 신호선은 제M열의 픽셀 회로에서의 데이터 기입 회로에 접속되어 상기 데이터 신호를 제공하고; 제N행의 리셋 제어선은 제N행의 픽셀 회로에서의 제1 리셋 회로에 접속되어 상기 제1 리셋 신호를 제공하고; 제N+1행의 발광 제어선은 제N행의 픽셀 회로에서의 제1 발광 제어 회로에 접속되어 상기 제1 발광 제어 신호를 제공하고; N 및 M은 0보다 큰 정수이다.
예컨대, 본 발명의 일 실시예에 따른 표시 장치에 있어서, 상기 픽셀 회로는, 제2 발광 제어 신호에 응답하여 상기 구동 전류를 상기 발광 소자에 인가하고, 상기 제2 발광 제어 신호는 상기 제1 발광 제어 신호와 다르도록 구성되는 제2 발광 제어 회로; 및 제2 리셋 신호에 응답하여 상기 리셋 전압을 상기 구동 회로의 제2단 및 상기 보상 회로에 인가하고, 상기 제2 리셋 신호는 상기 제1 리셋 신호와 다르도록 구성되는 제2 리셋 회로; 를 더 포함한다. 제N행의 발광 제어선은 제N행의 픽셀 회로에서의 제2 발광 제어 회로에 접속되어 상기 제2 발광 제어 신호를 제공하고; 제N+1행의 리셋 제어선은 제N행의 픽셀 회로에서의 제2 리셋 회로에 접속되어 상기 제2 리셋 신호를 제공한다.
본 발명의 적어도 하나의 실시예는, 픽셀 회로의 구동 방법을 더 제공한다. 상기 픽셀 회로의 구동 방법은, 초기화 단계를 포함한다. 초기화 단계에서, 상기 제1 리셋 신호를 입력하여, 상기 제1 리셋 회로를 턴 온하고, 상기 리셋 전압을 상기 구동 회로의 제어단에 인가하고, 상기 제1 발광 제어 신호를 입력하여, 상기 제1 발광 제어 회로를 턴 온하고, 상기 제1 전압을 상기 구동 회로의 제1단에 인가하여, 상기 구동 회로가 상기 고정 바이어스 상태에 있게 한다.
본 발명의 적어도 하나의 실시예는, 픽셀 회로의 구동 방법을 더 제공한다. 상기 픽셀 회로의 구동 방법은, 초기화 단계, 데이터 기입 및 보상 단계, 리셋 단계 및 발광 단계를 포함한다. 초기화 단계에서, 상기 제1 리셋 신호를 입력하여, 상기 제1 리셋 회로를 턴 온하고, 상기 리셋 전압을 상기 구동 회로의 제어단에 인가하고, 상기 제1 발광 제어 신호를 입력하여, 상기 제1 발광 제어 회로를 턴 온하고, 상기 제1 전압을 상기 구동 회로의 제1단에 인가하여, 상기 구동 회로가 상기 고정 바이어스 상태에 있게 하고; 데이터 기입 및 보상 단계에서, 상기 스캔 신호 및 상기 데이터 신호를 입력하여, 상기 데이터 기입 회로, 상기 구동 회로 및 상기 보상 회로를 턴 온하고, 상기 데이터 기입 회로는 상기 데이터 신호를 상기 구동 회로에 기입하고, 상기 보상 회로는 상기 구동 회로에 대해 보상을 진행하고; 리셋 단계에서, 상기 제2 발광 제어 신호 및 상기 제2 리셋 신호를 입력하여, 상기 제2 발광 제어 회로 및 상기 제2 리셋 회로를 턴 온하고, 상기 구동 회로, 상기 보상 회로 및 상기 발광 소자를 리셋하고; 그리고 발광 단계에서, 상기 제1 발광 제어 신호 및 상기 제2 발광 제어 신호를 입력하여, 상기 제1 발광 제어 회로, 제2 발광 제어 회로 및 상기 구동 회로를 턴 온하고, 상기 제2 발광 제어 회로는 상기 구동 전류를 상기 발광 소자에 인가하여 상기 발광 소자가 발광하게 한다.
본 발명의 실시예의 기술방안을 더 명확하게 설명하기 위하여, 아래에서는 실시예의 도면을 간단하게 소개하기로 한다. 아래의 설명에서의 도면은 단지 본 발명의 몇몇 실시예들에 관한 것으로, 본 발명에 대한 한정이 아니라는 것은 자명하다.
도 1A는 일 표시 장치가 표시하는 영상 1의 개략도이다.
도 1B는 일 표시 장치가 표시하고자 하는 영상 2의 개략도이다.
도 1C는 일 표시 장치가 실제로 표시하는 영상 2의 개략도이다.
도 2는 본 발명의 일 실시예에 따른 픽셀 회로의 개략적인 블록도이다.
도 3은 도 2가 나타내는 픽셀 회로의 일 구현예의 회로도이다.
도 4는 도 3이 나타내는 픽셀 회로 작동에 대응되는 신호 시퀀스 다이어그램이다.
도 5 내지 도 8은 각각 도 3이 나타내는 픽셀 회로의 도 4에서의 네개의 신호 시퀀스 단계에 대응되는 회로 개략도이다.
도 9는 본 발명의 일 실시예에 따른 다른 픽셀 회로의 회로도이다.
도 10은 본 발명의 일 실시예에 따른 표시 장치의 개략도이다.
도 11은 본 발명의 일 실시예에 따른 다른 표시 장치의 개략도이다.
본 발명의 실시예의 목적, 기술방안 및 장점이 보다 명확하도록 하기 위하여, 아래에서는 본 발명의 실시예의 도면을 결부시켜 본 발명의 실시예의 기술방안을 명확하고 완전하게 설명하기로 한다. 설명되는 실시예들은 본 발명의 일부 실시예이지 전부의 실시예가 아니라는 것은 자명하다. 설명되는 본 발명의 실시예를 토대로, 본 기술분야에서 통상의 지식을 가진 자들에 의해 창조적 노동을 하지 않는다는 전자하에 얻어지는 기타 실시예들은 모두 본 발명의 보호범위에 속한다.
다르게 정의되지 않는 한, 본 발명에서 사용되는 기술 용어 또는 과학 용어는 본 발명이 속하는 분야에서 통상의 지식을 가진 자들에 의해 이해되는 통상의 의미이어야 한다. 본 발명에서 사용되는 '제1', '제2'및 유사한 어구들은 어떠한 순서, 수량 또는 중요성도 나타내지 않으며, 단지 상이한 구성 부분을 구별하기 위해 사용된다. 마찬가지로, '하나', '일' 또는 '당해' 등 유사한 어구들도 수량적인 제한을 나타내는 것이 아니라, 적어도 하나 존재함을 나타낸다. '포함' 또는 '포괄' 등 유사한 어구는 당해 어구 앞에 나타난 소자 또는 물품이 당해 어구 뒤에 나타나 열거되는 소자 또는 물품 및 그 균등물을 포함함을 의미하는 것으로, 기타 소자 또는 물품을 배제하는 것이 아니다. '접속' 또는 '상호 접속' 등 유사한 어구들은 물리적 또는 기계적 접속에 한정되는 것이 아니라, 직접적이든 간접적이든을 불문하는 전기적 접속을 포함할 수 있다. '상', '하, '좌', '우' 등은 단지 상대적 위치 관계를 나타내기 위한 것일 뿐으로, 설명 대상의 절대적 위치가 변경된 후, 당해 상대적 위치 관계도 상응하게 변경될 수 있다.
구동 트랜지스터의 히스테리시스 효과로 인해, 하나의 표시 장치가 동일 영상을 일정 시간 표시한 후, 현재 표시 영상에서 다음 영상으로 절환될 때, 원래의 영상이 부분적으로 잔류하여 다음 영상에 떠올랐다가 일정 시간 경과 후 잔상이 사라지는데, 이런 현상을 단기 잔상이라고 일컫는다. 히스테리시스 효과는, 주로 정공내에 잔류하는 이동가능한 이온에 의한 역치 전압(Vth) 드리프트에 의해 초래된다. 상이한 화면의 절환 시, 그 초기화 단계의 VGS(구동 트랜지스터의 게이트 전극과 소스 전극 사이의 전압차)는 상이할 수 있기 때문에, 구동 트랜지스터의 상이한 정도의 역치 전압 드리프트를 초래할 수 있는바, 따라서 단기 잔상을 초래한다.
예컨대, 도 1A는 일 표시 장치가 표시하는 영상 1의 개략도이고, 도 1B는 당해 표시 장치가 표시하고자 하는 영상 2의 개략도이고, 도 1C는 당해 표시 장치가 실제로 표시하는 영상 2의 개략도이다. 당해 표시 장치가 영상 1, 예컨대 도 1A가 나타내는 바와 같은 흑백 체스판 영상을 일정 시간 표시한 후, 표시 장치가 표시하는 영상이 새로운 영상 2, 예컨대 도 1B가 나타내는 바와 같은 그레이 스케일이 48인 영상으로 절환될 때, 도 1A가 나타내는 체스판 영상이 여전히 부분적으로 잔류하게 되어, 실제로 표시되는 영상은 도 1C이 나타내는 바와 같다.
본 발명의 적어도 하나의 실시예는, 픽셀 회로를 제공한다. 당해 픽셀 회로는, 구동 회로, 데이터 기입 회로, 제1 리셋 회로, 제1 발광 제어 회로 및 발광 소자를 포함한다. 구동 회로는, 제어단, 제1단 및 제2단을 포함하고, 제1단 및 제2단에 흐르는 발광 소자를 발광하도록 구동하기 위한 구동 전류를 제어하도록 구성되고; 데이터 기입 회로는, 스캔 신호에 응답하여 데이터 신호를 구동 회로의 제어단에 기입하도록 구성되고; 제1 발광 제어 회로는, 제1 발광 제어 신호에 응답하여 제1 전압을 구동 회로의 제1단에 인가하도록 구성되고, 제1 리셋 회로는, 제1 리셋 신호에 응답하여 리셋 전압을 구동 회로의 제어단에 인가하고, 상기 리셋 전압과 상기 제1 전압이 함께 인가될 때 상기 구동 회로가 고정 바이어스 상태에 있게 하도록 구성된다. 본 발명의 실시예는, 상기의 픽셀 회로에 대응되는 구동 방법 및 표시 장치를 더 제공한다.
본 발명의 실시예에 따른 픽셀 회로, 픽셀 회로의 구동 방법 및 표시 장치는, 구동 트랜지스터가 초기화 단계에서 VGS이 고정 바이어스인 온(ON) 상태에 있다가, 그 후 예컨대 데이터 기입 및 보상 단계에 진입하기 시작하게 할 수 있는바, 따라서 히스테리시스 효과에 의해 초래될 수 있는 단기 잔상의 문제점을 개선할 수 있다.
본 발명의 일 실시예는, 픽셀 회로(10)를 제공한다. 당해 픽셀 회로(10)는, 예컨대 OLED 표시 장치의 서브 픽셀에 사용될 수 있다. 도 2가 나타내는 바와 같이, 당해 픽셀 회로(10)는, 구동 회로(100), 데이터 기입 회로(200), 보상 회로(300), 제1 리셋 회로(400), 제1 발광 제어 회로(500) 및 발광 소자(600)를 포함한다.
예컨대, 구동 회로(100)는, 제어단(110), 제1단(120) 및 제2단(130)을 포함하며, 데이터 기입 회로(200), 보상 회로(300), 제1 리셋 회로(400) 및 제1 발광 제어 회로(500)에 접속되고, 제1단(120) 및 제2단(130)에 흐르는 발광 소자(600)를 발광하도록 구동하기 위한 구동 전류를 제어하도록 구성된다. 예컨대, 발광 단계에서, 구동 회로(100)는 발광 소자(600)에 구동 전류를 제공하여, 발광 소자(600)가 발광하되 필요한 '그레이 스케일'에 따라 발광하도록 구동할 수 있다. 예컨대, 발광 소자(600)는 OLED를 채용할 수 있는바, 본 발명의 실시예는 이를 포함하나 이에 한정되지 않는다.
예컨대, 데이터 기입 회로(200)는, 구동 회로(100) 및 제1 발광 제어 회로(500)에 접속되고, 스캔 신호(GATE)에 응답하여 데이터 신호(DATA)를 구동 회로(100)의 제어단(110)에 기입하도록 구성된다. 예컨대, 데이터 기입 및 보상 단계에서, 데이터 기입 회로(200)는 스캔 신호(GATE)에 응답하여 턴 온되는바, 따라서 데이터 신호(DATA)를 구동 회로(100)의 제어단(110)에 기입하고, 보상 회로(300)에 저장하여, 예컨대 발광 단계 시에 당해 데이터 신호(DATA)에 근거하여 발광 소자(600)를 발광하도록 구동하는 구동 전류를 생성하도록 한다.
예컨대, 보상 회로(300)는 구동 회로(100) 및 제1 리셋 회로(400)에 접속되고, 기입되는 데이터 신호(DATA)를 저장하고, 스캔 신호(GATE)에 응답하여 구동 회로(100)에 대해 보상을 진행하도록 구성된다. 예컨대, 보상 회로(300)가 스토리지 커패시터를 포함하는 경우에 있어서, 데이터 기입 및 보상 단계에서, 보상 회로(300)는 스캔 신호(GATE)에 응답하여 턴 온될 수 있는바, 따라서 데이터 기입 회로(200)에 의해 기입되는 데이터 신호(DATA)를 스토리지 커패시터에 저장할 수 있다. 예컨대, 동시에 데이터 기입 및 보상 단계에서, 보상 회로(300)는 구동 회로(100)의 제어단(110)과 제2단(130)을 전기적으로 접속시킬 수 있는바, 따라서 구동 회로(100)의 역치 전압의 관련 정보도 상응하게 스토리지 커패시터에 저장되도록 하는바, 이에 따라, 발광 단계에서, 저장된 데이터 신호(DATA) 및 역치 전압을 포함하는 데이터를 이용하여 구동 회로(100)를 제어하여, 구동 회로(100)가 보상받게 할 수 있다.
예컨대, 제1 발광 제어 회로(500)는 구동 회로(100) 및 데이터 기입 회로(200)에 접속되고, 제1 발광 제어 신호(EM1)에 응답하여 제1 전압(VDD)을 구동 회로(100)의 제1단(120)에 인가하도록 구성된다. 예컨대, 초기화 단계에서, 제1 발광 제어 회로(500)는, 제1 발광 제어 신호(EM1)에 응답하여 턴 온될 수 있는바, 따라서 제1 전압(VDD)을 구동 회로(100)의 제1단(120)에 인가할 수 있다. 또 예를 들면, 발광 단계에서도, 제1 발광 제어 회로(500)는 제1 발광 제어 신호(EM1)에 응답하여 턴 온될 수 있는바, 따라서 제1 전압(VDD)을 구동 회로(100)의 제1단(120)에 인가할 수 있다. 구동 회로(100)가 도통될 때, 그 제2단(130)의 전위도 VDD인 것은 용이하게 이해할 수 있다. 그리고, 구동 회로(100)은 이 제1 전압(VDD)을 발광 소자(600)에 인가하여 구동 전압을 제공하고, 따라서 발광 소자를 발광하도록 구동한다. 예컨대, 제1 전압(VDD)은, 예컨대 고전압과 같은 구동 전압일 수 있다.
예컨대, 제1 리셋 회로(400)는 구동 회로(100) 및 보상 회로(300)에 접속되고, 제1 리셋 신호(RST1)에 응답하여 리셋 전압(VINT)을 구동 회로(100)의 제어단(110)에 인가하도록 구성된다. 예컨대, 초기화 단계에서, 제1 리셋 회로(400)는 제1 리셋 신호(RST1)에 응답하여 턴 온될 수 있는바, 따라서 리셋 전압(VINT)을 구동 회로의 제어단(110)에 인가하고, 리셋 전압(VINT)과 제1 전압(VDD)이 함께 인가될 때 구동 회로(100)가 예컨대 고정 바이어스의 온상태와 같은 고정 바이어스 상태에 있게 할 수 있다.
구동 회로(100)가 구동 트랜지스터로 구현되는 경우에 있어서, 예컨대, 구동 트랜지스터의 게이트 전극은 구동 회로(100)의 제어단으로 사용될 수 있고, 제1 전극(예컨대, 소스 전극)은 구동 회로(100)의 제1단으로 사용될 수 있고, 제2 전극(예컨대, 드레인 전극)은 구동 회로(100)의 제2단으로 사용될 수 있다.
예컨대, 제1 리셋 신호(RST1)와 제1 발광 제어 신호(EM1)는 적어도 일부 시간대 내에서 동시에 온 신호이다. 예컨대, 상기의 픽셀 회로(10)가 초기화 단계 시에 제1 리셋 신호(RST1)와 제1 발광 제어 신호(EM1)가 동시에 온 신호이게 할 수 있는바, 따라서 리셋 전압(VINT)을 구동 트랜지스터의 게이트 전극에 인가할 수 있다. 아울러, 제1 전압(VDD)을 구동 트랜지스터의 소스 전극에 인가하고, 따라서 구동 트랜지스터의 게이트 전극 및 소스 전극의 전압(VGS)이 |VGS|＞|Vth|(Vth는 구동 트랜지스터의 역치 전압이고, 예컨대, 구동 트랜지스터가 P형 트랜지스터인 경우, Vth는 음의 값임)을 만족시키도록 할 수 있는바, 따라서 구동 트랜지스터가 VGS가 고정 바이어스인 온상태에 있게 할 수 있다. 이와 같은 구성 방식에 의해, 직전 프레임의 데이터 신호(DATA)가 블랙 상태든 화이트 상태든지를 불문하고, 구동 트랜지스터는 모두 고정 바이어스의 온상태에서 예컨대 데이터 기입 및 보상 단계에 진입하기 시작하는 것을 실현가능한바, 따라서 상기의 픽셀 회로를 채용하는 표시 장치에서 히스테리시스 효과에 의해 초래될 수 있는 단기 잔상의 문제점을 개선할 수 있다.
예컨대, 도 2가 나타내는 바와 같이, 본 발명의 다른 실시예에 있어서, 픽셀 회로(10)는 제2 발광 제어 회로(700)를 더 포함할 수 있다. 제2 발광 제어 회로(700)는, 구동 회로(100), 보상 회로(300) 및 발광 소자(600)에 접속되고, 제2 발광 제어 신호(EM2)에 응답하여 구동 전류를 발광 소자(600)에 인가하도록 구성된다.
예컨대, 발광 단계에서, 제2 발광 제어 회로(700)는, 제2 발광 제어 신호(EM2)에 응답하여 턴 온되는바, 따라서 구동 회로(100)는 제2 발광 제어 회로(700)를 통해 구동 전류를 발광 소자(600)에 인가하여 발광 소자(600)를 발광하도록 구동할 수 있다. 비발광 단계에서, 제2 발광 제어 회로(700)는 제2 발광 제어 신호(EM2)에 응답하여 턴 오프되는바, 따라서 발광 소자(600)가 발광하는 것을 피하고, 상응하는 표시 장치의 콘트라스트를 제공할 수 있다.
또 예를 들면, 몇몇 예들에 있어서, 리셋 단계에서, 제2 발광 제어 회로(700)는 제2 발광 제어 신호(EM2)에 응답하여 턴 온될 수 있는바, 따라서 기타 리셋 회로와 결합되어 구동 회로(100) 및 발광 소자(600)에 대해 리셋 조작을 진행할 수 있다.
예컨대, 제2 발광 제어 신호(EM2)는 제1 발광 제어 신호(EM1)와 다르며, 예컨대, 양자는 상이한 신호 출력단에 접속될 수 있다. 상기한 바와 같이, 예컨대, 리셋 단계에서, 제2 발광 제어 신호(EM2)가 단독으로 온 신호이게 할 수 있다. 예컨대, 제1 발광 제어 신호와 제2 발광 제어 신호는 적어도 일부 시간대 내에서 동시에 온 신호이다. 예컨대, 발광 단계에서, 제1 발광 제어 신호(EM1)와 제2 발광 제어 신호(EM2)가 동시에 온 신호이게 하여, 발광 소자(600)가 발광하게 할 수 있다.
설명해야 할 것은, 본 발명의 실시예에 기재된 제1 발광 제어 신호(EM1) 및 제2 발광 제어 신호(EM2)는 상이한 두 시퀀스를 구별하기 위한 상이한 발광 제어 신호이다. 예컨대, 일 표시 장치에 있어서, 픽셀 회로(10)가 어레이상으로 배치될 경우, 제1 발광 제어 신호(EM1)는 본 행의 픽셀 회로(10)에서의 제1 발광 제어 회로(500)를 제어하는 제어 신호일 수 있다. 아울러, 제1 발광 제어 신호(EM1)는 또한, 다음행의 픽셀 회로(10)에서의 제2 발광 제어 회로(700)를 제어한다. 마찬가지로, 제2 발광 제어 신호(EM2)는 본 행의 픽셀 회로(10)에서의 제2 발광 제어 회로(700)를 제어하는 제어 신호이다. 아울러, 제2 발광 제어 신호(EM2)는 또한, 이전 행의 픽셀 회로(10)에서의 제1 발광 제어 회로(500)를 제어한다.
예컨대, 도 2가 나타내는 바와 같이, 본 발명의 다른 실시예에 있어서, 픽셀 회로(10)는 제2 리셋 회로(800)를 더 포함할 수 있다. 제2 리셋 회로(800)는, 제2 발광 제어 회로(700) 및 발광 소자(600)에 접속되고, 제2 리셋 신호(RST2)에 응답하여 리셋 전압(예컨대, 마찬가지로 VINT임)을 구동 회로(100)의 제2단(130)에 인가하도록 구성된다.
예컨대, 리셋 단계에서, 제2 리셋 회로(800)는, 제2 리셋 신호(RST2)에 응답하여 턴 온될 수 있다. 상기한 바와 같이, 이 단계에서, 제2 발광 제어 회로(700)도 동시에 턴 온될 수 있는바, 따라서 리셋 전압(VINT)을 구동 회로(100)의 제2단(130)에 인가하여, 리셋 조작을 실현할 수 있다.
예컨대, 제2 리셋 신호(RST2)는 제1 리셋 신호(RST1)와 다른 바, 양자는 상이한 신호 출력단에 접속될 수 있다. 예컨대, 제1 리셋 신호(RST1)와 제2 리셋 신호(RST2)는 상이한 두 리셋 제어선에 의해 제공되도록 각각 구성될 수 있다. 또 예를 들면, 일 표시 장치에 있어서, 픽셀 회로(10)가 어레이상으로 배치될 경우, 제1 리셋 신호(RST1)는 이전 행의 스캔 신호선에 의해 제공될 수 있고, 제2 리셋 신호(RST2)는 다음 행의 스캔 신호선에 의해 제공될 수 있다.
예컨대, 도 2가 나타내는 픽셀 회로(10)는, 도 3이 나타내는 픽셀 회로 구조로 구현될 수 있다. 도 3이 나타내는 바와 같이, 당해 픽셀 회로(10)는, 제1 내지 제7 트랜지스터(T1), (T2), (T3), (T4), (T5), (T6), (T7), 스토리지 커패시터(C1) 및 발광 소자(D1)를 포함한다. 예컨대, 제1 트랜지스터(T1)는 구동 트랜지스터로 사용되고, 기타 제2 내지 제7 트랜지스터는 스위칭 트랜지스터로 사용된다. 예컨대, 발광 소자(D1)는 OLE를 채용할 수 있는바, 본 발명의 실시예는 이를 포함하나 이에 한정되지 않는다. 아래의 각 실시예들은 모두 OLED의 경우를 예로 설명하는 것으로, 반복되는 설명은 생략하기로 한다. 당해 OLED는, 예컨대, 탑 에미션형, 보텀 에미션형 등의 각종 유형일 수 있으며, 적색광, 녹색광, 청색광 또는 백색광을 방출할 수 있는바, 본 발명의 실시예는 이에 대해 한정하지 않기로 한다.
예컨대, 도 3이 나타내는 바와 같이, 더 상세하게는, 구동 회로(100)는 제1 트랜지스터(T1)로 구현될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 구동 회로(100)의 제어단(110)으로서 제1 노드(N1)에 접속되고, 제1 트랜지스터(T1)의 제1 전극은 구동 회로(100)의 제1단(120)으로서 제2 노드(N2)에 접속되고, 제1 트랜지스터(T1)의 제2 전극은 구동 회로(100)의 제2단(130)으로서 제3 노드(N3)에 접속된다. 예컨대, 제1 트랜지스터(T1)는, 리셋 전압(VINT)과 제1 전압(VDD)이 함께 인가될 때 고정 바이어스 상태에 있는바, 예컨대, 고정 바이어스의 온상태에 있다.
데이터 기입 회로(200)는 제2 트랜지스터(T2)로 구현될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은, 스캔 신호단에 접속되어 스캔 신호(GATE)를 수신하도록 구성되고, 제2 트랜지스터(T2)의 제1 전극은, 데이터 신호단에 접속되어 데이터 신호(DATA)를 수신하도록 구성되고, 제2 트랜지스터(T2)의 제2 전극은 제2 노드(N2)에 접속된다.
보상 회로(300)는, 제3 트랜지스터(T3) 및 스토리지 커패시터(C1)를 포함하도록 구현될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은, 스캔 신호단에 접속되어 스캔 신호(GATE)를 수신하도록 구성되고, 제3 트랜지스터(T3)의 제1 전극은 제3 노드(N3)에 접속되고, 제3 트랜지스터(T3)의 제2 전극은 스토리지 커패시터(C1)의 제1 전극(제1 노드(N1))에 접속되고, 스토리지 커패시터(C1)의 제2 전극은, 제1 전압단에 접속되어 제1 전압(VDD)을 수신하도록 구성된다.
제1 리셋 회로(400)는 제4 트랜지스터(T4)로 구현될 수 있다. 제4 트랜지스터의 게이트 전극은, 제1 리셋 제어단에 접속되어 제1 리셋 신호(RST1)를 수신하도록 구성되고, 제4 트랜지스터의 제1 전극은 제1 노드에 접속되고, 제4 트랜지스터의 제2 전극은, 리셋 전압단에 접속되어 리셋 전압(VINT)을 수신하도록 구성된다.
제1 발광 제어 회로(500)는 제5 트랜지스터(T5)로 구현될 수 있다. 제5 트랜지스터(T5)의 게이트 전극은, 제1 발광 제어단에 접속되어 제1 발광 제어 신호(EM1)를 수신하도록 구성되고, 제5 트랜지스터(T5)의 제1 전극은, 제1 전압단에 접속되어 제1 전압(VDD)을 수신하도록 구성되고, 제5 트랜지스터(T5)의 제2 전극은 제2 노드(N2)에 접속된다.
제2 발광 제어 회로(700)는 제6 트랜지스터(T6)로 구현될 수 있다. 제6 트랜지스터(T6)의 게이트 전극은, 제2 발광 제어단에 접속되어 제2 발광 제어 신호(EM2)를 수신하도록 구성되고, 제6 트랜지스터(T6)의 제1 전극은 제3 노드(N3)에 접속되고, 제6 트랜지스터(T6)의 제2 전극은 제4 노드(N4)에 접속된다.
발광 소자(D1)의 제1 전극(양극)은, 제4 노드(N4)에 접속되도록 구성되고, 발광 소자(D1)의 제2 전극(음극)은, 제2 전압단에 접속되어 제2 전압(VSS)을 수신하도록 구성된다. 예컨대, 제2 전압단은 접지될 수 있는바, 즉, VSS는 0V일 수 있다.
제2 리셋 회로(800)는 제7 트랜지스터(T7)로 구현될 수 있다. 제7 트랜지스터(T7)의 게이트 전극은, 제2 리셋 제어단에 접속되어 제2 리셋 신호(RST2)를 수신하도록 구성되고, 제7 트랜지스터의 제1 전극은 제4 노드(N4)에 접속되고, 제7 트랜지스터의 제2 전극은, 리셋 전압단에 접속되어 리셋 전압(VINT)을 수신하도록 구성된다. 예컨대, 리셋 전압(VINT)은 0V(기타 저레벨 등 일 수도 있음)일 수 있다.
설명해야 할 것은, 본 발명의 실시예에서 채용되는 트랜지스터는 모두 박막 트랜지스터 또는 전계 효과 트랜지스터 또는 특성이 동일한 기타 스위칭 소자일 수 있는데, 본 발명의 실시예는 모두 박막 트랜지스터의 경우를 예로 설명한다. 여기서 채용되는 트랜지스터의 소스 전극과 드레인 전극은 구조적으로 대칭될 수 있는바, 따라서, 그 소스 전극과 드레인 전극은 구조적으로 차이가 없을 수 있다. 본 발명의 실시예에 있어서, 트랜지스터의 게이트 전극 이외의 두 전극을 구별하기 위하여, 직접 그 중 하나의 전극을 제1 전극이라 서술하고, 다른 하나의 전극을 제2 전극이라 서술하였다.
또한, 설명해야 할 것은, 도 3이 나타내는 픽셀 회로(10)에서의 트랜지스터는 모두 P형 트랜지스터의 경우를 예로 설명되며, 이 경우, 제1 전극은 소스 전극일 수 있으며, 제2 전극은 드레인 전극일 수 있다. 도 3이 나타내는 바와 같이, 당해 픽셀 회로(10)에서의 발광 소자(D1)의 음극은 제2 전압단에 접속되어 제2 전압(VSS)을 수신한다. 예컨대, 일 표시 장치에 있어서, 도 3이 나타내는 픽셀 회로(10)가 어레이상으로 배치될 경우, 발광 소자(D1)의 음극은 동일 전압단에 전기적으로 접속될 수 있는바, 즉, 공통 음극 접속 방식을 채용한다.
본 발명의 실시예는, 도 3에서의 구성 방식을 포함하나 이에 한정되지 않는다. 예컨대, 도 9가 나타내는 바와 같이, 본 발명의 다른 실시예에 있어서, 픽셀 회로(10)에서의 트랜지스터는 모두 N형 트랜지스터를 채용할 수도 있다. 이 경우, 제1 전극은 드레인 전극일 수 있으며, 제2 전극은 소스 전극일 수 있다. 도 9가 나타내는 실시예에 있어서, 당해 픽셀 회로(10)에서의 발광 소자(D1)의 양극은 제1 전압단에 접속되어 제1 전압(VDD)을 수신한다. 예컨대, 일 표시 장치에 있어서, 도 9가 나타내는 픽셀 회로(10)가 어레이상으로 배치될 경우, 발광 소자(D1)의 양극은 동일 전압단(예컨대, 공통 전압단)에 전기적으로 접속될 수 있는바, 즉, 공통 양극 접속 방식을 채용한다. 본 실시예에서의 기타 트랜지스터의 접속관계에 관해서는, 도 9가 나타내는 바를 참고할 수 있는바, 반복되는 설명은 여기서 생략하기로 한다.
또 예를 들면, 본 발명의 실시예에 따른 픽셀 회로에서의 트랜지스터는, P형 트랜지스터 및 N형 트랜지스터를 혼합하여 채용할 수도 있는데, 동시에 선정 유형의 트랜지스터의 포트 극성을 본 발명의 실시예에서의 상응하는 트랜지스터의 포트 극성에 따라 접속시키기만 하면 된다.
이하, 도 4가 나타내는 신호시퀀스 다이어그램을 결부시켜 도 3이 나타내는 픽셀 회로(10)의 작동 원리를 설명하기로 한다. 도 4가 나타내는 바와 같이, 네개의 단계가 포함되는데, 각각 초기화 단계(1), 데이터 기입 및 보상 단계(2), 리셋 단계(3), 발광 단계(4)이다. 도 4에 각각의 단계에서의 각 신호의 시퀀스 파형을 나타내고 있다.
설명해야 할 것은, 도 5는 도 3이 나타내는 픽셀 회로(10)가 초기화 단계(1)에 있을 때의 개략도이고, 도 6은 도 3이 나타내는 픽셀 회로(10)가 데이터 기입 및 보상 단계(2)에 있을 때의 개략도이고, 도 7은 도 3이 나타내는 픽셀 회로(10)가 리셋 단계(3)에 있을 때의 개략도이고, 도 8은 도 3이 나타내는 픽셀 회로(10)가 발광 단계(4)에 있을 때의 개략도이다. 그리고, 도 5 내지 도 8에서 점선으로 표시되는 트랜지스터는 모두 대응 단계 내에서 차단상태에 있음을 나타낸다. 도 5 내지 도 8이 나타내는 트랜지스터는 모두 P형 트랜지스터의 경우를 예로 하는바, 즉, 각 트랜지스터의 게이트 전극은 저레벨이 인가될 때 도통되고, 고레벨이 인가될 때 차단된다.
초기화 단계(1)에서, 제1 리셋 신호(RST1)를 입력하여, 제1 리셋 회로(400)를 턴 온하고, 리셋 전압(VINT)을 구동 회로(100)의 제어단(110)에 인가하고; 제1 발광 제어 신호(EM1)를 입력하여, 제1 발광 제어 회로(500)를 턴 온하고, 제1 전압(VDD)을 구동 회로(100)의 제1단(120)에 인가한다.
도 4 및 도 5가 나타내는 바와 같이, 초기화 단계(1)에서, 제4 트랜지스터(T4)는 제1 리셋 신호(RST1)의 저레벨에 의해 도통되고, 제5 트랜지스터(T5)는 제1 발광 제어 신호(EM1)의 저레벨에 의해 도통된다. 아울러, 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)는, 각자 인가되는 고레벨 신호에 의해 차단된다.
초기화 단계(1)에서, 제4 트랜지스터(T4)가 도통되기 때문에, 리셋 전압(VINT)(저레벨 신호, 예컨대, 접지되거나 또는 기타 저레벨 신호일 수 있음)을 제1 트랜지스터(T1)의 게이트 전극에 인가할 수 있다. 아울러, 제5 트랜지스터(T5)는 도통되기 때문에, 제1 전압(VDD)(고레벨 신호)를 제1 트랜지스터(T1)의 소스 전극에 인가할 수 있다. 따라서, 이 단계에서는, 제1 트랜지스터(T1)의 게이트 전극과 소스 전극의 전압차 VGS가 |VGS|＞|Vth|(Vth는 제1 트랜지스터(T1)의 역치 전압이고, 예컨대, 제1 트랜지스터(T1)가 P형 트랜지스터일 경우, Vth는 음의 값임)을 만족시키게 할 수 있는바, 따라서 제1 트랜지스터(T1)가 VGS가 고정 바이어스인 온상태에 있게 한다. 이와 같은 구성 방식에 의해, 직전 프레임의 데이터 신호(DATA)가 블랙 상태 신호이든 화이트 상태 신호이든지를 불문하고, 제1 트랜지스터(T1)는 모두 고정 바이어스의 온상태에서 데이터 기입 및 보상 단계(2)에 진입하기 시작하는 것을 실현가능한바, 따라서 픽셀 회로(10)를 채용하는 표시 장치에서 히스테리시스 효과에 의해 초래될 수 있는 단기 잔상의 문제점을 개선할 수 있다.
데이터 기입 및 보상 단계(2)에서, 스캔 신호(GATE) 및 데이터 신호(DATA)를 입력하여, 데이터 기입 회로(200), 구동 회로(100) 및 보상 회로(300)를 턴 온하고, 데이터 기입 회로(200)는 데이터 신호(DATA)를 구동 회로(100)에 기입하고, 보상 회로(300)는 구동 회로(100)에 대해 보상을 진행한다.
도 4 및 도 6이 나타내는 바와 같이, 데이터 기입 및 보상 단계(2)에서, 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)는 스캔 신호(GATE)의 저레벨에 의해 도통된다. 아울러, 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)는, 각자 인가되는 고레벨 신호에 의해 차단된다.
도 6이 나타내는 바와 같이, 데이터 기입 및 보상 단계(2)에서, 데이터 신호(DATA)는 제2 트랜지스터(T2), 제1 트랜지스터(T1) 및 제3 트랜지스터(T3)를 거친 후, 제1 노드(N1)에 대해 충전(즉, 스토리지 커패시터(C1)에 대해 충전)을 진행하는바, 즉, 제1 노드(N1)의 전위가 커지게 된다. 용이하게 이해할 수 있듯이, 제2 노드(N2)의 전위는 Vdata로 유지되고, 아울러, 제1 트랜지스터(T1)의 자체특성에 의해, 제1 노드(N1)의 전위가 Vdata + Vth까지 증대될 때, 제1 트랜지스터(T1)는 차단되고, 충전과정이 종료된다. 설명해야 할 것은, Vdata는 데이터 신호(DATA)의 전압값을 나타내고, Vth는 제1 트랜지스터의 역치 전압을 나타낸다. 본 실시예에 있어서, 제1 트랜지스터(T1)가 P형 트랜지스터인 경우를 예로 설명하였으므로, 여기서의 역치 전압 Vth는 음의 값일 수 있다.
데이터 기입 및 보상 단계(2)를 거친 후, 제1 노드(N1) 및 제3 노드(N3)의 전위는 모두 Vdata + Vth인바, 즉, 데이터 신호(DATA) 및 역치 전압(Vth)을 포함하는 전압 정보를 스토리지 커패시터(C1)에 저장하여, 후속적으로 발광 단계에서 그레이 스케일 표시 데이터 제공 및 제1 트랜지스터(T1) 자체의 역치 전압에 대한 보상에 사용되도록 한다.
리셋 단계(3)에서, 제2 발광 제어 신호(EM2) 및 제2 리셋 신호(RST2)를 입력하여, 제2 발광 제어 회로(700) 및 제2 리셋 회로(800)를 턴 온하고, 구동 회로(100), 보상 회로(300) 및 발광 소자(600)를 리셋한다.
도 4 및 도 7이 나타내는 바와 같이, 리셋 단계(3)에서, 제6 트랜지스터(T6)는 제2 발광 제어 신호(EM2)의 저레벨에 의해 도통되고, 제7 트랜지스터(T7)는 제2 리셋 신호(RST2)의 저레벨에 의해 도통된다. 아울러, 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4) 및 제5 트랜지스터(T5)는 각자 인가되는 고레벨에 의해 차단된다.
도 7이 나타내는 바와 같이, 리셋 단계(3)에서, 리셋 전압(VINT)은 저레벨 신호(예컨대, 접지되거나 또는 기타 저레벨 신호일 수 있다)이기 때문에, 제1 트랜지스터(T1)의 드레인 전극은 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)을 거쳐 방전되는바, 따라서 제3 노드(N3) 및 제4 노드(N4)의 전위를 동시에 리셋한다.
리셋 단계(3)에서, 제1 트랜지스터(T1)의 드레인 전극이 리셋되는바, 따라서 제1 트랜지스터(T1)의 드레인 전극이 고정된 전위로 유지되게 할 수 있고, 드레인 전극 전위의 불확정으로 인해 상기의 픽셀 회로를 채용하는 표시 장치의 표시 효과에 영향을 끼치지 않게 된다. 아울러, 제4 노드(N4)도 리셋되는바, 즉, OLED를 리셋하고, 따라서 OLED가 발광 단계(4) 이전에 블랙 상태를 나타내어 발광하지 않도록 하고, 상기의 픽셀 회로(10)를 채용하는 표시 장치의 콘트라스트 등 표시 효과를 개선한다.
발광 단계(4)에서, 제1 발광 제어 신호(EM1) 및 제2 발광 제어 신호(EM2)를 입력하여, 제1 발광 제어 회로(500), 제2 발광 제어 회로(700) 및 구동 회로(100)를 턴 온하고, 제2 발광 제어 회로(700)는 구동 전류를 발광 소자(600)에 인가하여 발광 소자(600)를 발광하도록 구동한다.
도 4 및 도 8이 나타내는 바와 같이, 발광 단계(4)에서, 제5 트랜지스터(T5)는 제1 발광 제어 신호(EM1)의 저레벨에 의해 도통되고, 제6 트랜지스터(T6)는 제2 발광 제어 신호(EM2)의 저레벨에 의해 도통되고; 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4) 및 제7 트랜지스터(T7)는 각자 인가되는 고레벨에 의해 차단된다. 아울러, 제1 노드(N1)의 전위는 Vdata + Vth이고, 제2 노드(N2)의 전위는 VDD이므로, 이 단계에서 제1 트랜지스터(T1)도 도통상태로 유지된다.
도 8이 나타내는 바와 같이, 발광 단계(4)에서, 발광 소자(D1)의 양극 및 음극은 각각 제1 전압(VDD, 고전압) 및 제2 전압(VSS, 저전압)이 인가되는바, 따라서 제1 트랜지스터(T1)에 흐르는 구동 전류의 작용에 의해 발광한다.
구체적으로, 발광 소자(D1)에 흐르는 구동 전류(ID1)의 값은 하기 식에 근거하여 얻을 수 있다.
ID1 ＝ K(VGS - Vth)2
＝ K(Vdata + Vth - VDD) - Vth]2
＝ K(Vdata - VDD)2
상기의 식에 있어서, Vth는 제1 트랜지스터(T1)의 역치 전압을 나타내고, VGS는 제1 트랜지스터(T1)의 게이트 전극과 소스 전극 사이의 전압차를 나타내고, K는 일 상수값이다. 상기의 식으로부터 알 수 있는 바와 같이, 발광 소자(D1)에 흐르는 구동 전류ID1는 더이상 제1 트랜지스터(T1)의 역치 전압(Vth)에 상관없이, 오직 당해 픽셀 회로의 발광 그레이 스케일을 제어하는 데이터 신호(DATA)의 전압(Vdata)에만 상관이 있다. 이에 따라, 당해 픽셀 회로에 대한 보상을 실현가능하고, 구동 트랜지스터(본 발명의 실시예에서, 제1 트랜지스터(T1))에서 공정 제조 과정 및 장시간의 조작에 의해 초래될 수 있는 역치 전압 드리프트를 해결하고, 그에 따른 구동 전류ID1에 대한 영향을 해소하는바, 따라서 표시 효과를 개선할 수 있다.
본 발명의 적어도 일 실시예는, 표시 장치(1)를 더 제공한다. 도 10이 나타내는 바와 같이, 당해 표시 장치(1)는, 어레이상으로 분포된 복수개의 픽셀 유닛(40), 복수개의 스캔 신호선, 복수개의 데이터 신호선 및 복수개의 발광 제어선을 포함한다. 설명해야 할 것은, 도 10에서는 일부 픽셀 유닛(40), 스캔 신호선, 데이터 신호선 및 발광 제어선만 나타내었는데, 본 발명의 실시예는 이를 포함하나 이에 한정되지 않는다. 예컨대, GN-1은 제N-1행의 스캔 신호선을 나타내고, GN은 제N행의 스캔 신호선을 나타내고, GN+1은 제N+1행의 스캔 신호선을 나타내고; EN-1은 제N-1행의 발광 제어선을 나타내고, EN은 제N행의 발광 제어선을 나타내고, EN+1은 제N+1행의 발광 제어선을 나타내고; DM은 제M열의 데이터 신호선을 나타내고, DM+1은 제M+1열의 데이터 신호선을 나타낸다. 여기서, N은 예컨대 1보다 큰 정수이고, M은 예컨대 0보다 큰 정수이다.
예컨대, 각각의 픽셀 유닛(40)은 상기의 실시예에 따른 어느 한 픽셀 회로(10)를 포함할 수 있는바, 예컨대, 도 3이 나타내는 픽셀 회로(10)를 포함한다.
예컨대, 제N행의 스캔 신호선(GN)은 제N행의 픽셀 회로(10)에서의 데이터 기입 회로 및 보상 회로에 접속되어 스캔 신호(GATE)를 제공하고; 제M열의 데이터 신호선(DM)은 제M열의 픽셀 회로(10)에서의 데이터 기입 회로에 접속되어 데이터 신호(DATA)를 제공하고; 제N-1행의 스캔 신호선(GN-1)은 제N행의 픽셀 회로(10)에서의 제1 리셋 회로에 접속되고, 제N-1행의 스캔 신호선(GN-1)에 입력되는 스캔 신호는 제1 리셋 신호(RST1)로서 제1 리셋 회로에 제공되고; 제N+1행의 발광 제어선(EN+1)은 제N행의 픽셀 회로(10)에서의 제1 발광 제어 회로에 접속되어 제1 발광 제어 신호(EM1)를 제공한다.
예컨대, 픽셀 회로(10)가 제2 발광 제어 회로 및 제2 리셋 회로를 포함하는 경우에 있어서, 제N행의 발광 제어선(EN)은 제N행의 픽셀 회로(10)에서의 제2 발광 제어 회로에 접속되어 제2 발광 제어 신호(EM2)를 제공하고; 제N+1행의 스캔 신호선(GN+1)은 제N행의 픽셀 회로(10)에서의 제2 리셋 회로에 접속되고, 제N+1행의 스캔 신호선(GN+1)에 입력되는 스캔 신호는 제2 리셋 신호(RST2)로서 제2 리셋 회로에 제공된다.
상기한 바와 같이, 본 실시예에 따른 표시 장치(1)에 있어서, 각각의 행의 픽셀 회로(10)는 본 행의 스캔 신호선에 접속될 뿐만 아니라, 인접한 이전 행의 스캔 신호선에도 접속되는바, 따라서 이전 행의 스캔 신호선에 제공되는 스캔 신호(GATE)를 본 행의 픽셀 회로의 제1 리셋 신호(RST1)로 한다. 아울러, 각각의 행의 픽셀 회로(10)는 인접한 다음 행의 스캔 신호선에도 접속되는바, 따라서 다음 행의 스캔 신호선에 제공되는 스캔 신호(GATE)를 본 행의 픽셀 회로의 제2 리셋 신호(RST2)로 한다.
아울러, 각각의 행의 픽셀 회로(10)는 본 행의 발광 제어선에 접속될 뿐만 아니라, 인접한 다음 행의 발광 제어선에도 접속되는바, 따라서 다음 행의 발광 제어선에 제공되는 신호를 본 행의 픽셀 회로의 제1 발광 제어 신호(EM1)로 한다.
본 실시예에 따른 표시 장치(1)는, 상기의 구성 방식에 의해 개발 레이아웃을 간소화할 수 있다. 기타 기술적 효과에 관해서는, 본 발명의 실시예에 따른 픽셀 회로의 기술적 효과를 참고할 수 있는바, 반복되는 설명은 여기서 생략하기로 한다.
본 발명의 다른 실시예는, 표시 장치(1)를 더 제공한다. 도 11이 나타내는 바와 같이, 본 실시예에 따른 표시 장치(1)가 도 10이 나타내는 표시 장치와 상이한 점은, 복수개의 리셋 제어선(RN-1, RN, RN+1 등)을 더 포함하는데 있다. 도 11에서는 일부 리셋 제어선만 나타내었는데, 본 발명의 실시예는 이를 포함하나 이에 한정되지 않는다. 예컨대, RN-1은 제N-1행의 리셋 제어선을 나타내고, RN은 제N행의 리셋 제어선을 나타내고, RN+1은 제N+1행의 리셋 제어선을 나타낸다. 본 실시예에 따른 표시 장치(1)에 있어서, 각각의 행의 픽셀 회로(10)에서의 제1 리셋 신호(RST1) 및 제2 리셋 신호(RST2)는 더이상 인접한 행의 스캔 신호선에 의해 제공되지 않고, 리셋 제어선에 의해 제공된다.
예컨대, 도 11이 나타내는 바와 같이, 본 실시예에 있어서, 각각의 행의 픽셀 회로(10)는 오직 본 행의 스캔 신호선에만 접속되고, 더이상 인접한 행의 스캔 신호선에 접속되지 않는다. 아울러, 각각의 행의 픽셀 회로(10)는 두개의 리셋 제어선에 접속되는바, 예컨대, 제N-1행의 리셋 제어선(RN-1)은 제N-1행의 픽셀 회로(10)에서의 제1 리셋 회로에 접속되어 제1 리셋 신호(RST1)를 제공하고, 제N행의 리셋 제어선(RN)은 제N-1행의 픽셀 회로(10)에서의 제2 리셋 회로에 접속되어 제2 리셋 신호(RST2)를 제공한다. 마찬가지로, 제N행의 리셋 제어선(RN)은 제N행의 픽셀 회로(10)에서의 제1 리셋 회로에 접속되어 제1 리셋 신호(RST1)를 제공하고, 제N+1행의 리셋 제어선(RN+1)은 제N행의 픽셀 회로(10)에서의 제2 리셋 회로에 접속되어 제2 리셋 신호(RST2)를 제공한다. 즉, 각각의 행의 픽셀 회로(10)는 모두 본 행 및 다음 행의 리셋 제어선에 접속된다.
본 실시예에서의 기타 부분 및 기술 효과에 관해서는, 도 10에 따른 실시예에서의 상응하는 설명을 참고할 수 있는바, 반복되는 설명은 여기서 생략하기로 한다.
설명해야 할 것은, 도 10 및 도 11이 나타내는 표시 장치(1)는, 복수 개의 제1 전압선 및 복수개의 리셋 전압선을 더 포함하여, 각각 제1 전압(VDD) 및 리셋 전압(VINT)을 제공할 수 있다(미도시).
예컨대, 도 10 및 도 11이 나타내는 바와 같이, 당해 표시 장치(1)는, 스캔 구동 회로(20) 및 데이터 구동 회로(30)를 더 포함할 수 있다.
예컨대, 데이터 구동 회로(30)는 복수개의 데이터 신호선(DM, DM+1 등)에 접속되어, 데이터 신호(DATA)를 제공할 수 있다. 아울러, 또한, 복수 개의 제1 전압선(미도시) 및 복수개의 리셋 전압선(미도시)에 접속되어 각각 제1 전압(VDD) 및 리셋 전압(VINT)을 제공할 수 있다.
예컨대, 스캔 구동 회로(20)는 복수개의 스캔 신호선(GN-1, GN, GN+1 등)에 접속되어 스캔 신호(GATE)를 제공하고, 또한, 복수개의 발광 제어선(EN-1, EN, EN+1 등)에 접속되어 발광 제어 신호를 제공할 수 있다. 표시 장치(1)가 복수개의 리셋 제어선을 포함하는 경우에 있어서(도 11이 나타내는 바와 같음), 스캔 구동 회로(20)는 또한, 복수개의 리셋 제어선(RN-1, RN, RN+1 등)에 접속되어 리셋 신호를 제공할 수 있다.
예컨대, 스캔 구동 회로(20) 및 데이터 구동 회로(30)는 반도체 칩으로 구현될 수 있다. 당해 표시 장치(1)는, 예컨대, 시퀀스 컨트롤러, 신호 복호와 회로, 전압 변환 회로 등의 기타 부재를 더 포함할 수 있으며, 이러한 부재는 예컨대 기존의 상규적인 부재를 사용할 수 있는바, 상세한 설명은 여기서 생략하기로 한다.
예컨대, 본 발명의 실시예에 따른 표시 장치(1)는, 전자 종이, 휴대폰, 태블릿 PC, TV, 디스플레이, 노트북 컴퓨터, 디지털 액자, 네비게이터 등의 표시 기능을 갖는 임의의 제품 또는 부재일 수 있다.
본 발명의 적어도 하나의 실시예는, 구동 방법을 더 제공한다. 상기 구동 방법은, 본 발명의 실시예에 따른 픽셀 회로(10) 및 당해 픽셀 회로(10)를 채용하는 표시 장치(1)를 구동는데 사용될 수 있다. 예컨대, 당해 구동 방법은 하기 조작을 포함한다.
초기화 단계에서, 제1 리셋 신호(RST1)를 입력하여, 제1 리셋 회로(400)를 턴 온하고, 리셋 전압(VINT)을 구동 회로(100)의 제어단(110)에 인가하고; 제1 발광 제어 신호(EM1)를 입력하여, 제1 발광 제어 회로(500)를 턴 온하고, 제1 전압(VDD)을 구동 회로(100)의 제1단(120)에 인가하여, 구동 회로(100)가 고정 바이어스 상태에 있게 하고, 예컨대, 고정 바이어스의 온상태에 있게 한다.
데이터 기입 및 보상 단계에서, 스캔 신호(GATE) 및 데이터 신호(DATA)를 입력하여, 데이터 기입 회로(200), 구동 회로(100) 및 보상 회로(300)를 턴 온하고, 데이터 기입 회로(200)는 데이터 신호(DATA)를 구동 회로(100)에 기입하고, 보상 회로(300)는 구동 회로(100)에 대해 보상을 진행한다.
리셋 단계에서, 제2 발광 제어 신호(EM2) 및 제2 리셋 신호(RST2)를 입력하여, 제2 발광 제어 회로(700) 및 제2 리셋 회로(800)를 턴 온하고, 구동 회로(100), 보상 회로(300) 및 발광 소자(600)를 리셋한다.
발광 단계에서, 제1 발광 제어 신호(EM1) 및 제2 발광 제어 신호(EM2)를 입력하여, 제1 발광 제어 회로(500), 제2 발광 제어 회로(700) 및 구동 회로(100)를 턴 온하고, 제2 발광 제어 회로(700)는 구동 전류를 발광 소자(600)에 인가하여 발광 소자(600)를 발광하도록 구동한다.
설명해야 할 것은, 당해 구동 방법의 상세한 설명에 관해서는, 본 발명의 실시예에서의 픽셀 회로(10)의 작동 원리에 대한 설명을 참조할 수 있는바, 반복되는 설명은 여기서 생략하기로 한다.
본 발명의 실시예에 따른 구동 방법은, 히스테리시스 효과에 의해 초래될 수 있는 단기 잔상의 문제점을 개선할 수 있다.
상기한 바는 단지 본 발명의 구체적인 실시형태일 뿐으로, 본 발명의 보호범위는 이에 한정되지 않으며, 본 발명의 보호범위는 특허청구범위의 보호범위를 기준으로 해야 한다.

Claims (21)

  1. 픽셀 회로로서,
    구동 회로, 데이터 기입 회로, 제1 리셋 회로, 제1 발광 제어 회로 및 발광 소자를 포함하고;
    상기 구동 회로는 제어단, 제1단 및 제2단을 포함하고, 상기 제1단 및 상기 제2단에 흐르는 상기 발광 소자를 발광하도록 구동하기 위한 구동 전류를 제어하도록 구성되고;
    상기 데이터 기입 회로는, 스캔 신호에 응답하여 데이터 신호를 상기 구동 회로의 제어단에 기입하도록 구성되고;
    상기 제1 발광 제어 회로는, 제1 발광 제어 신호에 응답하여 제1 전압을 상기 구동 회로의 제1단에 인가하도록 구성되고;
    상기 제1 리셋 회로는, 제1 리셋 신호에 응답하여 리셋 전압을 상기 구동 회로의 제어단에 인가하고, 상기 리셋 전압과 상기 제1 전압이 함께 인가될 때 상기 구동 회로가 고정 바이어스 상태에 있게 하도록 구성되는 것을 특징으로 하는 픽셀 회로.
  2. 제1항에 있어서,
    상기 제1 리셋 신호와 상기 제1 발광 제어 신호는 적어도 일부 시간대 내에서 동시에 온 신호인 것을 특징으로 하는 픽셀 회로.
  3. 제1항 또는 제2항에 있어서,
    상기 구동 회로는 제1 트랜지스터를 포함하고;
    상기 제1 트랜지스터의 게이트 전극은 상기 구동 회로의 제어단으로서 제1 노드에 접속되고, 상기 제1 트랜지스터의 제1 전극은 상기 구동 회로의 제1단으로서 제2 노드에 접속되고, 상기 제1 트랜지스터의 제2 전극은 상기 구동 회로의 제2단으로서 제3 노드에 접속되고;
    상기 제1 트랜지스터는, 상기 리셋 전압과 상기 제1 전압이 함께 인가될 때 상기 고정 바이어스 상태에 있는 것을 특징으로 하는 픽셀 회로.
  4. 제3항에 있어서,
    상기 데이터 기입 회로는 제2 트랜지스터를 포함하고;
    상기 제2 트랜지스터의 게이트 전극은, 스캔 신호단에 접속되어 상기 스캔 신호를 수신하도록 구성되고, 상기 제2 트랜지스터의 제1 전극은, 데이터 신호단에 접속되어 상기 데이터 신호를 수신하도록 구성되고, 상기 제2 트랜지스터의 제2 전극은 상기 제2 노드에 접속되는 것을 특징으로 하는 픽셀 회로.
  5. 제3항에 있어서,
    보상 회로를 더 포함하고,
    상기 보상 회로는, 기입되는 상기 데이터 신호를 저장하며 상기 스캔 신호에 응답하여 상기 구동 회로에 대해 보상을 진행하도록 구성되는 것을 특징으로 하는 픽셀 회로.
  6. 제5항에 있어서,
    상기 보상 회로는, 제3 트랜지스터 및 스토리지 커패시터를 포함하고;
    상기 제3 트랜지스터의 게이트 전극은, 스캔 신호단에 접속되어 상기 스캔 신호를 수신하도록 구성되고, 상기 제3 트랜지스터의 제1 전극은 상기 제3 노드에 접속되고, 상기 제3 트랜지스터의 제2 전극은 상기 스토리지 커패시터의 제1 전극에 접속되고, 상기 스토리지 커패시터의 제2 전극은, 제1 전압단에 접속되도록 구성되는 것을 특징으로 하는 픽셀 회로.
  7. 제3항 내지 제6항 중 어느 한 항에 있어서,
    상기 제1 리셋 회로는 제4 트랜지스터를 포함하고;
    상기 제4 트랜지스터의 게이트 전극은, 제1 리셋 제어단에 접속되어 상기 제1 리셋 신호를 수신하도록 구성되고, 상기 제4 트랜지스터의 제1 전극은 상기 제1 노드에 접속되고, 상기 제4 트랜지스터의 제2 전극은, 리셋 전압단에 접속되어 상기 리셋 전압을 수신하도록 구성되는 것을 특징으로 하는 픽셀 회로.
  8. 제3항, 제4항, 제5항 및 제7항 중 어느 한 항에 있어서,
    상기 제1 발광 제어 회로는 제5 트랜지스터를 포함하고;
    상기 제5 트랜지스터의 게이트 전극은, 제1 발광 제어단에 접속되어 상기 제1 발광 제어 신호를 수신하도록 구성되고, 상기 제5 트랜지스터의 제1 전극은, 제1 전압단에 접속되어 상기 제1 전압을 수신하도록 구성되고, 상기 제5 트랜지스터의 제2 전극은 상기 제2 노드에 접속되는 것을 특징으로 하는 픽셀 회로.
  9. 제1항 또는 제2항에 있어서,
    제2 발광 제어 회로를 더 포함하고,
    상기 제2 발광 제어 회로는, 제2 발광 제어 신호에 응답하여 상기 구동 전류를 상기 발광 소자에 인가하도록 구성되고,
    상기 제2 발광 제어 신호는 상기 제1 발광 제어 신호와 다른 것을 특징으로 하는 픽셀 회로.
  10. 제3항 내지 제6항 중 어느 한 항에 있어서,
    제2 발광 제어 회로를 더 포함하고,
    상기 제2 발광 제어 회로는, 제2 발광 제어 신호에 응답하여 상기 구동 전류를 상기 발광 소자에 인가하도록 구성되고,
    상기 제2 발광 제어 신호는 상기 제1 발광 제어 신호와 다른 것을 특징으로 하는 픽셀 회로.
  11. 제10항에 있어서,
    상기 제2 발광 제어 회로는 제6 트랜지스터를 포함하고;
    상기 제6 트랜지스터의 게이트 전극은, 제2 발광 제어단에 접속되어 상기 제2 발광 제어 신호를 수신하도록 구성되고, 상기 제6 트랜지스터의 제1 전극은 상기 제3 노드에 접속되고, 상기 제6 트랜지스터의 제2 전극은 제4 노드에 접속되고,
    상기 발광 소자의 제1 전극은, 상기 제4 노드에 접속되도록 구성되고, 상기 발광 소자의 제2 전극은, 제2 전압단에 접속되어 제2 전압을 수신하도록 구성되는 것을 특징으로 하는 픽셀 회로.
  12. 제11항에 있어서,
    제2 리셋 회로를 더 포함하고, 상기 제2 리셋 회로는, 제2 리셋 신호에 응답하여 상기 리셋 전압을 상기 구동 회로의 제2단에 인가하도록 구성되고,
    상기 제2 리셋 신호는 상기 제1 리셋 신호와 다른 것을 특징으로 하는 픽셀 회로.
  13. 제12항에 있어서,
    상기 제2 리셋 회로는 제7 트랜지스터를 포함하고;
    상기 제7 트랜지스터의 게이트 전극은, 제2 리셋 제어단에 접속되어 상기 제2 리셋 신호를 수신하도록 구성되고, 상기 제7 트랜지스터의 제1 전극은 상기 제4 노드에 접속되고, 상기 제7 트랜지스터의 제2 전극은, 리셋 전압단에 접속되어 상기 리셋 전압을 수신하도록 구성되는 것을 특징으로 하는 픽셀 회로.
  14. 제1항 내지 제10항 중 어느 한 항에 있어서,
    제2 리셋 회로를 더 포함하고,
    상기 제2 리셋 회로는, 제2 리셋 신호에 응답하여 상기 리셋 전압을 상기 구동 회로의 제2단에 인가하도록 구성되고,
    상기 제2 리셋 신호는 상기 제1 리셋 신호와 다른 것을 특징으로 하는 픽셀 회로.
  15. 제9항 내지 제13항 중 어느 한 항에 있어서,
    상기 제1 발광 제어 신호와 상기 제2 발광 제어 신호는 적어도 일부 시간대 내에서 동시에 온 신호인 것을 특징으로 하는 픽셀 회로.
  16. 표시 장치로서,
    어레이상으로 분포된 복수개의 픽셀 유닛, 복수개의 스캔 신호선, 복수개의 데이터 신호선 및 복수개의 발광 제어선을 포함하고,
    각각의 상기 픽셀 유닛은 제1항에 기재된 픽셀 회로를 포함하고,
    제N행의 스캔 신호선은 제N행의 픽셀 회로에서의 데이터 기입 회로 및 보상 회로에 접속되어 상기 스캔 신호를 제공하고;
    제M열의 데이터 신호선은 제M열의 픽셀 회로에서의 데이터 기입 회로에 접속되어 상기 데이터 신호를 제공하고;
    제N-1행의 스캔 신호선은 제N행의 픽셀 회로에서의 제1 리셋 회로에 접속되고, 상기 제N-1행의 스캔 신호선에 입력되는 스캔 신호는 상기 제1 리셋 신호로서 상기 제1 리셋 회로에 제공되고;
    제N+1행의 발광 제어선은 제N행의 픽셀 회로에서의 제1 발광 제어 회로에 접속되어 상기 제1 발광 제어 신호를 제공하고;
    N은 1보다 큰 정수이고, M은 0보다 큰 정수인 것을 특징으로 하는 표시 장치.
  17. 제16항에 있어서,
    상기 픽셀 회로는,
    제2 발광 제어 신호에 응답하여 상기 구동 전류를 상기 발광 소자에 인가하고, 상기 제2 발광 제어 신호는 상기 제1 발광 제어 신호와 다르도록 구성되는 제2 발광 제어 회로; 및
    제2 리셋 신호에 응답하여 상기 리셋 전압을 상기 구동 회로의 제2단 및 상기 보상 회로에 인가하고, 상기 제2 리셋 신호는 상기 제1 리셋 신호와 다르도록 구성되는 제2 리셋 회로; 를 더 포함하고,
    제N행의 발광 제어선은 제N행의 픽셀 회로에서의 제2 발광 제어 회로에 접속되어 상기 제2 발광 제어 신호를 제공하고;
    제N+1행의 스캔 신호선은 제N행의 픽셀 회로에서의 제2 리셋 회로에 접속되고, 상기 제N+1행의 스캔 신호선에 입력되는 스캔 신호는 상기 제2 리셋 신호로서 상기 제2 리셋 회로에 제공되는 것을 특징으로 하는 표시 장치.
  18. 표시 장치로서,
    어레이상으로 분포된 복수개의 픽셀 유닛, 복수개의 스캔 신호선, 복수개의 데이터 신호선, 복수개의 리셋 제어선, 복수개의 발광 제어선을 포함하고,
    각각의 상기 픽셀 유닛은 제1항에 기재된 픽셀 회로를 포함하고,
    제N행의 스캔 신호선은 제N행의 픽셀 회로에서의 데이터 기입 회로 및 보상 회로에 접속되어 상기 스캔 신호를 제공하고;
    제M열의 데이터 신호선은 제M열의 픽셀 회로에서의 데이터 기입 회로에 접속되어 상기 데이터 신호를 제공하고;
    제N행의 리셋 제어선은 제N행의 픽셀 회로에서의 제1 리셋 회로에 접속되어 상기 제1 리셋 신호를 제공하고;
    제N+1행의 발광 제어선은 제N행의 픽셀 회로에서의 제1 발광 제어 회로에 접속되어 상기 제1 발광 제어 신호를 제공하고;
    N 및 M은 0보다 큰 정수인 것을 특징으로 하는 표시 장치.
  19. 제18항에 있어서,
    상기 픽셀 회로는,
    제2 발광 제어 신호에 응답하여 상기 구동 전류를 상기 발광 소자에 인가하고, 상기 제2 발광 제어 신호는 상기 제1 발광 제어 신호와 다르도록 구성되는 제2 발광 제어 회로; 및
    제2 리셋 신호에 응답하여 상기 리셋 전압을 상기 구동 회로의 제2단 및 상기 보상 회로에 인가하고, 상기 제2 리셋 신호는 상기 제1 리셋 신호와 다르도록 구성되는 제2 리셋 회로; 를 더 포함하고,
    제N행의 발광 제어선은 제N행의 픽셀 회로에서의 제2 발광 제어 회로에 접속되어 상기 제2 발광 제어 신호를 제공하고;
    제N+1행의 리셋 제어선은 제N행의 픽셀 회로에서의 제2 리셋 회로에 접속되어 상기 제2 리셋 신호를 제공하는 것을 특징으로 하는 표시 장치.
  20. 제1항에 기재된 픽셀 회로의 구동 방법으로서,
    초기화 단계를 포함하고;
    초기화 단계에서, 상기 제1 리셋 신호를 입력하여, 상기 제1 리셋 회로를 턴 온하고, 상기 리셋 전압을 상기 구동 회로의 제어단에 인가하고, 상기 제1 발광 제어 신호를 입력하여, 상기 제1 발광 제어 회로를 턴 온하고, 상기 제1 전압을 상기 구동 회로의 제1단에 인가하여, 상기 구동 회로가 상기 고정 바이어스 상태에 있게 하는 것을 특징으로 하는 픽셀 회로의 구동 방법.
  21. 제12항에 기재된 픽셀 회로의 구동 방법으로서,
    초기화 단계, 데이터 기입 및 보상 단계, 리셋 단계 및 발광 단계를 포함하고;
    초기화 단계에서, 상기 제1 리셋 신호를 입력하여, 상기 제1 리셋 회로를 턴 온하고, 상기 리셋 전압을 상기 구동 회로의 제어단에 인가하고, 상기 제1 발광 제어 신호를 입력하여, 상기 제1 발광 제어 회로를 턴 온하고, 상기 제1 전압을 상기 구동 회로의 제1단에 인가하여, 상기 구동 회로가 상기 고정 바이어스 상태에 있게 하고;
    데이터 기입 및 보상 단계에서, 상기 스캔 신호 및 상기 데이터 신호를 입력하여, 상기 데이터 기입 회로, 상기 구동 회로 및 상기 보상 회로를 턴 온하고, 상기 데이터 기입 회로는 상기 데이터 신호를 상기 구동 회로에 기입하고, 상기 보상 회로는 상기 구동 회로에 대해 보상을 진행하고;
    리셋 단계에서, 상기 제2 발광 제어 신호 및 상기 제2 리셋 신호를 입력하여, 상기 제2 발광 제어 회로 및 상기 제2 리셋 회로를 턴 온하고, 상기 구동 회로, 상기 보상 회로 및 상기 발광 소자를 리셋하고; 그리고
    발광 단계에서, 상기 제1 발광 제어 신호 및 상기 제2 발광 제어 신호를 입력하여, 상기 제1 발광 제어 회로, 제2 발광 제어 회로 및 상기 구동 회로를 턴 온하고, 상기 제2 발광 제어 회로는 상기 구동 전류를 상기 발광 소자에 인가하여 상기 발광 소자가 발광하게 하는 것을 특징으로 하는 픽셀 회로의 구동 방법.
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