CN114863885A - 一种像素电路、阵列基板及显示装置 - Google Patents

一种像素电路、阵列基板及显示装置 Download PDF

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周旭
穆欣炬
马中生
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Yiwu Qingyue Optoelectronic Technology Research Institute Co Ltd
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Abstract

本发明公开了一种像素电路、阵列基板及显示装置。该像素电路包括：数据写入模块、存储模块和放电模块。数据写入模块与显示模块电连接，用于在数据写入阶段响应第一扫描信号，将数据信号写入显示模块；其中，显示模块包括：像素电极、色彩粒子和接地电极；存储模块与像素电极电连接，用于在保持阶段保持像素电极的电位；放电模块连接于像素电极和接地端之间，用于在放电阶段响应第二扫描信号，对存储模块进行放电。本发明实施例的技术方案可提高存储模块的充放电速度，从而提高了显示装置的刷新率，实现了高帧率的刷新速度。

Description

一种像素电路、阵列基板及显示装置
技术领域
本发明实施例涉及电子纸技术领域，尤其涉及一种像素电路、阵列基板及显示装置。
背景技术
电子纸显示器因其阅读舒适、功耗超低等优势，具有广阔的市场潜力。
电泳式电子纸显示装置是目前主流的电子纸显示器，电泳式电子纸显示装置需要薄膜晶体管(Thin Film Transistor，TFT)背板进行电压驱动。电子纸显示装置的刷新速度受到电子纸油墨和TFT背板的驱动能力的影响，并且电泳式电子纸的显示取决于色彩粒子的分布，色彩粒子的分布取决于驱动电压的驱动波形。现有技术中的TFT背板在以高帧率的刷新速度刷新时，存在存储电容充放电速度慢的问题，导致电泳式电子纸显示装置出现画面拖影或刷新不完全。
基于此，提供一种能够实现以高帧率的刷新速度进行刷新显示的电子纸TFT背板，成为行业内亟待解决的问题。
发明内容
本发明提供一种像素电路、阵列基板及显示装置，以实现电泳使电子纸显示装置以高帧率的刷新速度进行刷新显示。
根据本发明的一方面，提供了一种像素电路，该像素电路包括：
数据写入模块，所述数据写入模块与显示模块电连接，用于在数据写入阶段响应第一扫描信号，将数据信号写入所述显示模块；其中，所述显示模块包括：像素电极、色彩粒子和接地电极；
存储模块，所述存储模块与所述像素电极电连接，用于在保持阶段保持所述像素电极的电位；
放电模块，所述放电模块连接于所述像素电极和接地端之间，用于在放电阶段响应第二扫描信号，对所述存储模块进行放电。
可选的，所述数据写入模块包括第一薄膜晶体管，所述放电模块包括第二薄膜晶体管；
所述第一薄膜晶体管的漏极与所述第二薄膜晶体管的源极电连接，所述第二薄膜晶体管的漏极与所述接地端电连接。
可选的，所述第一薄膜晶体管的栅极与所述第二薄膜晶体管的栅极电连接；
所述第一薄膜晶体管为PMOS晶体管，所述第二薄膜晶体管为NMOS晶体管；
或者，所述第一薄膜晶体管为NMOS晶体管，所述第二薄膜晶体管为PMOS晶体管。
可选的，所述存储模块包括至少一个存储电容；各所述存储电容并联连接，且连接于所述像素电极和所述接地端之间。
根据本发明的另一方面，提供了一种阵列基板，该阵列基板包括多条第一扫描线、多条第二扫描线、多条数据线以及多个像素单元；其中，所述第一扫描线用于传输第一扫描信号，所述第二扫描线用于传输第二扫描信号，所述数据线用于传输数据信号；所述像素单元包括像素电极和如第一方面所述的像素电路。
可选的，数据写入模块包括第一薄膜晶体管，放电模块包括第二薄膜晶体管，所述第一薄膜晶体管和所述第二薄膜晶体管的沟道类型不同；
所述第一扫描线和所述第二扫描线复用，所述第一扫描线、所述第二扫描线以及所述数据线交叉形成所述像素单元。
可选的，所述第一扫描线、所述第二扫描线、所述数据线和所述像素电极包围所述第一薄膜晶体管和所述第二薄膜晶体管。
可选的，所述像素电极的至少部分区域位于所述第一薄膜晶体管和所述第二薄膜晶体管之间。
可选的，该阵列基板包括：
衬底；
栅电极层，所述栅电极层设置于所述衬底上；所述栅电极层包括所述第一薄膜晶体管的栅极、所述第二薄膜晶体管的栅极和所述存储模块的一个电极；
第一绝缘层，所述第一绝缘层覆盖所述栅电极层；
半导体材料层，所述半导体材料层设置于所述第一绝缘层上；所述半导体材料层包括所述第一薄膜晶体管的半导体层和所述第二薄膜晶体管的半导体层；
源漏电极层，所述源漏电极层嵌入所述第一绝缘层中，并与所述半导体材料层连接；
第二绝缘层，所述第二绝缘层覆盖所述半导体材料层和所述源漏电极层；
平坦化层，所述平坦化层设置于所述第二绝缘层上；
像素电极层，所述像素电极层与所述源漏电极层之间存在过孔，所述过孔用于将所述像素电极层与所述源漏电极层连通。
可选的，所述半导体材料层包括P型半导体材料和N型半导体材料。
根据本发明的另一方面，还提供了一种显示装置，包括如第二方面所述的阵列基板。
本发明实施例的技术方案通过在包含数据写入模块和存储模块的像素电路中增设放电模块，放电模块可在电压驱动周期中的放电阶段对存储模块进行放电，释放写入存储模块的数据信号的电位，使存储模块的电位降至零电位，以便在下一电压驱动周期中的数据写入阶段，数据写入模块可直接将接收到的数据信号电位写入像素电极，减少了对存储模块放电所占用的时间，提高了存储模块的放电速度，从而实现了显示装置具有高帧率的刷新速度。
应当理解，本部分所描述的内容并非旨在标识本发明的实施例的关键或重要特征，也不用于限制本发明的范围。本发明的其它特征将通过以下的说明书而变得容易理解。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是根据本发明实施例提供的一种像素电路的结构示意图；
图2是根据本发明实施例提供的又一种像素电路的结构示意图；
图3是根据本发明实施例提供的又一种像素电路的结构示意图；
图4是根据本发明实施例提供的又一种像素电路的结构示意图；
图5是根据本发明实施例提供的一种阵列基板的俯视结构示意图；
图6是根据本发明实施例提供的又一种阵列基板的俯视结构示意图；
图7是根据本发明实施例提供的一种阵列基板沿图5中A-A’方向的剖面膜层结构示意图；
图8是根据本发明实施例提供的一种阵列基板沿图6中B-B’方向的剖面膜层结构示意图；
图9是根据本发明实施例提供的一种显示装置的结构示意图。
具体实施方式
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
本发明实施例提供一种像素电路。图1是本发明实施例提供的一种像素电路的结构示意图。如图1所示，该像素电路包括：数据写入模块10、存储模块20和放电模块30。
数据写入模块10与显示模块21电连接。图1中示例性地以节点N1来表示像素电极，以及像素电极与其他模块之间的连接关系，以下将N1作为像素电极的附图标记。其中，显示模块21包括：像素电极N1、色彩粒子和接地电极。其中，色彩粒子和接地电极在图1中未示出。数据写入模块10与显示模块21中的像素电极N1电连接，数据写入模块10用于在数据写入阶段响应第一扫描信号，将数据信号写入像素电极N1。存储模块20与像素电极N1电连接，用于在保持阶段保持像素电极N1的电位。放电模块30连接于像素电极N1和接地端之间，用于在放电阶段响应第二扫描信号，对存储模块20进行放电。
具体地，本实施例提供的像素电路的工作过程包括三个阶段：数据写入阶段、保持阶段和放电阶段。在数据写入阶段，当数据写入模块10接收到第一扫描线40发出的第一扫描信号S1后，数据写入模块10导通。数据写入模块10将数据线发出的数据信号Data写入像素电极N1，使像素电极N1具有数据信号Data所具有的电位，从而像素电极N1可控制像素单元开始进行相应的显示。
存储模块20与像素电极N1电连接，因此，存储模块20的电位与像素电极N1的电位保持相等。在电压驱动周期的保持阶段，存储模块20对写入像素电极N1的数据信号Data电位进行存储，即存储模块20的电位为数据信号Data的电位。在保持阶段，数据写入模块10和放电模块30均不工作，存储模块20将存储的电位保持一段时间，以使像素单元显示相应的时间，显示装置可正常显示。
放电模块30的一端与像素电极N1电连接，另一端与接地端电连接，放电模块30的控制端与第二扫描线50电连接。在电压驱动周期的放电阶段，放电模块30的控制端接收到第二扫描线50输出的第二扫描信号S2，放电模块30导通。此时，放电模块30对存储有数据信号Data的存储模块20进行放电，将存储模块20的电能输出至接地端，使存储模块20的电位降至零电位，即像素电极N1的电位降至零电位，像素单元处于不显示状态。因此，在下一个电压驱动周期中的数据写入阶段，数据写入模块10可直接将数据线中传输的数据信号Data写入像素电极N1，进行下一帧的刷新显示，使释放上一周期写入的数据信号Data电位的时间不占用像素电路处于选通状态的时间，从而提高了存储模块20的充放电速率，实现了高帧率的刷新速度。
综上所述，本实施例的技术方案通过在包含数据写入模块10和存储模块20的像素电路中增设放电模块30，放电模块30可在电压驱动周期中的放电阶段对存储模块20进行放电，释放写入存储模块20的数据信号的电位，使存储模块20的电位降至零电位，以便在下一电压驱动周期中的数据写入阶段，数据写入模块10可直接将接收到的数据信号Data电位写入显示模块21中的像素电极N1，减少了对存储模块20放电所占用的时间，提高了存储模块20的放电速度，从而实现了显示装置具有高帧率的刷新速度。
可选的，图2是本发明实施例提供的又一种像素电路的结构示意图。在上述实施例的基础上，如图2所示，数据写入模块10包括第一薄膜晶体管101，放电模块30包括第二薄膜晶体管301。
第一薄膜晶体管101的漏极与第二薄膜晶体管301的源极电连接，第二薄膜晶体管301的漏极与接地端电连接。
具体地，第一薄膜晶体管101的栅极作为数据写入模块10的控制端，与第一扫描线40电连接；第一薄膜晶体管101的源极作为数据写入模块10的一端，与数据线电连接。
示例性地，像素电路的工作过程为：在数据写入阶段，第一薄膜晶体管101的栅极响应第一扫描信号S1的导通信号，控制第一薄膜晶体管101导通。数据线传输的数据信号Data由第一薄膜晶体管101的源极写入像素电极N1，使像素电极N1具有数据信号Data的电位。
第二薄膜晶体管301的栅极作为放电模块30的控制端，与第二扫描线50电连接。在电压驱动周期的保持阶段，第一扫描线40输出的第一扫描信号S1为零电位，第一薄膜晶体管101由导通状态转换为关断状态，第二扫描线50输出的第二扫描信号S2也为零电位，第二薄膜晶体管301保持关断状态。因此，存储模块20在保持阶段保持数据信号Data的电位。
在放电阶段，第二薄膜晶体管301的栅极响应第二扫描线50输出第二扫描信号S2，呈导通状态。第二薄膜晶体管301将存储模块20存储的电能释放至接地端，使存储模块20的电位降至零电位，以便在下一个电压驱动周期中重新写入数据信号Data。
示例性地，参见图3，第一扫描线40和第二扫描线50分别控制第一薄膜晶体管101和第二薄膜晶体管301导通，则第一薄膜晶体管101和第二薄膜晶体管301可设置为沟道类型相同的薄膜晶体管。例如：第一薄膜晶体管101和第二薄膜晶体管301可以为NMOS晶体管，也可以为PMOS晶体管。图2示出了第一薄膜晶体管101和第二薄膜晶体管301均为PMOS晶体管的情况，在数据写入阶段，第一扫描线40输出负电压信号，控制第一薄膜晶体管101导通；在保持阶段，第一扫描线40和第二扫描线50均输出零电压，分别控制第一薄膜晶体管101和第二薄膜晶体管301关断；在放电阶段，第二扫描线50输出负电压信号，控制第二薄膜晶体管301导通。
像素电路中的第一薄膜晶体管101和第二薄膜晶体管301在一个电压驱动周期的不同阶段分别导通，可使释放存储模块20存储的电能的时间不占用数据写入阶段的时间，从而提高了刷新率。
可选的，图3是本发明实施例提供的又一种像素电路的结构示意图。在上述实施例的基础上，如图3所示，第一薄膜晶体管101的栅极与第二薄膜晶体管301的栅极电连接。
第一薄膜晶体管101为PMOS晶体管，第二薄膜晶体管301为NMOS晶体管；或者，第一薄膜晶体管101为NMOS晶体管，第二薄膜晶体管301为PMOS晶体管。
具体地，第一薄膜晶体管101的栅极与第二薄膜晶体管301的栅极电连接，则第一扫描线40与第二扫描线50复用，第一薄膜晶体管101的栅极和第二薄膜晶体管301的栅极均与第一扫描线40或第二扫描线50电连接，第一扫描线40或第二扫描线50分别在不同阶段输出不同电压的电位信号，控制第一薄膜晶体管101或第二薄膜晶体管301导通。示例性地，在数据写入阶段，第一扫描线40或第二扫描线50输出负电压，控制第一薄膜晶体管101导通；在保持阶段，第一扫描线40或第二扫描线50输出零电压，控制第一薄膜晶体管101和第二薄膜晶体管301均处于关断状态；在放电阶段，第一扫描线40或第二扫描线50输出正电压，控制第二薄膜晶体管301导通。
如此设置像素电路，第一薄膜晶体管101和第二薄膜晶体管301需设置为沟道类型不同的薄膜晶体管。示例性地，图3示出了第一薄膜晶体管101为PMOS晶体管，第二薄膜晶体管301为NMOS晶体管的情况。在其他实施例中，第一薄膜晶体管101也可以为NMOS晶体管，第二薄膜晶体管301为PMOS晶体管，在此不作任何限定。仅设置一条第一扫描线40或第二扫描线50控制第一薄膜晶体管101和第二薄膜晶体管301，降低了经济成本且减小了显示装置的制备难度。
可选的，图4是本发明实施例提供的又一种像素电路的结构示意图。在上述实施例的基础上，如图4所示，存储模块20包括至少一个存储电容201。各存储电容201并联连接，且连接于像素电极N1和接地端之间。
具体地，存储电容201的一个极板作为存储模块20的一端，与像素电极N1电连接；存储电容201的另一个极板作为存储模块20的另一端，与接地端电连接。当数据写入模块10在数据写入阶段将数据信号Data写入像素电极N1时，存储电容201充电，使电位升高至与像素电极N1的电位相等，并在保持阶段保持该电位一段时间，以使显示装置能够有效显示。
优选的，存储电容201可以设置一个，也可设置多个。多个存储电容201并联连接，各存储电容201的其中一个极板作为存储模块20的一端，与像素电极N1电连接；各存储电容201的另一个极板作为存储模块20的另一端，与接地端电连接。示例性地，图4示出了存储模块20包括一个存储电容201的像素电路结构。存储模块20包括多个存储电容201，可增大存储模块20的存储容量。需要说明的是，图4将显示模块21等效为电容211在图中示出，其中电容211的其中一个极板与像素电极N1电连接，该极板等效为显示模块的像素电极N1；电容211的另一个极板与接地端电连接，该极板等效为显示模块的接地电极，电容211两极板之间设置有色彩粒子(图4中未示出)。
本发明实施例还提供一种阵列基板。该阵列基板包括多条第一扫描线40、多条第二扫描线50、多条数据线60以及多个像素单元70。其中，第一扫描线40用于传输第一扫描信号，第二扫描线50用于传输第二扫描信号，数据线60用于传输数据信号。像素单元70包括像素电极和上述任意实施例所述的像素电路。
因此，本实施例的技术方案提供的阵列基板，具有与上述任意实施例所述的像素电路相同的有益效果，即可提高像素单元70中的存储模块20的充放电速度，从而提高了阵列基板的刷新率。
可选的，图5是本发明实施例提供的一种阵列基板的俯视结构示意图。在上述实施例的基础上，如图5所示，数据写入模块10包括第一薄膜晶体管101，放电模块30包括第二薄膜晶体管301，第一薄膜晶体管101和第二薄膜晶体管301的沟道类型不同。
第一扫描线40和第二扫描线50复用，以下以第一扫描线40表示与第一薄膜晶体管101、第二薄膜晶体管301连接的扫描线。第一扫描线40和数据线60交叉形成像素单元70。
具体地，多条第一扫描线40和多条数据线60交叉设置，形成呈阵列排布的多个像素单元70，像素单元70包括像素电极和上述任意实施例中所述的像素电路。每列像素单元70均与同一条数据线60电连接。每行像素单元70均与第一扫描线40电连接，即第一薄膜晶体管101和第二薄膜晶体管301的栅极均与第一扫描线40电连接。此时，需要将第一薄膜晶体管101和第二薄膜晶体管301设置成沟道类型不同的薄膜晶体管，例如：第一薄膜晶体管101的沟道类型为N型，第二薄膜晶体管301的沟道类型为P型；或者，第一薄膜晶体管101的沟道类型为P型，第二薄膜晶体管301的沟道类型为N型，在此不作限定。
可选的，在上述实施例的基础上，继续参见图5，第一扫描线40、数据线60和像素电极80包围第一薄膜晶体管101和第二薄膜晶体管301。
具体地，在第一扫描线40和数据线60交叉形成的一个像素单元70中，像素电极80、第一扫描线40以及数据线60将第一薄膜晶体管101和第二薄膜晶体管301完全包围，第一薄膜晶体管101和第二薄膜晶体管301之间的漏极和源极共用，可节省第一薄膜晶体管101和第二薄膜晶体管301所占的空间，增大像素电极80的面积，从而提高像素电极80存储数据信号电位的能力。
可选的，图6是本发明实施例提供的又一种阵列基板的俯视结构示意图。在上述实施例的基础上，如图6所示，像素电极80的至少部分区域位于第一薄膜晶体管101和第二薄膜晶体管301之间。
具体地，第一薄膜晶体管101和第二薄膜晶体管301也可分开设置，像素电极80的部分区域位于第一薄膜晶体管101和第二薄膜晶体管301之间，第一薄膜晶体管101的漏极和第二薄膜晶体管301的源极均与像素电极80电连接，保证第一薄膜晶体管101和第二薄膜晶体管301与像素电极80实现良好的电连接。
可选的，图7是本发明实施例提供的一种阵列基板沿图5中A-A’方向的剖面膜层结构示意图，图8是本发明实施例提供的一种阵列基板沿图6中B-B’方向的剖面膜层结构示意图。在上述实施例的基础上，结合图7和图8，该阵列基板，包括：衬底901、栅电极层902、第一绝缘层903、半导体材料层904、源漏电极层905、第二绝缘层906、平坦化层907和像素电极层908。
栅电极层902设置于衬底901上，栅电极层902包括第一薄膜晶体管101的栅极、第二薄膜晶体管301的栅极和存储模块的一个电极9023；
第一绝缘层903覆盖栅电极层902；
半导体材料层904设置于第一绝缘层903上，半导体材料层904包括第一薄膜晶体管101的半导体层和第二薄膜晶体管301的半导体层；
源漏电极层905嵌入第一绝缘层903中，并与半导体材料层904连接；
第二绝缘层906覆盖半导体材料层904和源漏电极层905；
平坦化层907设置于第二绝缘层906上；
像素电极层908与源漏电极层905之间存在过孔909，过孔909用于将像素电极层908与源漏电极层905连通。
具体地，阵列基板的衬底901可以为玻璃基板，或者，若阵列基板为柔性基板，衬底901也可以为聚酰亚胺(Polyimide，PI)。在衬底901上通过镀膜以及图案化工艺，形成栅电极层902。制备栅电极层902的材料为导电材料，不作任何限定。示例性地，栅电极层902的材料可以包括金属，例如：金、铜等，也可以包括氧化铟锡(Indium Tin Oxide，ITO)、石墨烯以及导电聚合物等。栅电极层902包括第一栅电极9021和第二栅电极9022，第一栅电极9021作为第一薄膜晶体管101的栅极；第二栅电极9022作为第二薄膜晶体管301的栅极。
在栅电极层902远离衬底901的一侧覆盖第一绝缘层903，以防止栅电极层902与其他电极层连通，发生短路。第一绝缘层903可以采用氧化硅、氮化硅等无机材料制备。
在第一绝缘层903远离衬底901的一侧设置半导体材料层904，半导体材料层904包括第一薄膜晶体管101的半导体层和第二薄膜晶体管301的半导体层。其中，与第一栅电极9021垂直对应的位置设置第一薄膜晶体管101的半导体层，与第二栅电极9022垂直对应的位置设置第二薄膜晶体管301的半导体层，用于分别形成第一薄膜晶体管101和第二薄膜晶体管301。
需要说明的是，第一薄膜晶体管101的半导体材料与第二薄膜晶体管301的半导体材料的载流子类型不同。示例性地，结合图5和图7，第一薄膜晶体管101的半导体材料的载流子类型为空穴，即第一薄膜晶体管101为PMOS管；第二薄膜晶体管301的半导体材料的载流子类型为电子，即第二薄膜晶体管301为NMOS管。而在其他实施例中，第一薄膜晶体管101的半导体材料的载流子类型也可为电子，第二薄膜晶体管301的半导体材料的载流子类型为空穴。
在半导体材料层904远离衬底901的一侧设置源漏电极层905，源漏电极层905嵌入第一绝缘层903中，并与半导体材料层904连接。源漏电极层905中包括多个部分，其中，参见图7，第一电极块9051作为第一薄膜晶体管101的源极；第二电极块9052设置于第一薄膜晶体管101的半导体材料与第二薄膜晶体管301的半导体材料之间，既作为第一薄膜晶体管101的漏极，也作为第二薄膜晶体管301的源极；第三电极块9053作为第二薄膜晶体管301的漏极。参见图8，第一电极块9051和第二电极块9052分别作为第一薄膜晶体管101的源极和漏极，第三电极块9053和第四电极块9054分别作为第二薄膜晶体管301的源极和漏极。源漏电极层905嵌入第一绝缘层903中，不与栅电极层902连接。源漏电极层905可选用的金属材料，例如：可选用金、银、铜、铝等。
在源漏电极层905远离衬底901的一侧设置第二绝缘层906，第二绝缘层906覆盖半导体材料层904和源漏电极层905，保护源漏电极层905不与其他电极层连接，避免发生短路。第二绝缘层906可选用材料的种类与第一绝缘层903相同，在此不做赘述。
在第二绝缘层906远离衬底901的一侧设置平坦化层907，以将阵列基板上不同区域设置的不同厚度的膜层填平，便于进行后续操作。平坦化层907也为绝缘层，优选的，平坦化层907的制备材料可以选用有机材料，以实现制备厚度较大的平坦化层907。
在平坦化层907远离衬底901的一侧设置像素电极层908，存储模块的一个电极9023与像素电极层908形成存储电容，设置于电极9023与像素电极层908之间的第一绝缘层903、第二绝缘层906等结构构成存储电容两极板之间的介质。此外，像素电极层908还作为显示模块的其中一个极板，像素电极层908与另一个接地极板(图7和图8中未示出)形成显示模块，并且像素电极层908与另一个接地极板之间设置有色彩粒子(图7和图8中未示出)。通过像素电极层908与另一个接地极板之间形成电场，控制色彩粒子移动，从而实现显示。像素电极层908平铺于平坦化层907远离衬底901的一侧，因此，像素电极层908与源漏电极层905之间需设置过孔909，以使两电极层连通。过孔909贯穿于平坦化层907和第二绝缘层906，两端分别连接像素电极层908和源漏电极层905，通过在过孔909中填注导电材料，可实现将像素电极层908和源漏电极层905连通。
可选的，在上述实施例的基础上，半导体材料层904包括P型半导体材料和N型半导体材料。
具体地，对于半导体材料层904中包括的第一薄膜晶体管101的半导体层和第二薄膜晶体管301的半导体层的沟道材料类型不作限定，示例性地，第一薄膜晶体管101的半导体层可以为P型半导体材料，第二薄膜晶体管301的半导体层则为N型半导体材料；或者，第一薄膜晶体管101的半导体层也可以为N型半导体材料，第二薄膜晶体管301的半导体层则为P型半导体材料。并且半导体材料层904包括的半导体材料可以为硅、金属氧化物半导体、三五族半导体(如：氮化镓等)以及碳化硅等。
本发明实施例还提供一种显示装置。图9是本发明实施例提供的一种显示装置的结构示意图。如图9所示，该显示装置110包括上述任意实施例所述的阵列基板。该显示装置110可以为电子纸显示器等，具有与上述任意实施例所述的阵列基板相同的有益效果，即提高了存储电容的充放电速度，使显示装置110具有高帧率的刷新速度。
上述具体实施方式，并不构成对本发明保护范围的限制。本领域技术人员应该明白的是，根据设计要求和其他因素，可以进行各种修改、组合、子组合和替代。任何在本发明的精神和原则之内所作的修改、等同替换和改进等，均应包含在本发明保护范围之内。

Claims (11)

1.一种像素电路，其特征在于，包括：
数据写入模块，所述数据写入模块与显示模块电连接，用于在数据写入阶段响应第一扫描信号，将数据信号写入所述显示模块；其中，所述显示模块包括：像素电极、色彩粒子和接地电极；
存储模块，所述存储模块与所述像素电极电连接，用于在保持阶段保持所述像素电极的电位；
放电模块，所述放电模块连接于所述像素电极和接地端之间，用于在放电阶段响应第二扫描信号，对所述存储模块进行放电。
2.根据权利要求1所述的像素电路，其特征在于，所述数据写入模块包括第一薄膜晶体管，所述放电模块包括第二薄膜晶体管；
所述第一薄膜晶体管的漏极与所述第二薄膜晶体管的源极电连接，所述第二薄膜晶体管的漏极与所述接地端电连接。
3.根据权利要求2所述的像素电路，其特征在于，所述第一薄膜晶体管的栅极与所述第二薄膜晶体管的栅极电连接；
所述第一薄膜晶体管为PMOS晶体管，所述第二薄膜晶体管为NMOS晶体管；
或者，所述第一薄膜晶体管为NMOS晶体管，所述第二薄膜晶体管为PMOS晶体管。
4.根据权利要求1所述的像素电路，其特征在于，所述存储模块包括至少一个存储电容；各所述存储电容并联连接，且连接于所述像素电极和所述接地端之间。
5.一种阵列基板，其特征在于，包括多条第一扫描线、多条第二扫描线、多条数据线以及多个像素单元；其中，所述第一扫描线用于传输第一扫描信号，所述第二扫描线用于传输第二扫描信号，所述数据线用于传输数据信号；所述像素单元包括像素电极和如权利要求1-4中任一项所述的像素电路。
6.根据权利要求5所述的阵列基板，其特征在于，数据写入模块包括第一薄膜晶体管，放电模块包括第二薄膜晶体管，所述第一薄膜晶体管和所述第二薄膜晶体管的沟道类型不同；
所述第一扫描线和所述第二扫描线复用，所述第一扫描线、所述第二扫描线以及所述数据线交叉形成所述像素单元。
7.根据权利要求6所述的阵列基板，其特征在于，所述第一扫描线、所述第二扫描线、所述数据线和所述像素电极包围所述第一薄膜晶体管和所述第二薄膜晶体管。
8.根据权利要求6所述的阵列基板，其特征在于，所述像素电极的至少部分区域位于所述第一薄膜晶体管和所述第二薄膜晶体管之间。
9.根据权利要求6所述的阵列基板，其特征在于，包括：
衬底；
栅电极层，所述栅电极层设置于所述衬底上；所述栅电极层包括所述第一薄膜晶体管的栅极、所述第二薄膜晶体管的栅极和所述存储模块的一个电极；
第一绝缘层，所述第一绝缘层覆盖所述栅电极层；
半导体材料层，所述半导体材料层设置于所述第一绝缘层上；所述半导体材料层包括所述第一薄膜晶体管的半导体层和所述第二薄膜晶体管的半导体层；
源漏电极层，所述源漏电极层嵌入所述第一绝缘层中，并与所述半导体材料层连接；
第二绝缘层，所述第二绝缘层覆盖所述半导体材料层和所述源漏电极层；
平坦化层，所述平坦化层设置于所述第二绝缘层上；
像素电极层，所述像素电极层与所述源漏电极层之间存在过孔，所述过孔用于将所述像素电极层与所述源漏电极层连通。
10.根据权利要求9所述的阵列基板，其特征在于，所述半导体材料层包括P型半导体材料和N型半导体材料。
11.一种显示装置，其特征在于，包括如权利要求5-10任一项所述的阵列基板。
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