CN113972217A - 柔性阵列基板和显示装置 - Google Patents

柔性阵列基板和显示装置 Download PDF

Info

Publication number
CN113972217A
CN113972217A CN202010711869.2A CN202010711869A CN113972217A CN 113972217 A CN113972217 A CN 113972217A CN 202010711869 A CN202010711869 A CN 202010711869A CN 113972217 A CN113972217 A CN 113972217A
Authority
CN
China
Prior art keywords
source
drain
pixel
region
lead
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010711869.2A
Other languages
English (en)
Inventor
钱昱翰
刘利宾
韩龙
曹方旭
王品凡
于洋
李文强
吕祖彬
贾立
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to CN202010711869.2A priority Critical patent/CN113972217A/zh
Priority to PCT/CN2021/099842 priority patent/WO2022017058A1/zh
Priority to US17/788,755 priority patent/US20230031474A1/en
Publication of CN113972217A publication Critical patent/CN113972217A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K77/00—Constructional details of devices covered by this subclass and not covered by groups H10K10/80, H10K30/80, H10K50/80 or H10K59/80
    • H10K77/10—Substrates, e.g. flexible substrates
    • H10K77/111—Flexible substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1218—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or structure of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/84—Passivation; Containers; Encapsulations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1216—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/30—Devices specially adapted for multicolour light emission
    • H10K59/35—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/80—Constructional details
    • H10K59/87—Passivation; Containers; Encapsulations
    • H10K59/873—Encapsulations

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Geometry (AREA)
  • Optics & Photonics (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

本公开提供了一种柔性阵列基板和显示装置，属于显示技术领域。该柔性阵列基板包括至少一个可拉伸区域；可拉伸区域被多个贯穿孔划分出像素岛区和桥连区，桥连区包括源漏桥连区。柔性阵列基板在任意一个源漏桥连区包括依次层叠设置的衬底基板、多个第一源漏引线、第一绝缘材料层、多个第二源漏引线、第二绝缘材料层和封装层；第二源漏引线的数量少于第一源漏引线的数量；第二绝缘材料层设置有多个隔离槽，隔离槽在第二源漏金属层上的正投影隔离第二源漏引线和贯穿孔。该柔性阵列基板能够提高可拉伸区域的封装效果。

Description

柔性阵列基板和显示装置
技术领域
本公开涉及显示技术领域，尤其涉及一种柔性阵列基板和显示装置。
背景技术
柔性可拉伸(Stretchable)显示面板广泛应用于具有弯曲显示面的显示装置中。在柔性可拉伸显示面板中，可拉伸区域可以采用挖孔设计以形成像素岛区和桥连区组成的岛桥区。在岛桥区周围可以设置有隔离槽，以避免水汽侵入像素岛区和桥连区。然而，隔离槽的设置使得桥连区的信号引线密度变大且使得信号引线与隔离槽距离更小，水汽容易从隔离槽侵入信号引线而导致桥连区的电气性能降低。
所述背景技术部分公开的上述信息仅用于加强对本公开的背景的理解，因此它可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本公开的目的在于提供一种柔性阵列基板和显示装置，提高可拉伸区域的封装效果。
为实现上述发明目的，本公开采用如下技术方案：
根据本公开的第一个方面，提供一种柔性阵列基板，包括至少一个可拉伸区域；所述柔性阵列基板在所述可拉伸区域内设置有多个贯穿孔，多个所述贯穿孔将所述可拉伸区域划分出用于显示的像素岛区和用于传输信号的桥连区；所述桥连区包括源漏桥连区，所述柔性阵列基板在任意一个所述源漏桥连区包括：
衬底基板；
第一源漏金属层，设于所述衬底基板的一侧，且包括多个第一源漏引线；
第一绝缘材料层，设于所述第一源漏金属层远离所述衬底基板的一侧；
第二源漏金属层，设于所述第一绝缘材料层远离所述衬底基板的一侧；所述第二源漏金属层包括多个第二源漏引线，且所述第二源漏引线的数量少于所述第一源漏引线的数量；
第二绝缘材料层，设于所述第二源漏金属层远离所述衬底基板的一侧；所述第二绝缘材料层设置有多个隔离槽，所述隔离槽在所述第二源漏金属层上的正投影隔离所述第二源漏引线和所述贯穿孔；
封装层，设于所述第二绝缘材料层远离所述衬底基板的一侧。
在本公开的一种示例性实施例中，在所述源漏桥连区，所述第二源漏引线在所述第二绝缘材料层上的正投影与所述隔离槽之间的距离的最小值，不小于相邻两个所述第二源漏引线之间的间距。
在本公开的一种示例性实施例中，在所述源漏桥连区，所述隔离槽的宽度，不大于相邻两个所述第二源漏引线之间的间距的2倍。
在本公开的一种示例性实施例中，在所述源漏桥连区，所述隔离槽的宽度，等于相邻两个所述第二源漏引线之间的间距的0.9～1.1倍；在所述第二源漏引线与一个相邻的所述贯穿孔之间，所述隔离槽的数量为多个，且相邻两个所述隔离槽之间的间距等于相邻两个所述第二源漏引线之间的间距的0.9～1.1倍。
在本公开的一种示例性实施例中，在所述源漏桥连区，相邻两个所述第二源漏引线之间的间距，不大于所述第二源漏引线的宽度的2倍。
在本公开的一种示例性实施例中，在所述源漏桥连区，多个所述第二源漏引线等间距排布；所述源漏桥连区相邻的两个所述贯穿孔，与所述第二源漏引线之间的最小距离相等。
在本公开的一种示例性实施例中，在所述源漏桥连区，相邻两个所述第一源漏引线之间的间距，不大于相邻两个所述第二源漏引线之间的间距。
在本公开的一种示例性实施例中，在所述源漏桥连区，所述第一源漏引线在所述第二绝缘材料层上的正投影与所述隔离槽之间的距离的最小值，不大于所述第二源漏引线在所述第二绝缘材料层上的正投影与所述隔离槽之间的距离的最小值。
在本公开的一种示例性实施例中，在所述源漏桥连区，所述第一源漏引线在所述第二绝缘材料层上的正投影，与所述隔离槽至少部分交叠。
在本公开的一种示例性实施例中，在所述源漏桥连区，所述第一源漏引线在所述第二绝缘材料层上的正投影与所述隔离槽之间的距离的最小值为1.5～2.7微米；所述第二源漏引线在所述第二绝缘材料层上的正投影与所述隔离槽之间的距离的最小值为4.5～6.0微米。
在本公开的一种示例性实施例中，所述第一源漏引线的数量比所述第二源漏引线的数量大1或2。
在本公开的一种示例性实施例中，所述隔离槽远离所述衬底基板的一端的宽度，小于所述隔离槽靠近所述衬底基板的一端的宽度。
在本公开的一种示例性实施例中，在所述源漏桥连区，所述第一源漏引线的延伸方向与所述贯穿孔的延伸方向平行或者垂直；所述第二源漏引线的延伸方向与所述贯穿孔的延伸方向平行或者垂直。
在本公开的一种示例性实施例中，所述像素岛区包括多个子像素，任意一个所述子像素沿行方向的尺寸为第一尺寸；在所述源漏桥连区，相邻两个所述第二源漏引线之间的间距等于第二尺寸；所述第一尺寸大于所述第二尺寸。
在本公开的一种示例性实施例中，所述贯穿孔包括沿行方向延伸的第一长条孔和沿列方向延伸的第二长条孔；所述源漏桥连区位于所述第一长条孔的端部与所述第二长条孔的侧边之间。
在本公开的一种示例性实施例中，任意一个所述像素岛区位于相邻的两个所述第一长条孔之间，且位于相邻的两个所述第二长条孔之间；任意一个所述像素岛区包括四个像素，任意一个所述像素包括红色子像素、绿色子像素和蓝色子像素。
在本公开的一种示例性实施例中，在任意一个所述像素岛区，四个所述像素形成两个像素行，任意一个所述像素行包括沿所述行方向排列的两个所述像素；
其中，任意一个所述像素行中，所述蓝色子像素的像素电极和所述红色子像素的像素电极沿所述行方向排列，且位于所述绿色子像素的像素电极远离另一个所述像素行的一侧。
在本公开的一种示例性实施例中，所述柔性阵列基板在任意一个所述像素岛区包括阵列设置的多个子像素，任意一个所述子像素包括像素驱动电路和与所述像素驱动电路电连接的像素电极；任意一个所述像素驱动电路包括存储电容、第一薄膜晶体管至第七薄膜晶体管；其中，
所述第一薄膜晶体管的第一端用于加载初始信号，所述第一薄膜晶体管的第二端与所述存储电容的第一电极板电连接，所述第一薄膜晶体管的控制端用于加载复位信号；
所述第二薄膜晶体管的第一端与所述第三薄膜晶体管的第二端、所述第六薄膜晶体管的第一端电连接，所述第二薄膜晶体管的第二端与所述存储电容的第一电极板电连接，所述第二薄膜晶体管的控制端用于加载扫描信号；
所述第三薄膜晶体管的第一端与所述第四薄膜晶体管的第二端、所述第五薄膜晶体管的第二端电连接，所述第三薄膜晶体管的控制端与所述存储电容的第一电极板电连接；
所述第四薄膜晶体管的第一端用于加载数据信号，所述第四薄膜晶体管的控制端用于加载所述扫描信号；
所述第五薄膜晶体管的第一端用于加载电源电压，所述第五薄膜晶体管的控制端用于加载使能信号；
所述第六薄膜晶体管的第二端用于与所述像素电极电连接，所述第六薄膜晶体管的控制端用于加载所述使能信号；
所述第七薄膜晶体管的第一端用于加载所述初始信号，所述第七薄膜晶体管的第二端用于与所述像素电极电连接，所述第七薄膜晶体管的控制端用于加载所述复位信号；
所述存储电容的第二电极板用于加载所述电源电压。
在本公开的一种示例性实施例中，任意一个所述像素岛区包括沿设定方向依次排列的第一列像素驱动电路至第六列像素驱动电路，任意一列像素驱动电路包括沿列方向排列的多个所述像素驱动电路；其中，所述设定方向为平行于行方向的一个方向；
在所述源漏桥连区，所述第一源漏引线的数量为五个；沿所述设定方向的第一个所述第一源漏引线用于向所述第一列像素驱动电路加载所述数据信号；沿所述设定方向的第二个所述第一源漏引线用于向所述第二列像素驱动电路加载所述数据信号；沿所述设定方向的第四个所述第一源漏引线用于向所述第五列像素驱动电路加载所述数据信号。
在本公开的一种示例性实施例中，在所述源漏桥连区，所述第二源漏引线的数量为四个；沿所述设定方向的第一个所述第二源漏引线用于向所述第一列像素驱动电路至所述第六列像素驱动电路加载所述电源电压；沿所述设定方向的第二个所述第二源漏引线用于向所述第三列像素驱动电路加载所述数据信号；沿所述设定方向的第三个所述第二源漏引线用于向所述第四列像素驱动电路加载所述数据信号；沿所述设定方向的第四个所述第二源漏引线用于向所述第六列像素驱动电路加载所述数据信号。
根据本公开的第二个方面，提供一种显示装置，包括上述的柔性阵列基板。
本公开提供的柔性阵列基板和显示装置，在源漏桥连区设置有两层源漏金属层，可以提高源漏金属层形成的各个源漏引线的宽度和源漏引线之间的间距，降低源漏引线之间的串扰并降低源漏引线的阻抗，提升源漏引线的可弯折性能并进而提高可拉伸区域的拉伸性能和电气稳定性。不仅如此，第二源漏引线的数量少于第一源漏引线的数量，可以使得第二源漏引线与隔离槽之间的间距增大，降低水汽通过隔离槽侵入第二源漏引线的风险，提高可拉伸区域的封装的可靠性，进一步提高可拉伸区域的电气稳定性。
附图说明
通过参照附图详细描述其示例实施方式，本公开的上述和其它特征及优点将变得更加明显。
图1是本公开一种实施方式的可拉伸区域的结构示意图。
图2是本公开一种实施方式的柔性阵列基板在源漏桥连区的结构示意图。
图3是本公开一种实施方式的柔性阵列基板在源漏桥连区的结构示意图。
图4是本公开一种实施方式的柔性阵列基板在源漏桥连区的结构示意图。
图5是本公开一种实施方式的柔性阵列基板在源漏桥连区的结构示意图。
图6是本公开一种实施方式的柔性阵列基板在源漏桥连区的俯视结构示意图；其中，图6仅仅示出了贯穿孔、第一源漏引线、第二源漏引线和隔离槽的相对位置关系。
图7是本公开一种实施方式的在源漏桥连区形成第一源漏引线的结构示意图。
图8是本公开一种实施方式的在源漏桥连区形成第一绝缘材料层的结构示意图。
图9是本公开一种实施方式的在源漏桥连区形成第二源漏引线的结构示意图。
图10是本公开一种实施方式的在源漏桥连区形成第二平坦化层的结构示意图。
图11是本公开一种实施方式的在源漏桥连区形成第二钝化层的结构示意图。
图12是本公开一种实施方式的在源漏桥连区形成隔离槽的结构示意图。
图13是本公开一种实施方式的在源漏桥连区形成封装层的结构示意图。
图14是本公开一种实施方式的在源漏桥连区形成有机发光层和公共电极层的结构示意图。
图15是本公开一种实施方式的在源漏桥连区形成封装层的结构示意图。
图16是本公开一种实施方式的像素驱动电路的等效电路图。
图17是本公开一种实施方式的像素驱动电路的半导体层的结构示意图。
图18是本公开一种实施方式的像素驱动电路的第一栅极层的结构示意图。
图19是本公开一种实施方式的像素驱动电路的第二栅极层的结构示意图。
图20是本公开一种实施方式的像素驱动电路的第一源漏金属层的结构示意图。
图21是本公开一种实施方式的像素驱动电路的第二源漏金属层的结构示意图。
图22是本公开一种实施方式的可拉伸区域的半导体层的结构示意图。
图23是本公开一种实施方式的可拉伸区域的第一栅极层的结构示意图。
图24是本公开一种实施方式的可拉伸区域的第二栅极层的结构示意图。
图25是本公开一种实施方式的可拉伸区域的第一源漏金属层的结构示意图。
图26是本公开一种实施方式的可拉伸区域的第二源漏金属层的结构示意图。
图27是本公开一种实施方式的可拉伸区域的像素电极层的结构示意图。
图中主要元件附图标记说明如下：
A、行方向；B、列方向；C、设定方向；010、贯穿孔；010a、开孔区；011、第一长条孔；012、第二长条孔；020、像素岛区；021、像素分布区；022、像素布线区；030、桥连区；031、源漏桥连区；032、栅极桥连区；040、源漏引线；041、电源引线；042、数据引线；050、支撑基板；0681、存储电容的第一电极板；0682、存储电容的第二电极板；100、衬底基板；200、第一源漏金属层；201、第一源漏引线；211、第一连接引线；212、第二连接引线；213、第三连接引线；221、源漏第一过孔区；222、源漏第二过孔区；223、源漏第三过孔区；224、源漏第四过孔区；225、源漏第五过孔区；226、源漏第六过孔区；227、源漏第七过孔区；228、源漏第八过孔区；229、源漏第九过孔区；231、第一金属引线；232、第二金属引线；233、第三金属引线；234、第四金属引线；235、第五金属引线；246、第六金属引线；247、第七金属引线；248、第八金属引线；249、第九金属引线；2410、第十金属引线；2411、第十一金属引线；2412、第十二金属引线；300、第一绝缘材料层；301、第一钝化层；302、第一平坦化层；400、第二源漏金属层；401、第二源漏引线；411、列向电源引线；412、行向电源引线；413、转接焊盘；4313、第十三金属引线；4314、第十四金属引线；4315、第十五金属引线；4316、第十六金属引线；500、第二绝缘材料层；501、第二平坦化层；502、第二钝化层；503、隔离槽；600、封装层；701、屏蔽层；702、第三绝缘材料层；703、有机发光层；704、公共电极层；7051、红色子像素的像素电极；7052、绿色子像素的像素电极；7053、蓝色子像素的像素电极；810、半导体层；8111、第一沟道区；8112、第二沟道区；8113、第三沟道区；8114、第四沟道区；8115、第五沟道区；8116、第六沟道区；8117、第七沟道区；8121、第一导电段；8122、第二导电段；8123、第三导电段；8124、第四导电段；8125、第五导电段；8126、第六导电段；8127、第七导电段；8131、半导体层第一过孔区；8132、半导体层第二过孔区；8133、半导体层第三过孔区；8136、半导体层第六过孔区；8137、半导体层第七过孔区；8211、第一栅极引线；8212、第二栅极引线；8213、第三栅极引线；8221、扫描引线；8222、使能引线；8223、复位引线；8231、第一引线区；8232、第二引线区；8234、第四引线区；8235、第五引线区；8236、第六引线区；8237、第七引线区；8245、栅极层第五过孔区；8311、第四栅极引线；8312、第五栅极引线；8313、第六栅极引线；8321、初始化引线；8322、辅助电极板；8334、栅极层第四过孔区；8338、栅极层第八过孔区；8339、栅极层第九过孔区。
具体实施方式
现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施例使得本公开将更加全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施例中。在下面的描述中，提供许多具体细节从而给出对本公开的实施例的充分理解。
在图中，为了清晰，可能夸大了区域和层的厚度。在图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施例中。在下面的描述中，提供许多具体细节从而给出对本公开的实施例的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而没有所述特定细节中的一个或更多，或者可以采用其它的方法、组元、材料等。在其它情况下，不详细示出或描述公知结构、材料或者操作以避免模糊本公开的主要技术创意。
用语“一个”、“一”、“所述”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。用语“第一”和“第二”等仅作为标记使用，不是对其对象的数量限制。
本公开提供一种柔性阵列基板，该柔性阵列基板包括至少一个可拉伸区域；如图1所示，柔性阵列基板在可拉伸区域内设置有多个贯穿孔010，多个贯穿孔010将可拉伸区域划分出用于显示的像素岛区020和用于传输信号的桥连区030；其中，桥连区030包括源漏桥连区031；如图2和图3所示，柔性阵列基板在任意一个源漏桥连区031包括衬底基板100、第一源漏金属层200、第一绝缘材料层300、第二源漏金属层400、第二绝缘材料层500和封装层600。第一源漏金属层200设于衬底基板100的一侧，且包括多个第一源漏引线201；第一绝缘材料层300设于第一源漏金属层200远离衬底基板100的一侧；第二源漏金属层400设于第一绝缘材料层300远离衬底基板100的一侧；第二源漏金属层400包括多个第二源漏引线401，且第二源漏引线401的数量少于第一源漏引线201的数量；第二绝缘材料层500设于第二源漏金属层400远离衬底基板100的一侧；参见图6和图12，第二绝缘材料层500设置有多个隔离槽503(图2和图3中被封装层600填充)，隔离槽503在第二源漏金属层400上的正投影隔离第二源漏引线401和贯穿孔010；封装层600设于第二绝缘材料层500远离衬底基板100的一侧。
本公开提供的柔性阵列基板，在源漏桥连区031设置有两层源漏金属层，可以提高源漏金属层形成的各个源漏引线040的宽度和源漏引线040之间的间距，降低源漏引线040之间的串扰并降低源漏引线040的阻抗，提升源漏引线040的可弯折性能并进而提高可拉伸区域的拉伸性能和电气稳定性。不仅如此，第二源漏引线401的数量少于第一源漏引线201的数量，可以使得第二源漏引线401与隔离槽503之间的间距增大，降低水汽通过隔离槽503侵入第二源漏引线401的风险，提高可拉伸区域的封装的可靠性，进一步提高可拉伸区域的电气稳定性。
在本公开中，源漏桥连区031内的某一结构的宽度指的是，该结构在衬底基板100上的正投影，在衬底基板100的平面内且垂直于源漏引线040的延伸方向上的尺寸。举例而言，源漏引线的宽度指的是，在源漏桥连区031的源漏引线040在衬底基板100上的正投影，在衬底基板100的平面内且垂直于源漏引线040的延伸方向上的尺寸。再举例而言，隔离槽503的宽度指的是，在源漏桥连区031的隔离槽503在衬底基板100上的正投影，在衬底基板100的平面内且垂直于源漏引线040的延伸方向上的尺寸。
下面，结合附图对本公开提供的柔性阵列基板的结构、原理和效果做进一步的解释和说明。
本公开提供的柔性阵列基板具有至少一个可拉伸区域，该可拉伸区域可以通过拉伸形变而适应弯曲表面，并在拉伸后依然能够实现显示功能。可拉伸区域可以位于柔性阵列基板的边缘、角部等局部区域，也可以覆盖整个柔性阵列基板的显示区，本公开对此不做特殊的限定。举例而言，在本公开的一种实施方式中，柔性阵列基板可以具有四个可拉伸区域，且该四个可拉伸区域位于柔性阵列基板的四个顶角处；如此，该柔性阵列基板可以应用于四曲面显示屏。再举例而言，在本公开的另一种实施方式中，该柔性阵列基板的可拉伸区域至少覆盖该柔性阵列基板的显示区，即该柔性阵列基板的显示区均为可拉伸区域；如此，该柔性阵列基板可以用于制备头戴式显示头盔。
在可拉伸区域，如图1所示，柔性阵列基板可以设置有多个贯穿孔010，以提高可拉伸区域的拉伸性能。贯穿孔010可以将可拉伸区域划分为相互连接的岛桥区域，该岛桥区域包括用于显示的像素岛区020和用于传输信号的桥连区030，相邻像素岛区020之间通过桥连区030连接。贯穿孔010的形状和设置方式可以根据需求进行选择和确定，其可以为工字型孔、长条孔或者其他形状的贯穿孔010。柔性阵列基板还设置有隔离槽503，隔离槽503环绕各个贯穿孔010设置，以便阻断水氧从贯穿孔010向岛桥区域入侵的通道，达成对像素岛区020和桥连区030的保护。
可选地，贯穿孔010可以为长条形孔。参见图1，贯穿孔010可以包括沿行方向A延伸的第一长条孔011和沿列方向B延伸的第二长条孔012；其中，同一行的相邻两个第一长条孔011之间设置有一个第二长条孔012，相邻两行第一长条孔011交错排布；同一列的相邻两个第二长条孔012之间设置有一个第一长条孔011，且相邻两列第二长条孔012交错排布。如此，一个像素岛区020周围具有两个第一长条孔011和两个第二长条孔012，一个第一长条孔011用于分割相邻的两列像素岛区020，一个第二长条孔012用于分割相邻的两行像素岛区020。桥连区030包括栅极桥连区032和源漏桥连区031，其中，栅极桥连区032位于第一长条孔011的侧边与第二长条孔012的端部之间，用于连接同行相邻设置的两个像素岛区020；源漏桥连区031位于第一长条孔011的端部与第二长条孔012的侧边之间，用于连接同列相邻设置的两个像素岛区020。
进一步地，像素岛区020可以包括像素分布区021和像素分布区021两侧的两个像素布线区022。像素分布区021可以设置有一个或者多个像素，每个像素可以包括一个或者多个子像素。可选地，各个子像素可以为自发光的发光元件，例如可以具有OLED(有机电致发光二极管)、Micro LED(微发光二极管)等。可选地，每个像素可以包括多种不同颜色的子像素，以便通过不同颜色的子像素的混色实现彩色显示。举例而言，在本公开的一种实施方式中，一个像素岛区020可以包括四个像素，每个像素包括一个红色子像素、一个绿色子像素和一个蓝色子像素。换言之，任意一个像素岛区020位于相邻的两个第一长条孔011之间，且位于相邻的两个第二长条孔012之间；任意一个像素岛区020包括四个像素，任意一个像素包括红色子像素、绿色子像素和蓝色子像素。
可选地，任意一个子像素沿行方向A的尺寸为第一尺寸；在源漏桥连区031，相邻两个第二源漏引线401之间的间距等于第二尺寸；第一尺寸大于第二尺寸。
如图1所示，像素布线区022位于像素分布区021靠近第一长条孔011的一侧，且与源漏桥连区031、栅极桥连区032连接。换言之，在像素岛区020内，沿列方向B，依次设置有像素布线区022、像素分布区021和像素布线区022。如此，像素分布区021可以通过像素布线区022将各个源漏引线040汇聚至源漏桥连区031，像素分布区021可以通过像素布线区022将各个栅极引线汇聚至栅极桥连区032。
可选地，栅极桥连区032可以设置有栅极引线，以便为像素岛区020提供扫描信号、使能信号、复位信号、初始化信号等栅极信号中的一种或者多种；当然的，栅极桥连区032的栅极引线还可以用于为柔性阵列基板的其他区域的像素提供扫描信号、使能信号、复位信号、初始化信号等栅极信号中的一种或者多种。
源漏桥连区031可以设置有源漏引线040，源漏引线040包括位于第一源漏金属层200的第一源漏引线201和位于第二源漏金属层400的第二源漏引线401。源漏引线040用于为像素岛区020提供数据信号、电源电压，或者用于传输像素岛区020的感测信号等。当然的，如果柔性阵列基板的可拉伸区域以外还设置有子像素，在一些情形下，源漏桥连区031的源漏引线040还可以为柔性阵列基板的其他区域的像素提供数据信号、电源电压等，或者还可以传输其他区域的像素的感测信号等。
优选地，在源漏桥连区031，第一源漏引线201的延伸方向与贯穿孔010的延伸方向平行或者垂直；第二源漏引线401的延伸方向与贯穿孔010的延伸方向平行或者垂直。进一步的地，在源漏桥连区031，第一源漏引线201和第二源漏引线401的延伸方向与第二长条孔012的延伸方向平行。即，在源漏桥连区031，第一源漏引线201和第二源漏引线401的延伸方向为列方向B。
可选地，在像素布线区022，第一源漏引线201和第二源漏引线401的延伸方向与贯穿孔010的延伸方向平行或者垂直。换言之，对于任意一个第一源漏引线201或者第二源漏引线401，在像素布线区022，其可以沿行方向A延伸，也可以沿列方向B延伸，还可以局部沿行方向A延伸且其余部分沿列方向B延伸。
在本公开的一种实施方式中，柔性阵列基板在可拉伸区域以外还设置有像素，这些像素中的第一部分的源漏引线040不经过可拉伸区域，这些像素中的第二部分可以与像素岛区020中的像素共用源漏引线040，这些像素中的第三部分的源漏引线040可以穿过可拉伸区域的源漏桥连区031且不用于驱动像素岛区020的像素。
如图1所示，在源漏桥连区031，源漏引线040包括用于加载电源电压的电源引线041和用于加载数据信号的数据引线042。其中，图1中仅仅示例性地画出了一根电源引线041和一根数据引线042，该图1仅用于示意存在电源引线041和数据引线042，而非用于示意电源引线041的数量和数据引线042的数量。
可选地，在一个源漏桥连区031，可以仅设置一条电源引线041，该电源引线041在像素岛区020可以通过桥接等方式向各个子像素提供电源电压。如此，可以减少源漏桥连区031的源漏引线040数量，进而便于提高源漏引线040的间距和源漏引线040的宽度，进而提高源漏引线040的可弯折性能并进而提高可拉伸区域的拉伸性能和电气稳定性。不仅如此，由于源漏引线040的数量减少，还可以使得源漏引线040距离贯穿孔010和隔离槽503的距离更远，能够提高可拉伸区域的封装的可靠性。尤其是，在源漏桥连区031的源漏引线040数量的减少，便于减小源漏桥连区031的宽度并减少源漏桥连区031的面积占比，提高像素岛区020的尺寸和面积占比，进而提高柔性阵列基板在可拉伸区域的像素密度或者发光面积，提高显示效果。
可选地，电源引线041的宽度大于数据引线042的宽度，以降低电源引线041的压降。优选地，电源引线041的宽度为数据引线042的宽度的1.5～3倍。
在本公开的一种实施方式中，在一个源漏桥连区031，电源引线041的数量为一个，且该电源引线041为一根第二源漏引线401。
示例性地，在本公开的一种实施方式中，像素岛区020包括4个像素，每个像素包括3个独立发光的子像素，3个子像素分别为红色子像素、绿色子像素和蓝色子像素。在一个源漏桥连区031，可以设置有9根源漏引线040，该9根源漏引线040包括5根第一源漏引线201和4根第二源漏引线401。其中1根第二源漏引线401作为电源引线041，用于向像素岛区020的各个子像素加载电源电压；6根源漏引线040作为数据引线042，用于向像素岛区020的各个子像素加载数据信号；2根源漏引线040作为数据引线042，用于向可拉伸区域以外的子像素提供数据信号，且不用于向像素岛区020的子像素提供数据信号。相较于将所有源漏引线040设置于同一源漏金属层的方案，该实施方式可以将源漏引线040的总布线宽度降低43％，且能够保证各个源漏引线040的封装效果。
可选地，在源漏桥连区031，第二源漏引线401在第二绝缘材料层500上的正投影与隔离槽503之间的距离的最小值，不小于相邻两个第二源漏引线401之间的间距。如此，可以保证第二源漏引线401与隔离槽503之间具有足够大的距离，使得水汽难以通过隔离槽503侵入第二源漏引线401，进而避免第二源漏引线401的电气性能下降。
优选地，在源漏桥连区031，第二源漏引线401在第二绝缘材料层500上的正投影与隔离槽503之间的距离的最小值，等于相邻两个第二源漏引线401之间的间距的1.5～2.0倍。举例而言，在本公开的一种实施方式中，在源漏桥连区031，相邻两根第二源漏引线401之间的间距等于3微米，第二源漏引线401在第二绝缘材料层500上的正投影与隔离槽503之间的距离的最小值等于4.5～6.0微米。
可选地，隔离槽503的宽度，不大于相邻两个第二源漏引线401之间的间距的2倍。如此，可以避免隔离槽503的宽度太大而压缩第二源漏引线401与隔离槽503之间的距离，保证第二源漏引线401与隔离槽503之间具有足够大的距离，使得水汽难以通过隔离槽503侵入第二源漏引线401。不仅如此，通过减小隔离槽503的宽度，还便于设置更多个隔离槽503以进一步提高源漏桥连区031的封装稳定性。
可选地，在源漏桥连区031，在第二源漏引线401与一个相邻的贯穿孔010之间，隔离槽503的数量为多个，且相邻两个隔离槽503之间的间距不大于相邻两个第二源漏引线401之间的间距的2倍。如此，当源漏桥连区031的单侧设置多个隔离槽503时，可以避免隔离槽503的间距过大而压缩第二源漏引线401与隔离槽503之间的距离，保证第二源漏引线401与隔离槽503之间具有足够大的距离，使得水汽难以通过隔离槽503侵入第二源漏引线401。不仅如此，通过减小隔离槽503的间距，还便于设置更多个隔离槽503以进一步提高源漏桥连区031的封装稳定性。
优选地，在源漏桥连区031，隔离槽503的宽度，等于相邻两个第二源漏引线401之间的间距的0.9～1.1倍；在第二源漏引线401与一个相邻的贯穿孔010之间，隔离槽503的数量为多个，且相邻两个隔离槽503之间的间距等于相邻两个第二源漏引线401之间的间距的0.9～1.1倍。如此，可以进一步压缩隔离槽503的宽度以及隔离槽503的间距，进而可以在源漏桥连区031设置更多的隔离槽503且使得隔离槽503与第二源漏引线401之间的间距更大，进一步提高源漏桥连区031的封装稳定性和源漏引线040的的电气性能的稳定。举例而言，在本公开的一种实施方式中，在源漏桥连区031，相邻两个第二源漏引线401之间的间距等于3微米，隔离槽503的宽度等于2.7～3.3微米，在源漏桥连区031同侧的相邻两个隔离槽503的间距等于2.7～3.3微米。
可选地，在源漏桥连区031，相邻两个第二源漏引线401之间的间距，不大于第二源漏引线401的宽度的最小值的2倍。如此，可以避免第二源漏引线401之间的间距太大而压缩第二源漏引线401与隔离槽503之间的距离，可以保证第二源漏引线401与隔离槽503之间具有足够大的距离，使得水汽难以通过隔离槽503侵入第二源漏引线401。不仅如此，通过减小相邻两个第二源漏引线401之间的间距，还便于设置更多个隔离槽503以进一步提高源漏桥连区031的封装稳定性。
优选地，在源漏桥连区031，相邻两个第二源漏引线401之间的间距，等于第二源漏引线401的宽度的最小值的0.9～1.1倍。举例而言，在本公开的一种实施方式中，第二源漏引线401的宽度的最小值为3微米，相邻两个第二源漏引线401之间的间距为2.7～3.3微米。
当然的，在本公开的另一种实施方式中，还可以根据柔性阵列基板制备过程中曝光机的对准精度等来确定相邻两个第二源漏引线401在源漏桥连区031的间距；在满足相邻两个第二源漏引线401的串扰可控的条件下，可以在制备工艺允许的范围内减小源漏桥连区031中相邻两个第二源漏引线401之间的间距。示例性地，在本公开的一种实施方式中，根据曝光机的对准和曝光精度，在源漏桥连区031，第二源漏引线401之间的间距可以等于2～4微米。优选地，在源漏桥连区031，第二源漏引线401之间的间距可以等于3微米。
可选地，如图2～5所示，在源漏桥连区031，多个第二源漏引线401等间距排布；源漏桥连区031相邻的两个贯穿孔010，与在源漏桥连区031中的第二源漏引线401之间的最小距离相等。如此，在源漏桥连区031，第二源漏金属层400的各个第二源漏引线401呈中心对称排布，能够保证源漏桥连区031临近贯穿孔010的两侧均能够获得足够的空间以设置隔离槽503，进而保证各个第二源漏引线401与隔离槽503之间具有足够大的距离，使得水汽难以通过隔离槽503侵入第二源漏引线401。
可选地，在源漏桥连区031，相邻两个第一源漏引线201之间的间距，不大于相邻两个第二源漏引线401之间的间距。如此，可以避免第一源漏引线201之间的间距太大而导致源漏桥连区031的宽度增大，便于增大像素岛区020的面积占比并提高可拉伸区域的像素密度或者发光面积。
优选地，在源漏桥连区031，相邻两个第一源漏引线201之间的间距，等于相邻两个第二源漏引线401之间的间距的0.9～1.0倍。举例而言，在本公开的一种实施方式中，在源漏桥连区031，相邻两个第二源漏引线401之间的间距等于3微米，相邻两个第一源漏引线201之间的间距等于2.7～3.0微米。
可选地，如图6所示，在源漏桥连区031，第一源漏引线201在第二绝缘材料层500上的正投影与隔离槽503之间的距离的最小值，不大于第二源漏引线401在第二绝缘材料层500上的正投影与隔离槽503之间的距离的最小值。由于隔离槽503开设于第二绝缘材料层500，因此第一源漏引线201被第一绝缘材料层300完全覆盖，水汽难以通过隔离槽503侵入第一源漏引线201。因此，减小第一源漏引线201与隔离槽503之间的距离不会导致第一源漏引线201的电性性能的稳定性下降。不仅如此，减小第一源漏引线201在第二绝缘材料层500上的正投影与隔离槽503之间的距离，还可以减小源漏桥连区031的宽度，进而便于增大像素岛区020的面积占比并提高可拉伸区域的像素密度。
在本公开的一种实施方式中，如图6所示，源漏桥连区031中，第一源漏引线201在第二绝缘材料层500上的正投影，与隔离槽503完全不交叠。在该实施方式中，在源漏桥连区031，隔离槽503在第一源漏金属层200上的正投影位于第一源漏引线201和贯穿孔010之间，可以保证第一源漏引线201与贯穿孔010之间具有足够的距离。举例而言，在源漏桥连区031，第一源漏引线201在第二绝缘材料层500上的正投影，与隔离槽503的距离的最小值为1.5～2.7微米；第二源漏引线401在第二绝缘材料层500上的正投影与隔离槽503之间的距离的最小值为4.5～6.0微米。
优选地，在源漏桥连区031，第一源漏引线201在第二绝缘材料层500上的正投影，与隔离槽503的距离的最小值为2.1微米；第二源漏引线401在第二绝缘材料层500上的正投影与隔离槽503之间的距离的最小值为5.2微米。如此，相较于第一源漏引线201在第二绝缘材料层500上的正投影与隔离槽503的距离的最小值，第二源漏引线401在第二绝缘材料层500上的正投影与隔离槽503之间的距离的最小值增大了148％，使得第二源漏引线401远离隔离槽503，提高了对第二源漏引线401的封装效果。
在本公开的一种实施方式中，在源漏桥连区031，第一源漏引线201在第二源漏金属层400上的正投影，与各个第二源漏引线401间隔设置且相互不交叠。如此，可以减少源漏引线040之间的寄生电容，降低源漏引线040之间的串扰。
在本公开的另一种实施方式中，在源漏桥连区031，第一源漏引线201在第二绝缘材料层500上的正投影，与隔离槽503至少部分交叠。在该实施方式中，在源漏桥连区031，部分第一源漏引线201，例如最外侧的第一源漏引线201，可以部分位于隔离槽503下方。如此，第一源漏引线201在第二绝缘材料层500上的正投影，与隔离槽503的距离的最小值为0微米；这可以进一步减小源漏桥连区031的宽度，进而便于进一步增大像素岛区020的面积占比并提高可拉伸区域的像素密度或者发光面积。
可选地，第一源漏引线201的数量比第二源漏引线401的数量大1或2。如此，避免第一源漏引线201的数量大大超过第二源漏引线401的数量而导致源漏桥连区031过宽。在本公开的一种实施方式中，源漏引线040的数量为偶数，第一源漏引线201的数量比第二源漏引线401的数量大2。在本公开的另一种实施方式中，源漏引线040的数量为奇数，第一源漏引线201的数量比第二源漏引线401的数量大1。
可选地，隔离槽503远离衬底基板100的一端的宽度，小于隔离槽503靠近衬底基板100的一端的宽度。如此，对于发光元件为有机电发光二极管的柔性阵列基板，在通过蒸镀的方法形成柔性阵列基板的有机发光层703和公共电极层704时，有机发光层703和公共电极层704在隔离槽503的侧壁处不连续。如此，可以避免水氧沿着有机发光层703与第二绝缘层之间的界面处侵入源漏桥连区031和像素岛区020，阻断水氧入侵通道，保证源漏桥连区031和像素岛区020的封装的稳定性。
在本公开的一种实施方式中，如图2和图3所示，隔离槽503可以贯穿第二绝缘材料层500，以使得隔离槽503能够更有效地阻断水氧入侵路线，提高对第二源漏引线401的封装效果。
在本公开的另一种实施方式中，如图4和图5所示，隔离槽503未贯穿第二绝缘材料层500，即隔离槽503在垂直于衬底基板100的方向的尺寸小于第二绝缘材料层500在垂直于衬底基板100的方向的尺寸。如此，第一源漏引线201与隔离槽503之间设置有第一绝缘材料层300和部分第二绝缘材料层500，能够提高对第一源漏引线201的保护效果，避免水汽侵入第一源漏引线201。
可选地，衬底基板100为柔性衬底基板100，以保证柔性阵列基板的可拉伸性能。衬底基板100的材料可以为柔性材料，例如可以为聚酰亚胺。衬底基板100还可以为多层材料的复合，举例而言，在本公开的一种实施方式中，衬底基板100可以包括依次层叠设置的底膜层、压敏胶层、第一聚酰亚胺层和第二聚酰亚胺层。
可选地，第一源漏金属层200可以包括一层导电材料，也可以包括层叠的多层导电材料。举例而言，在本公开的一种实施方式中，第一源漏金属层200可以包括依次层叠的钛层、铝层和钛层。
可选地，如图2～5所示，柔性阵列基板还可以包括有屏蔽层701和第三绝缘材料层702。其中，在源漏桥连区031，屏蔽层701设于第一源漏金属层200和衬底基板100之间，用于遮光以避免外部光线照射至源漏引线040；第三绝缘材料层702位于屏蔽层701与第一源漏金属层200之间，用于隔离第一源漏金属层200和屏蔽层701。在本公开的一种实施方式中，第三绝缘材料层702的材料可以为氧化硅、氮化硅、氮氧化硅或者其他无机绝缘材料。
可选的，如图2～5所示，第一绝缘材料层300可以包括第一钝化层301和第一平坦化层302。其中，第一钝化层301覆盖第一源漏金属层200远离衬底基板100的表面，用以保护第一源漏金属层200。在本公开的一种实施方式中，第一钝化层301的材料可以为氧化硅、氮化硅、氮氧化硅或者其他致密的无机绝缘材料。第一平坦化层302位于第一钝化层301远离衬底基板100的一侧，用于为第二源漏金属层400提供平坦化表面。进一步地，第一平坦化层302可以为有机绝缘材料，以便在提供平坦化表面的同时平衡第一源漏金属层200和第二源漏金属层400的应力分布，提高源漏桥连区031的形变能力。在本公开的一种实施方式中，第一平坦化层302的材料可以包括聚酰亚胺。
可选地，第二源漏金属层400设于第一平坦化层302远离衬底基板100的一侧，其可以包括一层导电材料，也可以包括层叠的多层导电材料。举例而言，在本公开的一种实施方式中，第二源漏金属层400可以包括依次层叠的钛层、铝层和钛层。可以理解的是，第一源漏金属和第二源漏金属层400的材料可以相同，也可以不同，本公开对此不做限制。
可选地，如图2～5所示，第二绝缘材料层500可以包括层叠设置的第二平坦化层501和第二钝化层502。其中，第二平坦化层501覆盖第二源漏金属层400远离衬底基板100的一侧，其材料可以为有机材料，例如可以包括聚酰亚胺。在本公开的一种实施方式中，第二平坦化层501还可以延伸至柔性阵列基板的其他区域，例如延伸至柔性阵列基板的像素岛区020，并在像素岛区020为像素电极提供平坦化表面。在本公开的另一种实施方式中，第二平坦化层501还可以延伸至柔性阵列基板的其他区域，例如延伸至柔性阵列基板的像素岛区020域，并在像素岛区020被图案化为像素定义层。当然的，第二平坦化层501还可以是多层有机层的层叠。举例而言，在本公开的另一种实施方式中，第二平坦化层501包括依次层叠于第二源漏金属层400远离衬底基板100一侧的第一有机绝缘层和第二有机绝缘层，其中，第一有机绝缘层和第二有机绝缘层可以延伸至柔性阵列基板的其他区域，例如延伸至柔性阵列基板的像素岛区020，第一有机绝缘层在像素岛区020可以为像素电极提供平坦化表面，第二有机绝缘层在像素岛区020可以被图案化为像素定义层。
第二钝化层502设于第二平坦化层501远离衬底基板100的一侧，其可以采用氮化硅、氮氧化硅、氧化硅或者其他的无机绝缘材料。在本公开的一种实施方式中，第二钝化层502用于作为掩膜层，以便实现第二平坦化层501的图案化。
示例性地，可以通过如下方法制备第二绝缘材料层500：先在第二源漏金属层400远离衬底基板100的一侧依次形成第二平坦化材料层和第二钝化材料层，然后对第二钝化材料层进行图案化，使得第二钝化材料层形成暴露第二平坦化材料层的开口，图案化后的第二钝化材料层作为第二钝化层502；然后再以第二钝化层502作为掩膜板，对第二平坦化材料层进行刻蚀，实现在第二平坦化材料层上挖槽，图案化后的第二平坦化材料层作为第二平坦化层501。如此，可以使得第二绝缘材料层500包括层叠的第二平坦化层501和第二钝化层502，第二平坦化层501的槽和第二钝化层502的开口共同形成了第二绝缘材料层500的隔离槽503。
进一步地，可以采用湿法刻蚀工艺对第二平坦化材料层进行刻蚀，使得第二平坦化层501上的槽的宽度大于第二钝化层502的开口的宽度，进而使得隔离槽503远离衬底基板100的一端的宽度，小于隔离槽503靠近衬底基板100的一端的宽度，或者使得第二钝化层502在开口附近得不到第二平坦化层501的支撑。
可选地，在形成第二钝化层502之前，可以采用完整且未镂空的初始衬底基板来制备柔性阵列基板；在形成隔离槽503的过程中，或者在形成隔离槽503之后，可以制备出柔性阵列基板的贯穿孔010，使得初始的柔性阵列基板也被图案化而形成柔性阵列基板的衬底基板100。
可选地，柔性阵列基板的发光元件可以为有机电致发光二极管。为了便于有机电致发光二极管的制备，可以采用开放式掩膜蒸镀全部或者部分有机发光层的材料和公共电极层的材料，以形成有机发光层703和公共电极层704。在蒸镀过程中，有机发光层的材料和公共电极层的材料在隔离槽503的侧壁处不连续，进而可以避免形成连续的水氧入侵通道。
换言之，在一些实施方式中，如图3和图5所示，在源漏桥连区031，柔性阵列基板还可以包括层叠于第二绝缘材料层500远离衬底基板100的一侧的有机发光层703和公共电极层704，且有机发光层703和公共电极层704在隔离槽503位置不连续。封装层600可以设于公共电极层704远离衬底基板100的表面。
可选地，封装层600可以为薄膜封装层600，其可以包括交替设置的无机材料层和有机材料层。
示例性地，该柔性阵列基板的制备方法可以包括如下步骤：
步骤S110，如图7所示，提供一位于支撑基板050上的柔性的衬底基板100；在衬底基板100远离支撑基板050的一侧形成第一源漏金属层200，该第一源漏金属层200在源漏桥连区031包括多个第一源漏引线201。可选地，该支撑基板050可以为玻璃基板。
步骤S120，如图8所示，在第一源漏金属层200远离衬底基板100的一侧形成第一绝缘材料层300，第一绝缘材料层300在源漏桥连区031覆盖各个第一源漏引线201；
步骤S130，如图9所示，在第一绝缘材料层300远离衬底基板100的一侧形成第二源漏金属层400；在源漏桥连区031，第二源漏金属层400包括多个第二源漏引线401，且第二源漏引线401的数量少于第一源漏引线201的数量；
步骤S140，如图10和图11所示，在第二源漏金属层400远离衬底基板100的一侧依次形成第二平坦化层501和第二钝化层502，进而形成在源漏桥连区031覆盖各个第二源漏引线401的第二绝缘材料层500；
步骤S150，如图12所示，对第二绝缘材料层500进行图案化处理，以便形成至少两个隔离槽503；在源漏桥连区031，隔离槽503在第二源漏金属层400上的正投影隔离第二源漏引线401和源漏桥连区031两侧的开孔区010a。
可选地，在形成隔离槽503时，还可以对开孔区010a进行开孔，以在开孔区010a形成贯穿孔010。
步骤S160，如图13所示，在第二绝缘材料层500远离衬底基板100的一侧形成封装层600。
步骤S170，剥离支撑基板050。
在一些实施方式中，如图14所示，在形成隔离槽503之后，还可以形成有机发光层703和公共电极层704；有机发光层703和公共电极层704在隔离槽503处不连续。如图15所示，在形成有机发光层703和公共电极层704后，还可以在公共电极层704远离衬底基板100的一侧形成封装层600。
下面，示例性地介绍一种像素岛区020的结构，以便示例性地展示源漏桥连区031的各个源漏引线040与像素岛区020的连接方式，以更清晰地解释和说明源漏桥连区031的结构。
该像素岛区的示例中，像素岛区020包括四个像素，每个像素包括红色子像素、绿色子像素和蓝色子像素等三个子像素，每个子像素包括像素驱动电路和与所述像素驱动电路电连接的像素电极。
四个像素形成两个像素行，任意一个像素行包括沿行方向A排列的两个像素；如图27所示，任意一个像素行中，蓝色子像素的像素电极7053和红色子像素的像素电极7051沿行方向A排列，且位于绿色子像素的像素电极7052远离另一个像素行的一侧。如此，两个像素行形成有四个像素电极行，中间的两个像素电极行各包括两个沿行方向A排列的绿色子像素的像素电极7052；两侧的任意一个像素电极行各包括沿行方向A排列的两个蓝色子像素的像素电极7053和两个红色子像素的像素电极7051。
四个像素还形成两个像素列，任意一个像素列包括沿行方向B排列的两个像素；其中，任意一个像素列中，两个蓝色子像素的像素电极7053沿列方向排列，两个红色子像素的像素电极7051沿列方向排列，且两个绿色子像素的像素电极7052沿列方向排列。任意一个像素列中，红色子像素的像素电极7051位于蓝色子像素的像素电极7053的设定方向C一侧，设定方向C为平行于行方向A的一个方向。
对应地，像素岛区020设置有与十二个像素电极一一对应连接的十二个像素驱动电路，这些像素驱动电路呈两排设置，即包括靠近源漏桥连区031的第一排像素驱动电路和远离源漏桥连区031的第二排像素驱动电路。这些像素驱动电路还呈六列分布，其包括沿设定方向C依次排列的第一列像素驱动电路、第二列像素驱动电路、第三列像素驱动电路、第四列像素驱动电路、第五列像素驱动电路和第六列像素驱动电路。其中，第一列像素驱动电路和第四列像素驱动电路中的像素驱动电路与蓝色子像素的像素电极7053连接，第二列像素驱动电路和第五列像素驱动电路中的像素驱动电路与绿色子像素的像素电极7052连接，第三列像素驱动电路和第六列像素驱动电路中的像素驱动电路与红色子像素的像素电极7051连接。
在该示例中，如图16所示，任意一个像素驱动电路可以为7T1C(7个薄膜晶体管，1个存储电容Cst)架构。其中，第三薄膜晶体管T3作为驱动晶体管，其第一端与第五薄膜晶体管T5的第二端电连接，其第二端与第六薄膜晶体管T6的第一端电连接，其控制端与存储电容Cst的第一电极板电连接。第一薄膜晶体管T1的第一端用于加载初始信号(Vinit)，第二端与存储电容Cst的第一电极板电连接，控制端用于加载复位信号(Reset)。第二薄膜晶体管T2的第一端与第三薄膜晶体管T3的第二端电连接，第二端与存储电容Cst的第一电极板电连接，控制端用于加载扫描信号。第四薄膜晶体管T4的第一端用于加载数据信号(Vdata)，第二端与第三薄膜晶体管T3的第一端电连接，控制端用于加载扫描信号(Gate)。第五薄膜晶体管T5的第一端用于加载电源电压(VDD)，第二端与第三薄膜晶体管T3的第一端电连接，控制端用于加载使能信号(EM，Emission)。第六薄膜晶体管T6的第一端与第三薄膜晶体管T3的第二端电连接，第二端用于与像素电极电连接，控制端用于加载使能信号(EM，Emission)。第七薄膜晶体管T7的第一端用于加载初始信号(Vinit)，第二端用于与像素电极电连接，控制端用于加载复位信号。存储电容Cst的第一电极板与第三薄膜晶体管T3的控制端电连接，第二电极板用于加载电源电压(VDD)。
该示例中，柔性阵列基板在像素岛区020可以包括依次层叠设置的衬底基板、半导体层、第一栅极绝缘层、第一栅极层、第二栅极绝缘层、第二栅极层、层间电介质层、第一源漏金属层、第一绝缘材料层、第二源漏金属层、第二平坦化层、像素电极层、有机发光层、公共电极层和封装层。其中，
半导体层的材料可以为多晶硅，其可以通过掺杂等工艺改变不同位置处的导电性能，进而形成多个沟道区和导电段。如图17和图22所示，在任意一个像素驱动电路中，半导体层810可以形成有作为第一薄膜晶体管T1的沟道区的第一沟道区8111、作为第二薄膜晶体管T2的沟道区的第二沟道区8112、作为第三薄膜晶体管T3的沟道区的第三沟道区8113、作为第四薄膜晶体管T4的沟道区的第四沟道区8114、作为第五薄膜晶体管T5的沟道区的第五沟道区8115、作为第六薄膜晶体管T6的沟道区的第六沟道区8116、作为第七薄膜晶体管T7的沟道区的第七沟道区8117，以及形成有第一导电段8121、第二导电段8122、第三导电段8123、第四导电段8124、第五导电段8125、第六导电段8126、第七导电段8127。其中，第一导电段8121连接第四沟道区8114第一端，且设置有半导体层第一过孔区8131；第二导电段8122连接第四沟道区8114第二端、第五沟道区8115第一端、第三沟道区8113第一端；第三导电段8123连接第五沟道区8115第二端，且设置有半导体层第六过孔区8136；第四导电段8124连接第三沟道区8113第二端、第六沟道区8116第一端、第二沟道区8112第二端；第五导电段8125连接第六沟道区8116第二端、下一像素驱动电路的第七沟道区8117第二端、第二沟道区8112第二端，且设置有半导体层第七过孔区8137；第六导电段8126连接第二沟道区8112第一端、第一沟道区8111第二端，且设置有半导体层第三过孔区8133；第七导电段8127连接第一沟道区8111第一端、第七沟道区8117第一端，且设置有半导体层第二过孔区8132。
如图18和图23所示，第一栅极层可以包括第一栅极引线8211、第二栅极引线8212、第三栅极引线8213，以及包括像素驱动电路的第一栅极结构。其中，第一栅极引线8211、第二栅极引线8212、第三栅极引线8213穿过栅极桥连区032并延伸至像素布线区。
如图18所示，像素驱动电路的第一栅极结构包括有扫描引线8221、使能引线8222、复位引线8223和存储电容的第一电极板0681。复位引线8223段包括第一引线区8231和第七引线区8237；第一引线区8231在半导体层810上的正投影与第一沟道区8111重合，以作为第一薄膜晶体管T1的栅极；第七引线区8237在半导体层810上的正投影与第七沟道区8117重合，以作为第七薄膜晶体管T7的栅极。扫描引线8221段包括第二引线区8232和第四引线区8234；第二引线区8232在半导体层810上的正投影与第二沟道区8112重合，以作为第二薄膜晶体管T2的栅极；第四引线区8234在半导体层810上的正投影与第四沟道区8114重合，以作为第四薄膜晶体管T4的栅极。使能引线8222段包括第五引线区8235和第六引线区8236；第五引线区8235在半导体层810上的正投影与第五沟道区8115重合，以作为第五薄膜晶体管T5的栅极；第六引线区8236在半导体层810上的正投影与第六沟道区8116重合，以作为第六薄膜晶体管T6的栅极。存储电容的第一电极板0681在半导体层810上的正投影完全覆盖第三沟道区8113，使得存储电容的第一电极板0681还可以作为第三薄膜晶体管T3的栅极。存储电容的第一电极板0681还设置有栅极层第五过孔区8245。
如图19和图24所示，第二栅极层可以包括第四栅极引线8311、第五栅极引线8312、第六栅极引线8313，以及包括像素驱动电路的第二栅极结构。其中，第四栅极引线8311、第五栅极引线8312、第六栅极引线8313穿过栅极桥连032区并延伸至像素布线区。像素驱动电路的第二栅极结构包括初始化引线8321、辅助电极板8322和存储电容的第二电极板0682。存储电容的第二电极板0682与存储电容的第一电极板0681在衬底基板上的正投影部分重合，且栅极层第五过孔区8245在衬底基板上的正投影位于存储电容的第二电极板0682在衬底基板上的正投影以外；存储电容的第二电极板0682设置有栅极层第四过孔区8334。第三栅极引线8213设置有栅极层第八过孔区8338。辅助电极板8322用于覆盖部分第六导电段8126和部分第一导电段8121，且设置有栅极层第九过孔区8339。其中，像素布线区中的第六栅极引线8313与靠近该像素布线区的像素驱动电路的初始化引线8321连接。
如图20和图25所示，第一源漏金属层包括多个源漏引线和像素驱动电路的第一源漏导电结构。
如图20所示，像素驱动电路的第一源漏导电结构包括数据引线结构0421、电源引线结构0411、第一连接引线211、第二连接引线212和第三连接引线213。其中，电源引线结构0411设于数据引线结构0421的设定方向C的一侧，第一连接引线211、第二连接引线212和第三连接引线213设于电源引线结构0411的设定方向C的一侧。数据引线结构0421设置有源漏第一过孔区221，源漏第一过孔区221与半导体层第一过孔区8131连接而形成第一金属化过孔。电源引线结构0411设置有源漏第四过孔区224、源漏第六过孔区226和源漏第九过孔区229；源漏第四过孔区224与栅极层第四过孔区8334连接而形成第四金属化过孔，源漏第六过孔区226与半导体层第六过孔区8136连接而形成第六金属化过孔，源漏第九过孔区229与栅极层第九过孔区8339连接而形成第九金属化过孔。第一连接引线211设置有源漏第八过孔区228和源漏第二过孔区222，源漏第八过孔区228与栅极层第八过孔区8338连接而形成第八金属化过孔，源漏第二过孔区222与半导体层第二过孔区8132连接而形成第二金属化过孔；第二连接引线212设置有源漏第三过孔区223和源漏第五过孔区225，源漏第三过孔区223与半导体层第三过孔区8133连接而形成第三金属化过孔，源漏第五过孔区225与栅极层第五过孔区8245连接而形成第五金属化过孔；第三连接引线213设置有源漏第七过孔区227，源漏第七过孔区227与半导体层第七过孔区8137连接而形成第七金属化过孔。
位于第一源漏金属层的源漏引线包括阵列基板的第一源漏引线201和位于像素岛区020的多个布线引线。其中，第一源漏引线201包括在源漏桥连区031沿设定方向C依次设置的第一金属引线231、第二金属引线232、第三金属引线233、第四金属引线234和第五金属引线235；其中，第一金属引线231、第二金属引线232、第三金属引线233、第四金属引线234延伸至像素布线区021；第五金属引线235沿第六列像素驱动电路远离第一列像素驱动电路的一侧穿过像素岛区。布线引线包括位于两列像素之间的第六金属引线246至第十二金属引线2412；其中，第三金属引线233和第十二金属引线2412连接。
其中，第一金属引线231与第一列像素驱动电路的数据引线结构0421连接，第二金属引线232与第二列像素驱动电路的数据引线结构0421连接，第四金属引线234与第五列像素驱动电路的数据引线结构0421连接。第六金属引线246通过过孔与第二行像素驱动电路的使能引线8222连接，以及通过过孔与第一栅极引线8211连接。第七金属引线247通过过孔与第二行像素驱动电路的扫描引线8221连接，以及通过过孔与第四栅极引线8311连接。第八金属引线248通过过孔与第一行像素驱动电路的使能引线8222连接，以及通过过孔与第二栅极引线8212连接。第九金属引线249通过过孔与第一行像素驱动电路的扫描引线8221连接，以及通过过孔与第二行像素驱动电路的复位引线8223连接，以及通过过孔与第五栅极引线8312连接。第十金属引线2410通过过孔与第一行像素驱动电路的复位引线8223连接，以及通过过孔与第三栅极引线8213连接。第十一金属引线2411通过过孔与第一行像素驱动电路的初始化引线8321连接，以及通过过孔与第二行像素驱动电路的初始化引线8321连接。
如图21和图26所示，第二源漏金属层包括多个源漏引线和像素驱动电路的第二源漏导电结构。
像素驱动电路的第二源漏导电结构包括列向电源引线411、行向电源引线412和转接焊盘413，其中，列向电源引线411和行向电源引线412相互连接，且通过过孔与像素驱动电路的电源引线结构0411电连接。转接焊盘413通过过孔与像素驱动电路的第三连接引线213连接。
位于第二源漏金属层的源漏引线包括第二源漏引线401，该第二源漏引线401包括在源漏桥连区031沿设定方向C依次设置的第十三金属引线4313、第十四金属引线4314、第十五金属引线4315、第十六金属引线4316。第十三金属引线4313延伸至像素布线区022，且与像素驱动电路的列向电源引线411连接。第十四金属引线4314延伸至像素布线区022，且通过过孔与第三列像素驱动电路的数据引线结构0421连接。第十五金属引线4315延伸至像素布线区020，且通过过孔与第四列像素驱动电路的数据引线结构0421连接。第十六金属引线4316延伸至像素布线区022，且通过过孔与第六列像素驱动电路的数据引线结构0421连接。
如此，第一金属引线231用于向第一列像素驱动电路的数据引线结构0421加载数据信号(Vdata)；第二金属引线232用于向第二列像素驱动电路的数据引线结构0421加载数据信号(Vdata)；第四金属引线234用于向第五列像素驱动电路的数据引线结构0421加载数据信号(Vdata)；第十三金属引线4313用于向各列像素驱动电路的电源引线结构0411加载电源电压；第十四金属引线4314用于向第三列像素驱动电路的数据引线结构0421加载数据信号(Vdata)；第十五金属引线4315用于向第四列像素驱动电路的数据引线结构0421加载数据信号(Vdata)；第十六金属引线4316用于向第六列像素驱动电路的数据引线结构0421加载数据信号(Vdata)。
像素电极层设置有十二个像素电极，各像素电极与各像素驱动电路的转接焊盘413对应设置，且像素电极通过过孔与对应的转接焊盘413电连接。
本公开实施方式还提供一种显示装置，该显示装置包括上述柔性阵列基板实施方式所描述的任意一种柔性阵列基板。该显示装置可以为头盔显示器、四曲面手机或者其他类型的显示装置。由于该显示装置具有上述柔性阵列基板实施方式所描述的任意一种柔性阵列基板，因此具有相同的有益效果，本公开在此不再赘述。
应可理解的是，本公开不将其应用限制到本说明书提出的部件的详细结构和布置方式。本公开能够具有其他实施方式，并且能够以多种方式实现并且执行。前述变形形式和修改形式落在本公开的范围内。应可理解的是，本说明书公开和限定的本公开延伸到文中和/或附图中提到或明显的两个或两个以上单独特征的所有可替代组合。所有这些不同的组合构成本公开的多个可替代方面。本说明书的实施方式说明了已知用于实现本公开的最佳方式，并且将使本领域技术人员能够利用本公开。

Claims (21)

1.一种柔性阵列基板，其特征在于，包括至少一个可拉伸区域；所述柔性阵列基板在所述可拉伸区域内设置有多个贯穿孔，多个所述贯穿孔将所述可拉伸区域划分出用于显示的像素岛区和用于传输信号的桥连区；所述桥连区包括源漏桥连区，所述柔性阵列基板在任意一个所述源漏桥连区包括：
衬底基板；
第一源漏金属层，设于所述衬底基板的一侧，且包括多个第一源漏引线；
第一绝缘材料层，设于所述第一源漏金属层远离所述衬底基板的一侧；
第二源漏金属层，设于所述第一绝缘材料层远离所述衬底基板的一侧；所述第二源漏金属层包括多个第二源漏引线，且所述第二源漏引线的数量少于所述第一源漏引线的数量；
第二绝缘材料层，设于所述第二源漏金属层远离所述衬底基板的一侧；所述第二绝缘材料层设置有多个隔离槽，所述隔离槽在所述第二源漏金属层上的正投影隔离所述第二源漏引线和所述贯穿孔；
封装层，设于所述第二绝缘材料层远离所述衬底基板的一侧。
2.根据权利要求1所述的柔性阵列基板，其特征在于，在所述源漏桥连区，所述第二源漏引线在所述第二绝缘材料层上的正投影与所述隔离槽之间的距离的最小值，不小于相邻两个所述第二源漏引线之间的间距。
3.根据权利要求1所述的柔性阵列基板，其特征在于，在所述源漏桥连区，所述隔离槽的宽度，不大于相邻两个所述第二源漏引线之间的间距的2倍。
4.根据权利要求1所述的柔性阵列基板，其特征在于，在所述源漏桥连区，所述隔离槽的宽度，等于相邻两个所述第二源漏引线之间的间距的0.9～1.1倍；在所述第二源漏引线与一个相邻的所述贯穿孔之间，所述隔离槽的数量为多个，且相邻两个所述隔离槽之间的间距等于相邻两个所述第二源漏引线之间的间距的0.9～1.1倍。
5.根据权利要求1所述的柔性阵列基板，其特征在于，在所述源漏桥连区，相邻两个所述第二源漏引线之间的间距，不大于所述第二源漏引线的宽度的2倍。
6.根据权利要求1所述的柔性阵列基板，其特征在于，在所述源漏桥连区，多个所述第二源漏引线等间距排布；所述源漏桥连区相邻的两个所述贯穿孔，与所述第二源漏引线之间的最小距离相等。
7.根据权利要求1所述的柔性阵列基板，其特征在于，在所述源漏桥连区，相邻两个所述第一源漏引线之间的间距，不大于相邻两个所述第二源漏引线之间的间距。
8.根据权利要求1所述的柔性阵列基板，其特征在于，在所述源漏桥连区，所述第一源漏引线在所述第二绝缘材料层上的正投影与所述隔离槽之间的距离的最小值，不大于所述第二源漏引线在所述第二绝缘材料层上的正投影与所述隔离槽之间的距离的最小值。
9.根据权利要求1所述的柔性阵列基板，其特征在于，在所述源漏桥连区，所述第一源漏引线在所述第二绝缘材料层上的正投影，与所述隔离槽至少部分交叠。
10.根据权利要求1所述的柔性阵列基板，其特征在于，在所述源漏桥连区，所述第一源漏引线在所述第二绝缘材料层上的正投影与所述隔离槽之间的距离的最小值为1.5～2.7微米；所述第二源漏引线在所述第二绝缘材料层上的正投影与所述隔离槽之间的距离的最小值为4.5～6.0微米。
11.根据权利要求1所述的柔性阵列基板，其特征在于，所述第一源漏引线的数量比所述第二源漏引线的数量大1或2。
12.根据权利要求1所述的柔性阵列基板，其特征在于，所述隔离槽远离所述衬底基板的一端的宽度，小于所述隔离槽靠近所述衬底基板的一端的宽度。
13.根据权利要求1～12任意一项所述的柔性阵列基板，其特征在于，在所述源漏桥连区，所述第一源漏引线的延伸方向与所述贯穿孔的延伸方向平行或者垂直；所述第二源漏引线的延伸方向与所述贯穿孔的延伸方向平行或者垂直。
14.根据权利要求1～12任意一项所述的柔性阵列基板，其特征在于，所述像素岛区包括多个子像素，任意一个所述子像素沿行方向的尺寸为第一尺寸；在所述源漏桥连区，相邻两个所述第二源漏引线之间的间距等于第二尺寸；所述第一尺寸大于所述第二尺寸。
15.根据权利要求1～12任意一项所述的柔性阵列基板，其特征在于，所述贯穿孔包括沿行方向延伸的第一长条孔和沿列方向延伸的第二长条孔；所述源漏桥连区位于所述第一长条孔的端部与所述第二长条孔的侧边之间。
16.根据权利要求15所述的柔性阵列基板，其特征在于，任意一个所述像素岛区位于相邻的两个所述第一长条孔之间，且位于相邻的两个所述第二长条孔之间；任意一个所述像素岛区包括四个像素，任意一个所述像素包括红色子像素、绿色子像素和蓝色子像素。
17.根据权利要求16所述的柔性阵列基板，其特征在于，在任意一个所述像素岛区，四个所述像素形成两个像素行，任意一个所述像素行包括沿所述行方向排列的两个所述像素；
其中，任意一个所述像素行中，所述蓝色子像素的像素电极和所述红色子像素的像素电极沿所述行方向排列，且位于所述绿色子像素的像素电极远离另一个所述像素行的一侧。
18.根据权利要求1～12任意一项所述的柔性阵列基板，其特征在于，所述柔性阵列基板在任意一个所述像素岛区包括阵列设置的多个子像素，任意一个所述子像素包括像素驱动电路和与所述像素驱动电路电连接的像素电极；任意一个所述像素驱动电路包括存储电容、第一薄膜晶体管至第七薄膜晶体管；其中，
所述第一薄膜晶体管的第一端用于加载初始信号，所述第一薄膜晶体管的第二端与所述存储电容的第一电极板电连接，所述第一薄膜晶体管的控制端用于加载复位信号；
所述第二薄膜晶体管的第一端与所述第三薄膜晶体管的第二端、所述第六薄膜晶体管的第一端电连接，所述第二薄膜晶体管的第二端与所述存储电容的第一电极板电连接，所述第二薄膜晶体管的控制端用于加载扫描信号；
所述第三薄膜晶体管的第一端与所述第四薄膜晶体管的第二端、所述第五薄膜晶体管的第二端电连接，所述第三薄膜晶体管的控制端与所述存储电容的第一电极板电连接；
所述第四薄膜晶体管的第一端用于加载数据信号，所述第四薄膜晶体管的控制端用于加载所述扫描信号；
所述第五薄膜晶体管的第一端用于加载电源电压，所述第五薄膜晶体管的控制端用于加载使能信号；
所述第六薄膜晶体管的第二端用于与所述像素电极电连接，所述第六薄膜晶体管的控制端用于加载所述使能信号；
所述第七薄膜晶体管的第一端用于加载所述初始信号，所述第七薄膜晶体管的第二端用于与所述像素电极电连接，所述第七薄膜晶体管的控制端用于加载所述复位信号；
所述存储电容的第二电极板用于加载所述电源电压。
19.根据权利要求18所述的柔性阵列基板，其特征在于，任意一个所述像素岛区包括沿设定方向依次排列的第一列像素驱动电路至第六列像素驱动电路，任意一列像素驱动电路包括沿列方向排列的多个所述像素驱动电路；其中，所述设定方向为平行于行方向的一个方向；
在所述源漏桥连区，所述第一源漏引线的数量为五个；沿所述设定方向的第一个所述第一源漏引线用于向所述第一列像素驱动电路加载所述数据信号；沿所述设定方向的第二个所述第一源漏引线用于向所述第二列像素驱动电路加载所述数据信号；沿所述设定方向的第四个所述第一源漏引线用于向所述第五列像素驱动电路加载所述数据信号。
20.根据权利要求19所述的柔性阵列基板，其特征在于，在所述源漏桥连区，所述第二源漏引线的数量为四个；沿所述设定方向的第一个所述第二源漏引线用于向所述第一列像素驱动电路至所述第六列像素驱动电路加载所述电源电压；沿所述设定方向的第二个所述第二源漏引线用于向所述第三列像素驱动电路加载所述数据信号；沿所述设定方向的第三个所述第二源漏引线用于向所述第四列像素驱动电路加载所述数据信号；沿所述设定方向的第四个所述第二源漏引线用于向所述第六列像素驱动电路加载所述数据信号。
21.一种显示装置，其特征在于，包括权利要求1～20任一项所述的柔性阵列基板。
CN202010711869.2A 2020-07-22 2020-07-22 柔性阵列基板和显示装置 Pending CN113972217A (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202010711869.2A CN113972217A (zh) 2020-07-22 2020-07-22 柔性阵列基板和显示装置
PCT/CN2021/099842 WO2022017058A1 (zh) 2020-07-22 2021-06-11 柔性阵列基板和显示装置
US17/788,755 US20230031474A1 (en) 2020-07-22 2021-06-11 Flexible array substrate and display apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010711869.2A CN113972217A (zh) 2020-07-22 2020-07-22 柔性阵列基板和显示装置

Publications (1)

Publication Number Publication Date
CN113972217A true CN113972217A (zh) 2022-01-25

Family

ID=79584915

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010711869.2A Pending CN113972217A (zh) 2020-07-22 2020-07-22 柔性阵列基板和显示装置

Country Status (3)

Country Link
US (1) US20230031474A1 (zh)
CN (1) CN113972217A (zh)
WO (1) WO2022017058A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114863885A (zh) * 2022-06-21 2022-08-05 义乌清越光电技术研究院有限公司 一种像素电路、阵列基板及显示装置
CN115223449A (zh) * 2022-07-26 2022-10-21 京东方科技集团股份有限公司 一种柔性显示面板及显示器
WO2023231740A1 (zh) * 2022-05-31 2023-12-07 京东方科技集团股份有限公司 显示基板及显示装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102175991B1 (ko) * 2014-12-26 2020-11-09 삼성디스플레이 주식회사 디스플레이 장치 및 그 제조방법
CN109189265B (zh) * 2018-08-28 2021-10-08 上海天马微电子有限公司 一种可拉伸面板和柔性显示装置
CN210897287U (zh) * 2019-12-10 2020-06-30 京东方科技集团股份有限公司 一种显示面板
CN111244322B (zh) * 2020-01-17 2022-04-26 京东方科技集团股份有限公司 显示基板及其制作方法、和显示装置
CN111261693A (zh) * 2020-03-23 2020-06-09 武汉华星光电半导体显示技术有限公司 一种可形变的显示面板及其制备方法、显示装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023231740A1 (zh) * 2022-05-31 2023-12-07 京东方科技集团股份有限公司 显示基板及显示装置
CN114863885A (zh) * 2022-06-21 2022-08-05 义乌清越光电技术研究院有限公司 一种像素电路、阵列基板及显示装置
CN115223449A (zh) * 2022-07-26 2022-10-21 京东方科技集团股份有限公司 一种柔性显示面板及显示器
CN115223449B (zh) * 2022-07-26 2023-12-26 京东方科技集团股份有限公司 一种柔性显示面板及显示器

Also Published As

Publication number Publication date
US20230031474A1 (en) 2023-02-02
WO2022017058A1 (zh) 2022-01-27

Similar Documents

Publication Publication Date Title
US10700147B2 (en) Array substrate, organic light emitting display panel and organic light emitting display device
US11903303B2 (en) Flexible display panel and manufacturing method thereof
CN108962947B (zh) 一种柔性显示面板和显示装置
WO2022017058A1 (zh) 柔性阵列基板和显示装置
CN108074959A (zh) 有机发光显示装置
CN107731869A (zh) 显示设备
JP6982975B2 (ja) 表示装置、及び表示装置の製造方法
KR20170047744A (ko) 표시 장치
WO2021249277A1 (zh) 显示基板及显示装置
JP7343614B2 (ja) 表示基板及びその製造方法、表示装置
CN110504294A (zh) 显示装置、可拉伸显示面板及其制造方法
KR20230028201A (ko) 디스플레이 패널 및 디스플레이 장치
CN113193028A (zh) 显示装置及其显示面板
WO2021226879A1 (zh) 显示基板及其制备方法、显示装置
TWI745489B (zh) 顯示裝置
KR20090005541A (ko) 유기전계발광표시장치
CN114628444A (zh) 具有集成触摸屏的发光显示装置及其制造方法
US20210200406A1 (en) Touch display device
CN115064574A (zh) 显示面板及显示装置
CN115581098A (zh) 显示面板及显示装置
CN113646826B (zh) 显示基板及其制备方法、走线负载的补偿方法
KR20220096524A (ko) 표시 장치 및 그의 제조 방법
CN114503274A (zh) 显示基板及显示装置
CN114464755B (zh) 显示装置、显示面板及其制造方法
WO2023206283A1 (zh) 显示面板和显示装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination