KR20180118754A - 결함 검사 장치 - Google Patents

결함 검사 장치 Download PDF

Info

Publication number
KR20180118754A
KR20180118754A KR1020187028451A KR20187028451A KR20180118754A KR 20180118754 A KR20180118754 A KR 20180118754A KR 1020187028451 A KR1020187028451 A KR 1020187028451A KR 20187028451 A KR20187028451 A KR 20187028451A KR 20180118754 A KR20180118754 A KR 20180118754A
Authority
KR
South Korea
Prior art keywords
defect
device chip
image
region
effective
Prior art date
Application number
KR1020187028451A
Other languages
English (en)
Other versions
KR102636309B1 (ko
Inventor
히사시 야마모토
Original Assignee
토레이 엔지니어링 컴퍼니, 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 토레이 엔지니어링 컴퍼니, 리미티드 filed Critical 토레이 엔지니어링 컴퍼니, 리미티드
Publication of KR20180118754A publication Critical patent/KR20180118754A/ko
Application granted granted Critical
Publication of KR102636309B1 publication Critical patent/KR102636309B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
    • G01N21/00—Investigating or analysing materials by the use of optical means, i.e. using sub-millimetre waves, infrared, visible or ultraviolet light
    • G01N21/84—Systems specially adapted for particular applications
    • G01N21/88—Investigating the presence of flaws or contamination
    • G01N21/95—Investigating the presence of flaws or contamination characterised by the material or shape of the object to be examined
    • G01N21/956—Inspecting patterns on the surface of objects
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
    • G01N21/00—Investigating or analysing materials by the use of optical means, i.e. using sub-millimetre waves, infrared, visible or ultraviolet light
    • G01N21/84—Systems specially adapted for particular applications
    • G01N21/88—Investigating the presence of flaws or contamination
    • G01N21/95—Investigating the presence of flaws or contamination characterised by the material or shape of the object to be examined
    • G01N21/956—Inspecting patterns on the surface of objects
    • G01N21/95607—Inspecting patterns on the surface of objects using a comparative method
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
    • G01N21/00—Investigating or analysing materials by the use of optical means, i.e. using sub-millimetre waves, infrared, visible or ultraviolet light
    • G01N21/84—Systems specially adapted for particular applications
    • G01N21/88—Investigating the presence of flaws or contamination
    • G01N21/8851—Scan or image signal processing specially adapted therefor, e.g. for scan signal adjustment, for detecting different kinds of defects, for compensating for structures, markings, edges
    • G01N2021/8887—Scan or image signal processing specially adapted therefor, e.g. for scan signal adjustment, for detecting different kinds of defects, for compensating for structures, markings, edges based on image processing techniques

Landscapes

  • Physics & Mathematics (AREA)
  • Health & Medical Sciences (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Biochemistry (AREA)
  • General Health & Medical Sciences (AREA)
  • General Physics & Mathematics (AREA)
  • Immunology (AREA)
  • Pathology (AREA)
  • Investigating Materials By The Use Of Optical Means Adapted For Particular Applications (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

본 발명은 결함의 간과, 또는 결함의 오검출을 억제하는 것이 가능한 결함 검사 장치를 제공한다. 구체적으로는, 이 결함 검사 장치(100)는, 촬상부(40)에 의해 촬상된 소자 칩(70)의 화상에 기초하여 소자 칩(70)의 주연 영역(72)의 외측의 에지(74) 및 유효 영역(71)을 검출하고, 검출된 주연 영역(72)의 외측의 에지(74)와 유효 영역(71)에 기초하여, 소자 칩(70)의 결함을 검사하기 위한 검사 영역(75)을 결정하고, 소자 칩(70)의 검사 영역(75)에 대응하는 화상과, 미리 기억되어 있는 양품의 소자 칩(70)의 화상을 비교함으로써, 소자 칩(70)의 결함을 검출하는 제어부(50)를 구비한다.

Description

결함 검사 장치
본 발명은 결함 검사 장치에 관한 것이며, 특히 양품의 소자 칩의 화상과 비교함으로써 소자 칩의 결함을 검출하는 결함 검출부를 구비하는 결함 검사 장치에 관한 것이다.
종래, 양품의 소자 칩의 화상과 비교함으로써 소자 칩의 결함을 검출하는 결함 검출부를 구비하는 결함 검사 장치가 알려져 있다(예를 들어, 특허문헌 1 참조).
상기 특허문헌 1에는, 표준 화상과 검사 화상의 차를 구하고, 표준 화상과 검사 화상의 차에 기초하여 워크의 결함을 검사하는 결함 검사 방법이 개시되어 있다. 이 검사 방법에서는, 교시 과정에 있어서 다수의 양품의 워크 촬상을 행하여, 화상의 화소마다의 농담값의 평균값(표준 화상)이 구해진다. 또한, 검사 과정에 있어서, 검사 대상의 워크의 촬상이 행해진다. 또한, 검사 대상의 워크 촬상에서는, 촬상된 양품의 워크와 동일한 부분이 촬상되어 검사 화상이 된다. 그리고, 양품 워크의 표준 화상과, 검사 대상 워크의 검사 화상의 비교에 기초하여 결함의 유무가 판정된다.
일본 특허 공개 평10-123064호 공보
그러나, 상기 특허문헌 1에 기재된 결함 검사 방법에서는, 검사 대상의 워크의 촬상에서는, 촬상된 양품의 워크와 동일한 부분(이하, 유효 영역이라 함)이 촬상되어 검사 화상이 되어 있다. 즉, 촬상되는 검사 대상의 워크의 부분(유효 영역)은, 표준 화상에 맞춰서 고정되어 있다. 이 때문에, 워크의 유효 영역 외에 발생하고 있는 결함이 검출되지 않는다는 문제가 있다. 또한, 워크의 유효 영역 외에 발생하고 있는 결함은, 결함이 진행되어(커져), 장래적으로 워크의 기능에 악영향을 미치는 경우가 있다. 또한, 결함은 포함되지 않는 한편, 검사 대상의 워크의 단부가 절단되어 있는 경우, 유효 영역 내에 위치하는 절단된 단부의 화상과 표준 화상의 차이에 기초하여 검사 대상의 워크에 결함이 발생하고 있다고 오인식된다는 문제가 있다. 즉, 상기 특허문헌 1에 기재된 결함 검사 방법에서는, 결함의 간과, 또는 결함의 오검출이 발생한다는 문제점이 있다.
본 발명은 상기와 같은 과제를 해결하기 위해 이루어진 것이며, 본 발명의 하나의 목적은, 결함의 간과, 또는 결함의 오검출을 억제하는 것이 가능한 결함 검사 장치를 제공하는 것이다.
상기 목적을 달성하기 위해 본 발명의 하나의 국면에 의한 결함 검사 장치는, 소자가 형성된 유효 영역과 유효 영역의 주연에 마련되는 주연 영역을 포함하는 소자 칩을 촬상하는 촬상부와, 촬상부에 의해 촬상된 소자 칩의 화상에 기초하여 소자 칩의 주연 영역의 외측의 에지를 검출하는 에지 검출부와, 촬상부에 의해 촬상된 소자 칩의 화상에 기초하여 소자 칩의 유효 영역을 검출하는 유효 영역 검출부와, 검출된 주연 영역의 외측의 에지와 유효 영역에 기초하여 소자 칩의 결함을 검사하기 위한 검사 영역을 결정하는 검사 영역 결정부와, 소자 칩의 검사 영역에 대응하는 화상과, 미리 기억되어 있는 양품의 소자 칩의 화상을 비교함으로써, 소자 칩의 결함을 검출하는 결함 검출부를 구비한다.
본 발명의 하나의 국면에 의한 결함 검사 장치에서는, 상기한 바와 같이 검출된 주연 영역의 외측의 에지와 유효 영역에 기초하여, 소자 칩의 결함을 검사하기 위한 검사 영역을 결정하는 검사 영역 결정부를 구비한다. 이에 의해, 소자 칩의 주연 영역의 외측의 에지(소자 칩의 크기)에 맞춰서 검사 영역을 변화시킬 수 있기 때문에, 검사 영역이 고정되어 있는 경우와 달리, 결함의 간과를 억제할 수 있다. 또한, 검사 영역을 소자 칩의 크기에 맞춰서 변화시킴으로써, 소자 칩의 단부가 절단되어 있는 경우에도 절단된 부분은 검사 영역 외가 된다. 이에 의해, 단부가 절단된 소자 칩의 화상과, 미리 기억되어 있는 양품의 소자 칩의 화상이 상이한 것에 기인하는 결함의 오검출을 억제할 수 있다. 이와 같이, 결함의 간과, 또는 결함의 오검출을 억제할 수 있다.
상기 하나의 국면에 의한 결함 검사 장치에 있어서, 바람직하게는 양품의 소자 칩의 화상은, 복수의 유효 영역과, 복수의 유효 영역 사이에 마련되며 주연 영역을 포함하는 절단 영역을 갖는 절단 전의 절단 전 소자 칩에 있어서의, 유효 영역과 주연 영역 중 적어도 주연 영역을 포함하는 하나의 소자 칩에 대응하는 부분의 화상이다. 여기서, 소자 칩의 주연 영역의 외측의 에지(소자 칩의 크기)에 맞춰서 검사 영역을 변화시킨 경우에 있어서, 양품의 소자 칩의 화상으로서 절단 후의 소자 칩의 화상을 사용한 경우에는, 검사 영역의 크기(검사 대상이 되는 소자 칩의 크기)와, 절단 후의 소자 칩의 크기가 상이한 경우가 있다. 이 경우, 검사 대상이 되는 소자 칩의 검사 영역에 대응하는 화상과, 절단 후의 양품의 소자 칩의 화상을 비교해도 결함의 유무를 정확하게 판단하는 것이 곤란해진다. 그래서, 상기한 바와 같이 양품의 소자 칩의 화상으로서 절단 전의 절단 전 소자 칩에 있어서의, 유효 영역과 주연 영역 중 적어도 주연 영역을 포함하는 하나의 소자 칩에 대응하는 부분의 화상을 사용함으로써, 검사 대상이 되는 소자 칩의 검사 영역의 크기에 맞춘 절단 전 소자 칩의 화상을 양품의 소자 칩의 화상으로서 사용할 수 있다. 그 결과, 결함의 유무를 정확하게 판단할 수 있다.
또한, 양품의 소자 칩의 화상으로서 절단 후의 소자 칩의 화상을 사용한 경우에는, 절단 후의 소자 칩에 결함이 포함되는 경우가 있다. 또한, 절단 전 소자 칩을 절단하는 경우, 절단 장치(다이싱 장치 등)의 정밀도에 기인하여 소자 칩을 절단하는 위치가 변동되는 경우가 있다. 즉, 양품의 소자 칩의 화상으로서 절단 후의 소자 칩의 화상을 사용한 경우에는, 검사 대상이 되는 소자 칩과 비교하는 양품의 화상으로서 부적절한 경우가 있다. 그래서, 절단 전 소자 칩의 화상을 양품의 소자 칩의 화상으로서 사용함으로써, 용이하게 적절한 양품의 화상을 얻을 수 있다.
상기 하나의 국면에 의한 결함 검사 장치에 있어서, 바람직하게는 검출된 결함의 형상에 기초하여 결함의 종류를 판별하는 결함 종류 판별부와, 결함 종류 판별부에 의해 판별된 결함의 종류와, 유효 영역에 대한 결함의 위치에 기초하여, 소자 칩이 양품인지 불량품인지를 판정하는 양품 판정부를 더 구비한다. 여기서, 결함이 있는 경우에도, 소자 칩으로서 양품인 경우가 있다. 그래서, 결함의 종류와, 유효 영역에 대한 결함의 위치에 기초하여 소자 칩이 양품인지 불량품인지를 판정 함으로써, 결함이 있는 것만에 기인하여 양품의 소자 칩이 불량품이라 판정되는 것을 억제할 수 있다.
이 경우, 바람직하게는 결함 종류 판별부가, 결함의 형상에 기초하여 결함이 소자 칩의 흠이라 판별한 경우에 있어서, 양품 판정부는 흠이 유효 영역에 달하고 있는 경우, 소자 칩을 불량품이라 판정하고, 흠이 유효 영역에 달하지 않은 경우, 소자 칩을 양품이라 판정하도록 구성되어 있다. 여기서, 흠은, 장래적으로 커질(흠이 주연 영역으로부터 유효 영역으로 점점 진행될) 가능성은 비교적 작다. 그래서, 흠이 유효 영역에 달하지 않은 경우, 소자 칩을 양품이라 판정함으로써, 흠이 있는 것에 기인하여 양품의 소자 칩이 불량품이라 판정되는 것을 억제할 수 있다.
상기 결함 종류 판별부를 구비하는 결함 검사 장치에 있어서, 바람직하게는 결함 종류 판별부가, 결함의 형상에 기초하여 결함이 소자 칩의 균열이라 판별한 경우, 양품 판정부는 균열이 유효 영역에 달하고 있는지 여부에 관계 없이, 소자 칩을 불량품이라 판정하도록 구성되어 있다. 여기서, 균열은 장래적으로 커질(균열이 주연 영역으로부터 유효 영역으로 점점 진행될) 가능성이 비교적 크다. 그래서, 균열이 유효 영역에 달하고 있는지 여부에 관계 없이, 소자 칩을 불량품이라 판정함으로써, 현재 양품이어도 장래적으로 불량품이 될 소자 칩을 미리 배제할 수 있다.
본 발명에 따르면, 상기한 바와 같이 결함의 간과, 또는 결함의 오검출을 억제할 수 있다.
도 1은 본 발명의 일 실시 형태에 의한 결함 검사 장치의 전체도이다.
도 2는 본 발명의 일 실시 형태에 의한 결함 검사 장치의 촬상부의 동작을 설명하기 위한 도면이다.
도 3은 절단 전 소자 칩을 도시하는 도면이다.
도 4는 도 3의 부분 확대도(양품의 소자 칩을 도시하는 도면)이다.
도 5는 절단 후의 소자 칩을 도시하는 도면이다.
도 6은 본 발명의 일 실시 형태에 의한 결함 검사 장치의 검사 전의 동작을 설명하기 위한 흐름도이다.
도 7은 양품의 소자 칩의 화상의 제작의 준비를 설명하기 위한 흐름도이다.
도 8은 양품의 소자 칩의 화상의 제작을 설명하기 위한 흐름도이다.
도 9는 본 발명의 일 실시 형태에 의한 결함 검사 장치의 검사시의 동작을 설명하기 위한 흐름도이다.
도 10은 검사 대상이 되는 소자 칩의 검사를 설명하기 위한 흐름도이다.
도 11은 주연 영역의 검사를 설명하기 위한 흐름도이다.
도 12는 본 실시 형태의 변형예에 의한 검사 영역을 도시하는 도면이다.
이하, 본 발명을 구체화한 실시 형태를 도면에 기초하여 설명한다.
[본 실시 형태]
(결함 검사 장치의 구조)
도 1 및 도 2를 참조하여, 본 실시 형태에 의한 결함 검사 장치(100)의 구조에 대하여 설명한다.
도 1에 도시한 바와 같이, 결함 검사 장치(100)는 이동 스테이지(10)를 구비하고 있다. 이동 스테이지(10)는, X축 슬라이더(11)와 Y축 슬라이더(12)를 포함한다. X축 슬라이더(11)는, 다이부(20) 상에 배치되어 있다. 또한, Y축 슬라이더(12)는, X축 슬라이더(11) 상에 배치되어 있다.
또한, 결함 검사 장치(100)는 적재 테이블(30)을 구비하고 있다. 적재 테이블(30)은, Y축 슬라이더(12) 상에 배치되어 있다. 그리고, 적재 테이블(30)은, 이동 스테이지(10)에 의해 X 방향 및 Y 방향으로 이동되도록 구성되어 있다. 또한, 적재 테이블(30)은, 절단 전 소자 칩(83)(도 4 참조) 또는 절단 후의 소자 칩(70)(도 5 참조)을 적재하도록 구성되어 있다.
또한, 결함 검사 장치(100)는 촬상부(40)를 구비하고 있다. 촬상부(40)는, 소자가 형성된 유효 영역(71)과 유효 영역(71)의 주연에 마련되는 주연 영역(72)을 포함하는 소자 칩(70)(도 4 및 도 5 참조)을 촬상하도록 구성되어 있다. 촬상부(40)는, 경통(41)과, 하프 미러(42)와, 대물 렌즈(43)와, 촬상 카메라(44)를 포함한다. 촬상 카메라(44)는, 수광 소자(44a)를 포함하고 있다. 그리고, 촬상 카메라(44)는, 촬상한 소자 칩(70)의 화상을 후술하는 제어부(50)에 출력하도록 구성되어 있다.
또한, 도 2에 도시한 바와 같이, 촬상부(40)는, 촬상부(40)에 대하여 상대적으로 이동하는 복수의 소자 칩(70)을 순차 촬상하도록 구성되어 있다. 구체적으로는, 소자 칩(70)이 이동 스테이지(10)에 의해 촬상부(40)에 대하여 상대적으로 이동된다.
또한, 도 1에 도시한 바와 같이, 결함 검사 장치(100)는 제어부(50)를 구비하고 있다. 여기서, 본 실시 형태에서는, 제어부(50)는 소자 칩(70)의 검사 영역(75)에 대응하는 화상(도 5 참조)과, 미리 기억되어 있는 양품의 소자 칩(70)의 화상(도 4 참조)을 비교함으로써, 소자 칩(70)의 결함(90)을 검출함과 함께, 소자 칩(70)이 양품인지 불량품인지를 판정하도록 구성되어 있다. 또한, 제어부(50)의 상세한 동작은 후술한다.
또한, 결함 검사 장치(100)는 기억부(60)를 구비하고 있다. 기억부(60)에는, 양품의 소자 칩(70)의 화상이 기억되어 있다.
(소자 칩의 제조 방법)
도 3 및 도 4를 참조하여, 소자 칩(70)의 제조 방법에 대하여 설명한다.
우선, 도 3에 도시한 바와 같이, SUS 등으로 이루어지는 다이부(80)의 표면 상에 유연성을 갖는 필름 형상의 시트 부재(81)가 배치된다. 그리고, 시트 부재(81)의 표면 상에 기판(웨이퍼)(82)이 배치된다. 또한, 기판(웨이퍼)(82)의 표면 상에 반도체 등으로 이루어지는 소자가 형성됨으로써, 절단 전 소자 칩(83)이 구성된다.
또한, 도 4에 도시한 바와 같이, 소자는 기판(81)의 표면 상의 소정의 영역(유효 영역(71))에 형성되어 있다. 유효 영역(71)은 복수 마련되어 있으며, 매트릭스 형상으로 배치되어 있다. 또한, 복수의 유효 영역(71)의 사이는, 소자가 형성되지 않는 영역(주연 영역(72), 절단 영역(73))이다. 또한, 유효 영역(71)은 대략 직사각형 형상을 갖는다.
그리고, 인접하는 유효 영역(71)의 대략 중앙(절단 영역(73)의 대략 중앙)을 통하는 절단선(스크라이브선)(C)을 따라 기판(81)이 절단(다이싱 공정)된다. 이에 의해, 도 5에 도시한 바와 같이 소자 칩(70)(70a 내지(70d))이 형성된다.
소자 칩(70a)(도 5의 좌측 상단 참조)에서는, 중앙부에 소자가 형성된 유효 영역(71)이 배치되어 있다. 또한, 유효 영역(71)의 주연(외주)에는, 주연 영역(72)이 배치되어 있다. 주연 영역(72)은, 소자 칩(70) 중 유효 영역(71) 이외의 부분이다. 또한, 주연 영역(72)은, 다이싱 공정에 의해 절단된(절결된) 절단 영역(73) 중, 절단되지 않고 남은 부분이다. 또한, 소자 칩(70)(주연 영역(72)의 외형)은 대략 직사각형 형상을 갖는다.
또한, 다이싱 공정에 있어서 기판(81)이 블레이드 등으로 절단됨으로써, 소자 칩(70b)(도 5의 좌측 하단 참조)과 같이 주연 영역(72)에 결함(90)이 발생하는 경우가 있다. 예를 들어, 흠(90a)(칩핑)이나 균열(90b)(크랙)이 발생한다. 또한, 소자 칩(70b)에서는, 실선으로 표시된 흠(90a)이나 균열(90b)은, 유효 영역(71)에 달하지 않은 예를 나타내고 있다. 또한, 점선으로 표시된 흠(90a)은, 유효 영역(71)에 달하고 있는 예를 나타내고 있다.
또한, 기판(81)은 절단선(C)을 따라 절단되는 한편, 다이싱 장치의 정밀도에 기인하여 소자 칩(70)을 절단하는 위치가 변동되는 경우가 있다. 이 때문에, 대략 직사각형 형상의 유효 영역(71)의 각 변을 따라 마련되는 주연 영역(72)의 폭이 서로 상이한 경우가 있다. 예를 들어, 소자 칩(70c)(도 5의 우측 상단 참조)에서는, 주연 영역(72) 중, 유효 영역(71)의 Y2 방향측에 배치되는 부분(72b)의 Y 방향을 따른 폭(W2)이, 유효 영역(71)의 Y1 방향측에 배치되는 부분(72a)의 Y 방향을 따른 폭(W1)보다도 커진다. 즉, 정확하게 절단된 주연 영역(72)의 폭(W3)(소자 칩(70a), 도 5의 좌측 상단 참조)보다도 폭(W2)이 커진다. 또한, 소자 칩(70c)에서는, 주연 영역(72)에 흠(90a)과 균열(90b)이 발생하고 있는 예를 나타내고 있다. 또한, 소자 칩(70c)의 흠(90a)과 균열(90b)은, 유효 영역(71)에는 달하고 있지 않다.
또한, 소자 칩(70d)(도 5의 우측 하단 참조)에서는, 주연 영역(72) 중, 유효 영역(71)의 Y1 방향측에 배치되는 부분(72c)의 Y 방향을 따른 폭(W4)이, 유효 영역(71)의 Y2 방향측에 배치되는 부분(72d)의 Y 방향을 따른 폭(W5)보다도 작아진다. 즉, 정확하게 절단된 주연 영역(72)의 폭(W3)(소자 칩(70a), 도 5의 좌측 상단 참조)보다도 폭(W4)이 작아진다.
이어서, 다이싱 공정 후 시트 부재(81)가 확장됨으로써, 각 소자 칩(70)간의 간격을 확장할 수 있다(확장 공정).
(양품의 소자 칩의 화상)
이어서, 도 4를 참조하여, 검사 대상이 되는 소자 칩(70)과 비교되는 양품의 소자 칩(70)의 화상에 대하여 설명한다.
여기서, 본 실시 형태에서는, 양품의 소자 칩(70)의 화상은 복수의 유효 영역(71)과, 복수의 유효 영역(71) 사이에 마련되며 주연 영역(72)을 포함하는 절단 영역(73)을 갖는 절단 전의 절단 전 소자 칩(83)에 있어서의, 유효 영역(71)과 주연 영역(72) 중 적어도 주연 영역(72)(본 실시 형태에서는 유효 영역(71)과 주연 영역(72)의 양쪽)을 포함하는 하나의 소자 칩(70)에 대응하는 부분의 화상(도 4의 굵은 점선으로 둘러싸인 소자 칩(70)의 화상)이다. 즉, 양품의 소자 칩(70)의 화상은, 다이싱 공정 전의 절단 전 소자 칩(83)의 화상이다. 구체적으로는, 절단 전 소자 칩(83)은 복수의 유효 영역(71)과, 유효 영역(71) 사이의 절단 영역(73)(주연 영역(72))을 포함한다. 그리고, 양품의 소자 칩(70)의 화상으로서 하나의 유효 영역(71)과, 이 유효 영역(71)의 외주를 둘러싸는 절단 영역(73)(폭(W5)을 갖는 절단 영역(73))을 포함하는 하나의 소자 칩(70)에 대응하는 부분의 화상이다. 즉, 양품의 소자 칩(70)의 화상의 주연 영역(72)은, 양품의 소자 칩(70)의 화상에 포함되는 유효 영역(71)으로부터 인접하는 유효 영역(71)까지의 영역이다. 즉, 양품의 소자 칩(70)의 화상의 주연 영역(72)은, 주연 영역(72)이 취할 수 있는 폭 중 최대의 폭이다.
(결함 검사 장치의 검사 전의 동작)
이어서, 도 6 내지 도 8을 참조하여 결함 검사 장치(100)(제어부(50))의 검사 전의 동작에 대하여 설명한다.
<절단 전 소자 칩의 반송>
우선, 도 6에 도시한 바와 같이, 스텝 S1에 있어서 절단 전 소자 칩(83)이 소정의 위치로부터 결함 검사 장치(100)의 적재 테이블(30) 상(도 1 참조)으로 반송된다.
<글로벌 얼라인먼트>
이어서, 스텝 S2에 있어서, 절단 전 소자 칩(83)의 글로벌 얼라인먼트가 행해진다. 즉, 절단 전 소자 칩(83)의 각도와 중심 위치가 정해진다.
<양품의 소자 칩의 화상의 제작 준비>
이어서, 스텝 S3에 있어서, 양품의 소자 칩(70)의 화상의 제작이 행해진다. 구체적으로는 도 7에 도시한 바와 같이, 스텝 S31에 있어서 촬상부(40)에 의해 절단 전 소자 칩(83)의 전체가 촬상된다. 이어서, 스텝 S32에 있어서, 절단 전 소자 칩(83)의 전체의 화상에 있어서의 유효 영역(71)이 설정된다.
이어서, 스텝 S33에 있어서 진입 금지 영역이 설정된다. 또한, 진입 금지 영역이란, 유효 영역(71)과 대략 동일한 영역이며, 결함(90)이 진입하면 안되는 영역이다. 즉, 진입 금지 영역에 결함(90)이 침입되어 있는 소자 칩(70)은 불량품이다.
이어서, 스텝 S34에 있어서 주연 영역(72)(절단 영역(73))이 설정된다.
이어서, 스텝 S35에 있어서, 유효 영역(71)(진입 금지 영역)의 검출을 위한 유효 영역(71)에 있어서의 소자 등의 얼라인먼트 마크가 설정된다. 이어서, 스텝 S36에 있어서, 주연 영역(72)의 외측의 에지(74)를 검출하는 파라미터, 및 기타 파라미터가 설정됨과 함께, 보존된다.
<양품의 소자 칩의 화상의 제작>
이어서, 도 6에 도시한 바와 같이, 스텝 S4에 있어서 양품의 소자 칩(70)의 화상의 제작이 행해진다. 구체적으로는 도 8에 도시한 바와 같이, 스텝 S41에 있어서 각종 파라미터가 불러내어진다.
이어서, 스텝 S42에 있어서, 절단 전 소자 칩(83)에 있어서의 목표로 하는 소자 칩(70)(유효 영역(71), 주연 영역(72))의 상방으로 촬상부(40)가 이동된다. 이어서, 스텝 S43에 있어서 목표로 하는 소자 칩(70)(유효 영역(71), 주연 영역(72))이 촬상된다.
이어서, 스텝 S44에 있어서, 등록된 유효 영역(71)에 있어서의 소자 등의 얼라인먼트 마크에 기초하여, 유효 영역(71) 및 주연 영역(72)이 얼라인먼트된다. 구체적으로는, 얼라인먼트 마크에 기초하여 유효 영역(71)이 검출된 후, 검출된 유효 영역(71)의 좌표에 기초하여 주연 영역(72)(폭(W5)을 갖는 주연 영역, 도 4 참조)이 검출된다. 그리고, 스텝 S45에 있어서, 유효 영역(71)의 화상이 기억부(60)에 기억된다. 또한, 스텝 S46에 있어서, 주연 영역(72)의 화상이 기억부(60)에 기억된다. 또한, 스텝 S42 내지 S46은, 목표로 하는 소자 칩(70)(유효 영역(71), 주연 영역(72))의 개수분 반복하여 행해진다.
이어서, 스텝 S47에 있어서, 양품의 유효 영역(71)의 화상이 제작된다. 구체적으로는, 스텝 S42 내지 S46에 있어서 복수개 기억된 유효 영역(71)의 화상 각각의 화소마다의 휘도가 평균된다. 그리고, 평균 휘도로 이루어지는 화소에 의해 양품의 유효 영역(71)의 화상이 제작된다.
이어서, 스텝 S48에 있어서 양품의 주연 영역(72)의 화상이 제작된다. 구체적으로는, 스텝 S42 내지 S46에 있어서 복수개 기억된 주연 영역(72)의 화상 각각의 화소마다의 휘도가 평균된다. 그리고, 평균 휘도로 이루어지는 화소에 의해 양품의 주연 영역(72)의 화상이 제작된다.
이어서, 스텝 S49에 있어서, 양품의 유효 영역(71)의 화상 및 양품의 주연 영역(72)의 화상이 양품의 소자 칩(70)의 화상으로서 기억부(60)에 보존된다.
이어서, 도 6에 도시한 바와 같이, 스텝 S5에 있어서 절단 전 소자 칩(83)이 소정의 위치에 수납된다.
(결함 검사 장치의 검사시의 동작)
이어서, 도 9 내지 도 11을 참조하여, 결함 검사 장치(100)(제어부(50))의 검사시의 동작에 대하여 설명한다. 또한, 제어부(50)는, 특허 청구 범위의 「에지 검출부」, 「유효 영역 검출부」, 「검사 영역 결정부」, 「결함 검출부」, 「결함 종류 판별부」 및 「양품 판정부」의 일례이다.
<소자 칩의 반송>
우선, 도 9에 도시한 바와 같이, 스텝 S11에 있어서 검사 대상이 되는 소자 칩(70)(다이싱 공정 후, 또는 확장 공정 후의 소자 칩(70))이 소정의 위치로부터 결함 검사 장치(100)의 적재 테이블(30) 상(도 1 참조)으로 반송된다.
<글로벌 얼라인먼트>
이어서, 스텝 S12에 있어서 소자 칩(70)의 글로벌 얼라인먼트가 행해진다. 즉, 소자 칩(70)의 각도와 중심 위치가 정해진다.
<소자 칩의 검사>
이어서, 스텝 S13에 있어서 소자 칩(70)의 검사가 행해진다. 구체적으로는, 도 10에 도시한 바와 같이 스텝 S131에 있어서 각종 파라미터가 불러내어진다.
이어서, 스텝 S132에 있어서 양품의 유효 영역(71)의 화상이 판독된다. 또한, 스텝 S133에 있어서 양품의 주연 영역(72)의 화상이 판독된다.
이어서, 스텝 S134에 있어서, 촬상부(40)가 검사 대상이 되는 소자 칩(70)의 상방으로 이동된다. 이어서, 스텝 S135에 있어서, 촬상부(40)에 의해 검사 대상이 되는 소자 칩(70)이 촬상된다.
이어서, 스텝 S136에 있어서, 등록된 유효 영역(71)에 있어서의 소자 등의 얼라인먼트 마크에 기초하여, 검사 대상이 되는 소자 칩(70)에 있어서의 유효 영역(71)이 얼라인먼트된다. 즉, 본 실시 형태에서는, 주연 영역(72)과 유효 영역(71)이 소자 칩(70)의 결함을 검사하기 위한 검사 영역(75)으로 되어 있다.
이어서, 스텝 S137에 있어서 유효 영역(71)의 검사가 행해진다. 구체적으로는, 양품의 유효 영역(71)의 화상의 화소마다의 휘도와, 검사 대상이 되는 소자 칩(70)의 유효 영역(71)의 화상의 화소마다의 휘도가 비교된다.
이어서, 스텝 S138에 있어서 주연 영역(72)의 검사가 행해진다. 구체적으로는 도 11에 도시한 바와 같이, 본 실시 형태에서는 스텝 S141에 있어서, 촬상부(40)에 의해 촬상된 소자 칩(70)의 화상에 기초하여 소자 칩(70)의 주연 영역(72)의 외측의 에지(74)(도 5 참조)가 검출된다. 구체적으로는, 화상에 있어서의 화소마다의 휘도를 구한다. 그리고, 화소에 있어서, X 방향(및 Y 방향)을 따라 휘도를 주사하여, 휘도가 급격하게 변화된 화소 근방을 소자 칩(70)의 주연 영역(72)의 외측의 에지(74)로서 검출한다.
이어서, 스텝 S142에 있어서, 스텝 S141에 있어서 검출된 에지(74)의 노이즈가 제거된다. 구체적으로는, 다이싱 공정 후의 소자 칩(70)에서는 에지(74) 근방에 흠(90a)이나 균열(90b)이 발생하는 경우가 있다. 이 경우, 검출된 에지(74)는 흠(90a)이나 균열(90b)의 부분에 있어서 직선 형상이 되지 않는다. 그래서, 흠(90a)이나 균열(90b)의 부분이 에지(74)의 데이터로부터 제거된다. 그리고, 스텝 S143에 있어서, 노이즈 제거 후의 에지(74)의 데이터로부터, 에지(74)가 대략 직선 형상이 되도록 에지(74)가 재검출된다.
그리고, 본 실시 형태에서는, 검출된 주연 영역(72)의 외측의 에지(74)와 유효 영역(71)에 기초하여, 소자 칩(70)의 결함을 검사하기 위한 검사 영역(75)을 결정한다. 예를 들어, 화소에 있어서 검출된 소자 칩(70)의 주연 영역(72)의 외측의 에지(74)의 화소보다도 2 또는 3 화소 내측의 화소를 검사 영역(75)(도 5 참조)으로서 결정한다.
이와 같이, 소자 칩(70)의 주연 영역(72)의 외측의 에지(74)에 기초하여 검사 영역(75)이 결정됨으로써, 도 5(우측 상단 참조)에 도시한 소자 칩(70c)과 같이, 주연 영역(72)의 부분(72b)의 폭(W2)이 큰 경우에도 소자 칩(70c)의 대략 전역이 검사 영역(75)이 된다. 즉, 검사 영역(75a)이 고정되어 있는 경우(도 5의 점선 참조)와 같이, 주연 영역(72)의 부분(72b)의 Y2 방향측의 단부가 검사 영역(75)의 외가 되는 것이 억제된다. 즉, 흠(90a) 및 균열(90b)의 부분도 검사 영역(75) 내가 된다.
또한, 도 5(우측 하단 참조)에 도시한 소자 칩(70d)과 같이, 주연 영역(72)의 부분(72c)의 폭(W4)이 작은 경우에도 소자 칩(70d)의 대략 전역이 검사 영역(75)이 된다. 즉, 검사 영역(75a)이 고정되어 있는 경우(도 5의 점선 참조)와 같이, 주연 영역(72)의 부분(72c)의 Y1 방향측의 단부(에지(74))를 초과한 부분이 검사 영역(75)에 포함되는 것이 억제된다.
이어서, 스텝 S144에 있어서 결함(90)의 검출이 행해진다. 구체적으로는, 양품의 주연 영역(72)의 화상의 화소마다의 휘도와, 검사 대상이 되는 소자 칩(70)의 주연 영역(72)의 화상의 화소마다의 휘도가 비교된다. 그리고, 소자 칩(70)의 결함(90)이 검출된다. 예를 들어, 양품의 주연 영역(72)의 화상의 화소마다의 휘도와, 검사 대상이 되는 소자 칩(70)의 화상의 화소마다의 휘도를 차를 산출하고,이 차(절댓값)가 소정의 역치보다도 크면 결함(90)이라 판정한다. 또한, 결함(90)의 위치(좌표)도 검출된다.
여기서, 양품의 소자 칩(70)의 화상과, 검사 대상이 되는 소자 칩(70)의 화상은 서로 크기가 상이한 경우가 있다. 한편, 양품의 소자 칩(70)의 화상과, 검사 대상이 되는 소자 칩(70)의 화상에 있어서 서로의 유효 영역(71)의 크기는 대략 동일하다. 즉, 주연 영역(72)이 서로 상이하다. 그래서, 검사 대상이 되는 소자 칩(70)의 화상에 있어서, 유효 영역(71)을 기준으로 하여 주연 영역(72)의 크기(범위)를 검출하고, 이 크기(범위)에 대응하도록 양품의 소자 칩(70)의 화상에 있어서의 주연 영역(72)의 크기(범위)가 결정된다. 이에 의해, 양품의 소자 칩(70)의 화상의 크기가, 검사 대상이 되는 소자 칩(70)의 화상의 크기에 맞추는 것이 가능해진다.
이어서, 스텝 S145에 있어서, 검출된 결함(90)이 진입 금지 영역(유효 영역(71))에 진입하고 있는지 여부가 판단된다. 또한, 검출된 결함(90)이, 에지(74)에 걸려 있는지 여부(에지(74)로부터 연장되어 있는지 여부)가 판단된다.
이어서, 스텝 S146에 있어서, 검출된 결함(90)의 형상(길이, 종횡비, 면적, 휘도 등)에 기초하여 결함(90)의 종류가 판별된다. 예를 들어, 검출된 결함(90)의 형상에 기초하여 흠(90a)인지 여부, 또는 균열(90b)인지 여부가 판별된다.
여기서, 본 실시 형태에서는, 결함(90)이 소자 칩(70)의 흠(90a)이라 판별한 경우에 있어서, 흠(90a)(에지(74)로부터 연장되는 흠(90a))이 유효 영역(71)에 달하고 있는 경우(도 5 좌측 하단의 소자 칩(70b)의 점선으로 표시된 흠(90a)), 소자 칩(70)은 불량품이라 판정된다. 한편, 흠(90a)이 유효 영역(71)에 달하지 않은 경우(도 5 좌측 하단의 소자 칩(70b)의 실선으로 표시된 흠(90a), 도 5 우측 상단의 소자 칩(70c)의 흠(90a)), 소자 칩(70)은 양품이라 판정된다. 유효 영역(71)에 달하지 않은 흠(90a)은, 장래적으로 유효 영역(71)으로 진행될 가능성이 작기 때문이다.
또한, 본 실시 형태에서는, 결함(90)이 소자 칩(70)의 균열(90b)이라 판별한 경우, 균열(90b)(에지(74)로부터 연장되는 균열(90b))이 유효 영역(71)에 달하고 있는지 여부에 관계 없이 소자 칩(70)은 불량품이라 판정된다. 즉, 도 5 좌측 하단의 소자 칩(70b) 및 도 5 우측 상단의 소자 칩(70c)은, 균열(90b)이 발생하고 있음으로써 불량품이라 판정된다. 균열(90b)이 유효 영역(71)에 달하지 않아도, 장래적으로 균열(90b)이 유효 영역(71)으로 진행될 가능성이 높기 때문이다.
또한, 도 5 우측 하단의 소자 칩(70d)은, 주연 영역(72)의 Y1 방향측의 부분(72c)이 폭(W4)이 작아지도록 절단되어 있는 한편, 결함(90)이 발생하고 있지 않기 때문에 양품이라 판정된다.
또한, 결함(90)이 에지(74)로부터 연장되지 않은 경우, 소자 칩(70)은 양품이라 판정된다. 즉, 결함(90)이 소자 칩(70) 상의 이물이라 판별된다.
또한, 스텝 S134 내지 스텝 S138은, 검사 대상이 되는 소자 칩(70)의 개수분 반복된다. 이어서, 스텝 S139에 있어서 검사 결과가 기억부(60)에 보존된다.
마지막으로, 도 9에 도시한 바와 같이 스텝 S15에 있어서 소자 칩(70)이 소정의 위치에 수납된다.
(본 실시 형태의 효과)
이어서, 본 실시 형태의 효과에 대하여 설명한다.
본 실시 형태에서는, 상기한 바와 같이 검출된 주연 영역(72)의 외측의 에지(74)와 유효 영역(71)에 기초하여, 소자 칩(70)의 결함(90)을 검사하기 위한 검사 영역(75)을 결정하는 제어부(50)를 구비한다. 이에 의해, 소자 칩(70)의 주연 영역(72)의 외측의 에지(74)(소자 칩(70)의 크기)에 맞춰서 검사 영역(75)을 변화시킬 수 있기 때문에, 검사 영역(75)이 고정되어 있는 경우와 달리, 결함(90)의 간과를 억제할 수 있다. 또한, 검사 영역(75)을 소자 칩(70)의 크기에 맞춰서 변화시킴으로써, 소자 칩(70)의 단부가 절단되어 있는 경우에도, 절단된 부분은 검사 영역(75) 외가 된다. 이에 의해, 단부가 절단된 소자 칩(70)의 화상과, 미리 기억되어 있는 양품의 소자 칩(70)의 화상이 상이한 것에 기인하는 결함(90)의 오검출을 억제할 수 있다. 이와 같이, 결함(90)의 간과, 또는 결함(90)의 오검출을 억제할 수 있다.
또한, 본 실시 형태에서는, 상기한 바와 같이 양품의 소자 칩(70)의 화상은, 복수의 유효 영역(71)과, 복수의 유효 영역(71) 사이에 마련되며 주연 영역(72)을 포함하는 절단 영역(73)을 갖는 절단 전의 절단 전 소자 칩(83)에 있어서의, 유효 영역(71)과 주연 영역(72) 중 적어도 주연 영역(72)(본 실시 형태에서는 유효 영역(71)과 주연 영역(72)의 양쪽)을 포함하는 하나의 소자 칩(70)에 대응하는 부분의 화상이다. 여기서, 소자 칩(70)의 주연 영역(72)의 외측의 에지(74)(소자 칩(70)의 크기)에 맞춰서 검사 영역(75)을 변화시킨 경우에 있어서, 양품의 소자 칩(70)의 화상으로서, 절단 후의 소자 칩(70)의 화상을 사용한 경우에는, 검사 영역(75)의 크기(검사 대상이 되는 소자 칩(70)의 크기)와, 절단 후의 소자 칩(70)의 크기가 상이한 경우가 있다. 이 경우, 검사 대상이 되는 소자 칩(70)의 검사 영역(75)에 대응하는 화상과, 절단 후의 양품의 소자 칩(70)의 화상을 비교하여도, 결함(90)의 유무를 정확하게 판단하는 것이 곤란해진다. 그래서, 상기한 바와 같이 양품의 소자 칩(70)의 화상으로서 절단 전의 절단 전 소자 칩(83)에 있어서의, 유효 영역(71)과 주연 영역(72)을 포함하는 하나의 소자 칩(70)에 대응하는 부분의 화상을 사용함으로써, 검사 대상이 되는 소자 칩(70)의 검사 영역(75)의 크기에 맞춘 절단 전 소자 칩(83)의 화상(유효 영역(71)과 주연 영역(72)을 포함하는 하나의 소자 칩(70)에 대응하는 부분의 화상)을 양품의 소자 칩(70)의 화상으로서 사용할 수 있다. 그 결과, 결함(90)의 유무를 정확하게 판단할 수 있다.
또한, 양품의 소자 칩(70)의 화상으로서 절단 후의 소자 칩(70)의 화상을 사용한 경우에는, 절단 후의 소자 칩(70)에 결함(90)이 포함되는 경우가 있다. 또한, 절단 전 소자 칩(83)을 절단하는 경우, 절단 장치(다이싱 장치 등)의 정밀도에 기인하여 소자 칩(70)을 절단하는 위치가 변동되는 경우가 있다. 즉, 양품의 소자 칩(70)의 화상으로서 절단 후의 소자 칩(70)의 화상을 사용한 경우에는, 검사 대상이 되는 소자 칩(70)과 비교하는 양품의 화상으로서 부적절한 경우가 있다. 그래서, 절단 전 소자 칩(83)의 화상을 양품의 소자 칩(70)의 화상으로서 사용함으로써, 용이하게 적절한 양품의 화상을 얻을 수 있다.
또한, 본 실시 형태에서는, 상기한 바와 같이 제어부(50)는 검출된 결함(90)의 형상에 기초하여 결함(90)의 종류를 판별함과 함께, 판별된 결함(90)의 종류와, 유효 영역(71)에 대한 결함(90)의 위치에 기초하여 소자 칩(70)이 양품인지 불량품인지를 판정한다. 여기서, 결함(90)이 있는 경우에도, 소자 칩(70)으로서 양품인 경우가 있다. 그래서, 결함(90)의 종류와, 유효 영역(71)에 대한 결함(90)의 위치에 기초하여 소자 칩(70)이 양품인지 불량품인지를 판정함으로써, 결함(90)이 있는 것에만 기인하여 양품의 소자 칩(70)이 불량품이라 판정되는 것을 억제할 수 있다.
또한, 본 실시 형태에서는, 상기한 바와 같이 제어부(50)가 결함(90)의 형상에 기초하여 결함(90)이 소자 칩(70)의 흠(90a)이라 판별한 경우에 있어서, 흠(90a)이 유효 영역(71)에 달하고 있는 경우, 소자 칩(70)을 불량품이라 판정하고, 흠(90a)이 유효 영역(71)에 달하지 않은 경우, 소자 칩(70)을 양품이라 판정한다. 여기서, 흠(90a)은, 장래적으로 커질(흠(90a)이 주연 영역(72)으로부터 유효 영역(71)으로 점점 진행될) 가능성은 비교적 작다. 그래서, 흠(90a)이 유효 영역(71)에 달하지 않은 경우, 소자 칩(70)을 양품이라 판정함으로써, 흠(90a)이 있는 것에만 기인하여 양품의 소자 칩(70)이 불량품이라 판정되는 것을 억제할 수 있다.
또한, 본 실시 형태에서는, 상기한 바와 같이 제어부(50)가 결함(90)의 형상에 기초하여 결함(90)이 소자 칩(70)의 균열(90b)이라 판별한 경우, 균열(90b)이 유효 영역(71)에 달하고 있는지 여부에 관계 없이, 소자 칩(70)을 불량품이라 판정한다. 여기서, 균열(90b)은, 장래적으로 커질(균열(90b)이 주연 영역(72)으로부터 유효 영역(71)으로 점점 진행될) 가능성은 비교적 크다. 그래서, 균열(90b)이 유효 영역(71)에 달하고 있는지 여부에 관계 없이, 소자 칩(70)을 불량품이라 판정 함으로써, 현재 양품이어도 장래적으로 불량품이 될 소자 칩(70)을 미리 배제할 수 있다.
[변형예]
또한, 금회 개시된 실시 형태 및 실시예는, 모든 점에서 예시이며 제한적인 것은 아니라고 생각되어야 한다. 본 발명의 범위는, 상기한 실시 형태 및 실시예의 설명이 아니라 특허 청구 범위에 의해 나타나며, 또한 특허 청구 범위와 균등한 의미 및 범위 내에서의 모든 변경(변형예)이 포함된다.
예를 들어, 상기 실시 형태에서는, 제어부가 에지의 검출, 유효 영역의 검출, 검사 영역의 결정, 결함의 검출, 결함 종류의 판별 및 양품의 판정을 행하는 예를 나타냈지만, 본 발명은 이것으로 한정되지 않는다. 예를 들어, 에지의 검출, 유효 영역의 검출, 검사 영역의 결정, 결함의 검출, 결함 종류의 판별 및 양품의 판정을, 각각 제어부 이외의 부분에서 행해도 된다.
또한, 상기 실시 형태에서는, 소자 칩의 검사 영역에 대응하는 화상(휘도)과, 양품의 소자 칩의 화상(휘도)의 차가 소정의 역치보다도 큰지 여부를 비교함으로써 소자 칩의 결함을 검출하는 예를 나타냈지만, 본 발명은 이것으로 한정되지 않는다. 예를 들어, 휘도의 차가 소정의 역치보다도 큰지 여부를 비교하는 것 이외의 방법에 의해, 소자 칩의 결함을 검출해도 된다.
또한, 상기 실시 형태에서는, 결함으로서 흠 및 균열을 검출하는 예를 나타냈지만, 본 발명은 이것으로 한정되지 않는다. 예를 들어, 흠 및 균열 이외의 결함(막 박리 등)을 검출하도록 해도 된다.
또한, 상기 실시 형태에서는, 균열이 유효 영역에 달하고 있는지 여부에 관계 없이, 소자 칩을 불량품이라 판정하는 예를 나타냈지만, 본 발명은 이것으로 한정되지 않는다. 예를 들어, 균열의 연장선이 유효 영역에 걸리지 않으면, 소자 칩을 양품이라 판정하도록 해도 된다.
또한, 상기 실시 형태에서는, 진입 금지 영역과 유효 영역이 대략 동일한 예를 나타냈지만, 본 발명은 이것으로 한정되지 않는다. 예를 들어, 진입 금지 영역과 유효 영역을 상이하게 해도 된다.
또한, 상기 실시 형태에서는, 유효 영역과 주연 영역의 양쪽이 검사 영역이 되는 예를 나타냈지만, 본 발명은 이것으로 한정되지 않는다. 예를 들어, 도 12에 도시한 바와 같이, 유효 영역(171)을 검사 영역으로 하지 않고, 주연 영역(172)만을 검사 영역(175)(도 12의 사선으로 도시하는 부분)으로 해도 된다. 이 경우, 양품의 소자 칩의 화상은, 주연 영역만을 포함하는 절단 전의 절단 전 소자 칩의 화상이 된다.
40: 촬상부
50: 제어부(에지 검출부, 유효 영역 검출부, 검사 영역 결정부, 결함 검출부, 결함 종류 판별부, 양품 판정부)
70, 70a 내지 70d: 소자 칩
71, 171: 유효 영역
72, 172: 주연 영역
73: 절단 영역
74: 에지
75, 175: 검사 영역
83: 절단 전 소자 칩
90: 결함
90a: 흠
90b: 균열
100: 결함 검사 장치

Claims (5)

  1. 소자가 형성된 유효 영역과 상기 유효 영역의 주연에 마련되는 주연 영역을 포함하는 소자 칩을 촬상하는 촬상부와,
    상기 촬상부에 의해 촬상된 상기 소자 칩의 화상에 기초하여, 상기 소자 칩의 상기 주연 영역의 외측의 에지를 검출하는 에지 검출부와,
    상기 촬상부에 의해 촬상된 상기 소자 칩의 화상에 기초하여, 상기 소자 칩의 상기 유효 영역을 검출하는 유효 영역 검출부와,
    검출된 상기 주연 영역의 외측의 에지와 상기 유효 영역에 기초하여, 상기 소자 칩의 결함을 검사하기 위한 검사 영역을 결정하는 검사 영역 결정부와,
    상기 소자 칩의 상기 검사 영역에 대응하는 화상과, 미리 기억되어 있는 양품의 상기 소자 칩의 화상을 비교함으로써, 상기 소자 칩의 결함을 검출하는 결함 검출부를 구비하는, 결함 검사 장치.
  2. 제1항에 있어서, 양품의 상기 소자 칩의 화상은, 복수의 상기 유효 영역과, 복수의 상기 유효 영역 사이에 마련되며 상기 주연 영역을 포함하는 절단 영역을 갖는 절단 전의 절단 전 소자 칩에 있어서의, 상기 유효 영역과 상기 주연 영역 중 적어도 상기 주연 영역을 포함하는 하나의 상기 소자 칩에 대응하는 부분의 화상인, 결함 검사 장치.
  3. 제1항 또는 제2항에 있어서, 검출된 상기 결함의 형상에 기초하여 상기 결함의 종류를 판별하는 결함 종류 판별부와,
    상기 결함 종류 판별부에 의해 판별된 상기 결함의 종류와, 상기 유효 영역에 대한 상기 결함의 위치에 기초하여, 상기 소자 칩이 양품인지 불량품인지를 판정하는 양품 판정부를 더 구비하는, 결함 검사 장치.
  4. 제3항에 있어서, 상기 결함 종류 판별부가, 상기 결함의 형상에 기초하여 상기 결함이 상기 소자 칩의 흠이라 판별한 경우에 있어서, 상기 양품 판정부는 상기 흠이 상기 유효 영역에 달하고 있는 경우, 상기 소자 칩을 불량품이라 판정하고, 상기 흠이 상기 유효 영역에 달하지 않은 경우, 상기 소자 칩을 양품이라 판정하도록 구성되어 있는, 결함 검사 장치.
  5. 제3항 또는 제4항에 있어서, 상기 결함 종류 판별부가, 상기 결함의 형상에 기초하여 상기 결함이 상기 소자 칩의 균열이라 판별한 경우, 상기 양품 판정부는 상기 균열이 상기 유효 영역에 달하고 있는지 여부에 관계 없이, 상기 소자 칩을 불량품이라 판정하도록 구성되어 있는, 결함 검사 장치.
KR1020187028451A 2016-03-07 2017-01-04 결함 검사 장치 KR102636309B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2016043273A JP6752593B2 (ja) 2016-03-07 2016-03-07 欠陥検査装置
JPJP-P-2016-043273 2016-03-07
PCT/JP2017/000016 WO2017154319A1 (ja) 2016-03-07 2017-01-04 欠陥検査装置

Publications (2)

Publication Number Publication Date
KR20180118754A true KR20180118754A (ko) 2018-10-31
KR102636309B1 KR102636309B1 (ko) 2024-02-15

Family

ID=59789179

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020187028451A KR102636309B1 (ko) 2016-03-07 2017-01-04 결함 검사 장치

Country Status (5)

Country Link
JP (1) JP6752593B2 (ko)
KR (1) KR102636309B1 (ko)
CN (1) CN108700531B (ko)
TW (1) TWI726977B (ko)
WO (1) WO2017154319A1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7007993B2 (ja) * 2018-07-06 2022-01-25 東レエンジニアリング株式会社 ダイシングチップ検査装置
JP7157580B2 (ja) * 2018-07-19 2022-10-20 東京エレクトロン株式会社 基板検査方法及び基板検査装置
CN109596639A (zh) * 2018-11-30 2019-04-09 德淮半导体有限公司 缺陷检测系统及缺陷检测方法
EP3971948A4 (en) * 2019-05-31 2022-06-08 Huawei Technologies Co., Ltd. DEVICE FOR DETECTING CHIP CRACKS
JP7324116B2 (ja) * 2019-10-15 2023-08-09 キヤノン株式会社 異物検査装置および異物検査方法
JP2022061127A (ja) * 2020-10-06 2022-04-18 東レエンジニアリング株式会社 外観検査装置および方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10123064A (ja) 1996-10-24 1998-05-15 Hitachi Metals Ltd 外観検査方法
JP2005024565A (ja) * 2004-08-02 2005-01-27 Lintec Corp ウェハ外観検査装置およびウェハ外観検査方法
JP2007324241A (ja) * 2006-05-30 2007-12-13 Toshiba Corp 半導体素子の外観検査方法
JP2009506339A (ja) * 2005-08-30 2009-02-12 カムテック エルティーディー． 検査システム、及び基準フレームに基づいて欠陥を検査する方法
CN102053093A (zh) * 2010-11-08 2011-05-11 北京大学深圳研究生院 一种晶圆表面切割芯片的表面缺陷检测方法
CN202676612U (zh) * 2012-07-19 2013-01-16 华南师范大学 一种用于测试led电路芯片的装置
KR20150036789A (ko) * 2012-08-01 2015-04-07 케이엘에이-텐코 코포레이션 웨이퍼 검사 방법 및/또는 웨이퍼 상에 형성되는 디바이스의 하나 이상의 특징을 예측하는 방법

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3090776B2 (ja) * 1992-04-30 2000-09-25 株式会社東芝 発光ダイオードの外観検査方法
JP3625236B2 (ja) * 1996-01-29 2005-03-02 株式会社ルネサステクノロジ 被検査パターンの欠陥検査方法および半導体製造プロセス評価方法
JPH09293761A (ja) * 1996-04-24 1997-11-11 Rohm Co Ltd 半導体チップの製造方法
JP3481605B2 (ja) * 2001-04-26 2003-12-22 アジアエレクトロニクス株式会社 方向判別装置
JP2004212221A (ja) * 2002-12-27 2004-07-29 Toshiba Corp パターン検査方法及びパターン検査装置
WO2005001456A1 (ja) * 2003-06-30 2005-01-06 Tokyo Seimitsu Co., Ltd. パターン比較検査方法およびパターン比較検査装置
KR100567625B1 (ko) * 2004-10-19 2006-04-04 삼성전자주식회사 결함 검사 방법 및 이를 수행하기 위한 장치
CN100499057C (zh) * 2006-06-12 2009-06-10 中芯国际集成电路制造(上海)有限公司 晶片检测方法
JP5349742B2 (ja) * 2006-07-07 2013-11-20 株式会社日立ハイテクノロジーズ 表面検査方法及び表面検査装置
US7616804B2 (en) * 2006-07-11 2009-11-10 Rudolph Technologies, Inc. Wafer edge inspection and metrology
JP2008091476A (ja) * 2006-09-29 2008-04-17 Olympus Corp 外観検査装置
JP2010008149A (ja) * 2008-06-25 2010-01-14 Panasonic Corp 検査領域設定方法
JP2014035326A (ja) * 2012-08-10 2014-02-24 Toshiba Corp 欠陥検査装置
CN103674965B (zh) * 2013-12-06 2017-06-06 大族激光科技产业集团股份有限公司 一种晶圆外观缺陷的分类以及检测方法
TWI524079B (zh) * 2014-10-15 2016-03-01 旺宏電子股份有限公司 晶片對資料庫的接觸窗檢測方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10123064A (ja) 1996-10-24 1998-05-15 Hitachi Metals Ltd 外観検査方法
JP2005024565A (ja) * 2004-08-02 2005-01-27 Lintec Corp ウェハ外観検査装置およびウェハ外観検査方法
JP2009506339A (ja) * 2005-08-30 2009-02-12 カムテック エルティーディー． 検査システム、及び基準フレームに基づいて欠陥を検査する方法
JP2007324241A (ja) * 2006-05-30 2007-12-13 Toshiba Corp 半導体素子の外観検査方法
CN102053093A (zh) * 2010-11-08 2011-05-11 北京大学深圳研究生院 一种晶圆表面切割芯片的表面缺陷检测方法
CN202676612U (zh) * 2012-07-19 2013-01-16 华南师范大学 一种用于测试led电路芯片的装置
KR20150036789A (ko) * 2012-08-01 2015-04-07 케이엘에이-텐코 코포레이션 웨이퍼 검사 방법 및/또는 웨이퍼 상에 형성되는 디바이스의 하나 이상의 특징을 예측하는 방법

Also Published As

Publication number Publication date
CN108700531A (zh) 2018-10-23
KR102636309B1 (ko) 2024-02-15
JP2017161236A (ja) 2017-09-14
TW201805620A (zh) 2018-02-16
CN108700531B (zh) 2021-03-16
WO2017154319A1 (ja) 2017-09-14
TWI726977B (zh) 2021-05-11
JP6752593B2 (ja) 2020-09-09

Similar Documents

Publication Publication Date Title
KR20180118754A (ko) 결함 검사 장치
JP3092892B2 (ja) 半導体チップの外観検査方法および装置
US10417757B2 (en) Image inspection apparatus and image inspection method
JP2003215060A (ja) パターン検査方法及び検査装置
US20150051860A1 (en) Automatic optical appearance inspection by line scan apparatus
JP2004109018A (ja) 回路パターン検査方法および検査装置
JP2010117132A (ja) ウェハのパターン検査方法及び装置
US8358340B2 (en) Pattern inspection device and method of inspecting pattern
JP2020085774A (ja) 管ガラス検査方法、学習方法及び管ガラス検査装置
JP2000163579A (ja) 外観検査方法およびその装置
JP2002243655A (ja) 電子部品の外観検査方法および外観検査装置
US8055056B2 (en) Method of detecting defects of patterns on a semiconductor substrate and apparatus for performing the same
JP2006177852A (ja) 表面検査装置、およびその方法
JP5566928B2 (ja) マスク検査方法およびその装置
JPH10288505A (ja) ワークの位置検出方法およびワークの外観検査方法およびこれらの装置
JP4016381B2 (ja) 表面欠陥検査装置
KR20110020437A (ko) 패턴이 형성된 웨이퍼의 결함 검사 방법
JP2006284308A (ja) 半導体装置の外観検査方法
JP4613090B2 (ja) 検査装置
JP2009145161A (ja) 欠陥検出方法および欠陥検出装置
JP4357666B2 (ja) パターン検査方法および装置
JP2010243214A (ja) 欠陥検出方法および欠陥検出装置
JP2000258353A (ja) 欠陥検査方法及びその装置
JP4863117B2 (ja) 高温鋼材の表面検査装置
JP4028023B2 (ja) 半導体ウェハのへき開装置及び半導体チップの製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right