KR20180098296A - 시간 지연 필터 - Google Patents

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KR20180098296A KR1020187020117A KR20187020117A KR20180098296A KR 20180098296 A KR20180098296 A KR 20180098296A KR 1020187020117 A KR1020187020117 A KR 1020187020117A KR 20187020117 A KR20187020117 A KR 20187020117A KR 20180098296 A KR20180098296 A KR 20180098296A
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Abstract

본 발명은 제1 표면 및 제1 표면에 대향하는 제2 표면을 포함하는 기판; 기판에 결합되고 제1 결합 포인트, 제1 결합 포인트와 제1 도전성 영역 사이에 전기적으로 결합되는 제1 용량성 요소, 및 제1 결합 포인트와 제1 도전성 영역 사이에 결합되는 제1 유도성 요소를 포함하고, 제1 및 제2 인덕터 탭을 포함하는 제1 LC 공진기; 및 기판에 결합되고 제2 결합 포인트, 제2 결합 포인트와 제1 도전성 영역 사이에 전기적으로 결합되는 제2 용량성 요소, 및 제2 결합 포인트와 제1 도전성 영역 사이에 전기적으로 결합되는 제2 유도성 요소를 포함하는 제2 LC 공진기를 포함하며 여기서 시스템 군이 제1 결합 포인트에서의 신호 입력에 대해 제2 결합 포인트에서의 신호 출력을 지연시키는 시간 지연 필터에 관한 것이다.

Description

시간 지연 필터
관련 출원들에 대한 교차 참조
본 출원은 2015년 12월 16일에 출원된 미국 가출원 일련 번호 제62/268,408호의 이익을 주장하며, 이는 그 전체가 참조로 통합된다.
본 발명은 일반적으로 아날로그 회로들의 분야에 관한 것으로서, 특히 신규하고 유용한 시간 지연 필터들에 관한 것이다.
시간 지연 요소들은 아날로그 신호들이 시간 지연을 경험하게 하기 위해 다양한 아날로그 회로들에서 사용된다. 특히, 시간 지연 요소들은 RF 송수신기들에 대해 특히 중요하며, 여기서 그들은 증폭기 전치 왜곡, 피드-포워드 선형화, 및 능동 간섭 소거 기술들에 대해 사용될 수 있다. 물론, 그러한 시간 지연 요소들은 아날로그 신호 송신, 처리, 및/또는 합성을 포함하는 광범위한 응용들에서의 소용을 발견할 수 있다.
불행하게도, 전통적인 지연 요소들(예를 들어, 세라믹 필터들, SAW 필터들, 동축 케이블들, 도파관 공동 공진기-기반 필터들)은 아날로그 회로들; 특히, 다음 문제들 중 하나 이상으로 인해, RF 송수신기들의 성능을 제한할 수 있다: 과도한 크기, 과도한 비용, 과도한 복잡성, 불량한 제조능력, 조정가능성의 부족, 높은 손실, 높은 진폭 리플, 또는 높은 위상 리플.
따라서, 아날로그 회로들의 분야에서 신규하고 유용한 시간 지연 필터들 생성할 필요성이 있다. 본 발명은 그러한 신규하고 유용한 필터들을 제공한다.
도 1a 및 lb는 바람직한 실시예의 지연 필터의 개략도이다.
도 2a는 바람직한 실시예의 지연 필터의 공진기의 단면 예시도이다.
도 2b는 바람직한 실시예의 지연 필터의 공진기의 단면 예시도이다.
도 3은 바람직한 실시예의 지연 필터의 공진기의 하향식 예시도이다.
도 4a는 바람직한 실시예의 지연 필터의 공진기의 단면 예시도이다.
도 4b는 바람직한 실시예의 지연 필터의 공진기의 회로도이다.
도 5a는 바람직한 실시예의 지연 필터의 공진기의 단면 예시도이다.
도 5b는 바람직한 실시예의 지연 필터의 공진기의 회로도이다.
도 6a는 바람직한 실시예의 지연 필터의 튜닝 가능한 공진기의 회로도이다.
도 6b는 바람직한 실시예의 지연 필터의 튜닝 가능한 공진기의 회로도이다.
도 7a는 바람직한 실시예의 지연 필터의 하향식 예시도이다.
도 7b는 바람직한 실시예의 지연 필터의 회로도이다.
도 8a는 바람직한 실시예의 지연 필터의 하향식 예시도이다.
도 8b는 바람직한 실시예의 지연 필터의 회로도이다.
도 9는 바람직한 실시예의 지연 필터의 입력 및 출력 정합 요소들의 회로도이다.
도 10a는 바람직한 실시예의 변형예의 지연 필터의 측면도이다.
도 10b는 바람직한 실시예의 변형예의 지연 필터의 측면도이다.
도 11a 내지 도 11c는 바람직한 실시예의 지연 필터의 LC 공진기 배열들의 회로도들이다.
본 발명의 바람직한 실시예들의 다음 설명은 본 발명을 이들 바람직한 실시예들에 제한하도록 의도되지 않고, 오히려 당업자가 본 발명을 구성하고 사용할 수 있게 하도록 의도된다.
본 명세서에서 설명되는 시스템들은 회로 복잡성 및/또는 비용의 과중한 증가들 없이 고정밀 시간 지연 필터링을 가능하게 함으로써 전이중 송수신기들 (및 다른 적용 가능한 시스템들)의 성능을 증가시킬 수 있다. 다른 적용 가능한 시스템들은 송신 및 수신 대역들이 주파수에서 가까이 있지만, 오버랩하지 않는 통신 시스템들을 포함하는, 능동 감지 시스템들(예를 들어, RADAR), 유선 통신 시스템들, 무선 통신 시스템들, 채널 에뮬레이터들, 반사계들, PIM 분석기들 및/또는 임의의 다른 적절한 시스템을 포함한다.
l. 시간 지연 필터 시스템들
도 l에 도시된 바와 같이, 시간 지연 필터(100)는 하나 이상의 LC 공진기들(110)을 포함한다. 시간 지연 필터(100)는 추가적으로 내부 필터 결합 요소들(120) 및/또는 입력 정합 요소들(130)을 포함할 수 있다. 시간 지연 필터(100)는 추가적으로 또는 대안적으로 임의의 수의 LC 공진기들(110)(예를 들어, LC 공진기들(110)의 세트는 단일 LC 공진기만을 포함할 수 있음)을 포함할 수 있다. 시간 지연 필터(100)는 추가적으로 또는 대안적으로 수동 또는 능동 구성요소들(예를 들어, 커패시터들, 트랜지스터들, 스위치들 등), 집적 구성요소들(예를 들어, 도전성 층들 및/또는 트레이스들), 또는 임의의 다른 적절한 구성요소들과 같은, 시간 지연의 생성을 돕거나 달리 기여하는 LC 공진기(들)(110)에 결합되는 임의의 적절한 구성요소들을 포함할 수 있다.
시간 지연 필터(100)는 바람직하게는 특정의 관심 주파수 대역; 전형적으로 라디오 주파수들(RF)의 범위 내의 주파수 대역이지만, 대안적으로 임의의 적절한 주파수 범위에서의 임의의 적절한 주파수 대역 내의 아날로그 신호들에 대해 실질적으로 주파수-불변 군 지연을 생성하도록 기능한다. 아날로그 신호의 군 지연은 신호의 각각의 주파수 성분의 진폭 엔벨로프를 지연시킬 것이며; 주파수-불변 군 지연은 신호의 각각의 주파수 성분의 진폭 엔벨로프에 동일한 시간 지연을 적용할 것이다.
시간 지연 필터(100)는 추가적으로 또는 대안적으로 회로 복잡성 및/또는 비용에서의 과중한 증가들 없이 신호들의 고정밀, 조정 가능한, 및/또는 재구성 가능한 군 지연을 가능하게 함으로써 신호 송수신기들(또는 다른 적용 가능한 시스템들; 예를 들어, 위상 안테나 어레이들)의 성능을 증가시키도록 기능할 수 있다.
시간 지연 필터(100)는 바람직하게는 상대적으로 낮고 (관심 주파수 대역에서의) 주파수-불변 삽입 손실(예를 들어, 삽입 손실 및/또는 감쇠의 1 dB, 3 dB, 또는 5 dB)을 갖는다. 즉, 시간 지연 필터(100)의 주파수 응답의 크기는 관심 주파수들의 범위에 걸쳐(예를 들어, 라디오 주파수들의 범위에 걸쳐) 실질적으로 평탄하고 신호 크기에 대해 작은(예를 들어, 10x, 100x, 또는 1000x 더 작은) 크기 리플을 갖는다. 대안적으로, 시간 지연 필터(100)는 임의의 적절한 삽입 손실을 가질 수 있으며, 그것은 임의의 적절한 방식으로 주파수에 함께 가변한다.
시간 지연 필터(100)는 바람직하게는 라미네이트의 기판(예를 들어, 인쇄 회로 기판), 마이크로칩의 기판(예를 들어, 실리콘 기판), 또는 임의의 다른 적절한 회로 기판으로 집적 집중 및/또는 분산 인덕터들 및 커패시터들로 구성된다. 시간 지연 필터(100)의 통합은 실질적으로 시간 지연 필터(100)의 비용 및 크기를 감소시킬 수 있다.
시간 지연 필터의 부분들은 추가적으로 또는 대안적으로 별개의 구성요소들로서 기판에 추가될 수 있다. 예를 들어, 시간 지연 필터(100)의 LC 공진기(들)(110)는 기판으로 통합될 수 있고, 입력 정합 요소(들)(130) 및/또는 내부-필터 결합 요소(들)(120)는 (예를 들어, 와이어 본딩, 표면 실장 등을 통해) 별개의 구성요소들로서 기판 및/또는 LC 공진기들에 결합될 수 있다.
시간 지연 필터(100)는 바람직하게는 아날로그 회로를 사용하여 구현되지만, 추가적으로 또는 대안적으로 디지털 회로 또는 아날로그 및 디지털 회로의 임의의 조합에 의해 구현될 수 있다. 아날로그 회로는 바람직하게는 상술한 바와 같이 회로 기판 및 금속화/도전성 층들의 조합을 사용하여 구현될 수 있지만, 추가적으로 또는 대안적으로 아날로그 집적 회로들(ICs) 및/또는 별개의 구성요소들(예를 들어, 커패시터들, 인덕터들, 레지스터들, 트랜지스터들), 와이어들, 송신 라인들, 변압기들, 커플러들, 하이브리드들, 도파관들, 디지털 구성요소들, 혼합-신호 구성요소들, 또는 임의의 다른 적절한 구성요소들을 사용하여 구현될 수 있다. 디지털 회로는 바람직하게는 범용 프로세서, 디지털 신호 프로세서, 주문형 집적 회로(ASIC), 필드 프로그램가능 게이트 어레이(FPGA) 및/또는 임의의 적절한 프로세서(들) 또는 회로(들)를 사용하여 구현된다. 시간 지연 필터(100)는 바람직하게는 주어진 시간 지연 또는 시간 지연들의 세트를 제공하기 위해 구조적으로 미리 구성되지만, 추가적으로 또는 대안적으로 구성 데이터를 저장하기 위한 메모리를 포함하거나, 외부적으로 저장된 구성 데이터를 사용하거나 임의의 적절한 방식으로 구성될 수 있다.
시간 지연 필터(100)는 (후속 섹션들에서 논의되는 바와 같이) 시간 지연 필터의 가변 임피던스 및 시간 지연 필터의 가변 지연 중 하나 또는 둘 다를 가능하게 하기 위해 다수의 결합 포인트들(113)(즉, 다른 회로들이 시간 지연 필터(100)에 결합할 수 있는 포인트들)을 포함할 수 있다.
시간 지연 필터(100)는 또한 LC 공진기들(110) 또는 정합 요소들(130) 내의 튜닝 가능한 요소들의 사용을 통해 시간 지연 필터(100)의 임피던스 또는 지연을 변경할 수 있으며; 즉, 상이한 결합 포인트에서의 결합에 의해 임피던스를 수정하는 것과는 대조적으로, 임피던스는 가변 커패시터들 및/또는 인덕터들을 사용하여 수정될 수 있다.
딜레이(100)의 각각의 LC 공진기(110)는 시간 지연을 시간 지연 필터(100)의 입력 신호에 기여시키도록 기능한다. 도 1에 도시된 바와 같이, LC 공진기들(110)은 바람직하게는 병렬로 결합되며; 대안적으로, LC 공진기들(110)은 임의의 방식으로 결합될 수 있다. LC 공진기들(110)은 바람직하게는 도 11에 도시된 바와 같이, 시간 지연 필터의 다른 구성요소들(예를 들어, 추가적인 공진기들(110), 정합 요소들(130), 결합 요소들 등)이 공진기에 결합되는(예를 들어, 전기적으로 결합되는) 하나 이상의 결합 포인트들(113)을 포함한다. 결합(Coupling)은 저항성(예를 들어, 와이어, 금속화 층, 또는 임의의 다른 적절한 도전성 재료에 의함), 용량성(예를 들어, 별개의 커패시터, 상호 커패시턴스 등에 의함), 유도성(예를 들어, 별개의 인덕터, 상호 인덕턴스 등에 의함), 전자기적(예를 들어, 방사 결합), 또는 임의의 다른 적절한 방식일 수 있다. 추가적으로 또는 대안적으로, LC 공진기들은 임의의 적절한 방식으로 결합될 수 있다.
LC 공진기(110)는 바람직하게는 낮은 삽입 손실을 제공할 뿐만 아니라 시간 지연 필터 구성에서 요구되는 구성요소들의 수(및 따라서 시간 지연 필터를 사용하는 임의의 적용 가능한 시스템의 복잡성/비용)를 감소시키기 위해 최적화된다.
각각의 LC 공진기(110)는 바람직하게는 실질적으로 동일한 주파수 응답을 갖고 실질적으로 유사한 시간 지연을 생성한다. 따라서, 시간 지연 필터의 지연은 바람직하게는 대략 LC 공진기들(110)의 수에 LC 공진기들(110)의 평균 시간 지연을 곱한 것과 대략 동일하다. 그러한 구현에서, 시간 지연 필터를 통과하는 신호에 의해 경험되는 총 지연은 신호 경로로 스위칭되는 LC 공진기들(110)의 수를 선택함으로써 조정 가능할 수 있다. 대안적으로, 시간 지연 필터는 상이한 시간 지연을 생성할 수 있는 상이한 주파수 응답들을 갖는 다수의 LC 공진기들을 가질 수 있고, 그러한 경우들에서 시간 지연 필터의 지연은 바람직하게는 신호 경로에서 각각의 LC 공진기(110)의 시간 지연의 합과 대략 동일하다. 대안적으로, 각각의 LC 공진기(110)는 임의의 임피던스 및/또는 임의의 시간 지연을 가질 수 있고, 시간 지연 필터(100)는 임의의 적절한 방식으로 조정 가능한, 임의의 입력/출력 임피던스 및 총 시간 지연을 가질 수 있다.
각각의 LC 공진기(110)는 바람직하게는 병렬로 배치되는 실질적으로 용량성 요소(111)(즉, 관심 주파수 대역에서, 리액턴스가 네거티브인 요소) 및 실질적으로 유도성 요소(112)(즉, 관심 주파수 밴드에서, 리액턴스가 포지티브인 요소)를 포함한다. 대안적으로, 각각의 LC 공진기(110)는 공진기(110)의 임피던스가 대략 다음을 특징으로 하도록 임의의 회로 요소들을 포함할 수 있으며:
Figure pct00001
여기서, k는 상수이고(순수 LC 회로에서,
Figure pct00002
) 및 ω0는 공진기의 공진 주파수이다(순수 LC 회로에서,
Figure pct00003
). 대안적으로, LC 공진기는 임의의 적절한 방식으로 주파수의 함수로서 가변하는 임의의 적절한 총 임피던스를 제공하기 위해 함께 네트워킹되는 회로 요소들을 포함할 수 있다.
LC 공진기(110)는 바람직하게는 금속화 층 스트립들(예를 들어, 스트립 인덕터, 마이크로스트립 등), 비아들(예를 들어, 스루-홀 비아들, 부분 비아들, 매립형 비아들, 금속화 슬롯들 등), 및 기판 자체의 조합으로부터 라미네이트 또는 칩 기판으로 구성된다. 추가적으로, LC 공진기(110)는 하이-k 유전체 층들을 포함할 수 있다. 대안적으로, LC 공진기(110)는 임의의 적절한 재료들을 사용하여 구성될 수 있다.
도 2a, 도 2b, 및 3에 도시된 바와 같이, LC 공진기(110)는 바람직하게는 라미네이트 기판 또는 반도체/절연체 칩 기판 상의 평행 플레이트 커패시터 및 스트립 인덕터의 조합으로부터 구성된다. 그러한 평행 플레이트 커패시터는 바람직하게는 유전체에 의해 제2 도전성 평면 영역으로부터 분리되는 제1 도전성 평면 영역을 포함하고, 제1 및 제2 도전성 평면 영역들은 바람직하게는 실질적으로 평행하며(예를 들어, 제조 공차들이 허락할 수 있는 한 균일하게 평행함); 그러나, 평행 플레이트 커패시터는 추가적으로 또는 대안적으로 임의의 적절한 방식으로 구성되는 임의의 적절한 서브구성요소들을 포함할 수 있다. 대안적으로, LC 공진기(110)는 임의의 다른 적절한 용량성/유도성 요소들(예를 들어, 나선형 인덕터 또는 맞물린 핑거 커패시터)로 구성될 수 있다. 예를 들어, LC 공진기(110)는 편조형(braided) 유도성 요소(즉, 절연체에 의해 분리되거나, '편조되거나' 그렇지 않으면 서로 가까이 위치되는, 수개의 유도성 서브요소들을 병렬로 포함하는 유도성 요소)를 포함할 수 있다. 그러한 편조형 유도성 요소는 바람직하게는 교대로 격리 및 도전성 재료의 영역들을 포함하는 기판의 층들로 형성되며, 이는 기판을 형성하기 위해 적층될 때, 3차원 편조형 구조로 구성된다. 대안적으로, 편조형 유도성 요소는 임의의 적절한 방식으로, 임의의 적절한 재료들로 형성될 수 있다.
바람직한 실시예의 예시적 구현예가 도 2a(단면도)에 도시된다. 이러한 구현예에서, LC 공진기(110)는 다수의 격리 층들(1, 3-7, 9) 및 도전 층들(2, 8)을 갖는, 라미네이트 기판 상에 구성된다. LC 공진기(110)는 제1 플레이트가 도전성 비아(10)를 통해 접지 평면(14)에 결합되는 평행 플레이트 커패시터(11), 및 도전성 비아(10)에 의해 커패시터(11)의 제2 플레이트에 결합되고 다른 도전성 비아(10)에 의해 접지 평면(14)에 결합되는 스트립 인덕터(12)로 형성된다. 접지 평면은 하나의 측면 상에서 기판의 표면의 전부 또는 대부분에 걸쳐 연장되고, 따라서 스트립 인덕터보다 더 큰 영역에 걸쳐 연장될 수 있으며; 대안적으로, 접지 평면은 실질적으로 동일한 크기 및 범위인 기판의 대향 측면 상의 제2 스트립 인덕터일 수 있거나, 임의의 다른 적절한 영역에 걸쳐 연장될 수 있다. 공진기(110)는 결합 포인트(13)에 결합될 수 있다. 라미네이트 기판 상에 구성되면, LC 공진기(110)는 임의의 재료로 이루어지는 임의의 수의 층들을 포함할 수 있다. 예를 들어, 이러한 예시적 구현예에서, 공진기(110)는 에폭시 프리프레그 층들(4 및 6); FR-4 코어 층들(3, 7); 구리 도전성 층들(2, 8); 및 구리 비아들(10)을 갖는 산화 하프늄 하이-k 유전체 층(5)을 포함할 수 있다. 층들, 비아들, 및 요소들은 임의의 형상, 크기, 두께 등일 수 있다. 특히, 커패시터의 플레이트들을 분리하는 유전체(이 경우 층(5))는 표준 격리 층(예를 들어, 코어 층)일 수 있지만, 대안적으로 상이한 유전체(예를 들어, 더 높은 k를 갖거나 그렇지 않으면 커패시터(11)에 대한 절연체의 역할을 하기에 적절한 유전체)일 수 있다는 점을 주목한다.
바람직한 실시예의 제2 예시적 구현예가 도 2b(단면도) 및 도 3(하향식 뷰)에 도시된다. 이러한 구현예에서, LC 공진기(110)는 반도체 칩 기판(15) 상에 구성된다. LC 공진기(110)는 평행 플레이트 커패시터(18) 및 스트립 인덕터(20)로 형성되며, 둘 다는 스루-기판 비아들(16)에 의해 접지 콘택(21)에 결합된다. 공진기(110)는 결합 포인트(19)에서 결합될 수 있다. 반도체 또는 절연체 칩 기판 상에 구성되면, 공진기(110)는 임의의 방식으로 제조되는 임의의 재료들을 포함할 수 있다. 예를 들어, 이러한 예시적 구현예에서, 공진기(110)는 전기도금된 구리 또는 알루미늄(16, 18-21; 주목: 시드 층은 미도시)을 사용하여 제조되는 금속 패드들/트레이스들/비아들을 갖는, 이산화 실리콘 기판(15), 이산화 실리콘 또는 질화 실리콘 커패시터 유전체 패드(17)를 포함할 수 있다. 제1 예시적 구현예와 유사하게, 커패시터 유전체는 기판과 유사한 재료일 수 있거나 (제조상의 이유들, 유전 상수 등을 위해) 상이한 재료일 수 있다.
제2 예시적 구현예와 관련된 바람직한 실시예의 제3 예시적 구현예에서, LC 공진기는 반도체 칩 기판 상에 구성되고, LC 공진기(110)는 매립형 평행 플레이트 커패시터 및 스트립 인덕터로 구성된다. 스트립 인덕터는 격리 층 및/또는 차폐 층에 의해 커버될 수 있으며, 이는 스트립 인덕터와 이웃하는 패키지형 요소들(예를 들어, 스트립 인덕터들, 트레이스들 등) 사이의 전자기 결합을 방지한다. 추가적으로 또는 대안적으로, 공진기는 (상호 전자기 결합이 요구되지 않는 그러한 예시적 구현예들 및 변형예들에서) 상호 전자기 결합을 회피하기 위해 다른 패키지형 요소들로부터 물리적으로 떨어져 있을 수 있다.
LC 공진기들(110)은 (결합 또는 정합 회로들에 의해 보여지는 바와 같이) LC 공진기(110)의 임피던스의 수정을 가능하게 하기 위해 다수의 태핑 포인트들을 포함할 수 있다. 태핑 포인트들은 또한 결합 포인트들로서 지칭될 수 있고, 동일한 기능을 수행할 수 있으며; 대안적으로, 그들은 상이한 기능들을 수행할 수 있다. 추가적으로 또는 대안적으로, 공진기의 태핑은 임피던스, 시간 지연, 공진 주파수 등을 수정하기 위해 사용될 수 있다.
예를 들어, 도 4a에 도시된 바와 같이, LC 공진기(110)의 인덕터는 다수의 태핑 포인트들(22-28)을 포함할 수 있다. 이러한 예의 등가 회로는 도 4b에 도시된 바와 같다. 인덕터 또는 유도성 요소의 태핑 포인트는 기판을 통과하는 인덕터의 일부를 따라 포인트까지(예를 들어, 공진기의 일부를 포함하는 비아를 따라 포인트까지) 연장되는 기판의 도전 층들을 포함할 수 있다. 이러한 예에서, 총 인덕터의 인덕턴스(결합 요소에 의해 보여지거나 공진기를 통과하는 신호에 의해 경험되는 바와 같음)는 신호가 탭이 도전성 경로에 물리적으로 및 전기적으로 결합되는 포인트로부터, 또는 유사하게 샘플링되는 도전성 경로를 따르는 포인트에 따라 가변될 수 있다. 인덕턴스, 및 따라서 주파수 응답 및/또는 시간 지연은 다양한 태핑 포인트들에서 신호를 샘플링함으로써(또는 공진기에 결합함으로써) 가변될 수 있다.
다른 예로서, 도 5a에 도시된 바와 같이, LC 공진기(110)의 커패시터는 다수의 태핑 포인트들(29-31)을 포함할 수 있다. 이러한 예의 등가 회로는 도 5b에 도시된 바와 같다. 예시적 구현예에서, 커패시터는 도 5a에 도시된 바와 같이, 전기적으로 격리된 서브영역들로 세분화되는 2개의 도전성 평면 영역들을 포함한다. 이들 서브영역들 각각은 태핑 포인트에 결합되고, 용량성 요소를 이러한 방식으로 다수의 용량성 서브요소들로 분할하는 것은 결합된 요소들 또는 (요소들이 멀티-탭형 LC 공진기에 결합되는 태핑 포인트의 변화에 의해) LC 공진기를 통과하는 신호들에 의해 보여지는 바와 같이 LC 공진기의 커패시턴스의 변화를 가능하게 할 수 있다. 가변 커패시턴스의 선택은 바람직하게는 상술한 바와 같은 멀티-탭형 인덕터에 대한 유사한 방식으로 수행되지만, 추가적으로 또는 대안적으로 임의의 적절한 방식으로 수행될 수 있다.
다수의 태핑 포인트들은 (예를 들어, 도 5b에서 C2 주위의 두 태핑 포인트를 사용할 때) 공진기의 임피던스를 가변시키고/시키거나 단일 종단(single ended) 입력 신호로부터 차동 신호를 생성하는 것을 허용한다. LC 공진기(110)는 용량성 요소 및 유도성 요소 둘 다 상에 다수의 태핑 포인트들을 포함할 수 있다.
LC 공진기(110)의 구성요소가 다수의 태핑 포인트들을 포함하면, 그들은 임의의 방식으로 결합될 수 있다. 예를 들어, 스위치(예를 들어, 트랜지스터)는 공진기(110) 입력과 다수의 태핑 포인트들 사이에 결합될 수 있어서, 태핑 포인트들의 선택을 가능하게 한다. 다른 예로서, 스위치는 태핑 포인트들 사이에 결합될 수 있어서, 그들 태핑 포인트들이 단락되는 것을 허용한다(예를 들어, 태핑 포인트들(30 및 31) 사이의 스위치는 C2의 선택적인 단락을 가능하게 할 수 있음).
LC 공진기(110)의 구성요소가 다수의 태핑 포인트들 및 그것이 (예를 들어, 저항 결합, 용량 결합, 유도 결합, 전자기 결합되는) 다른 LC 공진기들에 결합되는 결합 포인트를 포함하면, 그들은 임의의 적절한 방식으로 선택 결합될 수 있다. 예를 들어, 스위치들의 세트(예를 들어, 트랜지스터들, 다중 입력/단일 출력 멀티플렉서 등)는 태핑 포인트들(탭들)과 결합 포인트들 사이에 결합될 수 있어서, 결합 포인트에 결합되는 구성요소들(예를 들어, 공진기들(110), 정합 요소들(130))에 의해 보여지는 바와 같이 공진기의 임피던스의 선택 및/또는 조정을 가능하게 한다.
태핑 포인트들을 갖는 것에 더하여, LC 공진기들(110)은 그들의 튜닝 속성들을 변경시키기 위해 튜닝 가능한 회로 요소들(예를 들어, 커패시터들, 인덕터들, 트랜지스터들, 레지스터들)을 통합하거나 이에 결합될 수 있다. 튜닝 가능한 LC 공진기들(110)의 일부 예들은 도 6a 및 도 6b에 도시된 바와 같다. 도 6a에 도시된 바와 같이, LC 공진기(110)는 LC 공진기(110)와 병렬로 하나 이상의 버랙터(varactors)들을 포함할 수 있어서, 공진기의 튜닝 가능한 커패시턴스를 가능하게 한다. 도 6b에 도시된 바와 같이, LC 공진기(110)는 단일 또는 다수의 커패시터-트랜지스터 직렬 조합들을 포함할 수 있으며, 이는 스위칭 온 또는 오프되는 트랜지스터들의 상이한 순열들(permutations)을 통해 LC 공진기(110)의 커패시턴스의 튜닝을 허용한다. 다른 실실예에서, 커패시터-트랜지스터 직렬 조합 내의 커패시터는 요구되는 스위치들의 수를 줄이거나 튜닝의 분해능을 증가시키기 위해 버랙터로 대체될 수 있다.
LC 공진기들(및 따라서 지연 필터)의 튜닝은 회로 내의 트레이스들, 인덕터 또는 임의의 커패시터의 플레이트로부터 재료를 (예를 들어, 3D 금속 프린팅에 의해) 추가하거나 (예를 들어, 밀링에 의해) 제거함으로써 제조 공정의 종단에서 영구적으로 수행될 수 있다. 대안적으로 커패시터들 및/또는 인덕터들은 기판에 트레이스들로서 구현되는 작은 퓨즈들을 블로잉함으로써 튜닝될 수 있다.
전술한 바와 같이, 지연 필터(100)의 LC 공진기들(110)은 바람직하게는 지연 필터(100)(또는 지연 필터(100)의 일부)를 형성하기 위해 병렬로 결합된다. LC 공진기들(110)이 임의의 방식으로(예를 들어, 저항성으로) 결합될 수 있는 반면, LC 공진기들(110)은 바람직하게는 (용량성 내부-필터 결합 요소들(120)을 사용하여) 용량성으로 및/또는 (인덕터들 사이의 자기 결합을 가능하게 하기 위해 LC 공진기들(110)의 인덕터들을 포지셔닝함으로써) 유도성으로 또는 3개의 결합 방법들의 임의의 조합으로(예를 들어 50% 용량성 및 50% 유도성) 서로 결합된다.
내부-필터 요소들(120)은 지연 필터(100)의 LC 공진기들(110)을 결합시키도록 기능한다. LC 공진기(110)의 구성요소들과 유사하게, 내부-필터 요소들은 바람직하게는 수동형의 용량성, 저항성, 및/또는 유도성 요소들일 수 있지만, 내부-필터 요소들은 LC 공진기들(110)를 결합시킬 수 있는 임의의 능동형 또는 수동형 구성요들일 수 있다. 내부-필터 요소들(120)은 바람직하게는 금속화 층 스트립들, 비아들, 및 기판의 조합으로 구성되지만, 추가적으로 또는 대안적으로 임의의 방식으로 구성될 수 있다. 예를 들어, 용량성 내부-필터 요소(120)는 LC 공진기들(110)을 포함하는 기판에 표면-실장되는 패키지형 커패시터일 수 있다. 다른 예로서, 용량성 내부-필터 요소(120)는 LC 공진기(110)의 커패시터와 실질적으로 유사한 방식으로 구성될 수 있다.
도 7a의 하향식 뷰에 도시된 바와 같이, 예시적 지연 필터(110)는 용량성 및 유도성 둘 다로 결합되는 LC 공진기들(110)을 포함한다. 등가 회로 모델은 도 7b에 도시된 바와 같다. 이러한 예에서, 결합 커패시터들은 기판의 표면에 실장되는 반면에 각각의 LC 공진기와 연관되는 매립형(buried) 커패시터들은 기판 내에 내장된다. 대안적으로, 결합 커패시터들은 유사하게 내장될 수 있거나, 달리 적절하게 구성될 수 있다. 이러한 예에서, 공진기들의 서브세트의 마이크로스트립 인덕터들은 기판의 표면에 걸쳐 연장되고, 표면 상에서 측면으로 분리되는 2개의 별개의 도전성 영역들을 포함한다. 공진기들 사이의 (예를 들어, 상호 인덕턴스들에 의한) 유도성 결합은 다른 공진기의 인덕터의 부분들 중 하나와 결합하는 하나의 공진기의 인턱터의 측면-분리된 부분들 중 하나에 의해 이러한 예에서 달성된다. 이러한 예의 양측 구성(bilateral configuration)은 공진기를 이웃하는 어느 측면 위치에 위치되는 공진기와의 유도성 결합을 제공한다.
도 8a의 평면도에 도시된 바와 같이, 제2 예시적 지연 필터(110)는 또한 용량성 및 유도성 둘 다로 결합되는 LC 공진기들(110)을 포함한다. 등가 회로 모델은 도 8b에 도시된 바와 같다.
유도성 결합은 바람직하게는 서로 근접하게 마이크로스트립 인덕터들을 배치함으로써 달성되지만, 추가적으로 또는 대안적으로 임의의 방식으로 달성될 수 있다. 예를 들어, 개별 LC 공진기들(110)의 인덕터들은 LC 공진기들(110) 사이에 유도성 결합을 달성하기 위해 편조되거나 달리 위치될 수 있다. 유도성 결합은 직접적인 전기 접촉이 없는(예를 들어, 하나의 인덕터 또는 유도성 요소를 통해 흐르는 전류에 의해 생성되는 변화하는 자속이 다른 인덕터 또는 유도성 요소에 전류를 유도할 수 있는) 인덕터들 사이의 전자기 결합을 포함할 수 있다는 점을 주목하며; 그것은 추가적으로 또는 대안적으로 2개의 인덕터들 사이에서의 인덕터의 직접적인 전기 결합을 포함하며, 그것은 그것에 의해 유도성으로 결합된다.
입력 정합 요소들(130)은 LC 공진기들(110)을 원하는 임피던스로 지연 필터(100)의 입력 및/또는 출력에 결합시키도록 동작한다. 입력 정합 요소들(130)은 바람직하게는 수동형 용량성, 저항성, 및/또는 유도성 요소들을 포함하는 회들을 포함하지만, 입력 정합 요소들(130)은 지연 필터(100)를 외부 회로에 결합시킬 수 있는 (트레이스 또는 마이크로스트립 구성요소들을 포함하는) 구성요소들의 임의의 능동형 또는 수동형 조합일 수 있다. 입력 정합 요소들(130)은 바람직하게는 금속화 층 스트립들, 비아들, 및 기판의 조합으로 구성되지만, 추가적으로 또는 대안적으로 임의의 방식으로 구성될 수 있다. 예를 들어, 입력 결합 요소(130)는 LC 공진기들(110)을 포함하는 기판에 표면-실장되는 패키지형 커패시터들 및 인덕터들의 회로를 포함할 수 있다. 다른 예로서, 입력 결합 요소(130)의 구성요소들은 LC 공진기(110)의 그것들과 실질적으로 유사한 방식으로 구성될 수 있다. LC 공진기들(110)과 유사하게, 입력 정합 요소들(130)은 탭형(tapped) 또는 달리 튜닝 가능한 용량성 및/또는 유도성 요소들을 포함할 수 있다. 다른 실시예들에서, 입력 결합 요소는 튜닝 가능한 레지스터들을 포함할 수 있다.
입력 정합 요소들(130)의 일부 예들은 도 9에 도시된 바와 같다. 도 9에 도시된 바와 같이, 예시적 필터들(100)은 탭형 커패시터 LC 공진기-기반 커플러(1301), 탭형 인덕터 LC 공진기-기반 커플러(1302), 유도성-결합 LC 공진기-기반 커플러(1303), 및/또는 송신 라인 커플러(1304)를 사용하여 결합될 수 있다.
입력 정합 요소들(130)이 LC 공진기들(110)과 독립적일 수 있지만, 추가적으로 또는 대안적으로, 입력 정합 요소들(130)은 필터(100)의 공진기들(110)과 (부분적으로 또는 전체적으로) 병합될 수 있다. 예를 들어, LC 공진기(110)는 입력 정합 요소(130)로서 기능할 수 있는, 1차(primary) 용량성 및 유도성 요소들과 병렬 또는 직렬로, 추가적인 용량성 및/또는 유도성 요소를 포함할 수 있다.
바람직한 실시예의 변형예에서, 지연 필터(100)의 LC 공진기의 인덕터들 및 커패시터들은 개별 칩들, 다이들, 및/또는 기판들 상으로 분리되고 와이어-본딩, 하부 기판 상의 트레이스들, 플립-칩 본딩, 또는 일부 다른 기술에 의해 결합된다. 이러한 분리의 일부 예들이 도 10a에 도시된 바와 같다.
유사하게, 지연 필터(100)가 (예를 들어, 탭형 인덕터들/커패시터들의 탭 사이를 스위칭하기 위해) 스위치들을 포함하면, 스위치들은 도 10b에 도시된 바와 같이, 공진기들로부터 격리되고 와이어-본딩, 하부 기판 상의 트레이스들, 플립-칩 본딩, 또는 일부 다른 기술에 의해 결합될 수 있다.
지연 필터(100)는 임의의 수의 스위치들을 포함할 수 있고, 스위치들(또는 스위치들의 세트)은 공진기들(110) 또는 다른 구성요소들의 탭들 및/또는 결합 포인트들을 회로 공통 레일들, 접지들, 및/또는 회로 입력들/출력들에 선택적으로 결합시킬 수 있는 임의의 적절한 구성요소들 일 수 있다. 예를 들어, 스위치들은 기계식 스위치들, 기계식 릴레이들, 고체 상태 릴레이들, 트랜지스터들, 실리콘 제어 정류기들, 트레이스들, 및/또는 디지털 스위치들을 포함할 수 있다. 스위치들 세트의 스위치들은 튜닝 회로 또는 다른 적절한 컨트롤러에 의해 전자적으로 동작 가능할 수 있지만, 추가적으로 또는 대안적으로 임의의 방식으로 설정될 수 있다. 예를 들어, 스위치들은 회로 사용자에 의해 수동으로 설정될 수 있다. 다른 예로서, 스위치들은 지연 필터(100)가 (예를 들어, 솔더링, 어닐링, 융합, 또는 임의의 다른 적절한 비가역 구성에 의해) 제조될 때 원하는 구성으로 구성되는 일회용 접합들일 수 있어서, 원하는 전체 지연 필터(100) 구성(예를 들어, 군 지연 값)을 야기한다.
스위치들은 바람직하게는 하나 이상의 스위치 상태들 사이에서 동작 가능하며, 여기서 스위치의 상태는 둘 이상의 시스템 구성요소들 사이에서의 결합에 대응한다. 예를 들어, 스위치(예를 들어, 트랜지스터)는 제1 태핑 포인트를 공진기의 결합 포인트에 결합시키는 제1 스위치 상태, 및 제2 태핑 포인트를 공진기의 결합 포인트에 결합시키는 제2 스위치 상태로 동작 가능할 수 있다. 다른 예에서, 스위치는 그것을 시간 지연 필터를 통과하는 신호의 신호 경로에 배치하기 위해, 공진기의 세트 중 하나를 시스템의 공통 레일(예를 들어, 접지 평면)에 연결시키는 제1 스위치 상태로 동작 가능할 수 있으며; 이러한 스위치는 공통 레일로부터 공진기를 분리시키는 제 2 스위치 상태로 동작 가능할 수 있으며, 그것에 의해 신호 경로로부터 공진기를 제거(및 시간 지연 필터에 의해 적용되는 전체 시간 지연을 감소)시킨다.
도 10a 및 도 10b에 도시된 바와 같이, 개별 칩들/다이들은 기판 상에서 측면으로 분리될 수 있지만, 추가적으로 또는 대안적으로, 그들은 수직으로(또는 임의의 다른 방식으로) 적층될 수 있다. 회로 요소들 사이의 결합은 동일 또는 개별 칩들 상의 요소들 사이에 있을 수 있다. 예를 들어, 제1 인쇄 회로 기판 상의 인덕터들은 2개의 PCB들이 (자기 결합이 요구되는) 인덕터들을 가까이 근접하게 가져오도록 위치되는 경우들에서 제2 인쇄 회로 기판 상의 인덕터들에 자기적으로 결합될 수 있다. 추가적으로 또는 대안적으로, 회로 요소들의 다른 3차원 구성들은 임의의 적절한 방식으로 전자기 결합을 달성하기 위해 활용될 수 있다.
바람직한 실시예의 예시적 구현예에서, 시간 지연 필터는 기판 및 LC 공진기를 포함한다. 기판은 수개의 층들로 구성되고 2개의 보드, 실질적으로 평행한 외부 표면들(예를 들어, 상단 및 하단 표면이지만, 기판은 임의의 적절한 방향으로 있을 수 있음)을 갖는 라미네이트된 회로 보드이다. 공진기는 제1 표면 상의 도전성 콘택 포인트(예를 들어, 결합 포인트)와 제2 표면 상의 접지 평면(예를 들어, 도전성 영역) 사이에 병렬로 연결되는 LC 회로로 함께 결합되는, 용량성 요소 및 유도성 요소를 포함한다. 유도성 요소는 제1 표면 상의 도전성 영역(예를 들어, 금속화 스트립)에 의해 형성되고, 한 쌍의 도전성 비아들에 의해 용량성 요소 및 접지 평면에 연결되는 스트립 인덕터이다. 제1 비아는 기판을 통해(예를 들어, 기판의 수개의 격리 및/또는 도전 층들을 통해) 접지 평면으로 통과하는 스루-홀 비아이고, 제2 비아는 기판을 통해 용량성 요소가 위치되는 기판 내의 중간 위치로 통과하는 부분 비아이다. 또한, 용량성 요소와 접지 평면 사이에서 기판을 통과하고, 둘 다에 직접 전기적으로 연결되는(예를 들어, 솔더링되는) 제3 비아가 있다. 평행 플레이트 커패시터 또는 임의의 다른 적절한 용량성 요소일 수 있는 용량성 요소는 (예를 들어, 용량성 요소의 두 측면들, 예컨대 평행 플레이트들 사이의 유전체 장벽에 의해) 연속 도전성 영역을 차단하는 동안 LC 회로를 완료한다. 함께, 스트립 인덕터, 제1, 제2, 및 제3 비아들, 커패시터, 및 접지 평면은 루프를 형성한다. 이러한 루프는 법선 축을 정의하는 영역을 둘러싸고, 법선 축은 기판의 표면들의 평면(들)과 실질적으로 평행하며; 즉, 도전성 루프는 두 위치들(이러한 예에서, 비아들의 위치들)에서 기판을 통과하고 기판의 두 대측성(contralateral) 측면들 상에서 기판에 인접하여 놓여 있다.
바람직한 실시예의 변형예들에서, LC 공진기들(110)은 공진기의 길이에 걸쳐 고조파 방식으로 반복되는 단위 길이 당 특정 인덕턴스 및 커패시턴스를 가질 수 있고, 따라서, 시간 지연 필터(100)는 분산 인덕터 및 커패시터 모델(예를 들어, 송신 라인 모델)을 사용하여 잘 표현될 수 있다. 다른 변형예들에서, LC 공진기들(110)은 시간 지연 필터(100)가 집중 요소 모델을 사용하여 잘 표현되도록 국부화된 별개의 구성요소들(예를 들어, 세라믹 커패시터들, 권선-와이어 인덕터들)로 형성될 수 있다. 복수의 LC 공진기들을 포함하는 더 추가적인 변형예들에서, LC 공진기들의 서브세트는 분산 모델에 의해 표현될 수 있고 LC 공진기들의 다른 세브세트는 집중 요소 모델에 의해 표현될 수 있다.
많은 경우들에서, 서로에 대한 공진기들의 포지셔닝 및 공진기들(110) 사이의 결합은 (그것이 용량성, 자기성이든지, 또는 둘 다이든지 간에) 필터(100)의 성능에 영향을 미칠 수 있다는 점을 주목한다. 예를 들어, 도 11a에 도시된 바와 같이, 공진기들은 (도 7a 및 도 8a의 자기 결합과 유사한) 큰 말굽 패턴(horseshoe pattern)으로 결합될 수 있다. 대안적으로, 도 11b 및 도 11c에 도시된 바와 같이, 공진기들은 (각각) 사행 패턴 또는 지그재그 패턴으로 결합될 수 있다. 공진기들(110)은 임의의 방식으로 위치 및 결합될 수 있다.
당업자가 이전의 상세한 설명 및 도면들 및 청구항들로부터 인식할 바와 같이, 수정들 및 변경들은 다음 청구항들에 정의되는 본 발명의 범위로부터 벗어나는 것 없이 본 발명의 바람직한 실시예들에 대해 이루어질 수 있다.

Claims (20)

  1. 시간 지연 필터로서,
    ㆍ제1 격리 층을 포함하는 기판으로서, 상기 제1 격리 층은 제1 표면 및 제2 표면을 포함하며, 상기 제2 표면은 상기 제1 표면과 실질적으로 평행한, 기판;
    ㆍ유도성 요소에 결합되는 용량성 요소를 포함하는 공진기로서, 상기 유도성 요소는:
    o 상기 제1 격리 층의 상기 제1 표면에 결합되는 제1 도전성 영역;
    o 상기 제1 격리 층의 상기 제2 표면에 결합되는 제2 도전성 영역;
    o 상기 제1 및 2 도전성 영역에 전기적으로 결합되고 그 사이에 연장되는 제1 비아;
    o 상기 제1 도전성 영역과 상기 용량성 요소의 제1 부분에 전기적으로 결합되고 그 사이에 연장되는 제2 비아; 및
    o 상기 제2 도전성 영역 및 상기 용량성 요소의 제2 부분에 전기적으로 연결되고 그 사이에 연장되는 제3 비아를 포함하되, 상기 제1 도전성 영역, 상기 제1 비아, 상기 제2 도전성 영역, 상기 제2 비아, 상기 용량성 요소, 및 상기 제3 비아는 루프를 형성하는, 상기 공진기;
    ㆍ상기 공진기의 상기 제1 도전성 영역에 전기적으로 결합되는 제1 결합 포인트; 및
    ㆍ상기 공진기의 제2 도전성 영역에 전기적으로 결합되는 제2 결합 포인트를 포함하는 시간 지연 필터.
  2. 제1항에 있어서,
    상기 용량성 요소의 상기 제1 부분은 제1 도전성 평면 영역을 포함하고, 상기 용량성 요소의 상기 제2 부분은 제2 도전성 평면 영역을 포함하고, 상기 제1 및 제2 부분들은 실질적으로 평행한 시스템.
  3. 제2항에 있어서,
    상기 용량성 요소의 제1 및 제2 측면들은 상기 기판의 유전체 층에 의해 분리되며, 상기 유전체 층은 산화 하프늄을 포함하는 시스템.
  4. 제2항에 있어서,
    상기 제1 도전성 평면 영역은 제1 및 제2 서브영역을 포함하며, 상기 제1 및 제2 서브영역들은 전기적으로 격리되고; 상기 제2 도전성 평면 영역은 제3 및 제4 서브영역을 포함하며, 상기 제3 및 제4 서브영역들은 전기적으로 격리되고; 제3 서브영역의 투영 영역은 상기 제1 서브영역의 투영 영역을 오버랩하고 상기 제2 서브영역의 투영 영역을 오버랩하는 시스템.
  5. 제4항에 있어서,
    제1 및 제2 태핑 포인트를 더 포함하며, 상기 제1 태핑 포인트는 상기 제3 서브영역에 전기적으로 결합되고 상기 제2 태핑 포인트는 상기 제2 서브영역에 전기적으로 결합되는 시스템.
  6. 제5항에 있어서,
    상기 기판은 상기 제1 및 제2 표면들 사이에 도전 층을 포함하고, 상기 도전 층은 상기 제1 표면과 상기 제2 표면 사이의 포인트에서 상기 제1 비아에 전기적으로 결합되고; 상기 도전 층에 전기적으로 결합되는 제3 태핑 포인트를 더 포함하는 시스템.
  7. 제1항에 있어서,
    상기 제1 도전성 영역은 상기 제1 표면의 제1 영역에 걸쳐 연장되는 스트립 인덕터를 포함하고, 상기 제2 도전성 영역은 상기 제2 표면의 제2 영역에 걸쳐 연장되는 접지 평면을 포함하며, 상기 제2 영역은 상기 제1 영역보다 더 큰 시스템.
  8. 제1항에 있어서,
    상기 기판은 상기 격리 층의 상기 제1 및 제2 표면들 사이에 도전 층을 포함하고, 상기 도전 층은 상기 제1 표면과 상기 제2 표면 사이의 포인트에서 상기 제1 비아에 전기적으로 연결되고; 상기 도전 층에 전기적으로 연결되는 태핑 포인트를 더 포함하는 시스템.
  9. 제8항에 있어서,
    상기 제1 표면과 상기 제2 표면 사이의 제2 포인트에서 상기 제1 비아에 전기적으로 연결되는 제2 태핑 포인트, 및 제1 스위치 상태일 때 상기 제1 태핑 포인트 및 상기 제1 결합 포인트를 저항성으로 결합시키고 제2 스위치 상태에 있을 때 상기 제2 태핑 포인트를 상기 제1 결합 포인트에 저항성으로 결합시키는 스위치를 더 포함하는 시스템.
  10. 시간 지연 필터로서,
    ㆍ제1 표면 및 상기 제1 표면에 대향하는 제2 표면을 포함하는 기판으로서, 상기 제1 표면은 제1 도전성 영역을 포함하는, 기판;
    ㆍ상기 기판에 결합되고,
    o 제1 결합 포인트,
    o 상기 제1 결합 포인트와 상기 제1 도전성 영역 사이에 전기적으로 결합되는 제1 용량성 요소, 및
    o 상기 제1 결합 포인트와 상기 제1 도전성 영역 사이에 전기적으로 결합되고, 제1 및 제2 인덕터 탭을 포함하는 제1 유도성 요소를 포함하는 제1 LC 공진기;
    ㆍ제1 스위치 상태일 때 상기 제1 인덕터 탭을 상기 제1 결합 포인트에 결합시키고 제2 스위치 상태일 때 상기 제2 인덕터 탭을 상기 제1 결합 포인트에 결합시키는 제1 스위치로서, 상기 유도성 요소는 상기 제1 스위치가 상기 제1 스위치 상태에 있을 때 제1 인덕턴스를 갖고 상기 제1 스위치가 상기 제2 스위치 상태에 있을 때 제2 인덕턴스를 갖는, 제1 스위치; 및
    ㆍ상기 기판에 결합되고,
    o 제2 결합 포인트,
    o 상기 제2 결합 포인트와 상기 제1 도전성 영역 사이에 전기적으로 결합되는 제2 용량성 요소, 및
    o 상기 제2 결합 포인트와 상기 제1 도전성 영역 사이에 전기적으로 결합되는 제2 유도성 요소를 포함하는 제2 LC 공진기를 포함하며;
    상기 시스템 군은 상기 제1 결합 포인트에서의 신호 입력에 대해 상기 제2 결합 포인트에서의 신호 출력을 지연시키는, 시간 지연 필터.
  11. 제10항에 있어서,
    상기 제1 유도성 요소는,
    ㆍ상기 제2 표면에 결합되는 제2 도전성 영역;
    ㆍ상기 제1 및 제2 도전성 영역들에 전기적으로 연결되고 그 사이에 연장되는 제1 비아;
    ㆍ상기 제1 도전성 영역 및 상기 용량성 요소의 제1 부분에 전기적으로 연결되고 그 사이에 연장되는 제2 비아로, 상기 제1 및 제2 인덕터 탭들은 상기 제2 비아에 저항성으로 결합되는, 제2 비아; 및
    ㆍ상기 제2 도전성 영역과 상기 용량성 요소의 제2 부분에 전기적으로 연결되고 그 사이에 연장되는 제3 비아를 포함하며,
    상기 제1 도전성 영역, 상기 제1 비아, 상기 제2 도전성 영역, 상기 제2 비아, 상기 용량성 요소, 및 상기 제3 비아는 루프를 정의하는, 시스템.
  12. 제10항에 있어서,
    상기 제1 및 제2 LC 공진기들은 입력 정합 요소와 출력 정합 요소 사이에 병렬로 전기적으로 연결되는 시스템.
  13. 제10항에 있어서,
    상기 제1 및 제2 LC 공진기들은 동일한 주파수 응답들을 갖는 시스템.
  14. 제10항에 있어서,
    상기 제1 결합 포인트와 상기 제2 결합 포인트 사이에 결합되는, 튜닝 가능한 커패시터를 더 포함하는 시스템.
  15. 제10항에 있어서,
    상기 제1 및 제2 결합 포인트들은 저항성으로 결합되는 시스템.
  16. 제10항에 있어서,
    동작 동안에, 상기 제1 LC 공진기의 상기 제1 유도성 요소는 상기 제2 LC 공진기의 상기 제2 유도성 요소에 전자기적으로 결합되는 시스템.
  17. 제16항에 있어서,
    상기 제1 결합 포인트와 상기 제2 결합 포인트 사이에 전기적으로 결합되는, 용량성 요소를 더 포함하는 시스템.
  18. 제10항에 있어서,
    상기 제1 유도성 요소는 병렬로 연결되는 복수의 유도성 서브요소들을 포함하며, 상기 복수의 유도성 서브요소들은 편조형(braided) 구성인 시스템.
  19. 제10항에 있어서,
    상기 기판에 결합되고 상기 제1 도전성 영역에 전기적으로 결합되고 제3 유도성 요소, 제3 용량성 요소, 및 제3 결합 포인트를 포함하는 제3 LC 공진기; 및
    상기 기판에 결합되고 상기 제1 도전성 영역에 전기적으로 결합되고 제4 유도성 요소, 제4 용량성 요소, 및 제4 결합 포인트를 포함하는 제4 LC 공진기를 더 포함하는 시스템.
  20. 제19항에 있어서,
    제1 커패시터는 상기 제1 결합 포인트와 상기 제4 결합 포인트 사이에 결합되고; 상기 제1 유도성 요소 및 제2 유도성 요소는 동작 동안에 전자기적으로 결합되고; 제2 커패시터는 상기 제2 결합 포인트와 상기 제3 결합 포인트 사이에 결합되고; 상기 제3 유도성 요소 및 상기 제4 유도성 요소는 동작 동안에 전자기적으로 결합되는 시스템.
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