JP2019506778A - 時間遅延フィルタ - Google Patents

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Abstract

時間遅延フィルタである。この時間遅延フィルタは、第１の表面と、第１の表面の反対側の第２の表面とを含む基板と；基板に結合された第１のＬＣ共振器であって、第１の結合点と、第１の結合点と第１の導電領域との間に電気的に結合された第１の容量性素子と、第１の結合点と第１の導電領域との間に電気的に結合され、第１および第２のインダクタタップを有する第１の誘導性素子とを含む、第１のＬＣ共振器と；基板に結合された第２のＬＣ共振器であって、第２の結合点と、第２の結合点と第１の導電領域との間に電気的に結合された第２の容量性素子と、第２の結合点と第１の導電領域との間に電気的に結合された第２の誘導性素子とを含む、第２のＬＣ共振器とを備え、システムグループが、第１の結合点で入力される信号に対して、第２の結合点で出力される信号を遅延させる。
【選択図】図１Ａ

Description

本発明は、概してアナログ回路の分野に関し、より詳細には、新規かつ有用な時間遅延フィルタに関する。
関連出願との相互参照
本出願は、２０１５年１２月１６日に出願された米国仮出願第６２／２６８，４０８号の利益を主張するものであり、その全体が引用により本明細書に援用される。
時間遅延素子は、アナログ信号に時間遅延を生じさせるために様々なアナログ回路で使用されている。特に、時間遅延素子は、増幅器プリディストーション、フィードフォワード線形化および能動的干渉除去技術に使用できるＲＦトランシーバにとって特に重要である。当然のことながら、そのような時間遅延素子は、アナログ信号伝送、処理および／または合成を含む広範囲の利用において用途を見出すことができる。
残念ながら、従来の遅延素子（例えば、セラミックフィルタ、ＳＡＷフィルタ、同軸ケーブル、導波管空洞共振器ベースのフィルタ）は、過大なサイズ、過剰なコスト、過度の複雑さ、製造可能性の低さ、調整可能性の欠如、高損失、高振幅リップルまたは高位相リップルのうちの１またはそれ以上の問題に起因して、アナログ回路、特にＲＦトランシーバの性能を制限することがある。
したがって、アナログ回路の分野には、新規かつ有用な時間遅延フィルタを作り出す必要性が存在する。本発明は、そのような新規かつ有用なフィルタを提供する。
図１Ａおよび図１Ｂは、好ましい実施形態の遅延フィルタの概略図である。 図２Ａは、好ましい実施形態の遅延フィルタの共振器の断面の例示的な図である。図２Ｂは、好ましい実施形態の遅延フィルタの共振器の断面の例示的な図である。 図３は、好ましい実施形態の遅延フィルタの共振器の上から見た例示的な図である。 図４Ａは、好ましい実施形態の遅延フィルタの共振器の断面の例示的な図である。図４Ｂは、好ましい実施形態の遅延フィルタの共振器の回路図である。 図５Ａは、好ましい実施形態の遅延フィルタの共振器の断面の例示的な図である。図５Ｂは、好ましい実施形態の遅延フィルタの共振器の回路図である。 図６Ａは、好ましい実施形態の遅延フィルタの可変共振器の回路図である。図６Ｂは、好ましい実施形態の遅延フィルタの可変共振器の回路図である。 図７Ａは、好ましい実施形態の遅延フィルタの上から見た例示的な図である。図７Ｂは、好ましい実施形態の遅延フィルタの回路図である。 図８Ａは、好ましい実施形態の遅延フィルタの上から見た例示的な図である。図８Ｂは、好ましい実施形態の遅延フィルタの回路図である。 図９は、好ましい実施形態の遅延フィルタの入力整合素子および出力整合素子の回路図である。 図１０Ａは、好ましい実施形態の変形例の遅延フィルタの側面図である。図１０Ｂは、好ましい実施形態の変形例の遅延フィルタの側面図である。 図１１Ａ〜図１１Ｃは、好ましい実施形態の遅延フィルタのＬＣ共振器構成の回路図である。
本発明の好ましい実施形態の以下の説明は、本発明をそれらの好ましい実施形態に限定することを意図するものではなく、当業者が本発明を構成して使用できるようにすることを目的とするものである。
本明細書で説明するシステムは、回路の複雑さおよび／またはコストを大幅に増加させることなく高精度の時間遅延フィルタリングを可能にすることによって、全二重トランシーバ（およびその他の適用可能なシステム）の性能を向上させることができる。その他の適用可能なシステムには、能動的検知システム（例えば、ＲＡＤＡＲ）、有線通信システム、無線通信システム、チャネルエミュレータ、反射率計、ＰＩＭアナライザ、および／または送信および受信帯域の周波数が近いが互いに重なり合わない通信システムを含む任意のその他の適当なシステムが含まれる。
１．時間遅延フィルタシステム
図１に示すように、時間遅延フィルタ１００は、１またはそれ以上のＬＣ共振器１１０を含む。時間遅延フィルタ１００は、フィルタ内結合素子１２０および／または入力整合素子１３０をさらに含むことができる。時間遅延フィルタ１００は、追加的または代替的に、任意の数のＬＣ共振器１１０を含むことができる（例えば、ＬＣ共振器１１０のセットは、単一のＬＣ共振器のみを含むものであってもよい）。時間遅延フィルタ１００は、追加的または代替的に、時間遅延の生成を補助するかまたは時間遅延の生成に寄与する、１または複数のＬＣ共振器１１０に結合される任意の適当なコンポーネントを含むことができ、それには、受動的または能動的コンポーネント（例えば、キャパシタ、トランジスタ、スイッチなど）、内蔵コンポーネント（例えば、導電層および／またはトレース）または任意のその他の適切なコンポーネントが含まれる。
時間遅延フィルタ１００は、好ましくは、対象となる特定の周波数帯域内のアナログ信号に対して実質的に周波数不変の群遅延を生成するように機能し、その対象となる特定の周波数帯域は、典型的には無線周波数（ＲＦ）の範囲内の周波数帯域であるが、代替的には、任意の適切な周波数範囲内の任意の適切な周波数帯域である。アナログ信号の群遅延は、信号の各周波数成分の振幅エンベロープを遅延させ、周波数不変の群遅延は、信号の各周波数成分の振幅エンベロープに同一の時間遅延を加えるものとなる。
時間遅延フィルタ１００は、追加的または代替的には、回路の複雑さおよび／またはコストを大幅に増加させることなく高精度で、調節可能で、かつ／または再構成可能な信号の群遅延を可能にすることにより、信号トランシーバ（またはその他の適用可能なシステム、例えば、フェーズドアンテナアレイ）の性能を高めるように機能することができる。
時間遅延フィルタ１００は、好ましくは、比較的低く（対象となる周波数帯域において）周波数不変の挿入損失（例えば、１ｄＢ、３ｄＢまたは５ｄＢの挿入損失および／または減衰）を有する。すなわち、時間遅延フィルタ１００の周波数応答の大きさは、対象となる周波数の範囲に亘って（例えば、無線周波数の範囲に亘って）実質的に平坦であり、信号の大きさに対して相対的に小さい（例えば、１／１０、１／１００または１／１０００の）振幅リップルを有する。代替的には、時間遅延フィルタ１００は、任意の適切な方法で周波数とともに変化する任意の適切な挿入損失を有することができる。
時間遅延フィルタ１００は、好ましくは、積層基板（例えば、プリント回路基板）、マイクロチップ基板（例えば、シリコン基板）または任意のその他の適切な回路基板に一体化される、集中および／または分散したインダクタおよびキャパシタから構成される。時間遅延フィルタ１００の統合は、時間遅延フィルタ１００のコストおよびサイズを大幅に低減することができる。
時間遅延フィルタの一部は、追加的または代替的には、ディスクリートコンポーネントとして基板に追加されるものであってもよい。例えば、時間遅延フィルタ１００の１または複数のＬＣ共振器１１０が、基板に一体化され、１または複数の入力整合素子１３０および／または１または複数のフィルタ内結合素子１２０が（例えば、ワイヤボンディング、表面実装などを介して）基板および／またはＬＣ共振器にディスクリートコンポーネントとして結合されるものであってもよい。
時間遅延フィルタ１００は、好ましくは、アナログ回路を使用して実装されるが、追加的または代替的には、デジタル回路によって、またはアナログ回路とデジタル回路の任意の組合せによって実装されるようにしてもよい。アナログ回路は、好ましくは、上述のように回路基板と金属化層／導電層との組合せを使用して実装されるが、追加的または代替的には、アナログ集積回路（ＩＣ）および／またはディスクリートコンポーネント（例えば、キャパシタ、インダクタ、抵抗、トランジスタ）、ワイヤ、伝送線、トランス、カプラ、ハイブリッド、導波路、デジタルコンポーネント、混合信号コンポーネントまたは任意のその他の適切なコンポーネントを使用して実装されるものであってもよい。デジタル回路は、好ましくは、汎用プロセッサ、デジタル信号プロセッサ、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）および／または任意の適切な１または複数のプロセッサまたは１または複数の回路を使用して実装される。時間遅延フィルタ１００は、好ましくは、所与の時間遅延または時間遅延のセットを提供するように構造的に予め構成されるが、追加的または代替的には、構成データを記憶するためのメモリを含んでもよく、あるいは外部に記憶された構成データを使用して、または任意の適切な方法で構成されるものであってもよい。
時間遅延フィルタ１００は、（以降のセクションで述べるように）時間遅延フィルタの可変インピーダンスおよび時間遅延フィルタの可変遅延の何れか一方または両方を可能にするために、複数の結合点１１３（すなわち、その他の回路が時間遅延フィルタ１００に結合される点）を含むことができる。
また、時間遅延フィルタ１００は、ＬＣ共振器１１０のチューナブル素子または整合素子１３０の使用を介して、時間遅延フィルタ１００のインピーダンスまたは遅延を変更することもでき、すなわち、異なる結合点での結合によってインピーダンスを変更するのとは対照的に、可変キャパシタおよび／またはインダクタを使用してインピーダンスを変更することができる。
遅延１００の各ＬＣ共振器１１０は、時間遅延フィルタ１００の入力信号に時間遅延を与えるように機能する。図１に示すように、ＬＣ共振器１１０は、好ましくは並列に結合されるが、代替的には、ＬＣ共振器１１０は、任意の方法で結合されるものであってもよい。ＬＣ共振器１１０は、好ましくは、図１１に示すように、１またはそれ以上の結合点１１３を含み、それら結合点において、時間遅延フィルタのその他のコンポーネント（例えば、追加の共振器１１０、整合素子１３０、結合素子など）が共振器に結合（例えば、電気的に接続）される。結合は、抵抗結合（例えば、ワイヤ、金属化層またはその他の適切な導電性材料による）、容量結合（例えば、ディスクリートキャパシタ、相互キャパシタンスなどによる）、誘導結合（例えば、ディスクリートインダクタ、相互インダクタンスなどによる）、電磁結合（例えば、放射結合）または任意のその他の適切な方法であってもよい。追加的または代替的には、ＬＣ共振器は、任意の適切な方法で結合することができる。
ＬＣ共振器１１０は、好ましくは、時間遅延フィルタ構成で必要とされるコンポーネントの数（それにより、時間遅延フィルタを使用する任意の適用可能なシステムの複雑さ／コスト）を低減し、挿入損失を低くするように最適化される。
各ＬＣ共振器１１０は、実質的に同じ周波数応答を有し、実質的に同様の時間遅延を生じることが好ましい。したがって、時間遅延フィルタの遅延は、ＬＣ共振器１１０の数にＬＣ共振器１１０の平均時間遅延を掛けた数にほぼ等しいことが好ましい。そのような実施例では、時間遅延フィルタを通過する信号に生じる全遅延が、信号路に切り替えられるＬＣ共振器１１０の数を選択することにより調整可能である。代替的には、時間遅延フィルタは、異なる時間遅延をもたらし得る異なる周波数応答を有する複数のＬＣ共振器を有してもよく、そのような場合、時間遅延フィルタの遅延は、好ましくは、信号路における各ＬＣ共振器１１０の時間遅延の合計とほぼ等しい。代替的には、各ＬＣ共振器１１０は、任意のインピーダンスおよび／または任意の時間遅延を有することができ、時間遅延フィルタ１００は、任意の適切な方法で調整可能な任意の入力／出力インピーダンスおよび合計時間遅延を有することができる。
各ＬＣ共振器１１０は、好ましくは、並列に配置された、実質的に容量性の素子１１１（すなわち、対象となる周波数帯域においてリアクタンスが負である素子）と、実質的に誘導性の素子１１２（すなわち、対象となる周波数帯域においてリアクタンスが正である素子）とを含む。代替的には、各ＬＣ共振器１１０は、共振器１１０のインピーダンスが以下の式によってほぼ特徴付けられるように任意の回路素子を含むことができる。
Figure 2019506778
代替的には、ＬＣ共振器は、任意の適切な方法で周波数の関数として変化する任意の適切な全インピーダンスを提供するために互いにネットワーク化された回路素子を含むことができる。
ＬＣ共振器１１０は、好ましくは、金属化層ストリップ（例えば、ストリップインダクタ、マイクロストリップなど）、ビア（例えば、スルーホールビア、部分ビア、埋込みビア、金属化スロットなど）および基板自体の組合せから、積層基板またはチップ基板内に構築される。追加的には、ＬＣ共振器１１０は、高ｋ誘電体層を含むことができる。代替的には、ＬＣ共振器１１０は、任意の適切な材料を用いて構成することができる。
図２Ａ、図２Ｂおよび図３に示すように、ＬＣ共振器１１０は、好ましくは、積層基板または半導体／絶縁体チップ基板上の平行板キャパシタおよびストリップインダクタの組合せから構成されている。このような平行板キャパシタは、好ましくは、誘電体材料によって第２の導電性平面領域から分離された第１の導電性平面領域を含み、第１および第２の導電性平面領域が、好ましくは実質的に平行（例えば、製造公差が許す限り一様に平行）であるが、平行板キャパシタは、追加的または代替的には、任意の適切な方法で構成された任意の適切なサブコンポーネントを含むことができる。代替的には、ＬＣ共振器１１０は、任意のその他の適切な容量性／誘導性素子（例えば、スパイラルインダクタまたは櫛歯型キャパシタ）から構成されるものであってもよい。例えば、ＬＣ共振器１１０は、編組誘導性素子（すなわち、並列に配置された複数の誘導性小素子を含み、それら誘導性小素子が、絶縁体により分離されて、「編組」または互いに近接して配置されている誘導性素子）を含むことができる。このような編組誘導性素子は、好ましくは、交互に分離および導電材料の領域を含む基板の層から形成され、それらの層が、互いに積層されて基板を形成したときに、三次元編組構造に構成される。代替的には、編組誘導性素子は、任意の適切な方法で任意の適切な材料から形成されるようにしてもよい。
好ましい実施形態の一実施例が図２Ａ（断面図）に示されている。この実施例では、ＬＣ共振器１１０は、多数の絶縁層（１，３−７，９）および導電層（２，８）を有する積層基板上に構成されている。ＬＣ共振器１１０は、平行板キャパシタ１１およびストリップインダクタ１２から形成され、平行板キャパシタの第１のプレートが、導電性ビア１０により接地面１４に結合され、ストリップインダクタが、導電性ビア１０によりキャパシタ１１の第２のプレートに結合されるとともに、別の導電性ビア１０により接地面１４に結合されている。接地面は、片面で基板の表面全体または大部分に亘って延在することができ、よってストリップインダクタよりも大きな領域に亘って延在することができ、代替的には、接地面は、実質的に同じサイズおよび範囲を有する基板の反対面の第２のストリップインダクタであってもよく、あるいは、任意のその他の適切な領域に亘って延在するものであってもよい。共振器１１０は、結合点１３で結合することができる。積層基板上に構成される場合、ＬＣ共振器１１０は、任意の材料からなる任意の数の層を含むことができる。例えば、この実施例では、共振器１１０が、銅ビア１０とともに、エポキシプリプレグ層４，６、ＦＲ−４コア層３，７、銅導電層２，８、酸化ハフニウム高ｋ誘電体層５を含むことができる。層、ビアおよび素子は、任意の形状、サイズ、厚さなどであってもよい。特に、キャパシタの板を分離する誘電体材料（この場合は層５）は、標準的な絶縁層（例えば、コア層）であってもよいが、代替的には、異なる誘電体材料（例えば、より高いｋを有する誘電体材料、またはキャパシタ１１の絶縁体として機能するのに適した誘電体材料）であってもよいことに留意されたい。
好ましい実施形態の第２の実施例は、図２Ｂ（断面図）および図３（平面図）に示されている。この実施例では、ＬＣ共振器１１０が、半導体チップ基板１５上に構成されている。ＬＣ共振器１１０は、平行板キャパシタ１８およびストリップインダクタ２０から形成され、それらが共に基板貫通ビア１６によって接地点２１に結合されている。共振器１１０は、結合点１９で結合することができる。半導体または絶縁体チップ基板上に構成される場合、共振器１１０は、任意の方法で製造された任意の材料を含むことができる。例えば、この実施例では、共振器１１０が、電気メッキされた銅またはアルミニウムを用いて製造された金属パッド／トレース／ビア（１６，１８−２１；なお、シード層は描かれていない）とともに、二酸化シリコン基板１５、二酸化シリコンまたは窒化シリコンキャパシタ誘電体パッド１７を含むことができる。第１の実施例と同様に、キャパシタ誘電体は、基板と同様の材料であってもよく、または（製造上の理由ために、誘電率などが）異なる材料であってもよい。
第２の実施例に関連する好ましい実施形態の第３の実施例では、ＬＣ共振器が半導体チップ基板上に構成され、ＬＣ共振器１１０が埋め込まれた平行板キャパシタとストリップインダクタから形成されている。ストリップインダクタは、当該ストリップインダクタと隣接するパッケージ化された素子（例えば、ストリップインダクタ、トレースなど）との間の電磁結合を防止することができる絶縁層および／または遮蔽層によって覆われるようにしてもよい。追加的または代替的には、共振器は、（相互電磁結合が望ましくない実施例および変形例において）相互電磁結合を避けるために、その他のパッケージ化された素子から物理的に引き離されるようにしてもよい。
ＬＣ共振器１１０は、（結合回路または整合回路によって見られるように）ＬＣ共振器１１０のインピーダンスの変更を可能にする複数のタップ点を含むことができる。タップ点は、結合点とも呼ばれ、同じ機能を果たすことができるが、代替的には、異なる機能を果たすことができる。追加的または代替的には、共振器のタッピングを使用して、インピーダンス、時間遅延、共振周波数などを変更することができる。
例えば、図４Ａに示すように、ＬＣ共振器１１０のインダクタは、複数のタップ点２２−２８を含むことができる。この実施例の等価回路は、図４Ｂに示す通りである。インダクタまたは誘導性素子のタップ点は、基板を貫通するインダクタの一部に沿って所定の点（例えば、共振器の一部を構成するビアに沿った所定の点）まで延びる基板の導電層を含むことができる。この実施例では、（結合素子によって見られるように、あるいは共振器を通過する信号が受けるように）全インダクタのインダクタンスは、信号がサンプリングされる導電路に沿った点、あるいは同様に、タップが物理的および電気的に導電路に結合される点に応じて可変である。インダクタンス、ひいては周波数応答および／または時間遅延は、様々なタップ点で信号をサンプリングすること（または共振器に結合すること）によって変化させることができる。
別の実施例として、図５Ａに示すように、ＬＣ共振器１１０のキャパシタは、複数のタップ点２９−３１を含むことができる。この実施例の等価回路は、図５Ｂに示す通りである。この実施例では、キャパシタが、図５Ａに示すように、電気的に絶縁されたサブ領域にさらに分割された２つの導電性平面領域を含む。これらのサブ領域の各々は、タップ点に結合され、容量性素子をこのように複数の容量性小素子に分割することにより、ＬＣ共振器を通過する信号または結合素子によって見られるＬＣ共振器のキャパシタンスの変更を（素子がマルチタップ型ＬＣ共振器に結合されるタップ点の変化によって）可能にすることができる。可変キャパシタンスの選択は、好ましくは、上述したマルチタップ型インダクタの場合と同様の方法で行われるが、追加的または代替的には、任意の適切な方法で実行することができる。
複数のタップ点は、共振器のインピーダンスを変化させること、および／または（例えば、図５ＢのＣ２の周りの両タップ点を使用する場合には）シングルエンド入力信号から差動信号を生成することを可能にする。ＬＣ共振器１１０は、容量性素子と誘導性素子の両方に複数のタップ点を含むことができる。
ＬＣ共振器１１０のコンポーネントが複数のタップ点を含む場合、それらは任意の方法で結合することができる。例えば、共振器１１０の入力と複数のタップ点との間にスイッチ（例えば、トランジスタ）を結合して、タップ点の選択を可能にすることができる。別の実施例として、スイッチをタップ点間に結合して、それらのタップ点を短絡させることができる（例えば、タップ点３０，３１間のスイッチがＣ２の選択的短絡を可能にする）。
ＬＣ共振器１１０のコンポーネントが複数のタップ点と、その他のＬＣ共振器に結合（例えば、抵抗結合、容量結合、誘導結合、電磁結合）される結合点を含む場合、それらは任意の適切な方法で選択的に結合することができる。例えば、タップ点（タップ）と結合点との間にスイッチのセット（例えば、トランジスタ、多入力／単一出力マルチプレクサなど）を結合して、結合点に結合されるコンポーネント（例えば、共振器１１０、整合素子１３０）によって見られるような共振器のインピーダンスの選択および／または調整を可能にすることができる。
タップ点を有することに加えて、ＬＣ共振器１１０は、同調特性を変更するチューナブル回路素子（例えば、キャパシタ、インダクタ、トランジスタ、抵抗）と一体化するか、または結合することができる。チューナブルＬＣ共振器１１０の幾つかの実施例は、図６Ａおよび図６Ｂに示されている。図６Ａに示すように、ＬＣ共振器１１０は、ＬＣ共振器１１０と並列の１またはそれ以上のバラクタを含み、共振器の可変キャパシタンスを可能にすることができる。図６Ｂに示すように、ＬＣ共振器１１０は、単一または複数のキャパシタ−トランジスタ直列結合を含むことができ、異なる配列のトランジスタがスイッチオンまたはオフされることにより、ＬＣ共振器１１０のキャパシタンスを調整することが可能になる。別の実施形態では、キャパシタ−トランジスタ直列結合におけるキャパシタを、必要なスイッチの数を減らすために、あるいはチューニングの分解能を高めるために、バラクタで置き換えることができる。
また、ＬＣ共振器（よって、遅延フィルタ）のチューニングは、回路内のトレース、インダクタまたは任意のキャパシタのプレートから材料を除去（例えば、ミリング）すること、または（例えば、３Ｄ金属印刷により）加えることによって、製造プロセスの終わりに永久的に行われるものであってもよい。代替的には、キャパシタおよび／またはインダクタは、基板にトレースとして実装される小さいヒューズを飛ばすことにより、チューニングすることができる。
前述したように、遅延フィルタ１００のＬＣ共振器１１０は、好ましくは、並列に結合されて、遅延フィルタ１００（または遅延フィルタ１００の一部）を形成する。ＬＣ共振器１１０は、（抵抗結合などの）任意の方法で結合することができるが、ＬＣ共振器１１０は、好ましくは、（容量性のフィルタ内結合素子１２０を使用して）容量結合され、かつ／または（インダクタ間の磁気結合を可能にするようにＬＣ共振器１１０のインダクタを配置することにより）誘導結合され、または３種類の結合方法の任意の組合せ（例えば、５０％が容量結合、５０％が誘導結合）によって互いに結合される。
フィルタ内素子１２０は、遅延フィルタ１００のＬＣ共振器１１０を結合するように機能する。ＬＣ共振器１１０のコンポーネントと同様に、フィルタ内素子は、受動的容量性素子、抵抗および／または誘導性素子であることが好ましいが、フィルタ内素子は、ＬＣ共振器１１０を結合することができる任意の能動的または受動的コンポーネントとすることができる。フィルタ内素子１２０は、金属化層ストリップ、ビアおよび基板の組合せから構成されることが好ましいが、追加的または代替的には、任意の方法で構成することができる。例えば、容量性フィルタ内素子１２０は、ＬＣ共振器１１０を含む基板に表面実装されたパッケージ化されたキャパシタであってもよい。別の実施例として、容量性フィルタ内素子１２０は、ＬＣ共振器１１０のキャパシタと実質的に同様の方法により構成されるものであってもよい。
図７Ａの上面図に示すように、例示的な遅延フィルタ１１０は、容量結合および誘導結合の両方で結合されたＬＣ共振器１１０を含む。等価回路モデルは、図７Ｂに示す通りである。この実施例では、結合キャパシタが基板の表面に取り付けられているが、各ＬＣ共振器に関連する埋込みキャパシタが基板内に埋め込まれている。代替的には、結合キャパシタを、同様に埋め込むことができ、若しくは適切に構成することができる。この実施例では、共振器のサブセットのマイクロストリップインダクタが、２つの異なる導電領域を含み、それら領域が、基板の表面を横切って延び、表面上で横方向に分離されている。この実施例では、共振器間の誘導結合（例えば相互インダクタンスによる）は、一方の共振器のインダクタの横方向に分離された部分の１つが、別の共振器のインダクタの部分の１つと結合することによって達成される。この実施例の両側構成は、共振器に隣接するどちらかの側方位置に配置された共振器との誘導結合を提供する。
図８Ａの上面図に示すように、第２の実施例の遅延フィルタ１１０も、容量結合および誘導結合の両方で結合されたＬＣ共振器１１０を含む。等価回路モデルは、図８Ｂに示す通りである。
誘導結合は、好ましくは、互いに近接してマイクロストリップインダクタを配置することによって達成されるが、追加的または代替的には、任意の方法で達成することができる。例えば、別個のＬＣ共振器１１０のインダクタは、ＬＣ共振器１１０間の誘導結合を達成するために編組またはその他の方法で配置することができる。なお、誘導結合は、直接電気接触していないインダクタ間の電磁結合を含むことができる（例えば、１つのインダクタまたは誘導性素子を流れる電流によって生じる磁束を変えることにより、別のインダクタまたは誘導性素子に電流を誘導することができる）が、追加的または代替的には、２つのインダクタ間のインダクタの直接的な電気的結合を含み、それにより誘導結合されるものであってもよい。
入力整合素子１３０は、ＬＣ共振器１１０を遅延フィルタ１００の入力および／または出力に所望のインピーダンスで結合するように機能する。入力整合素子１３０は、受動的容量性素子、抵抗および／または誘導性素子を含む回路を含むことが好ましいが、入力整合素子１３０は、遅延フィルタ１００を外部回路に結合することができるコンポーネントの任意の受動的または能動的組合せ（トレースまたはマイクロストリップコンポーネントを含むもの）とすることができる。入力整合素子１３０は、好ましくは、金属化層ストリップ、ビアおよび基板の組合せから構成されているが、追加的または代替的には、任意の方法で構成することができる。例えば、入力結合素子１３０は、ＬＣ共振器１１０を含む基板に表面実装されたパッケージ化されたキャパシタおよびインダクタの回路を含むことができる。別の実施例として、入力結合素子１３０のコンポーネントは、ＬＣ共振器１１０のコンポーネントと実質的に同様の方法で構成することができる。ＬＣ共振器１１０と同様に、入力整合素子１３０は、タップされた又はチューナブルな容量性素子および／または誘導性素子を組み込むことができる。別の実施形態では、入力結合素子は可変抵抗を組み込むことができる。
入力整合要素１３０の幾つかの例を図９に示す。図９に示すように、例示的なフィルタ１００は、タップ付きキャパシタＬＣ共振器ベースのカプラ１３０１、タップ付きインダクタＬＣ共振器ベースのカプラ１３０２、誘導結合ＬＣ共振器ベースのカプラ１３０３および／または伝送線カプラ１３０４を使用して結合することができる。
入力整合素子１３０は、ＬＣ共振器１１０とは独立していてもよいが、追加的または代替的には、入力整合素子１３０は、フィルタ１００の共振器１１０と（部分的にまたは完全に）統合することができる。例えば、ＬＣ共振器１１０は、入力整合素子１３０として機能することができる、第１の容量性素子および誘導性素子と並列または直列の追加的な容量性および／または誘導性素子を含むことができる。
好ましい実施形態の変形例では、遅延フィルタ１００のＬＣ共振器１１０のインダクタおよびキャパシタは、別々のチップ、ダイおよび／または基板上に分離され、ワイヤボンディング、下部基板上のトレース、フリップ−チップボンディングまたはその他の技術により結合されている。図１０Ａは、その分離の幾つかの例を示している。
同様に、遅延フィルタ１００が（例えば、タップ付きインダクタ／キャパシタのタップ間を切り替える）スイッチを含む場合、図１０Ｂに示すように、スイッチは、共振器から分離され、ワイヤボンディング、下部基板上のトレース、フリップ−チップボンディングまたはその他の技術により結合されている。
遅延フィルタ１００は、任意の数のスイッチを備えることができ、スイッチ（またはスイッチのセット）は、共振器１１０のタップ点および／または結合点またはその他のコンポーネントを、回路共通レール、接地および／または回路の入力／出力に選択的に結合することができる任意の適切なコンポーネントとすることができる。例えば、スイッチは、機械的スイッチ、機械的リレー、ソリッドステートリレー、トランジスタ、シリコン制御整流器、トライアックおよび／またはデジタルスイッチを含むことができる。スイッチのセットのスイッチは、チューニング回路またはその他の適切なコントローラによって電子的に動作可能であるが、追加的または代替的には、任意の方法で設定することができる。スイッチは、例えば、回路のユーザにより手動で設定されるものであってもよい。別の実施例として、スイッチは、遅延フィルタ１００が製造されるときに（例えば、はんだ付け、焼なまし、融着または、不可逆的な構成のその他の適切な方法によって）所望の構成に構成される１回限りの接点であってもよく、それにより、所望の全体的な遅延フィルタ１００構成（例えば、群遅延値）をもたらすものであってもよい。
スイッチは、好ましくは、１またはそれ以上のスイッチ状態間で動作可能であり、スイッチの状態が２またはそれ以上のシステムコンポーネント間の結合に対応する。例えば、スイッチ（例えば、トランジスタ）は、第１タップ点を共振器の結合点に結合する第１のスイッチ状態と、第２タップ点を共振器の結合点に結合する第２のスイッチ状態とにおいて動作可能である。別の実施例では、スイッチは、システムの共通レール（例えば、接地面）に共振器のセットの１つを結合する第１のスイッチ状態で動作して、時間遅延フィルタを通過する信号の信号路にそれを配置することができるとともに、このスイッチは、共振器を共通レールから切り離す第２のスイッチ状態で動作して、共振器を信号路から除去することができる（さらに、時間遅延フィルタによって与えられる全体の時間遅延を低減することができる）。
図１０Ａおよび図１０Ｂに示すように、別個のチップ／ダイは、基板上で横方向に分離するようにしてもよいが、追加的または代替的には、垂直方向に（またはその他の方法で）積み重ねるようにしてもよい。回路素子間の結合は、同じチップまたは別個のチップ上の素子間にあってもよい。例えば、２つのＰＣＢがインダクタを近接させるように配置される（インダクタ間で磁気結合が望まれる）場合には、第１のプリント回路基板上のインダクタが、第２のプリント回路基板上のインダクタに磁気的に結合されるようにしてもよい。追加的または代替的には、回路素子のその他の３次元構成を利用して、任意の適切な方法で電磁結合を達成することができる。
好ましい実施形態の一実施例では、時間遅延フィルタは、基板とＬＣ共振器とを含む。基板は、積層回路基板であり、幾つかの層から構成されるとともに、２つの幅広い実質的に平行な外面（例えば、上面および下面であるが、基板は任意の適切な向きとすることができる）を有する。共振器は、第１の面上の導電性接触点（例えば、結合点）と第２の面上の接地面（例えば、導電領域）との間に並列に接続されたＬＣ回路内に一緒に結合された容量性素子および誘導性素子を含む。誘導性素子は、第１の面上の導電領域（例えば、金属化ストリップ）によって形成され、導電性ビアのペアによって容量性素子および接地面に接続されるストリップインダクタである。第１のビアは、基板を貫通して（例えば、基板の幾つかの絶縁層および／または導電層を通って）接地面に至るスルーホールビアであり、第２のビアは、基板を通って延び、容量性素子が配置される基板内の中間位置に至る部分ビアである。また、容量性素子と接地面との間で基板を通って延び、両方に直接電気的に接続される（例えば、はんだ付けされる）第３のビアがある。容量性素子は、平行板キャパシタまたはその他の適切な容量性素子であってもよく、（例えば、容量性素子の平行板のような２つの面間の誘電体バリアによって）連続導電領域を遮断しながらＬＣ回路を完成させる。ストリップインダクタ、第１、第２および第３のビア、キャパシタおよび接地面が一緒にループを形成する。このループは法線を規定する領域を囲み、法線は基板の表面の１または複数の平面に実質的に平行であり、すなわち、導電性ループは、２つの位置（この例では、ビアの位置）で基板を通過し、基板の２つの対側で基板に隣接して位置する。
好ましい実施形態の変形例では、ＬＣ共振器１１０は、共振器の長さに亘って高調波様式で繰り返す単位長さ当たり所定のインダクタンスおよびキャパシタンスを有することができ、このため、時間遅延フィルタ１００は、分散型インダクタおよびキャパシタモデル（例えば、伝送線モデル）を使用して良好に表すことができる。その他の変形例では、ＬＣ共振器１１０は、時間遅延フィルタ１００が集中素子モデルを用いて良好に表されるように、局部的なディスクリートコンポーネント（例えば、セラミックキャパシタ、巻線インダクタ）から形成されるものであってもよい。複数のＬＣ共振器を含むさらに別の変形例では、ＬＣ共振器のサブセットを分散モデルで表し、ＬＣ共振器の別のサブセットを集中素子モデルで表すことができる。
多くの場合、共振器の互いに対する位置決めおよび共振器１１０間の結合（容量結合、磁気結合またはその両方の何れであるのか）は、フィルタ１００の性能に影響を及ぼす可能性があることに留意されたい。例えば、図１１Ａに示すように、共振器は（図７Ａおよび図８Ａの磁気結合と同様に）大きな馬蹄形パターンで結合されるものであってもよい。代替的には、図１１Ｂおよび図１１Ｃに示すように、共振器は、（それぞれ）蛇行パターンまたはジグザグパターンで結合されるものであってもよい。共振器１１０は、任意の方法で配置および結合することができる。
当業者であれば、前述の詳細な説明および図面および特許請求の範囲から認識するように、添付の特許請求の範囲に規定された本発明の範囲から逸脱することなく、本発明の好ましい実施形態に修正および変更を加えることが可能である。

Claims (20)

  1. 時間遅延フィルタにおいて、
    ・第１の絶縁層を含む基板であって、前記第１の絶縁層が第１の表面および第２の表面を含み、前記第２の表面が前記第１の表面と実質的に平行である、基板と、
    ・誘導性素子に結合された容量性素子を含む共振器であって、前記誘導性素子が、
    −前記第１の絶縁層の第１の表面に結合された第１の導電領域と、
    −前記第１の絶縁層の第２の表面に結合された第２の導電領域と、
    −前記第１および第２の導電領域に電気的に結合され、前記第１および第２の導電領域間に延在する第１のビアと、
    −前記第１の導電領域および前記容量性素子の第１の部分に電気的に結合され、前記第１の導電領域と前記容量性素子の第１の部分との間に延在する第２のビアと、
    −前記第２の導電領域および前記容量性素子の第２の部分に電気的に結合され、前記第２の導電領域と前記容量性素子の第２の部分との間に延在する第３のビアとを含み、前記第１の導電領域、前記第１のビア、前記第２の導電領域、前記第２のビア、前記容量性素子および前記第３のビアがループを形成する、共振器と、
    ・前記共振器の第１の導電領域に電気的に結合された第１の結合点と、
    ・前記共振器の第２の導電領域に電気的に結合された第２の結合点とを備えることを特徴とする時間遅延フィルタ。
  2. 請求項１に記載のシステムにおいて、
    前記容量性素子の第１の部分が第１の導電性平面領域を含み、前記容量性素子の第２の部分が第２の導電性平面領域を含み、前記第１および第２の部分が実質的に平行であることを特徴とするシステム。
  3. 請求項２に記載のシステムにおいて、
    前記容量性素子の第１および第２の面が、前記基板の誘電体層によって分離され、前記誘電体層が酸化ハフニウムを含むことを特徴とするシステム。
  4. 請求項２に記載のシステムにおいて、
    前記第１の導電性平面領域が第１および第２のサブ領域を含み、前記第１および第２のサブ領域が電気的に絶縁され、前記第２の導電性平面領域が第３および第４のサブ領域を含み、前記第３および第４のサブ領域が電気的に絶縁され、前記第３のサブ領域の投影領域が、前記第１のサブ領域の投影領域と重なり、かつ前記第２のサブ領域の投影領域と重なることを特徴とするシステム。
  5. 請求項４に記載のシステムにおいて、
    第１および第２のタップ点をさらに備え、前記第１のタップ点が前記第３のサブ領域に電気的に結合され、前記第２のタップ点が前記第２のサブ領域に電気的に結合されていることを特徴とするシステム。
  6. 請求項５に記載のシステムにおいて、
    前記基板が、前記第１の表面と第２の表面との間に導電層を含み、前記導電層が、前記第１の表面と第２の表面との間の点で前記第１のビアに電気的に結合されており、前記導電層に電気的に結合された第３のタップ点をさらに備えることを特徴とするシステム。
  7. 請求項１に記載のシステムにおいて、
    前記第１の導電領域が、前記第１の表面の第１の領域上に延在するストリップインダクタを含み、前記第２の導電領域が、前記第２の表面の第２の領域上に延在する接地面を含み、前記第２領域が前記第１領域よりも大きいことを特徴とするシステム。
  8. 請求項１に記載のシステムにおいて、
    前記基板が、前記絶縁層の第１の表面と第２の表面との間に導電層を含み、前記導電層が、前記第１の表面と第２の表面との間の点で前記第１のビアに電気的に接続されており、前記導電層に電気的に接続されたタップ点をさらに備えることを特徴とするシステム。
  9. 請求項８に記載のシステムにおいて、
    前記第１の表面と前記第２の表面との間の第２の点で前記第１のビアに電気的に接続された第２のタップ点と、
    第１のスイッチ状態にあるときに、前記第１のタップ点と前記第１の結合点とを抵抗結合し、第２のスイッチ状態にあるときに、前記第２のタップ点と前記第１の結合点とを抵抗結合するスイッチとをさらに備えることを特徴とするシステム。
  10. 時間遅延フィルタにおいて、
    ・第１の表面と、前記第１の表面の反対側の第２の表面とを含む基板であって、前記第１の表面が第１の導電領域を含む、基板と、
    ・前記基板に結合された第１のＬＣ共振器であって、
    −第１の結合点と、
    −前記第１の結合点と前記第１の導電領域との間に電気的に結合された第１の容量性素子と、
    −前記第１の結合点と前記第１の導電領域との間に電気的に結合され、第１および第２のインダクタタップを有する第１の誘導性素子とを含む、第１のＬＣ共振器と、
    ・第１のスイッチ状態にあるときに前記第１のインダクタタップを前記第１の結合点に結合し、第２のスイッチ状態にあるときに前記第２のインダクタタップを前記第１の結合点に結合する第１のスイッチであって、前記誘導性素子が、前記第１のスイッチが前記第１のスイッチ状態にあるときに第１のインダクタンスを有し、前記第１のスイッチが前記第２のスイッチ状態にあるときに第２のインダクタンスを有する、第１のスイッチと、
    ・前記基板に結合された第２のＬＣ共振器であって、
    −第２の結合点と、
    −前記第２の結合点と前記第１の導電領域との間に電気的に結合された第２の容量性素子と、
    −前記第２の結合点と前記第１の導電領域との間に電気的に結合された第２の誘導性素子とを含む、第２のＬＣ共振器とを備え、
    システムグループが、前記第１の結合点で入力される信号に対して、前記第２の結合点で出力される信号を遅延させることを特徴とする時間遅延フィルタ。
  11. 請求項１０に記載のシステムにおいて、
    前記第１の誘導性素子が、
    ・前記第２の表面に結合された第２の導電領域と、
    ・前記第１の導電領域および第２の導電領域に電気的に接続され、前記第１の導電領域と第２の導電領域との間に延在する第１のビアと、
    ・前記第１の導電領域および前記容量性素子の第１の部分に電気的に接続され、前記第１の導電領域と前記容量性素子の第１の部分との間に延在する第２のビアであって、前記第１および第２のインダクタタップが抵抗結合された第２のビアと、
    ・前記第２の導電領域および前記容量性素子の第２の部分に電気的に接続され、前記第２の導電領域と前記容量性素子の第２の部分との間に延在する第３のビアとを備え、
    前記第１の導電領域、前記第１のビア、前記第２の導電領域、前記第２のビア、前記容量性素子および前記第３のビアがループを規定することを特徴とするシステム。
  12. 請求項１０に記載のシステムにおいて、
    前記第１および第２のＬＣ共振器が、入力整合素子と出力整合素子との間に並列に電気的に接続されていることを特徴とするシステム。
  13. 請求項１０に記載のシステムにおいて、
    前記第１および第２のＬＣ共振器が同一の周波数応答を有することを特徴とするシステム。
  14. 請求項１０に記載のシステムにおいて、
    前記第１の結合点と前記第２の結合点との間に結合されたチューナブルキャパシタをさらに備えることを特徴とするシステム。
  15. 請求項１０に記載のシステムにおいて、
    前記第１の結合点および第２の結合点が抵抗結合されていることを特徴とするシステム。
  16. 請求項１０に記載のシステムにおいて、
    動作中に、前記第１のＬＣ共振器の第１の誘導性素子が、前記第２のＬＣ共振器の第２の誘導性素子に電磁結合されることを特徴とするシステム。
  17. 請求項１６に記載のシステムにおいて、
    前記第１の結合点と前記第２の結合点との間に電気的に結合された容量性素子をさらに備えることを特徴とするシステム。
  18. 請求項１０に記載のシステムにおいて、
    前記第１の誘導性素子が、並列に接続された複数の誘導性小素子を含み、前記複数の誘導性小素子が編組構造であることを特徴とするシステム。
  19. 請求項１０に記載のシステムにおいて、
    前記基板に結合されるとともに、前記第１の導電領域に電気的に結合された第３のＬＣ共振器であって、第３の誘導性素子、第３の容量性素子および第３の結合点を含む第３のＬＣ共振器と、
    前記基板に結合されるとともに、前記第１の導電領域に電気的に結合された第４のＬＣ共振器であって、第４の誘導性素子、第４の容量性素子および第４の結合点を含む第４のＬＣ共振器とをさらに備えることを特徴とするシステム。
  20. 請求項１９に記載のシステムにおいて、
    第１のキャパシタが前記第１の結合点と第４の結合点との間に結合され、前記第１の誘導性素子と第２の誘導性素子が動作中に電磁結合され、第２のキャパシタが前記第２の結合点と第３の結合点との間に結合され、前記第３の誘導性素子と第４の誘導性素子が動作中に電磁結合されることを特徴とするシステム。
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