KR20180068305A - 에칭 방법 및 기판 처리 시스템 - Google Patents

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준 린
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도쿄엘렉트론가부시키가이샤
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Abstract

본 발명은 기판으로부터 제조되는 디바이스가 데미지를 받는 것을 방지할 수 있는 에칭 방법을 제공한다.
실리콘 산화막(32)이 표층에 형성된 웨이퍼 W에, 당해 실리콘 산화막(32)을 제거하는 제 1 브레이크 스루 처리를 실시하고, 제 1 브레이크 스루 처리의 후에 폴리실리콘층(31)을 에칭하는 제 1 메인 에칭 처리를 실시하고, 제 1 메인 에칭 처리의 후에 노출된 실리콘 산화막(32)을 제거하는 제 2 브레이크 스루 처리를 실시하고, 제 2 브레이크 스루 처리 후에 나머지의 폴리실리콘층(31)을 에칭하는 제 2 메인 에칭 처리를 실시한다.

Description

에칭 방법 및 기판 처리 시스템{ETCHING METHOD AND SUBSTRATE PROCESSING SYSTEM}
본 발명은 에칭 방법 및 해당 방법을 실행하는 기판 처리 시스템에 관한 것이다.
전자 디바이스를 제조하기 위한 소정의 패턴을 가지는 웨이퍼(이하, 「패턴 웨이퍼」라고 함)에서는, 폴리실리콘층의 표면에 CMP(Chemical Mechanical Polishing) 처리 등에 의해 생긴 실리콘 산화막이 존재하는 일이 있다. 실리콘 산화막은 폴리실리콘층을 에칭할 때에 마스크로서 기능하여, 폴리실리콘층의 에칭을 저해하기 때문에, 폴리실리콘층의 에칭에 앞서 실리콘 산화막을 제거하기 위한 에칭 처리를 패턴 웨이퍼에 실시한다. 이러한 실리콘 산화막을 제거하기 위한 에칭 처리를 브레이크 스루 처리라고 부른다.
브레이크 스루 처리가 실시된 패턴 웨이퍼에서는, 브레이크 스루 처리에 이어 폴리실리콘층을 제거하기 위한 에칭 처리(이하, 「메인 에칭 처리」라고 함)가 실시되지만, 메인 에칭 처리에서 폴리실리콘층이 완전히 제거되지 않는 경우가 있어, 패턴 웨이퍼에 실리콘으로 이루어지는 잔사(殘渣)가 남는다.
이러한 잔사를 제거하기 위해서, 폴리실리콘층이 거의 제거된 후에도, 메인 에칭 처리를 계속하는 오버 에칭 처리가 행해진다. 또한, 메인 에칭 처리 후에, 잔사를 제거하기 위해 플라즈마 클리닝 가스의 도입을 행하는 것(예를 들면, 특허문헌 1 참조)이나, 잔사를 수용성으로 변질시켜 제거하기 위해 가스 플라즈마 처리를 패턴 웨이퍼에 실시하는 것(예를 들면, 특허문헌 2 참조)도 제안되어 있다.
특허문헌 1: 일본 특허 공표 평7-508313호 공보 특허문헌 2: 일본 특허 공개 평11-260785호 공보
그러나, 오버 에칭 처리 또는 메인 에칭 처리 후의 플라즈마 클리닝 가스의 도입이나 가스 플라즈마 처리를 행하면, 전자 디바이스가 데미지를 받을 우려가 있다.
본 발명의 목적은 기판으로부터 제조되는 디바이스가 데미지를 받는 것을 방지할 수 있은 에칭 방법 및 기판 처리 시스템을 제공하는 것에 있다.
상기 목적을 달성하기 위해서, 본 발명의 에칭 방법은 전자 디바이스를 제조하기 위한 기판에 형성된 피처리층을 제거하는 에칭 방법으로서, 상기 피처리층의 표면에 형성된 산화막을 제거하는 제 1 브레이크 스루 처리와, 상기 제 1 브레이크 스루 처리 후에 상기 피처리층을 에칭하는 제 1 메인 에칭 처리와, 상기 제 1 메인 에칭 처리 후에 노출된 산화막을 제거하는 제 2 브레이크 스루 처리와, 상기 제 2 브레이크 스루 처리 후에 상기 피처리층을 에칭하는 제 2 메인 에칭 처리를 가지는 것을 특징으로 한다.
상기 목적을 달성하기 위해서, 본 발명의 기판 처리 시스템은, 전자 디바이스를 제조하기 위한 기판에 에칭 처리를 실시하는 기판 처리 시스템으로서, 상기 기판의 피처리층의 표면에 형성된 산화막을 제거하는 제 1 브레이크 스루 유닛과, 상기 제 1 브레이크 스루 유닛에서의 제거 후에 상기 피처리층을 에칭하는 제 1 메인 에칭 유닛과, 상기 제 1 메인 에칭 유닛에서의 에칭 후에 노출된 산화막을 제거하는 제 2 브레이크 스루 유닛과, 상기 제 2 브레이크 스루 유닛에서의 제거 후에 상기 피처리층을 에칭하는 제 2 메인 에칭 유닛을 구비하는 것을 특징으로 한다.
본 발명에 의하면, 피처리층을 에칭한 후에 노출된 산화막이 제거되므로, 피처리층에 들어가 있던 산화막이 연속하는 피처리층의 에칭에서 마스크로서 기능하는 것을 방지할 수 있어, 이에 따라, 제거되지 않는 피처리물이 생기는 것을 방지할 수 있다. 즉, 잔사의 발생을 방지할 수 있기 때문에, 오버 에칭 처리나 피처리층의 에칭 후의 플라즈마 클리닝 가스의 도입 등을 행할 필요를 없앨 수 있어, 이에 따라 기판으로부터 제조되는 디바이스가 데미지를 받는 것을 방지할 수 있다.
도 1은 본 발명의 실시 형태에 따른 기판 처리 시스템의 구성을 개략적으로 나타내는 평면도이다.
도 2는 종래의 에칭 방법의 실행 후에 잔존하는 잔사의 형태를 나타내는 단면도이다.
도 3은 종래의 에칭 방법에서의 잔사의 발생 메카니즘을 설명하기 위한 공정도이다.
도 4는 본 실시 형태에 따른 에칭 방법으로서의 폴리실리콘층의 제거 방법을 나타내는 공정도이다.
도 5는 종래의 폴리실리콘층의 제거 방법 및 도 4의 폴리실리콘층의 제거 방법을 실행한 후에 관찰된 트랜치의 바닥부에서의 잔사의 잔존 형태를 모식적으로 나타내는 도면이다.
이하, 본 발명의 실시 형태에 대해 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시 형태에 따른 기판 처리 시스템의 구성을 개략적으로 나타내는 평면도이다. 또, 도 1에서는 이해를 용이하게 하기 위해 내부의 구성 일부가 투과되어 도시된다.
도 1에서, 기판 처리 시스템(10)은 복수의 웨이퍼 W를 보관하는 웨이퍼 보관부(11)와, 2매의 웨이퍼 W를 동시에 반송하는 반송실로서의 트랜스퍼 모듈(12)과, 트랜스퍼 모듈(12)로부터 반입된 웨이퍼 W에 브레이크 스루 처리나 메인 에칭 처리를 실시하는 복수의 프로세스 모듈(13)(제 1 브레이크 스루 유닛, 제 1 메인 에칭 유닛, 제 2 브레이크 스루 유닛, 제 2 메인 에칭 유닛)을 구비한다. 각 프로세스 모듈(13) 및 트랜스퍼 모듈(12)은 내부가 진공 분위기로 유지된다.
기판 처리 시스템(10)에서는, 웨이퍼 보관부(11)에 보관된 웨이퍼 W를 트랜스퍼 모듈(12)이 내장하는 반송 암(14)에 의해 반송하고, 프로세스 모듈(13)의 내부에 배치된 2개의 스테이지(15)의 각각에 1매씩 웨이퍼 W를 탑재한다. 다음에, 기판 처리 시스템(10)에서는, 스테이지(15)에 탑재된 각 웨이퍼 W에 프로세스 모듈(13)에서 브레이크 스루 처리나 메인 에칭 처리를 실시한 후에, 처리 완료된 웨이퍼 W를 반송 암(14)에 의해 웨이퍼 보관부(11)로 반출한다.
웨이퍼 보관부(11)는 복수의 웨이퍼 W를 보관하는 용기인 후프(Foup)(16)의 탑재대인 복수의 로드 포트(17)와, 보관된 웨이퍼 W를 각 로드 포트(17)에 탑재된 후프(16)로부터 수취하거나, 혹은, 프로세스 모듈(13)에서 소정의 처리가 실시된 웨이퍼 W를 후프(16)로 건네주는 로더 모듈(18)과, 로더 모듈(18) 및 트랜스퍼 모듈(12)의 사이에서 웨이퍼 W를 수수하기 위해 일시적으로 웨이퍼 W를 유지하는 2개의 로드록 모듈(19)과, PHT 처리가 실시된 웨이퍼 W를 냉각하는 쿨링 스토리지(20)를 가진다.
로더 모듈(18)은 내부가 대기압 분위기의 직사각형의 케이스로 이루어지고, 그 직사각형의 긴 변을 구성하는 1측면에 복수의 로드 포트(17)가 마련된다. 또, 로더 모듈(18)은 내부에서 그 직사각형의 길이 방향으로 이동 가능한 반송 암(도시하지 않음)을 가진다. 해당 반송 암은 각 로드 포트(17)에 탑재된 후프(16)로부터 로드록 모듈(19)로 웨이퍼 W를 반입하거나, 혹은 로드록 모듈(19)로부터 각 후프(16)로 웨이퍼 W를 반출한다.
각 로드록 모듈(19)은 대기압 분위기의 각 로드 포트(17)에 탑재된 후프(16)에 수용된 웨이퍼 W를, 내부가 진공 분위기인 프로세스 모듈(13)로 인도하기 위해, 웨이퍼 W를 일시적으로 유지한다. 각 로드록 모듈(19)은 2매의 웨이퍼 W를 유지하는 버퍼 플레이트(21)를 가진다. 또한, 각 로드록 모듈(19)은 로더 모듈(18)에 대해 기밀성을 확보하기 위한 게이트 밸브(22a)와, 트랜스퍼 모듈(12)에 대해 기밀성을 확보하기 위한 게이트 밸브(22b)를 가진다. 또, 로드록 모듈(19)에는 도시하지 않은 가스 도입계 및 가스 배기계가 배관에 의해 접속되고, 내부가 대기압 분위기 또는 진공 분위기로 제어된다.
트랜스퍼 모듈(12)은 미처리의 웨이퍼 W를 웨이퍼 보관부(11)로부터 프로세스 모듈(13)로 반입하고, 처리 완료된 웨이퍼 W를 프로세스 모듈(13)로부터 웨이퍼 보관부(11)로 반출한다. 트랜스퍼 모듈(12)은 내부가 진공 분위기인 직사각형의 하우징으로 이루어지고, 2매의 웨이퍼 W를 유지하여 이동하는 2개의 반송 암(14)과, 각 반송 암(14)을 회전 가능하게 지지하는 회전대(23)와, 회전대(23)를 탑재한 회전 탑재대(24)와, 회전 탑재대(24)를 트랜스퍼 모듈(12)의 길이 방향으로 이동 가능하게 안내하는 안내 레일(25)을 포함한다. 또한, 트랜스퍼 모듈(12)은 게이트 밸브(22a, 22b), 또 후술하는 각 게이트 밸브(26)를 거쳐서 웨이퍼 보관부(11)의 로드록 모듈(19) 및 각 프로세스 모듈(13)에 접속된다. 트랜스퍼 모듈(12)에서는, 반송 암(14)이, 로드록 모듈(19)로부터 2매의 웨이퍼 W를 각 프로세스 모듈(13)로 반송하고, 처리가 실시된 2매의 웨이퍼 W를 각 프로세스 모듈(13)로부터 다른 프로세스 모듈(13)이나 로드록 모듈(19)로 반출한다.
기판 처리 시스템(10)에서, 각 프로세스 모듈(13)은 브레이크 스루 처리나 메인 에칭 처리를 실행한다. 구체적으로, 브레이크 스루 처리에서, 하나의 프로세스 모듈(13)은 COR(Chemical Oxide Removal) 처리를 실행하고, 다른 프로세스 모듈(13)은 PHT(Post Heat Treatment) 처리를 실행한다. COR 처리에서는, 프로세스 모듈(13)의 내부에 도입된 처리 가스, 예를 들면 HF 가스 및 NH3 가스를 웨이퍼 W에 흡착시켜 폴리실리콘층의 표면에 존재하는 실리콘 산화막 및 처리 가스를 반응시켜, 생성물인 AFS(플루오르규산암모늄)를 생성한다. 또한, PHT 처리에서는, 웨이퍼 W를 가열하여 웨이퍼 W에 생성된 AFS를 기화시켜 제거한다. 또, COR 처리 및 PHT 처리의 어디에서도 플라즈마는 이용되지 않는다. 또, 메인 에칭 처리에서, 하나의 프로세스 모듈(13)은 처리 가스로부터 생성된 플라즈마, 예를 들면 F2 가스로부터 생성된 플라즈마 중의 불소 래디컬에 의해 웨이퍼 W의 폴리실리콘층을 에칭한다. 또, 메인 에칭 처리에서는, F2 가스 외에 NH3 가스나 N2 가스가 하나의 프로세스 모듈(13)의 내부에 도입된다. 이들 브레이크 스루 처리나 메인 에칭 처리에서의 동작도 포함하여, 기판 처리 시스템(10)의 각 구성요소의 동작은 콘트롤러(27)에 의해, 소정의 프로그램에 따라 제어된다.
도 2는 종래의 에칭 방법의 실행 후에 잔존하는 잔사의 형태를 나타내는 단면도이다.
종래의 브레이크 스루 처리 및 메인 에칭 처리를 웨이퍼 W에 실시하면, 도 2에 나타내는 바와 같이, 폴리실리콘층이 제거되어 형성된 구조, 예를 들면 트랜치(28)의 바닥부에 실리콘의 잔사(29)가 부분적으로 잔존하는 것이 확인되었다. 이 때, 트랜치(28)의 바닥부에 복수의 핀(30)이 형성되고 있어도, 잔사(29)는 각 핀(30)의 위치와는 관계없이 잔존하고 있었다.
브레이크 스루 처리 및 메인 에칭 처리를 웨이퍼 W에 실시한 후에 실리콘의 잔사가 남는 이유에 대해, 본 발명자는 이하의 메카니즘에 대해 추측하였다. 구체적으로는, 웨이퍼 W에서 폴리실리콘층(31)(피처리층)을 형성한 후, 해당 폴리실리콘층(31)을 포함하는 웨이퍼 W의 표층에 CMP 처리를 실시하면, 폴리실리콘층(31)의 실리콘과, 연마제나 대기 중의 산소가 반응하여 실리콘 산화막(32)이 웨이퍼 W의 표층에 형성된다. 여기서, 폴리실리콘층(31)의 표면 근방에는 실리콘의 그레인(덩어리)이 생기기 쉽고, 각 그레인의 경계에 실리콘 산화막(32)이 들어간다(도 3(a)).
그 후, 웨이퍼 W에 브레이크 스루 처리를 실시하면, 웨이퍼 W의 표층에 형성된 실리콘 산화막(32)은 처리 가스에 접촉할 수 있기 때문에, AFS로 변질되어 제거되지만, 각 그레인의 간격에 들어간 실리콘 산화막(32)은 처리 가스에 접촉하기 어렵기 때문에, AFS로 변질되지 않고 잔존한다(도 3(b)).
다음에, 웨이퍼 W에 메인 에칭 처리를 실시하면, 폴리실리콘층(31)의 에칭의 진전에 따라, 각 그레인의 간극에 들어간 실리콘 산화막(32)이 노출되지만, 이 노출된 실리콘 산화막(32)은 산화막 마스크(33)로서 기능하여, 이후의 폴리실리콘층(31)의 에칭을 부분적으로 저해한다. 즉, 폴리실리콘층(31)에서는, 산화막 마스크(33)로 덮인 부분의 에칭 레이트와, 산화막 마스크(33)로 덮이지 않은 부분의 에칭 레이트간에 무시할 수 없는 차이가 생겨, 폴리실리콘층(31)이 일정하게 에칭되지 않게 된다(도 3(c)). 그 결과, 폴리실리콘층(31)이 거의 제거되어도, 산화막 마스크(33)로 덮여 있던 부분에 대응하여 실리콘의 잔사(29)가 발생한다(도 3(d)).
특히, 각 그레인의 간극은 각 핀(30)의 위치와는 관계없이 생기고, 각 산화막 마스크(33)는 각 그레인의 간극에 대응하도록 생기므로, 각 잔사(29)는 각 핀(30)의 위치와는 관계없이 잔존하여 각 그레인의 간극에 대응하도록 생긴다. 본 발명의 실시 형태에서는, 이 메카니즘에 근거하여, 각 산화막 마스크(33)를 제거하도록, 웨이퍼 W에 브레이크 스루 처리 및 메인 에칭 처리를 실시한다.
도 4는 본 실시 형태에 따른 에칭 방법으로서의 폴리실리콘층의 제거 방법을 나타내는 공정도이다.
우선, 실리콘 산화막(32)이 표층에 형성된 웨이퍼 W에 제 1 브레이크 스루 처리를 실시한다(도 4(a)). 이 때, COR 처리를 실행하는 프로세스 모듈(13)의 내부의 압력을, 예를 들면 300mTorr로 설정하고, HF 가스의 프로세스 모듈(13)의 내부로의 도입량을, 예를 들면 140sccm~160sccm으로 설정하고, NH3 가스의 프로세스 모듈(13)의 내부로의 도입량을, 예를 들면 140sccm~160sccm으로 설정하고, 제 1 브레이크 스루 처리를, 예를 들면 40초~90초로 설정하였다. 제 1 브레이크 스루 처리에서는, 웨이퍼 W의 표층에 형성된 실리콘 산화막(32)은 처리 가스에 접촉하기 때문에, AFS로 변질되어 제거되지만, 각 그레인의 간극에 들어간 실리콘 산화막(32)은 처리 가스에 접촉하기 어렵기 때문에, AFS로 변질되지 않고 잔존한다(도 4(b)).
다음에, 웨이퍼 W에 제 1 메인 에칭 처리를 실시한다. 이 때, 제 1 메인 에칭 처리를 실행하는 프로세스 모듈(13)의 내부의 압력을, 예를 들면 1Torr~1.6Torr로 설정하고, F2 가스의 프로세스 모듈(13)의 내부로의 도입량을, 예를 들면 300sccm~1050sccm으로 설정하고, NH3 가스의 프로세스 모듈(13)의 내부로의 도입량을, 예를 들면 10sccm~35sccm으로 설정하고, N2 가스의 프로세스 모듈(13)의 내부로의 도입량을, 예를 들면 180sccm~210sccm으로 설정하고, 웨이퍼 W의 온도를, 예를 들면 80℃~120℃로 설정하였다. 제 1 메인 에칭 처리의 실행 시간은 비교적 짧게 설정되기 때문에, 폴리실리콘층(31)의 표면 근방만이 에칭되어, 결과적으로, 각 그레인의 간극에 들어간 실리콘 산화막(32)이 노출되어, 폴리실리콘층(31)의 표면에서 각 산화막 마스크(33)를 형성한다(도 3(c)).
다음에, 웨이퍼 W에 제 2 브레이크 스루 처리를 실시한다(도 4(c)). 이 때의 COR 처리의 실행 조건은 제 1 브레이크 스루 처리의 실행 조건과 동일하게 설정되지만, 폴리실리콘층(31)의 표면의 각 산화막 마스크(33)는 처리 가스에 접촉하기 때문에, AFS로 변질되어 제거된다(도 4(d)).
다음에, 웨이퍼 W에 제 2 메인 에칭 처리를 실시한다. 이 때의 실행 조건은 제 1 메인 에칭 처리의 실행 조건과 동일하게 설정되지만, 실행 시간은 제 1 메인 에칭 처리의 실행 시간보다 길게 설정된다. 따라서, 제 2 메인 에칭 처리에서의 폴리실리콘층(31)의 에칭량은 제 1 메인 에칭 처리에서의 폴리실리콘층(31)의 에칭량보다 많아진다. 이 때에도, 제 1 메인 에칭 처리와 마찬가지로, 폴리실리콘층(31)이 에칭되지만, 제 2 브레이크 스루 처리에서 각 산화막 마스크(33)가 제거되어 있기 때문에, 폴리실리콘층(31)의 에칭이 부분적으로 저해되는 일이 없고, 폴리실리콘층(31)이 균일하게 에칭된다. 그 결과, 폴리실리콘층(31)이 제거된 후에 트랜치(28)의 바닥부에 잔사(29)가 부분적으로 잔존하는 일이 없다(도 4(e)). 또, 제 2 메인 에칭 처리에서는, 폴리실리콘층(31)의 에칭과, 프로세스 모듈(13)의 내부로부터 배기가 교대로 행해지고, 에칭되어 프로세스 모듈(13)의 내부를 부유하는 실리콘 화합물 등이 이후의 폴리실리콘층(31)의 에칭을 저해하는 것을 억제한다.
상술한 폴리실리콘층의 제거 방법에 의하면, 폴리실리콘층(31)의 표면 근방만을 에칭한 후에 노출된 실리콘 산화막(32)이 제거되므로, 폴리실리콘층(31)의 각 그레인의 간극에 들어간 실리콘 산화막(32)이 폴리실리콘층(31)의 표면 근방의 에칭 후에 노출되어 산화막 마스크(33)로서 기능하는 것을 방지할 수 있어, 이에 따라 제 2 메인 에칭 처리에서 트랜치(28)의 바닥부에 잔사(29)가 부분적으로 잔존하는 것을 방지할 수 있다. 따라서, 오버 에칭 처리나 폴리실리콘층(31)의 에칭 후의 플라즈마 클리닝 가스의 도입 등을 행할 필요를 없앨 수 있어, 이에 따라 웨이퍼 W로부터 제조되는 디바이스가 데미지를 받는 것을 방지할 수 있다.
또한, 상술한 폴리실리콘층의 제거 방법에서는, 제 2 메인 에칭 처리에서의 폴리실리콘층(31)의 에칭량은 제 1 메인 에칭 처리에서의 폴리실리콘층(31)의 에칭량보다 많다. 즉, 제 1 메인 에칭 처리에서의 폴리실리콘층(31)의 에칭량은 제 2 메인 에칭 처리에서의 폴리실리콘층(31)의 에칭량보다 적게 된다. 제 1 메인 에칭 처리에서의 폴리실리콘층(31)의 에칭량이 많으면, 노출된 실리콘 산화막(32)이 제 1 메인 에칭 처리 중에 마스크로서 기능하여, 폴리실리콘층(31)의 형상이 흐트러질 우려가 있지만, 제 1 메인 에칭 처리에서의 폴리실리콘층(31)의 에칭량을 줄이는 것에 의해, 폴리실리콘층(31)의 각 그레인의 간극에 들어간 실리콘 산화막(32)을 노출시키면서도, 당해 실리콘 산화막(32)이 제 1 메인 에칭 처리 중에 마스크로서 기능하는 기회를 없앨 수 있어, 제 1 메인 에칭 처리 중에 폴리실리콘층(31)의 형상이 흐트러지는 것을 방지할 수 있다.
이상, 본 발명에서, 상기 실시 형태를 이용하여 설명했지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니다.
예를 들면, 상술한 폴리실리콘층의 제거 방법에서는, 브레이크 스루 처리 및 메인 에칭 처리가 각각 2회 실행되었지만, 브레이크 스루 처리나 메인 에칭 처리의 실행 회수는 이들에 한정되지 않고, 예를 들면 브레이크 스루 처리 및 메인 에칭 처리를 교대로 3회 이상 실행해도 좋다. 특히, 폴리실리콘층(31)의 표면 근방에서의 그레인의 분포는 폴리실리콘층(31)의 성막 조건에 좌우되고 예를 들면 폴리실리콘층(31)이 급속히 생성되면, 그레인이 많이 발생하여, 각 그레인의 경계가 폴리실리콘층(31)의 심부(深部)에 도달하는 일이 있다. 이러한 경우, 브레이크 스루 처리 및 메인 에칭 처리를 교대로 3회 이상 실행하는 것에 의해, 폴리실리콘층(31)의 심부에 도달한 각 그레인의 경계에 들어간 실리콘 산화막(32)을 노출시켜 제거할 수 있어, 이에 따라 트랜치(28)의 바닥부에 잔사(29)가 부분적으로 잔존하는 것을 확실히 방지할 수 있다.
또한, 실리콘 산화막(32)이 폴리실리콘층(31)의 각 그레인의 경계에 들어가는 경우뿐만 아니라, 예를 들면 실리콘 질화막이나 카본이 각 그레인의 경계에 들어가는 경우에도 본 발명을 적용할 수 있으며, 이 경우, 실리콘 질화막이나 카본을 제거하기 위한 에칭 처리 및 메인 에칭 처리가 교대로 2회 이상 실행된다. 또, 메인 에칭 처리에서 에칭되는 막도 폴리실리콘층(31)에 한정되지 않고, 표층에 그레인을 생성시킬 가능성이 있는 실리콘 질화층이나 금속층, 예를 들면 코발트막이면, 본 발명을 적용하는 것에 의해, 잔사의 발생을 방지할 수 있다.
또한, 본 발명의 목적은 상술한 실시 형태의 기능을 실현하는 소프트웨어의 프로그램 코드를 기록한 기억 매체를, 기판 처리 시스템(10)이 구비하는 콘트롤러(27)에 공급하고, 콘트롤러(27)의 CPU가 기억 매체에 저장된 프로그램 코드를 읽어내어 실행하는 것에 의해서도 달성된다.
이 경우, 기억 매체로부터 읽어낸 프로그램 코드 자체가 상술한 실시 형태의 기능을 실현하게 되어, 프로그램 코드 및 그 프로그램 코드를 기억한 기억 매체는 본 발명을 구성하게 된다.
또한, 프로그램 코드를 공급하기 위한 기억 매체로서는, 예를 들면 RAM, NVRAM, 플로피(등록 상표) 디스크, 하드 디스크, 광학 자기 디스크, CD-ROM, CD-R, CD-RW, DVD(DVD-ROM, DVD-RAM, DVD-RW, DVD+RW) 등의 광디스크, 자기 테이프, 비휘발성의 메모리 카드, 다른 ROM 등의 상기 프로그램 코드를 기억할 수 있는 것이면 좋다. 혹은, 상기 프로그램 코드는 인터넷, 상용 네트워크, 혹은 근거리 통신망 등에 접속되는 도시하지 않은 다른 컴퓨터나 데이터베이스 등으로부터 다운로드하는 것에 의해 콘트롤러(27)에 공급되어도 좋다.
또한, 콘트롤러(27)가 읽어낸 프로그램 코드를 실행하는 것에 의해, 상기 실시 형태의 기능이 실현될 뿐만 아니라, 그 프로그램 코드의 지시에 근거하여, CPU 상에서 가동하고 있는 OS(operating system) 등이 실제의 처리의 일부 또는 전부를 행하고, 그 처리에 의해 상술한 실시 형태의 기능이 실현되는 경우도 포함된다.
또, 기억 매체로부터 읽어낸 프로그램 코드가, 콘트롤러(27)에 삽입된 기능 확장 보드나 콘트롤러(27)에 접속된 기능 확장 유닛에 구비되는 메모리에 기입된 후, 그 프로그램 코드의 지시에 근거하여, 그 기능 확장 보드나 기능 확장 유닛에 구비되는 CPU 등이 실제의 처리의 일부 또는 전부를 행하고, 그 처리에 의해 상술한 실시 형태의 기능이 실현되는 경우도 포함된다.
상기 프로그램 코드의 형태는 오브젝트 코드, 인터프리터에 의해 실행되는 프로그램 코드, OS에 공급되는 스크립트 데이터 등의 형태로 이루어져도 좋다.
(실시예)
다음에, 본 발명의 실시예에 대해 설명한다.
우선, 폴리실리콘층(31)이 형성된 웨이퍼 W에 대해 브레이크 스루 처리 및 메인 에칭 처리를 1회씩 실시하는 종래의 폴리실리콘층의 제거 방법을 3종류 행하였다. 각 폴리실리콘층의 제거 방법에서는, 메인 에칭 처리의 실행 조건을 조정하여 당해 메인 에칭 처리에서의 폴리실리콘층(31)의 에칭량을 1500Å(제 1 비교예), 7000Å(제 2 비교예) 및 10000Å(제 3 비교예)으로 설정하였다. 각 폴리실리콘층의 제거 방법을 실행한 후, 웨이퍼 W를 위쪽에서 관찰하고, 트랜치(28)의 바닥부에서의 잔사(29)의 잔존 형태를 관찰해서, 도 5에 모식적으로 나타냈다.
또한, 폴리실리콘층(31)이 형성된 웨이퍼 W에 대해 브레이크 스루 처리 및 메인 에칭 처리를 2회씩 실시하는 도 4의 폴리실리콘층의 제거 방법을 6종류 행하였다. 각 폴리실리콘층의 제거 방법에서는, 제 1 메인 에칭 처리의 실행 조건을 조정하여 당해 메인 에칭 처리에서의 폴리실리콘층(31)의 에칭량을 1500Å(제 1 실시예), 2000Å(제 2 실시예), 2500Å(제 3 실시예), 3500Å(제 4 실시예), 4000Å(제 5 실시예) 및 10000Å(제 6 실시예)으로 설정하였다. 또, 각 비교예와 마찬가지로, 각 폴리실리콘층의 제거 방법을 실행한 후, 웨이퍼 W를 위쪽에서 관찰하고, 트랜치(28)의 바닥부에서의 잔사(29)의 잔존 형태를 관찰하여, 도 5에 모식적으로 나타냈다. 또, 도 5에서는 종래의 폴리실리콘층의 제거 방법을 「반복 없음」으로서 나타내고, 도 4의 폴리실리콘층의 제거 방법을 「반복 있음」으로서 나타냈다.
도 5에 나타내는 바와 같이, 제 1 비교예~제 3 비교예의 어디에서도, 트랜치(28)의 바닥부에 잔사(29)가 부분적으로 잔존하였다. 이것은, 상술한 메카니즘에 나타내는 바와 같이, 1회의 브레이크 스루 처리에서는, 폴리실리콘층(31)의 각 그레인의 간극에 들어간 실리콘 산화막(32)을 제거하지 못하고, 당해 실리콘 산화막(32)이 산화막 마스크(33)로서 기능하여, 폴리실리콘층(31)의 에칭을 저해했기 때문이라고 생각되었다.
한편, 제 1 실시예~제 6 실시예의 어디에서도, 트랜치(28)의 바닥부에 잔사(29)가 부분적으로 잔존하는 것이 없었다. 이것은, 제 1 메인 에칭 처리에 의해 노출된 각 그레인의 간극에 들어간 실리콘 산화막(32)이, 제 2 브레이크 스루 처리에서 제거되고 계속되는 제 2 메인 에칭 처리에서 산화막 마스크(33)로서 기능하지 않았기 때문이라고 생각되었다. 단, 제 1 실시예에서는, 트랜치(28)의 바닥부의 형상에 다소의 흐트러짐이 확인되었다. 이것은, 제 1 메인 에칭 처리에서의 폴리실리콘층(31)의 에칭량이 비교적 적은 1500Å이며, 약간의 실리콘 산화막(32)이 폴리실리콘층(31)에 잔존하고, 제 2 메인 에칭 처리에서 미량의 산화막 마스크(33)로서 기능한 결과, 폴리실리콘층(31)이 약간 균일하게 에칭되지 않아, 트랜치(28)의 바닥부의 형상이 다소 흐트러졌기 때문이라고 생각되었다. 따라서, 제 1 메인 에칭 처리에서의 폴리실리콘층(31)의 에칭량은 2000Å 이상으로 설정되는 것이 바람직한 것이 밝혀졌다.
W: 웨이퍼
10: 기판 처리 시스템
13: 프로세스 모듈
28: 트랜치
29 잔사
31: 폴리실리콘층
32: 실리콘 산화막

Claims (7)

  1. 전자 디바이스를 제조하기 위한 기판에 형성된 피처리층을 제거하는 에칭 방법으로서,
    상기 피처리층의 표면에 형성된 산화막을 제거하는 제 1 브레이크 스루 처리와,
    상기 제 1 브레이크 스루 처리 후에 상기 피처리층을 에칭하는 제 1 메인 에칭 처리와,
    상기 제 1 메인 에칭 처리 후에 노출된 산화막을 제거하는 제 2 브레이크 스루 처리와,
    상기 제 2 브레이크 스루 처리 후에 상기 피처리층을 에칭하는 제 2 메인 에칭 처리
    를 가지는 것을 특징으로 하는 에칭 방법.
  2. 제 1 항에 있어서,
    상기 제 1 메인 에칭 처리에서의 상기 피처리층의 에칭량은 상기 제 2 메인 에칭 처리에서의 상기 피처리층의 에칭량보다 적은 것을 특징으로 하는 에칭 방법.

  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 메인 에칭 처리에서는, 상기 피처리층의 에칭량이 2000Å 이상으로 설정되는 것을 특징으로 하는 에칭 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 메인 에칭 처리 후에 노출된 산화막을 제거하는 제 3 브레이크 스루 처리와,
    상기 제 3 브레이크 스루 처리 후에 상기 피처리층을 에칭하는 제 3 메인 에칭 처리를 더 가지는 것을 특징으로 하는 에칭 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 브레이크 스루 처리 및 상기 제 2 브레이크 스루 처리에서는, 처리 가스로서 HF 가스 및 NH3 가스를 이용하고,
    상기 제 1 메인 에칭 처리 및 상기 제 2 메인 에칭 처리에서는, 처리 가스로서 적어도 F2 가스를 이용하는 것을 특징으로 하는 에칭 방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 피처리층은 실리콘층, 실리콘 질화층 및 금속층 중 어느 하나인 것을 특징으로 하는 에칭 방법.
  7. 전자 디바이스를 제조하기 위한 기판에 에칭 처리를 실시하는 기판 처리 시스템으로서,
    상기 기판의 피처리층의 표면에 형성된 산화막을 제거하는 제 1 브레이크 스루 유닛과,
    상기 제 1 브레이크 스루 유닛에서의 제거 후에 상기 피처리층을 에칭하는 제 1 메인 에칭 유닛과,
    상기 제 1 메인 에칭 유닛에서의 에칭 후에 노출된 산화막을 제거하는 제 2 브레이크 스루 유닛과,
    상기 제 2 브레이크 스루 유닛에서의 제거 후에 상기 피처리층을 에칭하는 제 2 메인 에칭 유닛
    을 구비하는 것을 특징으로 하는 기판 처리 시스템.
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