KR20180049173A - 임피던스 종단의 교정을 위한 공유 터미널 중재를 위한 장치 및 방법 - Google Patents

임피던스 종단의 교정을 위한 공유 터미널 중재를 위한 장치 및 방법 Download PDF

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Abstract

중재 시스템 및 방법이 개시된다. 장치는 제1 및 제2 메모리 장치, 제1 및 제2 메모리 장치에 공통으로 결합된 저항기를 포함하고, 제1 메모리 장치는 외부 교정 명령에 적어도 부분적으로 응답하는 제1 교정 동작을 수행하도록 구성된 제1 교정 회로를 포함하고, 제1 교정 동작은 상기 저항에 기초하여 수행되고, 및 제2 메모리 장치는 외부 교정 명령에 적어도 부분적으로 응답하는 제2 교정 동작을 수행하도록 구성된 제2 교정 회로를 포함하고, 제2 교정 동작은 제1 교정 동작이 완료된 후에 저항에 기초하여 수행된다.

Description

임피던스 종단의 교정을 위한 공유 터미널 중재를 위한 장치 및 방법
본 발명은 복수의 메모리 장치들이 저항성 종단(resistive termination)의 교정 동작(calibration operation)을 위해 핀(pin)을 사용하려고 할 때 반도체 메모리 장치에서 외부 저항 핀 상에서 발생할 수 있는 경합(contention)을 완화하기 위한 장치 및 방법에 관한 것이다.
메모리 장치 및 프로세서와 같은 반도체 장치는 신중하게 정합(matching)된 임피던스 값을 갖도록 구성된 데이터 통신 회선을 통해 데이터를 전송한다. 온도 등과 같은 특정 동작 파라미터들(parameters)의 변화는 데이터 전송 속도 및 품질에 악영향을 미칠 수 있는 임피던스 부정합(mismatch)을 초래할 수 있다. 이러한 불리한 시나리오를 완화하기 위해, 메모리 장치는 동작 조건이 변화함에 따라 조정될 수 있는 임피던스 값을 갖는 프로그램 가능한 종단 구성 요소를 포함할 수 있다. 일부 구현에서, 프로그래밍 가능한 종단 구성요소는 외부 저항에 연결되는 회로 노드에서 이루어진 전압 측정을 기반으로 교정(calibration) 된다. 어떤 경우에는 제한된 수의 외부 연결들을 외부 저항에 연결할 수 있다. 이러한 외부 연결들은 교정 목적으로 연결을 사용하는 여러 장치들간에 공유 될 수 있습니다. 따라서, 둘 이상의 장치들이 교정 동작을 위해 외부 연결을 동시에 사용하려고 시도할 때 외부 연결 사용에 대한 경합(contention)이 발생할 수 있다.
본 발명은 다수의 메모리 장치들이 저항성 종단의 교정 동작을 위해 핀을 사용하려고 시도할 때 외부 저항 핀 상의 반도체 메모리 장치에서 발생할 수 있는 경합을 완화하기 위한 시스템 및 방법에 관한 것이다. 일부 실시 예들에서, 본 개시는 제1 및 제2 메모리 장치들 및 상기 제1 및 제2 메모리 장치들에 공통으로 결합된 저항을 포함하는 장치에 관한 것이다. 제1 메모리 장치는 외부 교정 명령에 적어도 부분적으로 응답하는 제1 교정 동작을 수행하도록 구성된 제1 교정 회로를 포함 할 수 있으며, 상기 제1 교정 동작은 상기 저항에 기초하여 수행된다. 제2 메모리 장치는 상기 외부 교정 명령에 적어도 부분적으로 응답하는 제2 교정 동작을 수행하도록 구성된 제2 교정 회로를 포함할 수 있고, 상기 제2 교정 동작은 상기 제1 교정 동작이 완료된 후에 상기 저항에 기초하여 수행된다.
본 발명에 따른 장치는 제1 및 제2 메모리 장치들에 공통으로 결합되어 외부 교정 명령을 제1 및 제2 메모리 장치에 공통으로 공급하는 명령 입력 버스를 더 포함할 수 있다. 제 1 및 제 2 메모리 장치들 중 적어도 하나는 제1 교정 동작이 완료된 후에 제2 교정 동작을 수행하게 하는 데이터를 저장하는 데이터 저장 회로를 포함할 수 있다. 일부 실시 예에서, 데이터 저장 회로는 퓨즈 소자를 포함한다. 제1 및 제2 메모리 장치들 중 적어도 하나는 데이터 저장 회로에 데이터를 공급하는 외부 단자를 포함할 수 있다. 일부 실시 예에서, 적어도 제1 및 제2 메모리 장치들은 공통 패키지 내에 배치된다.
본 발명에 따른 장치는 외부 교정 명령을 제1 메모리 장치에 제공하도록 구성된 제1 제어기, 및 외부 교정 명령을 제2 메모리 장치에 제공하도록 구성된 제2 제어기를 더 포함하고, 제2 제어기는 상기 제1 제어기와 독립적으로 동작한다. 제1 교정 회로는 상기 제1 교정 동작에서 저항의 임피던스와 정합(matching)되도록 상기 제1 메모리 장치의 출력 버퍼의 임피던스를 조절함으로써 상기 저항을 사용하도록 구성될 수 있다. 일부 실시 예에서, 제1 및 제2 제어기는 서로 통신하지 않는다.
일부 실시 예들에서, 본 개시는 제1 메모리 장치와 연관된 제1 중재기 회로, 제2 메모리 장치와 연관된 제2 중재기 회로, 및 제1 및 제2 메모리 장치에 공통으로 결합된 저항기를 포함하는 장치에 관한 것이다. 제1 및 제2 중재기 회로들은, 제1 및 제2 중재기 회로들이 각각 제1 교정 동작 및 제2 교정 동작에서의 사용을 위해 동시에 저항의 제어를 취하려고 시도할 경우, 저항에 대한 제1 메모리 장치 엑세스를 제공하는 중재 프로토콜에서 저항을 사용하도록 구성된다. 제1 중재기 회로는 중재 프로토콜을 실행할 때 저항에서의 전압이 제1 임계 전압 이상인 것에 응답하여 교정 회로에 의한 사용을 위해 저항의 제어를 취하기 위해 저항으로부터의 전류를 싱크(sink)하도록 구성될 수 있다. 중재 프로토콜의 실행에서, 제2 중재기 회로는 저항에서의 전압이 제1 임계 전압 이상인 것에 응답하여 저항으로부터의 전류를 싱크하도록 구성되고, 저항에서의 전압이 제2 임계 전압 이상인 것에 응답하여 제2 교정 회로에 의한 사용을 위해 저항을 제어하도록 구성될 수 있다.
제1 중재기 회로는 제1 시간 기간 동안 저항에서의 전압이 제1 임계 전압 미만이 아닌 것에 응답하여 저항으로부터의 전류를 싱크하도록 구성되고, 제2 시간 기간 동안 저항에서의 전압이 제2 임계 전압 미만이 아닌 것에 응답하여 제1 교정 회로에 의한 사용을 위해 저항을 제어할 수 있다. 제1 시간 기간은 제2 메모리 장치에 할당된 대응하는 시간 기간보다 짧을 수 있다. 제2 시간 기간은 제2 메모리 장치에 할당된 대응하는 시간 기간보다 짧을 수 있다.
본 발명에 따른 장치는 제3 메모리 장치와 연관된 제3 중재기 회로를 더 포함하고, 제3 중재기 회로는 중재 프로토콜에서 저항을 사용하도록 구성된다. 중재 프로토콜은 제1 중재기 회로가 현재 제3 교정 동작에서 사용하기 위해 저항을 제어하려고 시도하는 제3 중재기 회로와 함께 제1 교정 동작에서 사용하기 위해 저항을 제어하려고 시도하는 경우 제1 메모리 장치가 상기 저항에 엑세스하도록 할 수 있다. 중재 프로토콜은 제2 중재기 회로가 현재 제3 교정 동작에서 사용하기 위해 저항을 제어하려고 시도하는 제3 중재기 회로와 함께 제2 교정 동작에서 사용하기 위해 저항을 제어하려고 시도하는 경우 제2 메모리 장치가 상기 저항에 엑세스하도록 할 수 있다.
일부 실시 예들에서, 중재 프로토콜을 실행할 때, 중재 프로토콜의 실행에서, 제2 중재기 회로는 제1 시간 기간 동안 저항에서의 전압이 제1 임계 전압 아래로 떨어지지 않았다고 결정하고, 저항으로부터 소정의 양의 전류를 싱크하고, 제2 시간 기간 동안 저항에서의 전압이 제2 임계 전압 아래로 떨어지지 않았다고 결정하고, 그에 응답하여 제2 교정 동작에서 사용하기 위해 저항을 제어한다. 제1 시간 기간은 제1 메모리 장치에 할당된 대응하는 시간 기간보다 길고 제3 메모리 장치에 할당된 대응하는 시간 기간보다 짧을 수 있다. 제2 시간 기간은 제1 메모리 장치에 할당된 대응하는 시간 기간보다는 길고 제3 메모리 장치에 할당된 대응하는 시간 기간보다는 짧을 수 있다.
일부 실시 예들에서, 본 개시는 메모리 장치에서 교정 명령을 수신하는 단계와, 전압이 제1 임계 전압 이상이 될 때까지 저항에서의 전압을 모니터링하는 단계를 포함하는 방법에 관한 것이다. 메모리 장치가 마스터인 경우, 방법은 교정 명령에 응답하여 메모리 장치에 의해 실행되는 교정 동작에서 사용하기 위해 저항을 제어하도록 저항으로부터 제1 소정의 양의 전류를 싱크하는 단계를 더 포함할 수 있다. 메모리 장치가 슬레이브인 경우, 방법은 저항으로부터 제2 소정의 양의 전류를 싱크하고, 저항에서의 전압이 제2 임계 전압 이상인지 여부를 결정하고, 그러한 경우, 교정 명령에 응답하여 메모리 장치에 의해 실행되는 교정 동작에서 사용하기 위해 저항을 제어하는 단계를 더 포함할 수 있다. 본 발명에 따른 방법은 메모리 장치가 마스터인지 또는 슬레이브인지를 결정하기 위해 구성 핀 상의 전압을 모니터링하는 단계를 더 포함할 수 있다. 구성 핀이 하이(high)로 연결되면(tied), 메모리 장치는 마스터가 될 수 있다. 상기 구성 핀이 로우(low)로 연결되거나 또는 플로팅되면(floated), 상기 메모리 장치는 슬레이브일 수 있다.
일부 실시 예들에서, 본 개시는 메모리 장치에서 교정 명령을 수신하는 단계, 전압이 제1 시간 기간 동안 제1 임계 전압 아래로 떨어지지 않을 때까지 저항에서 전압을 모니터링하는 단계, 상기 저항으로부터 소정의 양의 전류를 싱크하는 단계, 제2 시간 기간 동안 상기 저항에서의 전압을 모니터링하는 단계를 포함하는 방법에 관한 것이다. 전압이 상기 제2 시간 기간 동안 제2 임계 전압 아래로 떨어지는 경우, 방법은 전압이 제1 시간 기간 동안 제1 임계 전압 아래로 떨어지지 않을 때까지 전압을 모니터링하는 동작을 반복하는 단계를 더 포함할 수 있다. 전압이 제2 시간 기간 동안 제2 임계 전압 아래로 떨어지는 경우, 방법은 교정 명령에 응답하여 메모리 장치에 의해 실행되는 교정 동작에 사용하기 위한 저항의 제어를 취하는 단계를 더 포함할 수 있다. 본 발명에 따른 방법은 메모리 장치에 대한 중재 프로토콜 우선 순위를 결정하기 위해 하나 이상의 메모리 장치 입력을 모니터링하는 단계와, 상기 중재 프로토콜 우선 순위에 기초하여 상기 제1 및 제2 시간 기간들을 결정하는 단계를 더 포함할 수 있다.
도 1은 본 발명에 따른 반도체 장치의 블록도이다.
도 2는 본 발명에 따른 복수의 메모리 장치들을 포함하는 예시적인 메모리이다.
도 3a 및 도 3b는 본 발명에 따른 중재 방법을 설명하는 흐름도이다.
도 4는 본 발명에 따른 복수의 메모리 장치들을 포함하는 다른 예시적인 메모리이다.
도 5a는 중재 프로토콜 우선 순위를 설정하는데 사용되는 퓨즈들을 포함하는 중재기 회로 실시 예의 블록도이다.
도 5b는 중재 프로토콜 우선 순위를 설정하는데 사용되는 입력 핀들을 포함하는 중재기 회로 실시 예의 블록도이다.
도 6은 하나의 교정 저항에 공통으로 연결된 네 개의 메모리 장치들을 포함하는 메모리에 대한 예시적인 중재 순서를 보여주는 테이블이다.
도 7은 하나의 교정 저항에 공통으로 연결된 네 개의 메모리 장치들을 포함하는 메모리에 대한 예시적인 지연 시간을 보여주는 테이블이다.
도 8은 본 발명에 따른 다른 중재 방법을 도시하는 흐름도이다.
도 9a는 도 8의 중재 방법에 따른 예시적인 중재를 나타내는 타이밍도이다.
도 9b는 도 8의 중재 방법에 따른 또 다른 예시적인 중재를 도시하는 타이밍도이다.
도 1은 본 발명에 따른 반도체 장치의 블록도이다. 도 1을 참조하면, 본 발명의 반도체 장치는 비제한적 예로써 반도체 메모리(100)를 참조하여 설명될 것이다. 메모리(100)는 SRAM 또는 DRAM과 같은 휘발성 메모리, 또는 FLASH 메모리 또는 강유전성(ferroelectric) 메모리와 같은 비-휘발성 메모리일 수 있다. 일 실시 예에서, 저전력 더블 데이터 레이트 4(Low Power Double Data Rate 4, LPDDR4) 메모리와 같은 DDR(Double Data Rate) 메모리. 다양한 실시 예들에 따르면, 반도체 메모리(100)는 하나 이상의 상이한 반도체 다이들(dies) 상에 배열될 수 있는 복수의 개별 메모리 장치들(104)을 포함할 수 있다.
반도체 메모리(100)는 다양한 개별 메모리 장치들(104)을 포함하고 상호 접속하는 패키지(108)를 포함할 수 있다. 패키지(108)는 패키지(108)의 내부에 배치된 접촉 패드들에 연결되는 복수의 외부 핀들을 제공할 수 있다. 핀들 및 패드들은 메모리 장치들(104)과 메모리(100)가 연결된 더 큰 시스템 사이와 같은 전기 연결을 제공할 수 있다. 도 1에 도시된 바와 같이, 메모리(100)는 ZQ 패드(112)로 지칭될 수 있는 내부 패드 및 ZQ 핀(116)으로 지칭될 수 있는 대응하는 외부 핀을 포함할 수 있다. ZQ 저항(120)으로 지칭될 수 있는 외부 저항은 ZQ 핀(116)을 통해 ZQ 패드(112)에 연결될 수 있다. 개별 메모리 장치들(104) 중 하나 이상은 임피던스 교정(calibration) 프로세스에서 ZQ 저항기(120)를 사용할 수 있는데, 이는 보다 상세히 후술된다.
반도체 메모리(100)는 랩톱 컴퓨터, 데스크탑 컴퓨터, 셀룰러 또는 다른 모바일 장치, 태블릿 컴퓨터, 개인 디지털 보조장치 등과 같은 컴퓨팅 장치의 구성 요소로서 배열될 수 있다. 메모리(100)는 통신이 메모리(108)의 외부 패키징 상의 핀을 통해 일어날 수 있도록 적절한 메모리 슬롯에 장착되거나 그렇지 않으면 컴퓨팅 장치와 상호 연결될 수 있다. 메모리(100)를 포함하는 컴퓨팅 장치는 일반적으로 하나 이상의 프로세서(도 1에 도시되지 않음)를 포함할 수 있다. 프로세서 또는 프로세서들은 다양한 구현 예에서 단일 코어 또는 멀티 코어일 수 있다. 통상적으로, 메모리(100)는 프로세서 또는 프로세서 코어로부터 수신된 명령을 수신하고 실행하는, 보다 큰 시스템에서 수동 장치로서 기능한다. 여기서, 컴퓨팅 장치는 메모리 장치(100)와 프로세서 또는 프로세서 코어가 통신할 수 있는 버스 인터페이스(124)를 포함할 수 있다. 도 1에 도시된 바와 같이, 버스 인터페이스(124)는 어드레스 버스(128), 데이터 버스(132) 및 제어 버스(136)를 포함할 수 있다. 도 1은 이들 다양한 버스를 비 제한적인 예로써 별개의 구성 요소로 도시한다. 일부 예에서, 버스 인터페이스(124)는 이러한 분리 버스들의 일부를 멀티플렉싱(multiplexing)할 수 있다. 예를 들어, 일부 구현 예에서, 어드레스 버스(128) 및 제어 버스(136)는 이들 버스들이 상이한 시간 슬라이스들(time slices)에서 동일한 물리적 라인들(physical lines)을 사용하도록 시분할 다중화(time division multiplexing)될 수 있다.
메모리 장치(100)는 메모리 장치(100)로 또는 메모리 장치(100)로부터 데이터 통신을 제공하도록 구성된 하나 이상의 메모리 제어기들(140)과 연관될 수 있다. 메모리 제어기(140)는 버스 인터페이스(124)를 통해 통신하는 전단(front end)(144)을 포함할 수 있다. 유사하게, 메모리 제어기(140)는 메모리 장치(100)와 통신하는 후단(back end)(148)을 포함할 수 있다. 각각의 메모리 제어기(140)는 메모리 제어기(140)의 후단(148)을 메모리(100)와 관련된 하나 이상의 개별 메모리 장치들(104)에 연결시키는 별도의 메모리 버스(152)를 통해 통신할 수 있다. 주어진 제어기(140)와 연관된 각각의 메모리 버스(152)는 제어기(140)가 통신하는 다양한 메모리 장치들(104) 사이에 공통 접속되는 어드레스, 데이터 및 제어 라인들을 포함할 수 있다. 각각의 메모리 버스(152)는 메모리 장치들(104) 중 하나가 공통 어드레스, 데이터 및 제어 라인을 통해 데이터를 송신 또는 수신 할 수 있도록 선택적으로 주장(assertion)될 수 있는 개별 칩 선택 라인들(156)을 추가로 포함할 수 있다. 개별 칩 선택 라인들(156)과 공통 어드레스, 데이터 및 제어 라인들의 조합을 통해, 주어진 제어기(140)와 관련된 메모리 버스(152)는 제어기와 제어기(140)가 통신하는 다양한 메모리 장치들(104) 각각 사이에 별도의 통신 경로들을 제공한다.
동작 시, 프로세서 또는 프로세서 코어는 버스 인터페이스(124)를 통해 먼저 명령을 전송함으로써 메모리(100)에 명령을 전송한다. 메모리 제어기(140)는 버스 인터페이스(124)를 통해 명령을 수신하고 명령을 메모리(100)상의 적절한 메모리 장치(104)로 라우팅(routing)한다. 여기서, 메모리 제어기(140)는 적절한 칩 선택 라인(156)을 주장하고 메모리 버스(152)의 공통 어드레스, 데이터 및 제어 라인을 통해 명령을 전송한다. 적절한 메모리 장치(104)는 메모리 제어기(140)로부터 명령을 수신하고 명령 디코더(160)의 동작을 통해 명령을 초기에 처리한다. 명령 디코더(160)는 메모리 장치(104)에 의해 실행될 수 있는 다양한 동작들에 대응하는 복수의 명령을 인식하도록 구성될 수 있다. 다음의 설명에서, 판독/기록 명령 및 교정 명령과 같은 특정 명령들은 본 명세서의 특정 실시 예들을 보다 구체적으로 설명하기 위해 각각 상세히 설명된다. 그러나 명령 디코더(160)는 일반적으로 여기에서 구체적으로 논의되지 않은 다수의 명령을 인식하고 디코딩하도록 구성된다는 것을 이해해야 한다. 다양한 명령들에 대한 논의 및 이들 명령들과 관련된 특정 구성 요소들의 도면에서의 설명은 명확성 및 간략함을 위해 생략되었다.
일부 예에서, 명령 디코더(160)는 판독(read)/기록(write) 명령을 수신, 디코딩 및 처리할 수 있다. 판독/기록 명령은 일반적으로 메모리 장치(104)와 연관된 메모리 어레이(164) 내의 하나 이상의 메모리 셀들로 또는 그로부터 데이터를 판독 또는 기록하도록 메모리 장치(104)에 지시(direct)한다. 판독/기록 명령을 처리할 때, 명령 디코더(160)는 메모리 어레이(164)로부터 데이터를 판독하고 메모리 어레이(164)에 데이터를 기록하기 위한 내부 제어 신호를 제공할 수 있다. 행(row) 및 열(column) 어드레스 신호들은 어드레스 버스를 통해 메모리 장치(104)의 어드레스 래치(address latch)에 제공(예를 들어, 인가(applied))될 수 있다. 그 다음, 어드레스 래치는 개별적인 열 어드레스 및 개별적인 행 어드레스를 제공(예를 들어, 출력)할 수 있다. 어드레스 래치는 각각 행 어드레스 디코더(168) 및 열 어드레스 디코더(172)에 행 및 열 어드레스들을 제공할 수 있다. 열 어드레스 디코더(172)는 각 열 어드레스들에 대응하는 어레이(164)를 통해 연장되는 신호 라인들을 선택할 수 있다. 행 어드레스 디코더(168)는 수신된 행 어드레스들에 대응하는 어레이(164)의 메모리 셀들의 각 행들을 활성화시키는 신호 라인 드라이버에 연결될 수 있다. 수신된 열 어드레스에 대응하는 선택된 신호 또는 라인들은 라인은 입력-출력 데이터 경로(180)를 통해 출력 데이터 버퍼(176)에 판독 데이터를 제공하기 위해 판독/기록 회로에 연결될 수 있다. 기록 데이터는 입력 데이터 버퍼(184) 및 메모리 어레이 판독/기록 회로를 통해 메모리 어레이(164)에 제공될 수 있다. 클럭 생성기(clock generator)는 입력 클럭 신호에 호응하는(responsive) 내부 클럭 신호를 제공할 수 있다. 내부 클럭 신호는 메모리의 회로들, 예를 들어, 출력 데이터 버퍼(176) 및 입력 데이터 버퍼(184)에 의해 사용될 수 있다.
다른 예에서 명령은 교정 명령 일 수 있습니다. 온 다이 터미네이션(On Die Termination, ODT) 및 출력 버퍼(176)로 때때로 지칭되는, 프로그램 가능한 종단 구성 요소(188)의 각각의 임피던스를 메모리 장치(104)가 교정하게 하기 위해, 교정 명령이 일반적으로 발행된다. 알려진 바와 같이, ODT 회로는 정합된 임피던스(matched impedance)를 제공하도록 조정될 수 있다. 도 1에서, 프로그램 가능 임피던스 종단 구성 요소(188)는 출력 버퍼(176)와 독립적으로 도시되어있다. 그러나, 출력 버퍼가 출력 버퍼의 일부로서 프로그램 가능한 임피던스 종단 구성 요소(188)를 포함하는 것도 가능하다. 이 경우, ODT 연산은 출력 버퍼의 적어도 일부에 의해 수행된다. 수신 시, 명령 디코더(172)는 일반적으로 프로그래밍 가능한 임피던스 종단 구성 요소(188) 및 출력 버퍼(176)의 임피던스를 조정하도록 동작하는 임피던스 제어기(190)에 교정 명령을 라우팅(routing)한다. 프로그램 가능 종단 구성 요소(188) 및 출력 버퍼(176) 각각은 일반적으로 임피던스 제어기(190)에 의해 활성화(enable) 또는 비활성화(disable)되도록 제어되는 풀-업(pull-up) 및 풀-다운(pull-down) 트랜지스터들의 그룹을 포함한다. 임피던스 제어기(190)는 출력 버퍼의 임피던스가 데이터 버스의 임피던스와 정합하도록 풀-업 및 풀+다운 트랜지스터를 활성화/비활성화하여 온 또는 오프로 할 수 있다. 이러한 방식으로, 임피던스 부정합(mismatching)으로 인한 신호 반사가 방지된다.
교정 회로(192)는 일반적으로 ZQ 패드(112)에서의 전압을 측정하고 그 전압을 사용하여 프로그램 가능한 임피던스 종단 구성 요소(188) 및 출력 버퍼(176)의 임피던스를 조정함으로써 작동한다. 교정 명령의 일부로서 전류가 ZQ 저항기(120)로부터 가라 앉을 때(sunk), 전류는 교정 회로에 의해 발생될 수 있다. ZQ 저항기(120)의 임피던스는 프로그램 가능 임피던스 종단 부품(188) 및 출력 버퍼(176) 각각이 결합되는 데이터 버스 상에 보이는 임피던스를 나타낸다. 프로그램 가능한 임피던스 종단 구성 요소(18) 및 출력 버퍼(176) 각각의 이러한 임피던스는 다양한 동작 조건들이 변함에 따라 변할 수 있다. 예를 들어, 메모리(100)의 동작 동안 발생하는 온도 변화는 이들 임피던스의 변화를 초래할 수 있다. 조건의 변화에 관계없이 임피던스가 기본적으로 안정한 저항(120)상의 임피던스를 측정함으로써, 교정 회로(192)는 현재 동작 조건에 대응하는 임피던스 측정을 한다. 그 다음, 이 임피던스 측정은 현재의 동작 조건들과 정합 할 수 있도록 각각의 프로그램 가능 종단 구성 요소(188) 및 출력 버퍼(176)의 임피던스 값을 설정하는데 사용될 수 있다. 예를 들어, 교정 회로(192)는 ZQ 패드(112)에서 전압을 측정하고 그 전압을 내부 기준 전압과 비교할 수 있다. 이 비교는 비교 결과를 출력하는 비교기의 동작을 통해 이루어질 수 있다. 비교 결과는 ZQ 핀(116) 전압을 기준 전압에 더 가깝게 하기 위해 ZQ 패드 (112)에서 전압을 승압(step up) 또는 강압(step down)하는데 사용될 수 있다. 이 비교 프로세스는 프로그램 가능 종단 구성 요소(188) 및 출력 버퍼(176)와 관련된 다양한 풀-다운 및 풀-업 트랜지스터들을 활성화(enable)/비활성화(disable)하여 프로그램 가능 종단 구성 요소(188) 및 출력 버퍼(176)의 임피던스를 적절히 조정하는데 사용될 수 있는 제어 코드를 생성한다. 이 프로세스는 일반적으로 출력 버퍼(176) 임피던스를 ZQ 저항(120)에 의해 표현되는 외부 임피던스와 정합 시키도록 동작한다.
도 1에서 볼 수 있는 바와 같이, ZQ 패드(112)는 다수의 메모리 장치들(104) 사이에서 공유될 수 있다. 여기서, 각각의 임피던스 제어기(190)는 본 명세서에서 교정 버스(194)로 지칭되는 공통 신호 선에 연결될 수 있다. 도 1에서 볼 수 있는 바와 같이, 교정 버스는 ZQ 패드(112)를 적어도 제1 및 제2 임피던스 제어기(190)에 연결할 수 있다. 제1 및 제2 메모리 장치들(104)이 하나의 교정 버스(194)에 연결되기 때문에, ZQ 핀(116) 상의 경합은 제1 및 제2 메모리 양(both) 장치들(104)이 동시에 각각의 교정 동작을 수행하는 경우에 발생할 수 있다. 제1 및 제2 메모리 장치들(104)이 개별 메모리 제어기(140)와 통신하는 도 1의 구성에서, 제어기들(140)은 일반적으로 서로 통신하도록 구성되지 않을 수 있다. 달리 말하면, 하나의 메모리 제어기(104)는 다른 메모리 제어기(140)가 무엇을 하는지를 반드시 알 필요는 없다. 따라서, 두 메모리 제어기들(140)은 각각의 교정 동작을 동시에 수행하기 위해 각각의 메모리 장치들(104)에 교정 명령을 내릴 수 있고, 메모리 장치들(104)은 ZQ 패드(112)를 사용하여 동시에 교정(calibration)을 시도함으로써 응답할 수 있다. ZQ 저항에 대한 이러한 경합은 본 개시에 따른 중재기 회로(196)의 동작을 통해 해결될 수 있다.
중재기 회로(196)는 일반적으로 교정 프로세스 자체에서 사용되는 동일한 ZQ 패드(112)를 사용하여 동작하여 다른 메모리 장치들(104)이 교정을 위해 ZQ 패드(112)를 동시에 사용하거나 사용하려고 시도하는지 여부를 결정한다. 이와 관련하여, 동일한 교정 버스(194)에 접속된 각각의 중재기 회로들(196)은 다양한 중재기 회로(196)가 예측 가능한 방식으로 다른 중재기 회로(196)를 제외하고 교정 버스(194)를 제어하게 하는 중재 프로토콜을 구현한다. 다양한 중재기 회로(196)에 의해 구현되는 중재 프로토콜은 중재에 잠재적으로 참여할 수 있는 각 중재기 회로(196)에 대해 상이한 중재 우선 순위를 정의할 수 있다. 중재 우선 순위는 특정 중재기 회로(196)가 ZQ 패드(112)를 모니터링하고 제어하려고 시도할 때 행동하는 방식을 지시할 수 있다. 특정 중재기 회로(196)는 중재기 회로(196)에 제공되는 하나 이상의 입력들을 통해 중재 우선 순위를 발견할 수 있다. 도 1에 도시된 바와 같이, 이들 입력들은 일반적으로 우선 순위 선택기로 지칭되고 참조 번호(198)로 식별된다.
특정 메모리 장치(104)에 할당된 중재 우선 순위 및 이 정보가 중재기 회로(196)로 전달되는 방식은 동일한 교정 버스(194)에 연결된 메모리 장치(104)의 수를 포함하는 다수의 인자에 의존할 수 있다. 몇몇 경우에, 오직 두 개의 메모리 장치들(104)만이 특정 교정 버스(194)에 연결될 수 있다. 이 구현에서, 메모리 장치들(104) 중 하나는 중재 버스 마스터(master)로 간주될 수 있고 다른 메모리 장치(104)는 중재 버스 슬레이브(slave)로 간주될 수 있다. 이 구현에서, 우선순위 선택기(198)는 메모리 장치가 중재 버스 마스터 또는 버스 슬레이브 중 하나를 나타내는 하이(high) 또는 로우(low) 신호 중 하나를 제공하는 단일 입력일 수 있다. 우선 순위 선택기(198)의 유형은 예를 들어 ODT 핀이 메모리 장치가 중재 프로토콜 내에서 그의 우선 순위를 결정하기 위해 사용하는 전압 입력을 제공하는 도 2의 구성에서 사용될 수 있다. 두 개 이상의 메모리 장치들(104)이 동일한 교정 버스(194)에 연결되는 다른 실시 예에서, 더 많은 수의 중재 프로토콜 우선 순위 지정을 지정하기 위해 다수의 우선 순위 선택기 입력들이 제공될 수 있다. 이 유형의 우선 순위 선택기(198)는 예를 들어 도 5의 구성에서 사용될 수 있는데, 여기서 다중 입력 라인들은 메모리에 저장되고 메모리 장치에 의해 사용되어 그의 중재 프로토콜 우선 순위 지정을 발견하는 디지털 코드 형태의 데이터 입력을 제공한다. 도 1은 비제한적 예로서 단일 교정 버스(194)에 연결된 네 개의 메모리 장치들(104)을 도시한다. 아래에서보다 상세하게 설명되는 바와 같이, 본 발명에 따른 다양한 구현 예는 상이한 수의 교정 버스들(194) 및/또는 이에 결합된 상이한 수의 메모리 장치들(104)을 포함할 수 있다.
도 2는 두 개의 채널, 두 개의 랭크 구성으로 두 개의 메모리 장치들(208a-b)을 포함하는 예시적인 메모리(200)이다. 각각의 메모리 장치들(208a-b)은 도 1을 참조하여 앞서 설명된 메모리 장치(104)에 의해 구현될 수 있다. 도 2에 도시된 메모리(200)는 "채널 A"로 표시된 제1 채널 및 "채널 B"로 표시된 제2 채널을 포함한다. 채널 A와 채널 B는 모두 "랭크 0"이라고 표시된 첫 번째 랭크(rank)와 "랭크 1"이라고 표시된 두 번째 랭크를 포함합니다. 채널 A는 일반적으로 공통 명령 및 어드레스 버스(212a)를 통해 랭크 0 또는 랭크 1로 통신하도록 구성된 제1 제어기와 연관된다. 비슷하게, 채널 B는 공통 명령 및 어드레스 버스(212b)를 통해 랭크 0 또는 랭크 1로 통신하도록 구성된 제2 제어기와 연관될 수 있다. 메모리(200)의 채널과 관련된 제어기는 두 개의 각각의 메모리 장치들(208a-b)에 접속하는 칩 선택 라인들(216a-d)을 통해 데이터가 송신 또는 수신 될 랭크를 선택한다.
도 2의 예시적인 메모리(200)는 두 개의 개별 메모리 장치들(208a-b)을 포함한다. 각각의 메모리 장치(208a-b)는 각각 두 개의 메모리 채널들을 포함하는 이중 채널 구성으로 배열된다. 제1 메모리 장치(208a)는 두 개의 메모리 채널들(204a-b)을 포함한다. 마찬가지로, 제2 메모리 장치(208b)는 두 개의 메모리 채널들(204c-d)을 포함한다. 도 2에서 알 수 있는 바와 같이, 제1 메모리 장치(208a)는 채널 A 및 채널 B(예를 들어, 채널들(204a-b)) 모두에 대해 랭크 0을 구현한다. 유사하게, 제2 메모리 장치(208b)는 채널 A 및 채널 B(예를 들어, 채널들 (204c-d)) 모두에 대해 랭크 1을 구현한다. 도 2에서 알 수 있는 바와 같이, ZQ 핀 (220)은 제1 및 제2 메모리 장치들(208a-b) 사이에서 공유된다. 이 배열은 채널 A와 채널 B 모두에서 교정 명령이 발행 될 때 ZQ 핀(220)에서 잠재적인 경합을 일으킬 수 있습니다. 일 예에서, ZQ 핀(220)에 대한 경합은 채널 A와 연관된 제1 제어기가 랭크 0에 대해 교정 명령을 발행하고 채널 B와 연관된 제2 제어기가 랭크 1에 대해 교정 명령을 발행하는 경우에 발생할 수 있다. 여기서, 제1 및 제2 제어기 사이에 통신 경로가 존재하지 않고 두 개의 메모리 장치들(208a-b) 사이에 통신 경로가 존재하지 않는 경우일 수 있다. 따라서, 채널 A, 랭크 0(메모리 장치(208a))이 ZQ 핀(220)의 제어를 시도하면, 채널 B, 랭크 1 (메모리 장치(208b))이 ZQ 핀(220)을 제어했는지 또는 제어하려고 시도하는지 여부에 대한 어떠한 지식도 갖지 않을 것이다. 이러한 잠재적인 경합을 해결하기 위해, 두 개의 메모리 장치들(208a-b)은 각각 본 발명에 따른 적어도 하나의 중재기 회로(224a-b)를 포함할 수 있다.
도 2에 구체적으로 도시되지는 않았지만, 메모리 장치(208a-b)가 하나 이상의 중재기를 포함하는 경우일 수 있다. 예를 들어, 제1 메모리 장치 (208a)는 두 개의 중재기 회로를 포함할 수 있다: 하나는 채널 A 메모리 장치(208a) 용이고 다른 하나는 채널 B 메모리 장치(208b) 용이다. 여기서, 두 개의 중재기 회로들은, 교정 명령이 각각의 메모리 장치들(208a 및 208b)에 의해 실질적으로 동시에 수신되는 경우, 또는 메모리 장치들(208a 및 208b) 중 하나에 대한 교정 동작 동안 메모리 장치(208a 또는 208b) 중 다른 하나에 의해 교정 명령이 수신되는 경우에 발생할 수 있는 잠재적 경합을 해결하기 위해 ZQ 핀(220)을 중재한다. 예를 들어, 잠재적 충돌은 채널 B와 연관된 제어기로부터 수신된 교정 명령에 응답하여 메모리 장치(208b)에 대한 교정 동작 동안 채널 A와 연관된 제어기로부터 교정 명령이 메모리 장치(208a)에 의해 수신될 때 발생할 수 있다. 중재기 회로들(224a-b)은 일반적으로 전술한 조건들 하에서 발생할 수 있는 ZQ 핀(220)상의 경합을 해결하도록 구성될 수 있다. 대조적으로, 예를 들어, 채널 A, 랭크 0 및 채널 B, 랭크 0이 동일한 메모리 장치(208a)와 관련되기 때문에, 교정 명령이 채널 A 및 B와 연관된 제어기로부터 메모리 장치(208a)에 제공되면 어떠한 경합도 발생하지 않을 것이다.
도 2를 다시 참조하면, 제1 및 제2 메모리 장치들(208a-b)은 각각 ODT 핀들(228a-b)에 제공된 입력을 통해 특정될 수 있는 프로토콜 우선 순위가 할당된다. 도 2에 도시된 바와 같이, 제1 메모리 장치(208a)에 대한 프로토콜 우선 순위 할당은 ODT_A 또는 ODT_B 핀(228a)에서 수신될 수 있다. 유사하게, 제2 메모리 장치(208b)에 대한 프로토콜 우선 순위 할당은 ODT_A 또는 ODT_B 핀(228b)에서 수신될 수 있다. 이러한 구현 예에서, 동일한 ZQ 핀(220)의 제어를 위해 중재하는 단지 두 개의 중재기 회로들(224a-b)이 있기 때문에, 중재기 회로들(224a-b)을 구별하기 위해 오직 두 개의 프로토콜 우선 순위가 필요하다. 여기서, 하나의 메모리 장치는 중재 버스 마스터로서 할당될 수 있고 다른 메모리 장치는 중재 버스 슬레이브로서 할당될 수 있다. 일 구현 예에서, 이들 두 개의 프로토콜 우선 순위는 ODT 핀들(228a-b) 상에 존재하는 전압에 의해 표시된다. 이 전압은 각각의 메모리 장치들(208a-b)에 대해 상이할 수 있다. 예를 들어, ODT 핀(228b)은 메모리 장치(208b)가 중재 버스 슬레이브임을 나타내기 위해 전원 전압(예를 들어, Vdd2) 또는 플로팅(float)과 같은 비교적 높은 전압에 연결될 수 있다. 유사하게, ODT 핀(228a)은 메모리 장치(208a)가 중재 버스 마스터임을 나타내기 위해 기준 전압(예를 들어, Vss)과 같은 상대적으로 낮은 전압에 결합될 수 있다.
동작 시, 제1 및 제2 중재기 회로들(224a-b)은 ZQ 핀(220)에 대한 액세스를 선택적으로 허용하는 중재 프로토콜로 ZQ 핀(220)을 사용한다. 도 1과 관련하여 기술된 바와 같이, ZQ 핀(220)은 교정 명령에 응답하여 교정 회로에 의해 실행되는 교정 동작에 사용되는 외부 저항에 접속된다. 따라서, 동일한 ZQ 핀(220)은 교정 명령의 수신에 응답하여 각각 실행되는 중재 동작 및 교정 동작 모두에 사용된다. 두 개의 중재기 회로들(224a-b)이 이들이 공통으로 접속되는 ZQ 핀(220)의 사용을 위해 중재하는 도 2에 도시된 바와 같은 구성에서, 하나의 중재기 회로는 중재 버스 마스터로서 지정될 수 있고, 다른 중재기 회로는 중재 버스 슬레이브로서 지정될 수 있다. 중재 프로토콜은 중재 버스 슬레이브가 제2 교정 동작에 사용하기 위해 ZQ 핀(220)을 제어하려고 시도할 때 중재 버스 마스터가 제1 교정 동작 동안 저항의 제어를 취하려고 하거나 이미 취한 경우에 중재 버스 마스터에게 ZQ 핀(220)에 엑세스함으로써 선택적으로 ZQ 핀(220)에 대한 엑세스를 선택적으로 허가한다. 중재 버스 마스터 및 중재 버스 슬레이브로서 역할을 하는 중재기 회로들(224a-b)에 의해 실행될 수 있는 두 메모리 장치 중재 프로토콜에 따른 예시적인 동작들이 각각 도 3a 및 도 3b에 도시되어 있다.
우선 중재 버스 마스터에 의해 실행되는 동작으로 전환하여, 도 3a를 참조한다. 도 3a의 다음 설명은 예시로서 도 2의 예시적인 구성을 참조한다. 도 3a는 두 개의 메모리 장치들이 하나의 ZQ 핀에 공통으로 접속되는 구성에서 중재 버스 마스터로서 적절하게 지정된 본 발명에 따른 중재기 회로에 의해 실행될 수 있는 중재 버스 마스터 동작을 도시하는 흐름도이다. 전술 한 바와 같이, 제1 메모리 장치(208a)와 관련된 ODT(228a) 핀은 메모리 장치(208a)가 중재 버스 마스터임을 표시하기 위해 비교적 낮은 전압에 연결될 수 있다. 이 예에서 계속해서, 도 3a의 중재 버스 마스터 동작은 중재 버스 마스터로서 동작하는 제1 중재 기 회로(224a)와 관련하여 설명된다.
초기에, 동작(304)에서, 제1 중재기 회로(224a)와 연관된 메모리 장치(208a)에 의해 교정 명령이 수신된다. 도 2의 이중 채널 구성에서, 제1 중재기 회로(224a)는 제1 및 제2 메모리 채널들(204a, 204b)과 관련된다. 따라서, 이러한 구성에서, 예를 들어, 교정 명령은 채널 A 또는 B와 연관된 제어기로부터 메모리 장치(208a)에 의해 초기에 수신될 수 있다. 교정 명령은 일반적으로 ZQ 핀(220)에 연결된 ZQ 레지스터를 사용하여 교정 동작을 수행하도록 지시된 메모리 장치에 지시한다. 교정 명령을 실행하기 전에, 메모리 장치(208a)는 메모리와 관련된 다른 메모리 장치를 배제하여 ZQ 핀(220)의 제어를 획득한다. 따라서, 교정 명령을 실행하기 전에, 메모리 장치(208a)는 제어를 제1 중재기 회로(224a)에 전달한다.
동작(308)에서, 제1 중재기 회로(224a)는 ZQ 핀(220)의 전압을 모니터링 함으로써 시작한다. ZQ 핀(220)이 사용 중이면, ZQ 핀(220) 상의 전압은 전원 전압(Vdd)보다 낮을 것이다. ZQ 핀(220)이 사용 중이 아니면, ZQ 핀(220)상의 전압은 전원 전압(Vdd)에 있게 될 것이다. 보다 구체적으로는, ZQ 핀(220)이 디폴트로(default)서 Vdd로 풀업 될 수 있기 때문에, ZQ 핀(220)은 ZQ 핀(220)이 사용 중이지 않을 때 Vdd에있다. 교정 회로(도 1에 도시 됨)가 임피던스 정합 동작의 일부로서 ZQ 핀(220)에서의 전압을 측정 할 때, 교정 회로는 ZQ 핀(220)으로부터 일부 전류를 동시에 싱크(sink)한다. 이는 ZQ 핀(220)에서의 전압을 측정 가능한 양만큼 Vdd 아래로 떨어뜨린다. 교정 동작이 완료되면, 전류는 더 이상 ZQ 핀(220)으로부터 가라 앉지 않으며 풀-업에 응답하여 전압은 Vdd까지 상승한다. 따라서, ZQ 핀이 Vdd에 가깝다는 것은 현재 발생하고 있는 교정 동작이 없음을 나타낸다. 이들 두 상태들을 구별하기 위해, 제1 중재기 회로(224a)는 일반적으로 전원 전압에 관련된 임계 전압에 기초하여 ZQ 핀(220) 상의 전압을 모니터 한다. 일 구현 예에서, 예를 들어, 제1 중재기 회로 (224a)는 전원 전압의 90%인 임계 전압에 기초하여 ZQ 핀(220) 상의 전압을 모니터링 한다. 도 3a에 도시 된 바와 같이, ZQ 핀(220)의 이러한 초기 모니터링은 버스 마스터 중재 프로토콜의 "상태 1"이라고 일반적으로 지칭된다. 동작(308) 후에, 동작(312)이 실행될 수 있다.
동작(312)에서, 제1 중재기 회로(224a)는 ZQ 핀(220)상의 전압이 임계 전압 아래 인지를 결정한다. 도 3a에 도시된 바와 같이, 이러한 결정 동작은 일반적으로 버스 마스터 중재 프로토콜의 "상태 2"로 지칭될 수 있다. 동작(312)에서, 제1 중재기 회로(224a)가 ZQ 핀(220)상의 전압이 임계 전압보다 낮다고 결정하면, 동작(316)이 실행될 수 있다. 동작(316)에서, 중재기 회로(224a)는 ZQ 핀(220)이 사용 중이라고 결정한다. 동작(308)은 ZQ 핀(220) 상의 전압 모니터링이 계속되도록 동작(316) 후에 다시 실행된다. 동작(312)에서, 제1 중재기 회로(224a)가 ZQ 핀(220)상의 전압이 임계 전압 이상인 것으로 결정하면, ZQ 핀 상의 전압에 기초하여 ZQ 핀(220)이 사용 중이 아닌 것이기 때문에 동작(320)이 실행될 수 있다.
동작(320)에서, 제1 중재기 회로(224a)는 ZQ 핀(220)에 연결된 저항으로부터 소정 양의 전류를 싱크한다. 여기서, 제1 중재기 회로(224a)는 일반적으로 ZQ 핀(220)의 제어를 얻기 위해 다른 장치에 의한 임의의 동시 시도에 관계 없이 ZQ 핀(220)에 대한 제어를 결정적으로 취하기에 충분한 양의 전류를 싱크한다. 일 구현 예에서, 제1 중재기 회로(224a)는 예를 들어 ZQ 핀(220)으로부터 5mA의 전류를 싱크한다. 도 3a에 도시 된 바와 같이, 이 동작은 일반적으로 버스 마스터 중재 프로토콜의 "상태 3"으로 지칭될 수 있다. 동작(320) 다음에, 동작(324)가 실행될 수 있다.
동작(324)에서, 제1 중재기 회로(224a)는 ZQ 핀(220)의 제어를 획득한다. 이 시점에서, 제1 중재기 회로(224a)는 관련된 교정 회로(도 1에 도시 됨)가 교정 프로세스를 시작하게 할 수 있다.
이제 중재 버스 슬레이브에 의해 실행되는 동작으로 돌아가면, 도 3b를 참조한다. 도 3b의 다음 설명은 예시로서 도 2의 예시적인 구성을 참조한다. 도 3b는 두 개의 메모리 장치들이 하나의 ZQ 핀에 공통으로 접속되는 구성에서 중재 버스 슬레이브로서 적절하게 지정된 본 발명에 따른 중재기 회로에 의해 실행될 수 있는 중재 버스 슬레이브 동작을 도시하는 흐름도이다. 전술한 바와 같이, 제2 메모리 장치(208b)와 관련된 ODT(228b) 핀은 메모리 장치(208b)가 중재 버스 슬레이브임을 표시하기 위해 비교적 높은 전압 또는 플로팅(floating)으로 연결될 수 있다. 이 예에서 계속해서, 도 3b의 중재 버스 슬레이브 동작은 중재 버스 슬레이브로서 동작하는 제2 중재기 회로(224b)와 관련하여 설명된다.
초기에, 동작(328)에서, 제2 중재기 회로(224b)와 연관된 메모리 장치에 의해 보정 명령이 수신된다. 도 2의 이중 채널 구성에서, 제2 중재기 회로(224b)는 제1 및 제2 메모리 채널들(204c, 204d)과 관련된다. 따라서, 이러한 구성에서, 예를 들어, 교정 명령은 채널 A 또는 B와 연관된 제어기로부터 메모리 장치(208b)에 의해 초기에 수신될 수 있다. 교정 명령은 일반적으로 ZQ 핀(220)에 연결된 ZQ 레지스터를 사용하여 교정 동작을 수행하도록 지시된 메모리 장치에 지시한다. 교정 명령을 실행하기 전에, 메모리 장치(208b)는 메모리(200)와 관련된 다른 메모리 장치를 배제하여 ZQ 핀(220)의 제어를 획득한다. 따라서, 교정 명령을 실행하기 전에, 메모리 장치(208b)는 제어를 제2 중재기 회로(224b)로 전달한다.
동작(332)에서, 제2 중재기 회로(224b)는 ZQ 핀(220)의 전압을 모니터링 함으로써 시작한다. ZQ 핀 (220)이 사용 중이면, ZQ 핀(220) 상의 전압은 전원 전압(Vdd)보다 낮을 것이다. ZQ 핀(220)이 사용되지 않는 경우, ZQ 핀(220)상의 전압은 전원 전압(Vdd)에 가깝다. 따라서, 이들 두 상태를 구별하기 위해, 제2 중재기 회로(224b)는 일반적으로 전원 전압에 관련된 임계 전압에 기초하여 ZQ 핀(220)상의 전압을 모니터링 한다. 일 실시 예에서, 예를 들어, 제2 중재기 회로(224b)는 전원 전압의 90%인 임계 전압에 기초하여 ZQ 핀(220) 상의 전압을 모니터링 한다. 도 3b에 도시된 바와 같이, ZQ 핀(220)의 이러한 초기 모니터링은 버스 슬레이브 중재 프로토콜의 "상태 1"이라고 일반적으로 지칭된다. 동작(332) 후에, 동작(336)이 실행될 수 있다.
동작(336)에서, 제2 중재기 회로(224b)는 ZQ 핀(220)상의 전압이 임계 전압 아래인지를 결정한다. 도 3b에 도시된 바와 같이, 이 동작의 결정은 일반적으로 버스 슬레이브 중재 프로토콜의 "상태 2"로 지칭될 수 있다. 동작(336)에서, 제2 중재기 회로(224b)가 ZQ 핀(220) 상의 전압이 임계 전압보다 낮다고 결정하면, 동작(340)이 실행될 수 있다. 동작(340)에서, 중재기 회로(224b)는 ZQ 핀(220)이 사용 중이라고 결정한다. 이어서, ZQ 핀(220)상의 전압 모니터링이 계속되도록 동작(332)이 동작(340) 후에 다시 실행된다. 동작(336)에서, 제2 중재기 회로(224b)가 ZQ 핀(220)상의 전압이 임계 전압과 동일하거나 그 이상인 것으로 결정하면, ZQ 핀 상의 전압에 기초하여 ZQ 핀(220)이 사용 중이 아닌 것이기 때문에 동작(344)이 실행될 수 있다.
동작(344)에서, 제2 중재기 회로(224b)는 ZQ 핀(220)에 연결된 저항으로부터 소정 양의 전류를 싱크한다. 여기서, 제2 중재기 회로(224b)는 일반적으로 ZQ 핀(220)의 제어를 취하는 시도를 나타내기에 충분하지만 ZQ 핀(220)을 확실하게 제어하기에 충분하지 않은 양의 전류를 싱크 한다. 일 구현 예에서, 제2 중재기 회로(224b)는 ZQ 핀(220)으로부터 대략 1mA의 전류를 싱크 한다. 여기서, 슬레이브로서 동작하는 제2 중재기 회로(224b)는 1mA를 싱크하여 0.9Vdd(제1 임계 전압) 아래로 핀을 끌어 내린다. 따라서, 중재 마스터로서 동작하는 제1 중재기 회로(224a)가 중재 프로세스를 막 시작하면, 제1 중재기 회로(224a)는 전압 레벨을 감지하고 백-오프(back off)한다. 도 3b에 도시된 바와 같이, 이러한 동작은 일반적으로 버스 슬레이브 중재 프로토콜의 "상태 3"으로 지칭될 수 있다. 동작(344) 후에, 동작(348)이 실행될 수 있다.
동작(348)에서, 제2 중재기 회로(224b)는 ZQ 핀(220) 상에 존재하는 전압을 다시 모니터링 한다. 여기서, 제2 중재기 회로(224b)는 중재 버스 마스터로서 동작하는 제1 중재기 회로(224a)가 ZQ 핀(220)의 제어를 점유했는지 여부를 결정하기 위해 ZQ 핀(220)을 모니터링 한다. 제1 중재기 회로(224a)가 ZQ 핀(220)의 제어를 점유하면, ZQ 핀(220) 상의 전압은 전원 전압의 절반(Vddq/2)보다 작을 것이다. 제1 중재기 회로(224a)가 ZQ 핀(220)의 제어를 점유하지 않으면, ZQ 핀(220)상의 전압은 전원 전압의 절반(Vddq/2)보다 클 것이다. 따라서, 이들 두 상태를 구별하기 위해, 제2 중재기 회로(224b)는 일반적으로 전력 공급 전압의 절반인 임계 전압에 기초하여 ZQ 핀(220)상의 전압을 모니터링 한다. 특히, 슬레이브로서 동작하는 제2 중재기 회로(224b)는 중재 버스 마스터로서 동작하는 제1 중재 기 회로(224a)와 제2 중재 기 회로(224b)가 동시에 시작하는 시나리오를 커버하기 위해 제2 시간 동안 핀을 모니터링 한다. 이 경우, 모두는(both) 초기 모니터링 단계를 지나서 핀으로부터 전류를 싱크한다. 중재 버스 마스터는 5mA를 싱크하고 슬레이브는 1mA를 싱크한다. 여기서 ZQ 핀 전압은 0.5Vdd (제2 임계 전압) 아래로 싱크한다. 슬레이브는 이 전압 레벨을 감지하고 백-오프한다. 중재 버스 마스터는 핀을 더 이상 모니터링 하지 않고 직접 교정 동작으로 진행한다. 도 3b에 도시된 바와 같이, ZQ 핀(220)의 이러한 제2 전압 모니터링은 일반적으로 버스 슬레이브 중재 프로토콜의 "상태 4"로 지칭된다. 동작(348)에서, 제2 중재기 회로(224b)가 ZQ 핀(220) 상의 전압이 임계 전압 아래라고 결정하면, 동작(352)이 실행될 수 있다.
동작(352)에서, 중재기 회로(224b)는 제1 중재기 회로(224a)가 ZQ 핀(220) 제어를 점유한다고 결정한다. 이어서, 동작(332)은 ZQ 핀(220) 상의 전압 모니터링이 계속되도록 동작(352) 후에 다시 실행된다. 동작(348)에서, 제2 중재기 회로(224b)가 ZQ 핀(220) 상의 전압이 임계 전압 이상인 것으로 결정하면, 동작(356)이 실행될 수 있다.
동작(356)에서, 제2 중재기 회로(224b)는 ZQ 핀(220)의 제어를 획득한다. 이 시점에서, 제2 중재기 회로(224b)는 관련된 교정 회로(도 1에 도시 됨)가 교정 프로세스를 시작할 수 있게 할 수 있다.
요약하면, 도 3a 및 도 3b는 각각 중재 버스 마스터로서 동작하는 중재기 회로 및 중재 버스 슬레이브로서 동작하는 중재기 회로에 대한 두-장치 중재 프로토콜에 따른 예시적인 동작을 도시한다. 도 3a에 도시 된 바와 같이, 중재 버스 마스터로서 동작하는 제1 중재 기 회로 (224a)는 ZQ 핀(220)에서의 전압이 제1 임계 전압 이상인 것으로 결정함으로써 ZQ 핀(220)을 제어할 수 있고, 그에 응답하여 ZQ 핀(220)에 접속된 저항으로부터 소정의 양의 전류를 싱크하여 관련 교정 회로에 의한 사용을 위해 저항을 제어한다. 도 3b에 도시된 바와 같이, 중재 버스 슬레이브로서 동작하는 제2 중재기 회로(224b)는 ZQ 핀(220)에서의 전압이 제1 임계 전압 이상임을 결정함으로써 ZQ 핀(220)을 제어 할 수 있고, ZQ 핀(220)으로부터 소정 양의 전류를 싱크하고, ZQ 핀(220)에서의 전압이 제2 임계 전압 이상임을 결정하고, 이에 응답하여, 관련된 교정 회로에 의한 사용을 위해 ZQ 핀(220)을 제어하여 교정 동작을 수행한다.
도 4는 본 발명에 따른 복수의 메모리 장치들(404a-h)을 포함하는 예시적인 메모리(400)이다. 메모리 장치들(404a-h)은 4 개의 채널, 2 개의 랭크 구성으로 8 개의 반도체 다이들(408a-h)에 걸쳐 배열된다. 도 4에 도시된 메모리(400)는 "채널 0"으로 표시된 제1 채널, "채널 1"로 표시된 제2 채널, "채널 2"로 표시된 제3 채널 및 "채널 3"으로 표시된 제4 채널을 포함한다. 채널 0-3의 각각은 "랭크 0"이라고 표시된 첫 번째 랭크와 "랭크 1"로 표시된 두 번째 랭크를 포함한다. 채널 0은 일반적으로 공통 명령 및 어드레스 버스(412a)를 통해 랭크 0 또는 랭크 1로 통신하도록 구성된 제1 제어기와 관련된다. 유사하게, 채널 1은 공통 명령 및 어드레스 버스(412b)를 통해 랭크 0 또는 랭크 1로 통신하도록 구성된 제2 제어기에 접속되고; 채널 2는 공통 명령 및 어드레스 버스(412c)를 통해 랭크 0 또는 랭크 1로 통신하도록 구성된 제3 제어기에 접속되고; 및 채널 3은 공통 명령 및 어드레스 버스(412d)를 통해 랭크 0 또는 랭크 1로 통신하도록 구성된 제4 제어기에 접속된다. 메모리(400)에 연결된 제어기는 데이터가 각각의 다이들(408a-h)에 연결되는 칩 선택 라인들(416a-h)을 통해 전송 또는 수신 될 랭크를 선택한다.
도 4의 예시적인 메모리(400)는 8 개의 개별 반도체 다이들(408a-h)을 포함한다. 각각의 반도체 다이들(408a-h)은 각각이 메모리 장치들(404a-h) 중 하나를 포함하는 신호 채널 구성으로 배열된다. 제1 반도체 다이(408a)는 제1 메모리 장치(404a); 제2 반도체 다이(408b)는 제2 메모리 장치(404b)를 포함하고; 제3 반도체 다이(408c)는 제 3 메모리 장치(404c)를 포함하고; 기타 등등 그러하다. 도 4에서 알 수 있는 바와 같이, 제1 다이(408a)는 채널 0에 대해 랭크 0을 구현한다. 채널 1에 대한 랭크 0은 별도의 다이, 즉 제2 다이(408b) 상에 구현된다. 랭크 1은 랭크 0 구성과 유사하게 구성되며 채널 2 및 3은 채널 0 및 1과 유사하게 구성된다. 도 4에서 알 수 있는 바와 같이, 제1 ZQ 핀(420a)은 제1, 제2, 제3 및 제4 메모리 장치들(404a-d) 사이에서 공유된다. 유사하게, 제2 ZQ 핀(420b)은 제5, 제6, 제7 및 제8 메모리 장치들(404e-h) 사이에서 공유된다. 이러한 배열은 제1 및 제2 ZQ 핀들(420a-b) 중 어느 하나에 잠재적인 경합을 야기할 수 있다. 예를 들어, 제1, 제2, 제3 및 제4 메모리 장치들(404a-d) 중 두 개 이상에 동시에 교정 명령이 발행될 때, 제1 ZQ 핀(420a)에 경합이 발생할 수 있다. 일 예에서, ZQ 핀(420a)에 대한 경합은 채널 0이 랭크 0에서 교정 명령을 발행하고 채널 1이 랭크 0에서 교정 명령을 발행하는 경우에 발생할 수 있다. 여기서, 제1 및 제2 제어기들 사이에 통신 경로가 존재하지 않고, 두 개의 반도체 다이들(408a-b) 사이에 통신 경로가 존재하지 않을 수도 있다. 따라서, 채널 0, 랭크 0이 제1 ZQ 핀(420a)을 제어하려고 시도할 때, 채널 1, 랭크 0이 제1 ZQ 핀(420a)으로 무엇을 하는지 또는 하지 않을지에 대한 어떠한 지식도 갖지 않을 수 있다. 이러한 잠재적인 경합을 해결하기 위해, 8 개의 반도체 다이들(408a-h)은 각각 본 발명에 따른 중재기 회로(424a-h)을 포함할 수 있다.
중재기 회로들(424a-h)은 일반적으로 동시에 또는 실질적으로 동시에 교정 명령들이 8 개 메모리 장치들(404a-h) 중 둘 이상에 의해 발행 될 때 발생할 수 있는 ZQ 핀들(420a-b)상의 경합을 해결하도록 구성될 수 있다. 제1 내지 제8 반도체 다이들(408a-h) 각각은 지정된 입력에 제공된 입력을 통해 특정될 수 있는 프로토콜 우선 순위가 할당된다. 이 구현에서 동일한 ZQ 핀의 제어를 중재하는 4 개의 중재기 회로들이 있다. 예를 들어, 제1 내지 제4 중재기 회로들(424a-d)은 제1 ZQ 핀(420a)의 제어를 위해 중재한다. 유사하게, 제5 내지 제8 중재기 회로들(424e-h)은 제2 ZQ 핀(420b)의 제어를 중재한다. 따라서, 이들 두 개의 그룹들의 중재기 회로 각각에 대해, 다양한 중재기 회로들을 구별하기 위해 4 개의 프로토콜 우선 순위가 필요하다. 여기서, 하나의 메모리 장치는 중재 버스 마스터로서 할당될 수 있고 다른 메모리 장치는 중재 버스 슬레이브 0-2로 할당될 수 있다.
동작 시, 제1, 제2, 제3 및 제4 중재기 회로들(424a-d)은 제1 ZQ 핀(420a)에 대한 엑세스를 선택적으로 허가하는 중재 프로토콜에서 제1 ZQ 핀(420a)을 사용한다. 유사하게, 제5, 제6, 제7 및 제8 중재 기 회로들(424e-h)은 제2 ZQ 핀(420a-b)에 대한 엑세스를 선택적으로 허가하는 중재 프로토콜에서 제2 ZQ 핀(420b)을 사용한다. 도 1과 관련하여 기술된 바와 같이, ZQ 핀들(420a-b)은 각각 교정 명령에 응답하여 교정 회로에 의해 실행되는 교정 동작에 사용되는 외부 저항에 연결된다. 따라서, 동일한 ZQ 핀(420a-b)이 교정 명령의 수신에 응답하여 실행되는 중재 동작 및 교정 동작 모두에 사용된다. 4 개의 중재기 회로들이 그들이 공통으로 접속되는 ZQ 핀의 사용을 위해 중재하는 도 4에 도시된 바와 같은 구성에서, 하나의 중재기가 중재 버스 마스터로 지정될 수 있고 나머지 3 개의 중재기 회로들은 중재 버스 슬레이브 0-2로 지정될 수 있다. 예를 들어, 제1 중재기 회로 (424a)는 중재 버스 마스터로서 지정 될 수 있고, 제2, 제3 및 제4 중재 회로들(424b-d)은 중재 버스 슬레이브 0-2로 지정될 수 있다. 이 예에서, 중재 프로토콜은 중재 버스 마스터가 제2 교정 동작에서 사용하기 위해 제1 ZQ 핀을 제어하려고 시도하는 임의의 중재 버스 슬레이브와 동시에 제1 교정 동작에서 사용하기 위해 저항의 제어를 시도하는 경우 제1 ZQ 핀(420a)에 대한 엑세스를 제공함으로써 제1 ZQ 핀(420a)에 대한 엑세스를 선택적으로 허용한다. 두 개 이상의 중재 버스 슬레이브 장치들이 중재 버스 마스터의 그러한 동작 없이 제1 ZQ 핀(420a)을 제어하려고 시도하면, 중재 프로토콜은 중재 버스 슬레이브 장치에 제1 ZQ 핀(420a)에 대한 가장 높은 우선 순위 지정 액세스를 부여할 것이다. 중재 버스 마스터 또는 중재 버스 슬레이브 중 하나로서 동작하는 중재 기 회로에 의해 실행될 수 있는 이러한 4 개 장치 중재 프로토콜에 따른 예시적인 동작은 도 8과 관련하여 아래에서보다 상세히 논의된다.
도 5a 및 도 5b는 도 4의 메모리 구성 또는 여기에서 논의된 다른 메모리 구성에서 ZQ 핀의 제어를 조정하기 위해 사용될 수 있는 예시적인 중재기 회로(500)의 블록도이다. 일 측면에서, 도 5a 및 도 5b는 특정 중재기가 도 8에 도시된 4 개 장치 중재 프로토콜과 같은 중재 프로토콜 내에서 특정 우선 순위가 할당되도록 지정하기 위한 상이한 메커니즘을 도시한다. 이와 관련하여, 예시적인 중재기 회로(500)는 중재기 회로(500)에 대한 중재 프로토콜 우선 순위 지정을 특정하는 데이터를 저장하는 데이터 저장 소자(504)를 포함할 수 있다. 중재기 회로(500)는 중재 프로토콜 우선 순위 지정 데이터가 외부 위치로부터 로딩(loading)될 수 있게 하는 하나 이상의 데이터 입력 라인들(508)을 포함할 수 있다. 예로서, 도 5a 및 도 5b에 도시된 중재기 회로(500)는 2 개의 입력 라인들(508)을 포함하며, 각각의 입력 라인은 4 개의 상이한 순열들(permutation)로 주장(assert) 또는 비-주장(de-assert)될 수 있다. 데이터 입력 라인들(508) 상의 입력들의 4 가지 가능한 순열들은 4 개의 가능한 중재 프로토콜 우선 순위 지정들에 대응한다. 다른 대안적인 중재기 실시 예들은, 상이한 수의 데이터 입력 라인들 및 따라서 상이한 수의 가능한 중재 프로토콜 우선 순위 지정들을 포함 할 수 있다. 예를 들어, 중재기 실시 예는 8 개의 가능한 중재 프로토콜 우선 순위 지정들을 초래하는 3 개의 데이터 입력 라인들, 16 개의 가능한 중재 프로토콜 우선 순위 지정들을 초래하는 4 개의 데이터 입력 라인들 등을 포함할 수 있다.
도 5a 및 도 5b는 중재 프로토콜 우선 순위 지정 데이터를 데이터 저장 소자(504)에 입력하는데 사용되는 입력 라인들(508)의 가능한 다른 배열을 나타낸다. 도 5a는 입력 라인들(508)에 연결된 제1 및 제2 퓨즈 소자들(512a-b)을 포함하는 중재기 회로(500)에 대한 구성을 도시하는 블록도이다. 퓨즈 소자들(512a-b)은 중재기 회로(500)를 포함하는 메모리 장치의 제조 또는 분배 시 적절한 시간에 선택적으로 끊어지거나(blown) 끊어지지 않을 수(not blown) 있다. 예를 들어, 일단 메모리 소자가 제조되거나 더 큰 메모리 시스템에 통합되면, 하나 이상의 퓨즈들(512a-b)은 중재기 회로(500)를 포함하는 주어진 메모리 소자에 대한 중재 우선 순위를 지정하기 위해 끊어 질 수 있다. 동작 시, 중재기 회로(500)는 퓨즈 소자들(512a-b)에 의해 제공되는 입력에 의해 구동되는 데이터 저장 소자(504)를 판독함으로써 중재 방식 내에서 그 우선 순위를 발견할 수 있다.
도 5b는 본드-아웃(bond-out) 옵션을 포함하는 중재기 회로(500)에 대한 대안적인 구성을 도시하는 블록도이다. 도 5b의 구성에서, 중재기 회로(500)는 외부 패드들(516a-b)에 접속하는 입력 라인들(508)로부터의 데이터가 제공되는 데이터 저장 소자(504)를 포함한다. 여기서, 데이터 입력 라인들(508)은 중재기 회로(500)와 관련된 메모리 장치로부터 주어진 메모리와 관련된 다양한 메모리 장치들을 포함하는 외부 패키지로 확장된다. 도 5b의 구성에서, 중재기 회로(500)에 할당된 중재 우선 순위는 메모리 장치의 수명 동안 다이내믹하게 변경될 수 있다. 구체적으로, 상이한 데이터 입력들이 중재기 회로(500)에 대한 상이한 중재 프로토콜 우선 순위를 특정하기 위해 외부 패드(516a-b)를 통해 데이터 저장 소자(504)에 제공될 수 있다. 다양한 시간에서, 이들 상이한 입력들은 적절한 시간에 사용하기 위해 저장 소자(504)에 저장되고 중재기 회로(500)에 의해 발견될 수 있다.
예시적인 중재기 회로(500)는 도 4에 도시된 바와 같은 메모리 구성에서 사용될 수 있다. 보다 구체적으로, 예시적인 중재기 회로(500)는 4 개의 중재기 회로들이 이들이 공통 접속되는 ZQ 핀의 제어를 위해 중재하는 구성으로 사용될 수 있다. 중재기 회로(500)는 제1 내지 제4 범위의 중재 우선 순위 지정이 주어질 수 있다. 중재기 회로(500)에 주어진 이러한 우선 순위 지정은 동일한 ZQ 핀에 접속된 다른 중재기 회로들 사이에서 고유할(unique) 수 있다. 중재기 회로(500)가 제1 우선 순위 지정이 주어지면, 중재기 회로(500)는 중재 버스 마스터로 지칭될 수 있다. 중재기 회로(500)가 제2, 제3 또는 제4 우선 순위 지정이 주어진다면, 중재기 회로(500)는 각각 중재 버스 슬레이브 0, 중재 버스 슬레이브 1 또는 중재 버스 슬레이브 2로 지칭될 수 있다.
도 6은 데이터 저장 소자(504)에 저장될 수 있고 중재기 회로(500)에 대한 중재 프로토콜 우선 순위 지정을 제공하는데 사용되는 유형 데이터의 일례를 나타내는 테이블(600)이다. 테이블(600)은 데이터 입력 라인들(508)으로부터 데이터 저장 소자(504)에서 수신된 입력에 대응하는 제1 및 제2 행들(604a-b)을 포함한다. 테이블(600)의 콘텐츠(612)는 데이터 입력 라인들(508) 상에 제공된 디지털 입력을 통해 달성 될 수 있는 다양한 순열들을 포함한다. 중재기 회로(500)는 특정 중재 프로토콜 우선 순위 지정에 대응하는 가능한 순열들의 각각을 인식하도록 구성될 수 있다. 예시적인 중재 프로토콜 우선 순위 지정들은 열들(608a-d)에 제공된다. 따라서, 테이블(600)에 도시된 바와 같이, 중재기 회로(500)는 디지털 코드 "10"을 "마스터" 지정에 대응하는 것으로, 디지털 코드 "11"을 "슬레이브 0" 지정에 대응하는 것으로, 디지털 코드 "00"을 "슬레이브 1" 지정에 대응하는 것으로, 그리고 디지털 코드 "01"을 "슬레이브 2" 지정에 대응하는 것으로 인식하도록 구성될 수 있다. 테이블(600)의 대응은 제한이 아닌 예로서 제공된다는 것을 이해해야 한다. 중재 프로토콜 우선 순위 지정에 대한 디지털 코드의 다른 할당이 다양한 실시 예에 따라 사용될 수 있다.
본 발명에 따른 중재 프로토콜은 ZQ 핀 상의 잠재적인 경합을 해결하는데 지연 시간(delay times)을 이용할 수 있다. 도 5a 및 도 5b에 도시된 바와 같이, 중재기(500)는 이러한 지연 시간을 추적하는데 사용될 수 있는 타이머 회로(520)를 포함할 수 있다. 이러한 방식으로 기능하는 중재 프로토콜은 특정 ZQ 핀에 공통으로 연결된 각각의 중재기 회로에 대해 상이한 지연 시간들을 할당할 수 있다. 도 7은 동일한 ZQ 핀에 공통으로 접속된 4 개의 메모리 장치들의 그룹에 대한 예시적인 지연 시간 할당을 나타내는 테이블(700)이다. 테이블(700)은 지연 시간 주기들의 제1 세트를 특정하는 제1 행(704a) 및 지연 시간 주기들의 제2 세트를 특정하는 제2 행(704b)을 포함한다. 테이블(700)의 각 열(708a-d)은 동일한 ZQ 핀에 공통으로 접속된 메모리 장치들의 그룹 내의 특정 메모리 장치에 대응한다. 테이블(700) 내의 다양한 엔트리들(712)에 의해 도시된 바와 같이, 지연 시간들은 가장 작은 지연 시간을 갖는 중재 버스 마스터로 시작하여 더 크게 증가하도록 배열된다. 따라서, 제1 메모리 장치가 제2 메모리 장치보다 높은 중재 우선 순위를 갖는다면, 주어진 지연 시간들의 세트(예를 들어, 제1 행(704a) 또는 제2 행(704b))에 대해, 제1 메모리 장치에 대한 제1 시간 주기는 제2 메모리 장치에 할당된 대응하는 시간주기보다 짧다.
지연 시간을 사용하는 중재 프로토콜에서, 중재기는 중재기가 ZQ 핀이 사용이거나 또는 다른 중재기에 의해 획득(acquire) 중이라는 것을 감지할 때, 지정된 시간 동안 ZQ 핀을 획득하려는 시도로부터 백-오프(back-off)하도록 구성될 수 있다. 다양한 실시 예에 따라, 이러한 경합을 감지하는 단계는 ZQ 핀에서 측정하는 전압을 핀이 사용되지 않을 때 ZQ 핀 상에 기대되는 전압에 대응하는 기준 전압과 비교하는 단계를 포함 할 수 있다. 이러한 비교를 위해, 중재기 회로(500)는 도 5a 및 도 5b에 도시된 바와 같이 타이머 회로(520)와 관련하여 제공된 비교 회로(524)를 포함할 수 있다. 두 개의 중재기 회로들이 동시에 ZQ 핀을 획득하려고 시도할 때, 재 시도 전에 지정된 시간 동안이 경합과 백-오프를 감지할 것이다. 특정 ZQ 핀에 공통으로 연결된 각 중재기에는 서로 다른 지연 시간이 할당되기 때문에, 처음에 ZQ 핀을 동시에 획득하려고 시도한 두 개의 중재기 회로들은 서로 다른 시간에 ZQ 핀을 획득하려는 시도를 다시 한다. 이런 식으로, ZQ 핀의 경합을 피할 수 있다. 이러한 방식으로 지연 시간을 사용하는 중재 프로토콜은 도 8과 관련하여 아래에보다 상세히 설명된다.
이제 4 개-장치 중재 프로토콜에서 실행되는 동작으로 전환하여, 도 8을 참조한다. 도 8의 다음 논의는 예로서 도 4의 구성을 참조한다. 도 8은 하나의 ZQ 핀에 4 개의 메모리 장치들이 공통으로 접속되는 구성에서, 중재 버스 마스터, 중재 버스 슬레이브 0, 중재 버스 슬레이브 1 또는 중재 버스 슬레이브 2로서 적절하게 지정된 본 발명에 따른 중재기 회로에 의해 실행될 수 있는 중재 버스 마스터 또는 중재 버스 슬레이브 중 하나를 도시하는 흐름도이다. 상술 한 바와 같이, 메모리 장치는 메모리 장치에 할당된 중재기 회로와 관련된 데이터 저장 구성 요소에 우선 순위 지정 데이터를 제공하는 데이터 입력 라인들을 통해 중재 프로토콜 우선 순위가 할당될 수 있다. 데이터 우선 순위 지정 데이터는 퓨즈들, 외부 입력 패드들 등을 통해 데이터 입력 라인들에 제공될 수 있다.
초기에, 동작(804)에서, 교정 명령은 메모리(400)와 관련된 메모리 장치들(404a-h) 중 하나에 의해 수신된다. 메모리(400)가 8 개의 메모리 장치들(404a-h)을 포함하는 동안, 다음 논의는 예로서, 제1 ZQ 핀(420a)에 연결된 4 개의 메모리 장치들(404a-d) 중 하나 이상에 의해 수신되는 교정 명령을 참조한다. 교정 명령은 일반적으로 제1 ZQ 핀(420a)에 연결된 ZQ 저항을 사용하여 교정 동작을 수행하도록 지시된 메모리 장치에 지시한다. 교정 명령을 실행하기 전에, 메모리 장치는 제1 ZQ 핀(420a)의 제어를 취할 수 있는 다른 메모리 장치를 배제하고 제1 ZQ 핀(420a)의 제어를 얻는다. 따라서, 교정 명령을 실행하기 이전에, 메모리 장치는 제어를 관련된 중재기 회로에 전달한다.
동작(806)에서, 제어는 중재기 회로로 전달되어 중재기 회로는 동작(804)에서 수신된 교정 명령에 응답하여 실행될 교정 프로세스에 사용하기 위해 제1 ZQ 핀의 제어를 얻는 시도를 시작할 수 있다. 중재기 회로에 제어가 전달되기 전에, 중재기 회로는 아이들(idle) 상태에서 동작할 수 있다. 도 8에 도시된 바와 같이, 중재기 회로의 이러한 아이들 상태는 일반적으로 버스 중재 프로토콜의 "상태 1"로 지칭된다. 동작(806) 후에, 동작(808)이 실행될 수 있다.
동작(808)에서, 중재기 회로는 제1 ZQ 핀(420a) 상에 존재하는 전압을 모니터링 함으로써 시작한다. 제1 ZQ 핀(420a)이 사용 중이면, 제1 ZQ 핀(420a)상의 전압은 전원 전압(Vdd) 이하가 될 것이다. 제1 ZQ 핀(420a)이 사용 중이지 않은 경우, 제1 ZQ 핀(420a) 상의 전압은 전원 전압(Vdd)에 가까울 것이다. 따라서, 이들 두 상태를 구별하기 위해, 일반적으로 중재기 회로는 전원 전압에 가까운 임계 전압에 기초하여 제1 ZQ 핀(420a) 상의 전압을 모니터링 한다. 일 실시 예에서, 중재기 회로는 전원 전압의 90%인 임계 전압에 기초하여 제1 ZQ 핀(420a) 상의 전압을 모니터링 한다. 도 8에 도시된 바와 같이, 제1 ZQ 핀(420a)의 이러한 초기 모니터링은 일반적으로 버스 중재 프로토콜의 "상태 2"로 지칭된다. 동작(808) 후에, 동작(812)이 실행될 수 있다.
동작(812)에서, 중재기 회로는 제1 ZQ 핀(420a) 상의 전압이 미리 결정된 시간 간격 내에서 임계 전압 아래로 떨어지는지를 결정한다. 제1 ZQ 핀(420a)에 대한 경합을 방지하는 하나의 수단으로서, 중재기 회로는 중재기 회로의 중재 프로토콜 우선 순위에 의존하는 시간 간격 동안 제1 ZQ 핀 상의 전압을 모니터링 한다. 전술 한 바와 같이, 도 7은 4 개의 중재기 회로들이 단일 ZQ 핀에 공통으로 접속되는 메모리 구성에서 사용될 수 있는 예시적인 지연 시간들을 제공한다. 이와 관련하여, 행(704a)은 동작(812)과 관련하여 4 개의 메모리 장치들에 의해 사용될 수 있는 예시적인 지연 시간들을 제공한다. 따라서, 이 예에서 계속해서, 중재기 회로가 마스터로 지정되면, 중재기 회로는 25 나노초(nanoseconds) 동안 ZQ 핀(420a)을 모니터링 할 수 있다. 중재기 회로가 슬레이브 0으로 지정된 경우, 중재기 회로는 30 나노초 동안 ZQ 핀(420a)을 모니터링 할 수 있다. 중재기 회로가 슬레이브 1로 지정되면, 중재기 회로는 35 나노초 동안 ZQ 핀(420a)을 모니터링 할 수 있다. 중재기 회로가 슬레이브 2로 지정되면, 중재기 회로는 40 나노초 동안 ZQ 핀(420a)을 모니터링 할 수 있다. 도 8에 도시된 바와 같이, 이 결정 동작은 일반적으로 버스 중재 프로토콜의 "상태 3"으로 지칭될 수 있다.
동작(812)에서, 중재기 회로가 제1 ZQ 핀(420a) 상의 전압이 적절한 소정의 시간 간격 동안 임계 전압 아래로 떨어지는 것으로 결정하면, 동작(816)이 실행될 수 있다. 동작(816)에서, 중재기 회로는 제1 ZQ 핀(420a)이 사용 중이라고 결정한다. 이어서, 제1 ZQ 핀(420a) 상의 전압 모니터링이 계속되도록 동작(816)에이어서 동작(808)이 다시 실행된다. 동작(812)에서, 중재기 회로가 제1 ZQ 핀(420a) 상의 전압이 적절한 소정의 시간 간격 동안 임계 전압 아래로 떨어지지 않았다고 결정하면, 동작(820)이 실행될 수 있다.
동작(820)에서, 중재기 회로는 제1 ZQ 핀(420a) 상의 전압이 사용 중이 아니라고 판단하여 핀의 제어를 얻기 위한 시도가 이루어질 수 있다. 이 결정에 따라, 중재기 회로는 제1 ZQ 핀(420a)에 접속된 저항으로부터 소정 양의 전류를 싱크한다. 여기서, 중재기 회로는 더 높은 우선 순위를 갖는 다른 중재기 회로도 핀의 제어를 시도하지 않는다는 조건하에, 중재기 회로는 일반적으로 제1 ZQ 핀(420a)을 제어하기에 충분한 양의 전류를 싱크한다. 일 구현에서, 중재기 회로는 제1 ZQ 핀(420a)으로부터 약 5mA의 전류를 싱크한다. 도 8에 도시된 바와 같이, 이 결정 동작은 일반적으로 버스 중재 프로토콜의 "상태 4"로 지칭 될 수 있다. 동작(820) 다음에, 동작(824)이 실행될 수 있다.
동작(824)에서, 중재기 회로는 제1 ZQ 핀(420a) 상에 존재하는 전압을 다시 모니터링 한다. 언급 한 바와 같이, 중재기 회로는 더 높은 우선 순위를 갖는 다른 중재기 회로도 핀의 제어를 시도하지 않는다는 조건하에, 핀으로부터 미리 결정된 양의 전류를 싱크함으로써 제1 ZQ 핀(420a)을 제어할 것이다. 중재기 회로는 동작(824)에서 수행된 전압 모니터링을 통해 핀을 제어하려고 시도하는 다른 중재기 회로의 존재를 발견한다. 여기서, 중재기 회로는 전압 변화에 대해 제1 ZQ 핀(420a)을 모니터링 하는 소정의 시간 간격 동안 제1 ZQ 핀(420a)을 제어하는 것을 지연시킨다. 이러한 추가적인 소정의 시간 간격은 제1 ZQ 핀(420a) 상의 경합을 방지하는 추가적인 수단을 제공한다. 동작(812)의 경우와 같이, 중재기 회로는 중재기 회로의 중재 프로토콜 우선 순위에 의존하는 시간 간격 동안 제1 ZQ 핀 상의 전압을 모니터링 한다. 도 7은 4 개의 중재기 회로가 단일 ZQ 핀에 공통으로 접속되는 메모리 구성에서 사용될 수 있는 예시적인 지연 시간을 제공한다. 이와 관련하여, 행(704b)은 동작(824)과 관련하여 4 개의 메모리 장치에 의해 사용될 수 있는 예시적인 지연 시간을 제공한다. 따라서, 이 예에서 계속해서, 중재기 회로가 마스터로 지정되면, 중재기 회로는 5 나노초 동안 ZQ 핀(420a)을 모니터링 할 수 있다. 중재기 회로가 슬레이브 0으로 지정된 경우, 중재기 회로는 10 나노초 동안 ZQ핀 (420a)을 모니터링 할 수 있다. 중재기 회로가 슬레이브 1로 지정되면, 중재기 회로는 15 나노초 동안 ZQ 핀(420a)을 모니터링 할 수 있다. 중재기 회로가 슬레이브 2로 지정되면, 중재기 회로는 20 나노초 동안 ZQ 핀(420a)을 모니터링 할 수 있다.
동작(824)에서, 중재기 회로는 제1 ZQ 핀 (420a)을 모니터링 하여 또 다른 중재기 회로가 또한 핀의 제어를 획득하려고 시도 하는지를 결정한다. 다른 중재기 회로가 제1 ZQ 핀(420a)을 제어하려고 시도하지 않으면, 핀 상의 전압은 전원 전압의 절반(Vddq/2)보다 낮아지지 않을 것이다. 다른 중재기 회로가 제1 ZQ 핀(420a)을 제어하려고 시도하는 경우, 핀의 전압은 전원 전압의 절반(Vddq/2) 이하로 떨어진다. 따라서, 이들 두 상태를 구별하기 위해, 제2 중재기 회로(424b)는 일반적으로 전원 전압의 절반에 가까운 임계 전압에 기초하여 ZQ 핀(420a) 상의 전압을 모니터링 한다. 도 8에 도시된 바와 같이, ZQ 핀(420a)의 이러한 제2 전압 모니터링은 일반적으로 버스 중재 프로토콜의 "상태 5"로 지칭된다.
동작(824)에서, 중재기 회로가 제1 ZQ 핀(420a) 상의 전압이 적절한 미리 결정된 시간 간격 내에서 임계 전압 아래로 떨어졌다고 결정하면, 동작(828)이 실행될 수 있다. 동작(828)에서, 중재기 회로는 다른 중재기 회로가 제1 ZQ 핀(420a)의 제어를 얻으려고 시도하는 것으로 결정한다. 이어서, 제1 ZQ 핀(420a)상의 전압 모니터링이 계속되도록 동작(828)에이어서 동작(808)이 다시 실행된다. 동작(824)에서, 제1 ZQ 핀(420a) 상의 전압이 소정의 시간 간격 동안 임계 전압 아래로 떨어지지 않는다고 판정하면, 동작(832)이 실행될 수 있다.
동작(832)에서, 중재기 회로는 제1 ZQ 핀(420a)의 제어를 획득한다. 이 시점에서, 중재기 회로는 관련된 교정 회로(도 1에 도시 됨)가 교정 프로세스를 시작하게 할 수 있다.
도 9a 및 도 9b는 도 8에 도시된 중재 방법에 따른 예시적인 중재의 시퀀스(sequence)를 도시한다. 도 9a 및 도 9b는 4 개 장치 중재에 관련된 다양한 구성 요소들에 대응하는 다수의 신호 트레이스(trace)를 포함한다. 트레이스(904)는 교정 명령의 시작을 나타내는 신호 트레이스에 대응한다. 비제한적 예로서, 트레이스(904)는 주어진 ZQ 핀에 공통으로 연결된 모든 메모리 장치들에 발행되는 교정 명령을 도시한다. 본 실시 예에 의해 다루어질 수 있는 다른 경우에, 교정 명령들은 상이한 시간에 다양한 메모리 장치들에 발행될 수 있다. 트레이스(908)는 ZQ 핀의 전압에 대응한다. 트레이스(912)는 중재 버스 마스터 메모리 장치의 중재 상태를 나타낸다. 트레이스(916)는 중재 버스 슬레이브 0 메모리 장치의 중재 상태를 나타낸다. 트레이스(920)는 중재 버스 슬레이브 1 메모리 장치의 중재 상태를 나타낸다. 트레이스(924)는 중재 버스 슬레이브 2 메모리 장치의 중재 상태를 나타낸다. 트레이스(912, 916, 920 및 924)에 표시된 중재 상태는 도 8에 표시된 중재 상태에 대응한다. 도 9a에서 알 수 있는 바와 같이, 중재 버스 마스터는 시간(932)에서 ZQ 핀의 제어를 획득한다. 시간(932)에 이어서, 중재 버스 마스터와 관련된 교정 동작은 완료(시간(936))로 진행하며, 중재 버스 슬레이브들 0-2는 중재 상태 2 및 3을 통해 루프(loop)한다. 도 9b에서, 중재 슬레이브 0은 시간(940)에서 ZQ 핀의 제어를 획득한다. 시간(940) 후에, 중재 버스 슬레이브 0과 연관된 교정 동작은 완료(시간(944))로 진행하고, 중재 버스 슬레이브들 0-2은 중재 상태 2 및 3을 통해 루프하고, 중재 버스 슬레이브 2는 한 지점에서 중재 상태 5에 들어간다.
상기 명세서, 실시 예 및 데이터는 청구 범위에서 정의된 본 발명의 예시적인 실시 예의 구조 및 사용에 대한 완전한 설명을 제공한다. 청구된 발명의 다양한 실시 예가 특정 정도로, 또는 하나 이상의 개별 실시 예를 참조하여 상술되었지만, 당업자는 청구된 발명의 사상 또는 범위를 벗어나지 않고서 개시된 실시 예들에 다양한 변경을 가할 수 있다. 따라서, 다른 실시 예들이 고려된다. 위의 설명에 포함되고 첨부 도면에 도시된 모든 사항은 특정 실시 예에 대한 설명으로만 해석되어야 하며 제한적인 것으로 해석되어서는 안 된다. 세부 사항 또는 구조의 변경은 다음 청구 범위에서 정의된 본 발명의 기본 요소를 벗어나지 않고 이루어질 수 있다.
전술 한 설명은 광범위한 적용을 갖는다. 임의의 실시 예에 대한 논의는 단지 설명하기 위한 것일 뿐이며 청구 범위를 포함하는 본 발명의 범위가 이들 예들에 한정되는 것을 암시하려는 것은 아니다. 다시 말해서, 본 명세서의 예시적인 실시 예가 본원에 상세히 설명되었지만, 본 발명의 개념은 다른 방식으로 다양하게 구현되고 채용 될 수 있으며, 첨부된 청구 범위는 종래 기술에 의해 제한되는 것을 제외하고는 그러한 변형을 포함하는 것으로 해석되도록 의도된다.

Claims (20)

  1. 장치에 있어서,
    제1 및 제2 메모리 장치들;
    상기 제1 및 제2 메모리 장치들에 공통으로 결합된 저항; 을 포함하고,
    상기 제1 메모리 장치는 외부 교정(calibration) 명령에 적어도 부분적으로 응답하는 제1 교정 동작을 수행하도록 구성된 제1 교정 회로를 포함하고, 상기 제1 교정 동작은 상기 저항에 기초하여 수행되고; 및
    상기 제2 메모리 장치는 상기 외부 교정 명령에 적어도 부분적으로 응답하는 제2 교정 동작을 수행하도록 구성된 제2 교정 회로를 포함하고, 상기 제2 교정 동작은 상기 제1 교정 동작이 완료된 후에 상기 저항에 기초하여 수행되는, 장치.
  2. 청구항 1에 있어서, 상기 제1 및 제2 메모리 장치들에 공통으로 결합되어 상기 제1 및 제2 메모리 장치들에 공통으로 상기 외부 교정 명령을 공급하는 명령 입력 버스(input bus)를 더 포함하는, 장치.
  3. 청구항 1에 있어서, 상기 제1 및 제2 메모리 장치들 중 적어도 하나는 상기 제1 교정 동작이 완료된 후에 상기 제2 교정 동작을 수행하게 하는 데이터를 저장하는 데이터 저장 회로를 포함하는, 장치.
  4. 청구항 3에 있어서, 상기 데이터 저장 회로는 퓨즈 소자(fuse element)를 포함하는, 장치.
  5. 청구항 3에 있어서, 상기 제1 및 제2 메모리 장치들 중 적어도 하나는 상기 데이터 저장 회로에 상기 데이터를 공급하도록 구성된 외부 단자를 포함하는, 장치.
  6. 청구항 1에 있어서, 상기 적어도 상기 제1 및 제2 메모리 장치들은 공통 패키지 내에 배치되는, 장치.
  7. 청구항 1에 있어서,
    상기 외부 교정 명령을 상기 제1 메모리 장치에 제공하도록 구성된 제1 제어기; 및
    상기 외부 교정 명령을 상기 제2 메모리 장치에 제공하도록 구성된 제2 제어기를 더 포함하고, 상기 제2 제어기는 상기 제1 제어기와 독립적으로 동작하는, 장치.
  8. 청구항 1에 있어서, 상기 제1 교정 회로는 상기 제1 교정 동작에서 상기 저항의 임피던스와 정합(matching)되도록 상기 제1 메모리 장치의 출력 버퍼의 임피던스를 조절함으로써 상기 저항을 사용하도록 구성되는, 장치.
  9. 청구항 1에 있어서, 상기 제1 및 제2 제어기는 서로 통신하지 않는, 장치.
  10. 장치에 있어서,
    제1 메모리 장치와 연관된 제1 중재기(arbiter) 회로;
    제2 메모리 장치와 연관된 제2 중재기 회로;
    상기 제1 및 제2 메모리 장치들에 공통으로 결합된 저항을 포함하고; 및
    상기 제1 및 제2 중재기 회로들은, 상기 제1 및 제2 중재기 회로들이 각각 제1 교정(calibration) 동작 및 제2 교정 동작에서의 사용을 위해 동시에 상기 저항의 제어를 취하려고 시도할 경우, 상기 저항에 대한 상기 제1 메모리 장치 엑세스(access)를 제공하는 중재 프로토콜(arbitration protocol)에서 상기 저항을 사용하도록 구성되는, 장치.
  11. 청구항 10에 있어서, 상기 제1 중재기 회로는 상기 중재 프로토콜을 실행할 때 상기 저항에서의 전압이 제1 임계 전압 이상인 것에 응답하여 상기 교정 회로에 의한 사용을 위해 상기 저항의 제어를 취하기 위해 상기 저항으로부터의 전류를 싱크(sink)하도록 구성되는, 장치.
  12. 청구항 10에 있어서, 상기 중재 프로토콜의 실행에서, 상기 제2 중재기 회로는 상기 저항에서의 전압이 제1 임계 전압 이상인 것에 응답하여 상기 저항으로부터의 전류를 싱크하도록 구성되고, 상기 저항에서의 전압이 제2 임계 전압 이상인 것에 응답하여 제2 교정 회로에 의한 사용을 위해 상기 저항을 제어하도록 구성되는, 장치.
  13. 청구항 10에 있어서,
    상기 제1 중재기 회로는 제1 시간 기간 동안 상기 저항에서의 전압이 제1 임계 전압 미만이 아닌 것에 응답하여 상기 저항으로부터의 전류를 싱크하도록 구성되고, 제2 시간 기간 동안 상기 저항에서의 전압이 제2 임계 전압 미만이 아닌 것에 응답하여 제1 교정 회로에 의한 사용을 위해 상기 저항을 제어하고;
    상기 제1 시간 기간은 상기 제2 메모리 장치에 할당된 대응하는 시간 기간보다 짧고; 및
    상기 제2 시간 기간은 상기 제2 메모리 장치에 할당된 대응하는 시간 기간보다 짧은, 장치.
  14. 청구항 10에 있어서,
    제3 메모리 장치와 연관된 제3 중재기 회로를 더 포함하고, 제3 중재기 회로는 상기 중재 프로토콜에서 상기 저항을 사용하도록 구성되고;
    상기 중재 프로토콜은 상기 제1 중재기 회로가 현재 제3 교정 동작에서 사용하기 위해 상기 저항을 제어하려고 시도하는 상기 제3 중재기 회로와 함께 제1 교정 동작에서 사용하기 위해 상기 저항을 제어하려고 시도하는 경우 상기 제1 메모리 장치가 상기 저항에 엑세스하도록 하고, 및
    상기 중재 프로토콜은 상기 제2 중재기 회로가 현재 제3 교정 동작에서 사용하기 위해 상기 저항을 제어하려고 시도하는 상기 제3 중재기 회로와 함께 제2 교정 동작에서 사용하기 위해 상기 저항을 제어하려고 시도하는 경우 상기 제2 메모리 장치가 상기 저항에 엑세스하도록 하는, 장치.
  15. 청구항 14에 있어서,
    상기 중재 프로토콜의 실행에서, 상기 제2 중재기 회로는 제1 시간 기간 동안 상기 저항에서의 전압이 제1 임계 전압 아래로 떨어지지 않았다고 결정하고, 상기 저항으로부터 소정의 양의 전류를 싱크하고, 제2 시간 기간 동안 상기 저항에서의 전압이 제2 임계 전압 아래로 떨어지지 않았다고 결정하고, 그에 응답하여 제2 교정 동작에서 사용하기 위해 상기 저항을 제어하고,
    상기 제1 시간 기간은 상기 제1 메모리 장치에 할당된 대응하는 시간 기간보다 길고 상기 제3 메모리 장치에 할당된 대응하는 시간 기간보다 짧고,
    상기 제2 시간 기간은 상기 제1 메모리 장치에 할당된 대응하는 시간 기간보다는 길고 상기 제3 메모리 장치에 할당된 대응하는 시간 기간보다는 짧은, 장치.
  16. 방법에 있어서,
    메모리 장치에서 교정(calibration) 명령을 수신하는 단계;
    전압이 제1 임계 전압 이상이 될 때까지 저항에서의 전압을 모니터링하는 단계;
    상기 메모리 장치가 마스터(master)인 경우, 상기 교정 명령에 응답하여 상기 메모리 장치에 의해 실행되는 교정 동작에서 사용하기 위해 상기 저항을 제어하도록 상기 저항으로부터 제1 소정의 양의 전류를 싱크(sink)하는 단계; 및
    상기 메모리 장치가 슬레이브(slave)인 경우, 상기 저항으로부터 제2 소정의 양의 전류를 싱크하고, 상기 저항에서의 전압이 제2 임계 전압 이상인지 여부를 결정하고, 그러한 경우, 상기 교정 명령에 응답하여 상기 메모리 장치에 의해 실행되는 교정 동작에서 사용하기 위해 상기 저항을 제어하는 단계를 포함하는, 방법.
  17. 청구항 16에 있어서,
    상기 메모리 장치가 마스터인지 또는 슬레이브인지를 결정하기 위해 구성 핀 상의 전압을 모니터링하는 단계를 더 포함하는, 방법.
  18. 청구항 17에 있어서,
    상기 구성 핀이 하이(high)로 연결되면(tied), 상기 메모리 장치는 마스터이고; 및
    상기 구성 핀이 로우(low)로 연결되거나 또는 플로팅되면(floated), 상기 메모리 장치는 슬레이브인, 방법.
  19. 방법에 있어서,
    메모리 장치에서 교정(calibration) 명령을 수신하는 단계;
    전압이 제1 시간 기간 동안 제1 임계 전압 아래로 떨어지지 않을 때까지 저항에서 전압을 모니터링하는 단계;
    상기 저항으로부터 소정의 양의 전류를 싱크(sink)하는 단계;
    제2 시간 기간 동안 상기 저항에서의 전압을 모니터링하는 단계;
    상기 전압이 상기 제2 시간 기간 동안 제2 임계 전압 아래로 떨어지는 경우, 상기 전압이 제1 시간 기간 동안 제1 임계 전압 아래로 떨어지지 않을 때까지 상기 전압을 모니터링하는 동작을 반복하는 단계; 및
    상기 전압이 제2 시간 기간 동안 제2 임계 전압 아래로 떨어지는 경우, 상기 교정 명령에 응답하여 상기 메모리 장치에 의해 실행되는 교정 동작에 사용하기 위한 상기 저항의 제어를 취하는 단계를 포함하는, 방법.
  20. 청구항 19에 있어서,
    메모리 장치에 대한 중재 프로토콜(arbitration protocol) 우선 순위를 결정하기 위해 하나 이상의 메모리 장치 입력을 모니터링하는 단계; 및
    상기 중재 프로토콜 우선 순위에 기초하여 상기 제1 및 제2 시간 기간들을 결정하는 단계를 더 포함하는, 방법.
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