KR20180037892A - 배선 기판의 제조 방법 - Google Patents

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다카시 우치호
마사유키 가와세
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가부시기가이샤 디스코
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Abstract

본 발명은 탑재되는 부품의 전극과의 접속을 보다 양호하게 행하는 것이 가능한, 보다 평탄도가 높은 배선 기판을 제공하는 것을 과제로 한다.
코어 기판의 표리면에 베이스 절연층을 형성하고[베이스 절연층 형성 단계(ST1)], 표리면의 베이스 절연층의 표면을 바이트 공구 또는 연삭 지석으로 깎아 평탄화하고[표리 평탄화 단계(ST2)], 레이저 광선 또는 포토 에칭에 의해 베이스 절연층에 회로 패턴이 되는 홈을 형성한다[홈 형성 단계(ST3)]. 다음에, 스퍼터링 등에 의해 베이스 절연층에 금속 박막을 형성하고[금속 박막 형성 단계(ST4)], 금속 박막을 전극으로 하여 베이스 절연층의 표면에 금속을 도금 처리에 의해 피복한다[금속 피복 단계(ST5)]. 또한, 베이스 절연층이 미리 정해진 마무리 두께에 이를 때까지 금속 및 베이스 절연층을 바이트 공구로 깎아, 금속의 회로 패턴이 노출된 평탄한 회로 패턴층을 형성한다[회로 패턴층 형성 단계(ST6)].

Description

배선 기판의 제조 방법{METHOD OF MANUFACTURING CIRCUIT BOARD}
본 발명은 배선 기판의 제조 방법에 관한 것이다.
종래, 반도체 칩이나 각종 전기 부품을 실장하여 탑재하고, 이들의 전극과 다른 부품의 도통을 확보하는 인터포저(interposer)나 프린트 배선 기판과 같은, 재배선층을 갖는 배선 기판에 관한 기술이 알려져 있다. 예컨대, 특허문헌 1에는, 코어 기판의 표리면에 도체층과 유기 절연층을 교대로 쌓아 올려 가는 빌드업 방식의 프린트 배선 기판이 개시되어 있다.
또한, 특허문헌 2에는, 보강재를 구비하는 코어 기판의 양면에, 보강재에 수지를 함침시켜 이루어지는 제1 절연층을 마련하고, 제1 절연층으로 코어 기판을 보강하고 나서, 보강재를 함유하지 않는 복수의 제2 절연층을 적층하는 프린트 배선 기판이 개시되어 있다. 이 프린트 배선 기판은, 코어 기판 및 제1 절연층에 보강재를 포함하거나, 제1 절연층의 두께를 각 제2 절연층의 두께보다 두껍게 하거나 함으로써, 프린트 배선 기판에 열 이력이 가해진 경우에 휨이 생기는 것을 억제하고 있다.
특허문헌 1: 일본 특허 공개 제2001-196743호 공개 특허문헌 2: 일본 특허 공개 제2013-80823호 공보
상기 특허문헌 1, 2에 기재된 배선 기판에 탑재되는 반도체 칩이나 각종 전기 부품은, 경박단소화(輕薄短小化)가 진행되고 있고, 배선 기판의 전극과 접속되는 전극 패드도 작아지고 있다. 그 때문에, 배선 기판이 휘어 있거나 평탄하지 않거나 하면, 탑재하는 반도체 칩이나 각종 전기 부품의 전극과 배선 기판의 전극을 양호하게 접속할 수 없어, 동작 불량의 요인이 되어 버린다. 전술한 바와 같이, 특허문헌 2에 기재된 프린트 배선 기판은, 열 이력이 가해졌을 때에 휨이 생기는 것을 억제하고 있지만, 열 이력에 의한 변형을 억제하는 것만으로는, 코어 기판이 원래 휘어 있거나 평탄하지 않거나 한 경우에, 배선 기판을 평탄하게 형성할 수 없을 우려가 있다.
본 발명은 상기를 감안하여 이루어진 것으로, 탑재되는 부품의 전극과의 접속을 보다 양호하게 행하는 것이 가능한, 보다 평탄도가 높은 배선 기판의 제공을 목적으로 한다.
전술한 과제를 해결하여, 목적을 달성하기 위해, 본 발명은 표리면에 재배선층을 구비하는 배선 기판의 제조 방법으로서, 코어가 되는 기판의 표리면에 수지의 베이스 절연층을 형성하는 베이스 절연층 형성 단계와, 표리면의 상기 베이스 절연층의 표면을 바이트 공구 또는 연삭 지석으로 깎아 평탄화하는 표리 평탄화 단계와, 레이저 광선 또는 포토 에칭에 의해 상기 베이스 절연층에 회로 패턴이 되는 홈을 형성하는 홈 형성 단계와, 상기 홈 형성 단계 후에, 상기 베이스 절연층의 표면에 금속을 피복하는 금속 피복 단계와, 상기 베이스 절연층이 미리 정해진 마무리 두께에 이를 때까지 상기 금속 및 상기 베이스 절연층을 바이트 공구로 깎아, 상기 금속의 상기 회로 패턴이 노출된 평탄한 회로 패턴층을 형성하는 회로 패턴층 형성 단계를 포함하고, 상기 표리 평탄화 단계와 상기 회로 패턴층 형성 단계에 따라 평탄한 배선 기판을 형성하는 것을 특징으로 한다.
또한, 상기 홈 형성 단계 이후에 상기 금속 피복 단계 이전에, 상기 베이스 절연층의 표면에 금속 박막을 피복하고, 상기 금속 박막을 상기 베이스 절연층의 표면에 도금 처리로 상기 금속을 피복할 때의 전극으로 하는 것이 바람직하다.
또한, 상기 회로 패턴층 위에 추가로 상기 회로 패턴층을 적층하여 형성하는 것이 바람직하다.
본 발명에 따른 배선 기판의 제조 방법에서는, 코어가 되는 기판의 표면측 및 이면측의 쌍방에 형성된 베이스 절연층을 평탄화한다. 그 결과, 만약 코어가 되는 기판 자체가 휘어 있거나, 혹은, 기판의 표면에 요철이 있거나 하여도, 이후에 회로 패턴층이 되는 베이스 절연층의 표면을 평탄하게 할 수 있다. 또한, 베이스 절연층 상에 피복된 금속을 베이스 절연층과 함께 깎음으로써 회로 패턴이 노출된 회로 패턴층을 형성하기 때문에, 회로 패턴층의 표면을 보다 평탄하게 할 수 있다. 따라서, 본 실시형태에 따른 배선 기판의 제조 방법에 따르면, 탑재되는 부품의 전극과의 접속을 보다 양호하게 행하는 것이 가능한, 보다 평탄도가 높은 배선 기판을 얻는 것이 가능해진다.
도 1은 실시형태에 따른 배선 기판의 제조 방법에 따라 제조되는 배선 기판을 나타내는 단면도이다.
도 2는 실시형태에 따른 배선 기판의 제조 방법의 흐름의 일부로서, 각 회로 패턴층을 형성하는 처리 순서를 나타내는 흐름도이다.
도 3은 베이스 절연층 형성 단계에 따라 베이스 절연층을 형성한 코어 기판을 나타내는 설명도이다.
도 4는 표리 평탄화 단계에서 베이스 절연층의 표면을 평탄화하는 모습을 나타내는 설명도이다.
도 5는 표리 평탄화 단계에서 베이스 절연층의 표면을 평탄화하는 모습의 다른 예를 나타내는 설명도이다.
도 6은 베이스 절연층이 평탄화된 코어 기판을 나타내는 설명도이다.
도 7은 홈 형성 단계에서 베이스 절연층의 표면에 복수의 홈을 형성하는 모습을 나타내는 설명도이다.
도 8은 금속 박막 형성 단계에 따라 베이스 절연층의 표면에 금속 박막을 형성한 코어 기판을 나타내는 설명도이다.
도 9는 금속 피복 단계에 따라 베이스 절연층 상에 금속이 피복된 코어 기판을 나타내는 설명도이다.
도 10은 회로 패턴층 형성 단계에서 금속 및 베이스 절연층의 일부를 절삭하는 모습을 나타내는 설명도이다.
도 11은 제1 회로 패턴층이 형성된 코어 기판을 나타내는 설명도이다.
도 12는 변형예에 따른 홈 형성 단계를 실시하는 모습을 나타내는 설명도이다.
본 발명을 실시하기 위한 형태(실시형태)에 대해서, 도면을 참조하면서 상세하게 설명한다. 이하의 실시형태에 기재한 내용에 의해 본 발명이 한정되는 것은 아니다. 또한, 이하에 기재한 구성 요소에는, 당업자가 용이하게 상정할 수 있는 것, 실질적으로 동일한 것이 포함된다. 또한, 이하에 기재한 구성은 적절하게 조합하는 것이 가능하다. 또한, 본 발명의 요지를 일탈하지 않는 범위에서 구성의 여러 가지의 생략, 치환 또는 변경을 행할 수 있다.
본 발명의 실시형태에 따른 배선 기판의 제조 방법을 도면에 기초하여 설명한다. 도 1은 실시형태에 따른 배선 기판의 제조 방법에 따라 제조되는 배선 기판을 나타내는 단면도이다. 도 1에 나타내는 배선 기판(1)은, 반도체 칩이나 각종 전기 부품을 실장하여 탑재하고, 이들의 전극과 다른 부품의 도통을 확보하는 인터포저나 프린트 배선 기판과 같은, 재배선층을 갖는 배선 기판이다. 본 실시형태에 있어서, 배선 기판(1)은, 반도체 칩을 탑재하여 인쇄 배선 기판에 접속되어, 반도체 칩의 전극과 인쇄 배선 기판의 배선 패턴을 미리 정해진 패턴대로 접속하는, 인터포저이다. 배선 기판(1)은, 도 1에 나타내는 바와 같이, 코어가 되는 코어 기판(10)과, 코어 기판(10)의 표면(10a) 및 이면(10b)의 쌍방에 형성되는 재배선층인 회로 패턴층(20)을 구비한다.
코어 기판(10)은, 예컨대 유리 에폭시 수지나 세라믹스, 유리 등으로 형성되는 절연성(비도전성)의 기판이다. 코어 기판(10)의 두께는, 예컨대 50 ㎛ 정도이다. 본 실시형태에 있어서, 코어 기판(10)은, 도 1에 나타내는 바와 같이, 이면(10b)측(도면 중 하측)으로 볼록형을 그리도록 만곡된 형상이다. 또한, 도 1을 포함하여, 이하에 설명하는 도면에 있어서는, 코어 기판(10)이 만곡된 것을 설명하기 위해, 코어 기판(10)에 실제로 생기는 만곡 정도보다 크게 기재하고 있다.
회로 패턴층(20)은, 코어 기판(10)의 표면(10a) 상 및 이면(10b) 상에 형성되는 제1 회로 패턴층(21)과, 제1 회로 패턴층(21) 상에 형성되는 제2 회로 패턴층(22)과, 제2 회로 패턴층(22) 상에 형성되는 제3 회로 패턴층(23)을 갖는다. 또한, 회로 패턴층(20)은, 코어 기판(10) 상에 적어도 1층 형성되면 좋고, 4층 이상 형성되어도 좋다.
제1 회로 패턴층(21)은, 절연성의 베이스 절연층(21a)과, 베이스 절연층(21a) 내에 매립되는 전극 회로로서의 복수의 회로 패턴(21b)을 갖는다. 제2 회로 패턴층(22)은, 절연성의 베이스 절연층(22a)과, 베이스 절연층(22a) 내에 매립되는 전극 회로로서의 복수의 회로 패턴(22b)을 갖는다. 제3 회로 패턴층(23)은, 절연성의 베이스 절연층(23a)과, 베이스 절연층(23a) 내에 매립되는 전극 회로로서의 복수의 회로 패턴(23b)을 갖는다.
베이스 절연층(21a, 22a, 23a)은, 수지재를 포함하는 드라이 필름식의 층간 절연 재료이고, 아지노모토 파인테크노 가부시키가이샤 제조의 아지노모토 빌드업 필름(이하, 「ABF」라고 함)을 이용하여 형성된다. 본 실시형태에 있어서, 베이스 절연층(21a, 22a, 23a)은, ABF에 의해 구성되지만, 베이스 절연층(21a, 22a, 23a)을 구성하는 것은 ABF에 한정되지 않는다. 베이스 절연층(21a, 22a, 23a)은, 각 회로 패턴층(20) 내에서 인접하는 회로 패턴들(21b, 22b, 23b)끼리를 절연하며, 각 회로 패턴층(20) 사이에서 회로 패턴들(21b, 22b, 23b)끼리를 절연한다. 베이스 절연층(21a, 22a, 23a)의 두께는, 예컨대 40 ㎛ 정도이다.
각 회로 패턴(21b, 22b, 23b)은, 예컨대 구리 등의 금속으로 형성된다. 각 회로 패턴(21b, 22b, 23b)의 높이(회로 패턴층의 적층 방향에서의 높이)는, 예컨대 15 ㎛∼20 ㎛ 정도이다. 각 회로 패턴(21b, 22b, 23b)은, 도 1에 나타내는 바와 같이, 소정 부분에서 전기적으로 접속된다. 최외층에 위치하는 제3 회로 패턴층(23)의 회로 패턴(23b)은, 배선 기판(1)의 외측으로 노출된다. 배선 기판(1)의 외측으로 노출된 회로 패턴(23b)은, 반도체 칩의 전극 또는 인쇄 배선 기판의 배선 패턴에 접속되는 것이다. 또한, 배선 기판(1)은, 코어 기판(10)을 표면(10a)으로부터 이면(10b)까지 관통하여, 회로 패턴층(20)에 접속하는 관통 전극을 갖는다. 배선 기판(1)은, 배선 기판(1)의 외측으로 노출된 회로 패턴(23b)이 반도체 칩의 전극 또는 인쇄 배선 기판의 배선 패턴에 접속되고, 또한 각 회로 패턴층(20)의 회로 패턴들(21b, 22b, 23b)끼리가 소정 부분에서 전기적으로 접속됨으로써, 반도체 칩의 전극과 인쇄 배선 기판의 배선 패턴을 미리 정해진 패턴에 따라 전기적으로 접속한다.
다음에, 실시형태에 따른 배선 기판의 제조 방법에 대해서 설명한다. 도 2는 실시형태에 따른 배선 기판의 제조 방법의 흐름의 일부로서, 각 회로 패턴층을 형성하는 처리 순서를 나타내는 흐름도이다. 실시형태에 따른 배선 기판의 제조 방법은, 도 2에 나타내는 바와 같이, 베이스 절연층 형성 단계(ST1)와, 표리 평탄화 단계(ST2)와, 홈 형성 단계(ST3)와, 금속 박막 형성 단계(ST4)와, 금속 피복 단계(ST5)와, 회로 패턴층 형성 단계(ST6)를 구비한다. 배선 기판(1)은, 도 2에 나타내는 처리를 반복하여 실시함으로써, 제1 회로 패턴층(21), 제2 회로 패턴층(22) 및 제3 회로 패턴층(23)이 적층하여 형성된다. 이하, 코어 기판(10) 상에 형성되는 제1 회로 패턴층(21)을 형성하는 경우를 예로 들어, 각 회로 패턴층의 형성 순서를 도면에 기초하여 설명한다.
도 3은 베이스 절연층 형성 단계(ST1)에 따라 베이스 절연층(21a)을 형성한 코어 기판(10)을 나타내는 설명도이고, 도 4는 표리 평탄화 단계(ST2)에서 베이스 절연층(21a)의 표면을 평탄화하는 모습을 나타내는 설명도이며, 도 5는 표리 평탄화 단계(ST2)에서 베이스 절연층(21a)의 표면을 평탄화하는 모습의 다른 예를 나타내는 설명도이고, 도 6은 베이스 절연층(21a)이 평탄화된 코어 기판(10)을 나타내는 설명도이며, 도 7은 홈 형성 단계(ST3)에서 베이스 절연층(21a)의 표면에 복수의 홈(R)을 형성하는 모습을 나타내는 설명도이고, 도 8은 금속 박막 형성 단계(ST4)에 따라 베이스 절연층(21a)의 표면에 금속 박막(21c)을 형성한 코어 기판(10)을 나타내는 설명도이고, 도 9는 금속 피복 단계(ST5)에 따라 베이스 절연층(21a) 상에 금속(M)이 피복된 코어 기판(10)을 나타내는 설명도이고, 도 10은 회로 패턴층 형성 단계(ST6)에서 금속(M) 및 베이스 절연층(21a)의 일부를 절삭하는 모습을 나타내는 설명도이고, 도 11은 제1 회로 패턴층(21)이 형성된 코어 기판(10)을 나타내는 설명도이다.
베이스 절연층 형성 단계(ST1)는, 코어 기판(10)의 표면(10a) 및 이면(10b)에 베이스 절연층(21a)을 형성하는 단계이다. 베이스 절연층 형성 단계(ST1)에서는, 도 3에 나타내는 바와 같이, 코어 기판(10)의 표면(10a) 및 이면(10b)의 쌍방에 아지노모토 파인테크노 가부시키가이샤 제조의 ABF를 가열 압착 등에 의해 고정한다. 이때, 본 실시형태의 코어 기판(10)은, 이면(10b)측(도면 중 하측)으로 볼록 형상을 그리도록 만곡되어 있기 때문에, 도 3에 나타내는 바와 같이, 코어 기판(10)의 표면(10a) 및 이면(10b)에 고정된 베이스 절연층(21a)의 코어 기판(10)과는 반대측의 표면(211a)도, 코어 기판(10)의 형상에 맞추어 만곡되어 있다.
표리 평탄화 단계(ST2)는, 코어 기판(10)의 표면(10a) 및 이면(10b)에 형성된 베이스 절연층(21a)의 표면(211a)을 바이트 공구(31)로 깎아 평탄화하는 단계이다. 표리 평탄화 단계(ST2)에서는, 도 4에 나타내는 바와 같이, 바이트 절삭 장치(30)의 금속제의 핀 척 등으로 형성되는 유지면(32a)을 갖는 척 테이블(32)에, 코어 기판(10)의 표면(10a) 및 이면(10b) 중의 일측의 베이스 절연층(21a)을 흡인 유지시킨다. 그리고, 바이트 절삭 장치(30)의 바이트 휠(33)을 회전시켜, 바이트 휠(33)을 도시하지 않는 이동 수단에 의해 도면 중 하측 방향으로 이동시켜, 바이트 공구(31)와 척 테이블(32)을 유지면(32a)과 평행 방향으로 상대 이동시켜, 바이트 공구(31)에 의해 베이스 절연층(21a)의 표면(211a)을 절삭하여 평탄화한다. 다음에, 코어 기판(10)의 표면(10a) 및 이면(10b) 중의 타측의 베이스 절연층(21a)을 척 테이블(32)에 흡인 유지하고, 일측의 베이스 절연층(21a)의 표면(211a)을 바이트 공구(31)에 의해 마찬가지로 절삭하여 평탄화한다. 이에 의해, 도 6에 나타내는 바와 같이, 코어 기판(10)의 표면(10a)측 및 이면(10b)측의 쌍방의 베이스 절연층(21a)의 표면을 평탄하게 형성할 수 있다. 또한, 표리 평탄화 단계(ST2)에서는, 척 테이블(32)에 흡인 유지되는 측의 베이스 절연층(21a)의 면에 점착 테이프 등의 보호 부재를 점착하여도 좋다.
도 4에 나타내는 예에서는, 베이스 절연층(21a)의 표면(211a)을 바이트 절삭 장치(30)의 바이트 공구(31)로 깎아 평탄화하였지만, 표리 평탄화 단계(ST2)는, 도 5에 나타내는 바와 같이, 베이스 절연층(21a)의 표면(211a)을 연삭 장치(50)의 연삭 지석(51)으로 깎아 평탄화하여도 좋다. 베이스 절연층(21a)의 표면(211a)을 연삭 장치(50)의 연삭 지석(51)으로 깎아 평탄화하는 경우에는, 연삭 장치(50)의 유지면(52a)을 갖는 척 테이블(52)에 베이스 절연층(21a)을 흡인 유지하고, 연삭 장치(50)의 연삭 지석(51)을 베이스 절연층(21a)에 접촉시킨 상태에서 척 테이블(52)을 회전시키면서, 연삭 휠(53)을 회전시켜, 연삭 지석(51)에 의해 베이스 절연층(21a)의 표면(211a)을 절삭하여 평탄화한다. 또한, 표리 평탄화 단계(ST2)에서 연마 장치(50)를 이용하는 경우에도, 척 테이블(52)에 흡인 유지되는 측의 베이스 절연층(21a)의 표면에 점착 테이프 등의 보호 부재를 점착하여도 좋다.
또한, 제1 회로 패턴층(21)을 형성할 때의 표리 평탄화 단계(ST2)를 실시한 후에는, 배선 기판(1)에 도시하지 않는 관통 전극을 형성하기 위해, 레이저 광을 이용한 어블레이션(Ablation) 가공을 코어 기판(10) 및 베이스 절연층(21a)에 실시하고, 코어 기판(10) 자체 및 코어 기판(10)의 표면(10a)측 및 이면(10b)측의 쌍방의 베이스 절연층(21a)을 관통하는 도시하지 않는 관통 구멍(스루 홀)을 형성한다. 또한, 이 어블레이션 가공은, 후술하는 홈 형성 단계(ST3)에서 행하여도 좋다.
홈 형성 단계(ST3)는, 레이저 광선에 의해 베이스 절연층(21a)에 회로 패턴(21b)이 되는 홈(R)을 형성하는 단계이다. 홈 형성 단계(ST3)에서는, 레이저 가공 장치(40)의, 다공성 세라믹 등으로 형성된 유지면(41a)을 갖는 척 테이블(41)에 코어 기판(10)의 표면(10a) 및 이면(10b) 중의 일측의 베이스 절연층(21a)을 흡인 유지시킨다. 그리고, 도 7에 나타내는 바와 같이, 레이저 광선 조사부(42)로부터, 예컨대 엑시머 레이저 광 등의 레이저 광선(L)을 미리 정해진 패턴에 따라 베이스 절연층(21a)의 미리 정해진 범위에 조사시켜, 베이스 절연층(21a)의 표면(211a)에 복수의 홈(R)을 형성한다. 이와 같이, 베이스 절연층(21a)의 미리 정해진 범위에 레이저 광선(L)을 조사함으로써, 복수의 홈(R)을 보다 효율적으로 형성할 수 있다. 또한, 레이저 가공을 이용함으로써, 예컨대 베이스 절연층(21a)을 포토 에칭 가능한 수지 재료로 형성하고, 포토 에칭에 의해 홈(R)을 형성하는 경우에 비해서, 복수의 홈(R)을 저렴하게 형성할 수 있다. 다음에, 코어 기판(10)의 표면(10a) 및 이면(10b) 중의 타측의 베이스 절연층(21a)을 척 테이블(41)에 흡인 유지하고, 일측의 베이스 절연층(21a)의 표면(211a)에 마찬가지로 레이저 광선(L)을 조사하여 복수의 홈(R)을 형성한다. 또한, 홈 형성 단계(ST3)에 있어서도, 척 테이블(41)에 흡인 유지되는 측의 베이스 절연층(21a)의 표면에 점착 테이프 등의 보호 부재를 점착하여도 좋다.
금속 박막 형성 단계(ST4)는, 베이스 절연층(21a)의 표면에 금속 박막(21c)을 형성하는 단계이다. 금속 박막 형성 단계(ST4)에서는, 코어 기판(10)의 표면(10a)측 및 이면(10b)측의 쌍방의 베이스 절연층(21a) 상에 도전성의 금속에 의해 구성되는 금속 박막(21c)을 스퍼터링에 의해 순차 피막한다. 이에 의해, 도 8에 나타내는 바와 같이, 복수의 홈(R)의 내부를 포함하여, 코어 기판(10)의 표면(10a)측 및 이면(10b)측의 쌍방의 베이스 절연층(21a)의 표면(211a) 전체에 금속 박막(21c)이 형성된다. 이때, 도시하지 않는 관통 전극용의 관통 구멍의 내면에도 금속 박막(21c)이 형성된다. 또한, 금속 박막(21c)은, 금속 재료로 이루어지는 땜납재 등을 스크린 인쇄나 잉크젯 방식의 인쇄에 의해 베이스 절연층(21c) 상에 형성하는 것으로 하여도 좋다.
금속 피복 단계(ST5)는, 금속 박막(21c)을 전극으로 하여, 베이스 절연층(21a)의 표면(211a)에, 금속(M)을 도금 처리에 의해 피복하는 단계이다. 금속 피복 단계(ST5)에서는, 용액 내에서 금속 박막(21c)을 전극으로 하여, 베이스 절연층(21a)의 표면(211a) 상의 금속 박막(21c) 및 도시하지 않는 관통 구멍의 내면의 금속 박막(21c)에 도전성의 금속(M)을 전착시켜, 도 9에 나타내는 바와 같이, 홈(R) 내에 금속(M)을 충전한다. 이때, 도시하지 않는 관통 전극용의 관통 구멍 내에도, 금속(M)이 충전된다. 금속 피복 단계(ST5)에서는, 코어 기판(10)의 표면(10a)측 및 이면(10b)측의 쌍방의 베이스 절연층(21a)에 도금 처리를 순차, 또는 동시에 실시한다. 이에 의해, 도 9에 나타내는 바와 같이, 코어 기판(10)의 표면(10a)측 및 이면(10b)측의 쌍방에 있어서, 복수의 홈(R)의 내부를 포함하여, 베이스 절연층(21a)의 표면(211a)에 금속(M)이 피복된다.
회로 패턴층 형성 단계(ST6)는, 베이스 절연층(21a)이 미리 정해진 마무리 두께에 이를 때까지 금속(M) 및 베이스 절연층(21a)을 바이트 공구(31)로 깎아, 금속의 회로 패턴(21b)이 노출된 평탄한 제1 회로 패턴층(21)을 형성하는 단계이다. 회로 패턴층 형성 단계(ST6)에서는, 도 10에 나타내는 바와 같이, 바이트 절삭 장치(30)의, 금속제의 핀 척 등으로 형성된 유지면(32a)을 갖는 척 테이블(32)에, 코어 기판(10)의 표면(10a) 및 이면(10b) 중의 일측의 베이스 절연층(21a) 상에 피복된 금속(M)의 표면을 흡인 유지한다. 그리고, 바이트 절삭 장치(30)의 바이트 휠(33)을 회전시켜, 바이트 휠(33)과 척 테이블(32)을 유지면(32a)에 대하여 평행 방향으로 상대 이동시키면서, 바이트 공구(31)에 의해 금속(M)을 절삭한다. 이때, 베이스 절연층(21a)의 표층 부분을 포함하여 금속(M)을 절삭한다. 다음에, 코어 기판(10)의 표면(10a) 및 이면(10b) 중의 타측의 베이스 절연층(21a) 상에 피복된 금속(M)의 표면을 척 테이블(32)에 흡인 유지한다. 그리고, 일측의 베이스 절연층(21a)에 피복된 금속(M)을 바이트 공구(31)에 의해 마찬가지로 절삭한다. 또한, 회로 패턴층 형성 단계(ST6)에 있어서도, 척 테이블(32)에 흡인 유지되는 측의 베이스 절연층(21a) 상에 피복된 금속(M)의 표면에, 점착 테이프 등의 보호 부재를 점착하여도 좋다.
이에 의해, 도 11에 나타내는 바와 같이, 코어 기판(10)의 표면(10a)측 및 이면(10b)측의 쌍방에 있어서, 복수의 홈(R)의 내부를 제외한 베이스 절연층(21a)의 표면 상으로부터 금속(M) 및 금속 박막(21c)이 제거된다. 복수의 홈(R) 내에 잔류하는 금속(M) 및 금속 박막(21c)은, 베이스 절연층(21a)에 매립된 회로 패턴(21b)이 되어, 베이스 절연층(21a)의 표면(211a)에서 노출된다. 또한, 도시하지 않는 관통 전극용의 관통 구멍 내에 잔류하는 금속(M) 및 금속 박막(21c)이 관통 전극용의 회로 패턴이 되어, 베이스 절연층(21a)의 표면(211a)에서 노출된다. 또한, 베이스 절연층(21a)의 표면(211a)과 회로 패턴(21b)의 노출면(211b)이 평탄하게 (동일면으로) 형성된다. 즉, 제1 회로 패턴층(21)을 평탄하게 형성할 수 있다. 또한, 베이스 절연층(21a)의 표층 부분의 절삭량은, 복수의 홈(R)의 내부를 제외한 베이스 절연층(21a)의 표면(211a) 상으로부터 금속(M) 및 금속 박막(21c)을 제거하며, 제1 회로 패턴층(21)을 평탄하게 형성할 수만 있다면, 될 수 있는 한 적은 것이 바람직하다. 이에 의해, ABF에 포함되는 실리카 필러에 의해, 바이트 절삭 장치(30)의 바이트 공구(31)에 마모나 치핑이 발생하거나, 회로 패턴(21b)의 노출면(211b)에 울퉁불퉁한(자국)이 발생하거나 하는 것을 억제하는 것이 가능해진다. 또한, 회로 패턴층 형성 단계(ST6)는, 표리 평탄화 단계(ST2)와 마찬가지로, 도 5에 나타내는 연삭 장치(50)를 이용하여, 베이스 절연층(21a)이 미리 정해진 마무리 두께에 이를 때까지 금속(M) 및 베이스 절연층(21a)을 연삭 지석(51)으로 깎아, 금속의 회로 패턴(21b)이 노출된 평탄한 제1 회로 패턴층(21)을 형성하는 것이어도 좋다.
상기 순서로 제1 회로 패턴층(21)을 형성한 후, 재차 베이스 절연층 형성 단계(ST1)부터 회로 패턴층 형성 단계(ST6)까지의 처리를 반복해서 실시한다. 즉, 제1 회로 패턴층(21) 상에 ABF를 고정하여 베이스 절연층(22a)을 형성하고[베이스 절연층 형성 단계(ST1)], 바이트 절삭 장치(30)를 이용하여 베이스 절연층(22a)을 평탄화한다[표리 평탄화 단계(ST2)]. 다음에, 레이저 가공 장치(40)를 이용하여 베이스 절연층(22a) 상에 복수의 홈(R)을 형성한다[홈 형성 단계(ST3)]. 그리고, 스퍼터링 등에 의해 베이스 절연층(22a)에 금속 박막을 형성하고[금속 박막 형성 단계(ST4)], 금속 박막을 전극으로 하여 베이스 절연층(22a)의 표면에 금속(M)을 도금 처리에 의해 피복한다[금속 피복 단계(ST5)]. 또한, 바이트 절삭 장치(30)를 이용하여, 베이스 절연층(22a)의 표층 부분과 함께 금속(M)을 바이트 공구(31)[또는 연삭 지석(51)]로 깎아, 제2 회로 패턴(22b)이 노출된 평탄한 제2 회로 패턴층(22)을 형성한다[회로 패턴층 형성 단계(ST6)]. 이에 의해, 평탄한 제1 회로 패턴층(21) 상에 평탄한 제2 회로 패턴층(22)을 형성할 수 있다. 또한, 동일한 순서에 따라, 평탄한 제2 회로 패턴층(22) 상에 평탄한 제3 회로 패턴층(23)을 형성할 수 있다. 그 결과, 도 1에 나타내는 평탄한 회로 패턴층(20)을 갖는 배선 기판(1)을 형성할 수 있다.
또한, 도시하지 않는 관통 전극용의 회로 패턴들끼리를 접속하는 경우를 포함하여, 각 회로 패턴층(20) 사이에서 회로 패턴들끼리를 전기적으로 접속할 때에는, 도 2에 나타내는 처리 순서에 있어서, 홈 형성 단계(ST3)에서 베이스 절연층에 하층 측의 회로 패턴이 노출되는 위치까지 달하는 홈(R)을 형성한다. 이에 의해, 금속 박막 형성 단계(ST4)에서 하층 측의 회로 패턴의 노출면 상에 금속 박막이 형성되고, 금속 피복 단계(ST5)에서 상기 홈(R) 내에 금속(M)이 충전된다. 그리고, 회로 패턴층 형성 단계(ST6)에 따라, 하층 측의 회로 패턴과 접속된 회로 패턴을 형성할 수 있다. 또한, 배선 기판(1)의 최외층에서는, 회로 패턴 중에서도, 소위 전극 패드부만이 표면에서 노출된다. 전극 패드부는, 배선 기판(1)과, 배선 기판(1)에 탑재되는 반도체 칩이나 배선 기판(1)에 접속되는 다른 배선 기판을 전기적으로 접속하기 위한 부분이다.
이상 설명한 바와 같이, 본 실시형태에 따른 배선 기판의 제조 방법에서는, 코어 기판(10)의 표면(10a) 및 이면(10b)에 형성된 베이스 절연층(21a)을 평탄화한다[표리 평탄화 단계(ST2)]. 이 결과, 본 실시형태의 코어 기판(10)과 같이 코어 기판(10) 자체가 휘어(만곡되어) 있거나, 혹은, 코어 기판(10)의 표면(10a) 또는 이면(10b)에 요철이 있거나 하여도, 후에 회로 패턴층(21)이 되는 베이스 절연층(21a)의 표면을 평탄하게 할 수 있다. 또한, 베이스 절연층(21a) 상에 피복된 금속(M)을 베이스 절연층(21a)과 함께 깎음으로써, 회로 패턴(21b)이 노출된 제1 회로 패턴층(21)을 형성하기 위해, 제1 회로 패턴층(21)의 표면을 보다 평탄하게 할 수 있다. 따라서, 본 실시형태에 따른 배선 기판의 제조 방법에 따르면, 탑재되는 부품의 전극과의 접속을 보다 양호하게 행하는 것이 가능한, 보다 평탄도가 높은 배선 기판(1)을 얻는 것이 가능해진다.
또한, 홈 형성 단계(ST3) 이후에 금속 피복 단계(ST5) 이전에, 베이스 절연층(21a)의 표면에 금속 박막(21c)을 피복하고[금속 박막 형성 단계(ST4)], 금속 박막(21c)을 베이스 절연층(21a)의 표면에 도금 처리로 금속(M)을 피복할 때의 전극으로 한다. 이에 의해, 베이스 절연층(21a) 상에 회로 패턴(21b)이 되는 금속(M)을 용이하게 피복할 수 있다.
또한, 회로 패턴층 위에 추가로 회로 패턴층을 적층하여 형성한다. 즉, 도 2에 나타내는 처리 순서를 반복해서 실시함으로써, 평탄한 제1 회로 패턴층(21) 상에 평탄한 제2 회로 패턴층(22)을 적층하여 형성하고, 평탄한 제2 회로 패턴층(22) 상에 평탄한 제3 회로 패턴층(23)을 적층하여 형성한다. 이에 의해, 각 층을 적층할 때마다 평탄도가 저하하여 버리는 것을 양호하게 억제할 수 있다. 따라서, 최외층에 위치하는 제3 회로 패턴층(23)의 평탄도를 보다 양호하게 확보하여, 배선 기판(1)의 전극과 배선 기판(1)에 탑재되는 부품의 전극의 접속을 보다 양호하게 행하는 것이 가능해진다. 즉, 본 발명은 배선 기판(1)과 같은 다층 배선형의 배선 기판의 제조에 적합하다. 또한, 각 회로 패턴(21b, 22b, 23b)의 표면을 평탄화함으로써, 각 회로 패턴(21b, 22b, 23b)의 층간 거리(전극 높이)를 일정하게 할 수 있다. 이 결과, 각 회로 패턴(21b, 22b, 23b)에서의 저항이나 통신 속도의 값을 일정하게 하는 것이 가능해진다.
본 실시형태에서는, 베이스 절연층 형성 단계(ST1)에서 베이스 절연층(21a, 22a, 23a)을 아지노모토 파인테크노사 제조의 ABF를 이용하여 형성하고, 홈 형성 단계(ST3)에서 베이스 절연층(21a, 22a, 23a)에 레이저 광선을 조사함으로써 복수의 홈(R)을 형성하는 것으로 하였지만, 베이스 절연층(21a, 22a, 23a) 및 복수의 홈(R)의 형성 방법은, 이것에 한정되지 않는다. 도 12는 변형예에 따른 홈 형성 단계(ST3)를 실시하는 모습을 나타내는 설명도이다.
도 12에 나타내는 코어 기판(10)에 형성되는 베이스 절연층(21a)은, 포토 에칭(포토리소그래피)에 의해 패터닝 제거 가능한 감광성의 수지 재료를 포함한다. 예컨대, 베이스 절연층(21a)으로서, 감광성의 수지 재료를 포함하는 드라이 필름을 이용하고, 베이스 절연층 형성 단계(ST1)에서, 드라이 필름을 가열 압착에 의해 코어 기판(10)의 표면(10a) 및 이면(10b)에 고정한다. 또한, 베이스 절연층(21a)으로서, 예컨대 감광성을 갖는 액형 수지를 이용하여, 베이스 절연층 형성 단계(ST1)에 있어서, 스핀 코트에 의해 액형 수지를 코어 기판(10)의 표면(10a) 및 이면(10b)에 적하하고, 가열에 의해 고정하여도 좋다. 제2 회로 패턴층(22)의 베이스 절연층(22a), 제3 회로 패턴층(23)의 베이스 절연층(23a)을 형성할 때도, 마찬가지이다.
그리고, 도 12에 나타내는 변형예에 따른 홈 형성 단계(ST3)에서는, 도면 중에 실선 화살표로 나타내는 바와 같이, 복수의 홈(R)을 따르는 패턴(P)이 미리 형성된 마스크(60)를 통해, 베이스 절연층(21a)에 광을 미리 정해진 시간에 걸쳐 조사한다. 이에 의해, 마스크(60)의 패턴(P)을 따라 베이스 절연층(21a)의 노광된 부분의 표면측의 일부가 패터닝 제거되고, 베이스 절연층(21a)에 복수의 홈(R)이 형성된다. 또한, 베이스 절연층(21a)의 노광된 부분 이외를 패터닝 제거하도록 포토 에칭(포토리소그래피)을 행하는 경우는, 마스크(60)의 패턴(P)을, 복수의 홈(R) 이외의 부분을 따르는 형상으로 형성해 두면 좋다. 제2 회로 패턴층(22)의 베이스 절연층(22a), 제3 회로 패턴층(23)의 베이스 절연층(23a)에 복수의 홈(R)을 형성할 때도, 마찬가지이다.
이와 같이, ABF를 이용하는 일 없이, 포토 에칭(포토리소그래피)에 의해 패터닝 제거 가능한 감광성의 수지 재료로 베이스 절연층[21a(22a, 23a)]을 형성함으로써, 회로 패턴층 형성 단계(ST6)에서, 실리카 필러를 포함하는 ABF를 절삭함으로써 바이트 공구(31)에 마모나 치핑이 발생하거나, 회로 패턴(21b)의 표면이 거칠어지거나 하는 것을 억제하는 것이 가능해진다.
또한, 본 실시형태에서는, 코어 기판(10)의 표면(10a) 및 이면(10b)의 쌍방에 회로 패턴층(20)을 형성하는 것으로 하였지만, 본 발명은 코어 기판(10)의 어느 한쪽의 면에만 회로 패턴층(20)을 형성하는 것에도 적용할 수 있다.
1: 배선 기판 10: 코어 기판
10a: 표면 10b: 이면
20: 회로 패턴층(재배선층) 21: 제1 회로 패턴층
21a, 22a, 23a: 베이스 절연층 21b, 22b, 23b: 회로 패턴
211b: 노출면 21c: 금속 박막
22: 제2 회로 패턴층 23: 제3 회로 패턴층
30: 바이트 절삭 장치 31: 바이트 공구
32: 척 테이블 32a: 유지면
33: 바이트 휠 40: 레이저 가공 장치
41: 척 테이블 41a: 유지면
42: 레이저 광선 조사부 50: 연삭 장치
51: 절삭 지석 52: 척 테이블
52a: 유지면 60: 마스크
L: 레이저 광선 M: 금속
R: 홈

Claims (3)

  1. 표리면에 재배선층을 구비하는 배선 기판의 제조 방법으로서,
    코어가 되는 기판의 표리면에 수지의 베이스 절연층을 형성하는 베이스 절연층 형성 단계와,
    표리면의 상기 베이스 절연층의 표면을 바이트 공구 또는 연삭 지석으로 깎아 평탄화하는 표리 평탄화 단계와,
    레이저 광선 또는 포토 에칭에 의해 상기 베이스 절연층에 회로 패턴이 되는 홈을 형성하는 홈 형성 단계와,
    상기 홈 형성 단계 후에, 상기 베이스 절연층의 표면에 금속을 피복하는 금속 피복 단계와,
    상기 베이스 절연층이 미리 정해진 마무리 두께에 이를 때까지 상기 금속 및 상기 베이스 절연층을 바이트 공구로 깎아, 상기 금속의 상기 회로 패턴이 노출된 평탄한 회로 패턴층을 형성하는 회로 패턴층 형성 단계를 포함하고,
    상기 표리 평탄화 단계와 상기 회로 패턴층 형성 단계에 따라 평탄한 배선 기판을 형성하는 것을 특징으로 하는 배선 기판의 제조 방법.
  2. 제 1항에 있어서,
    상기 홈 형성 단계 이후에 상기 금속 피복 단계 이전에, 상기 베이스 절연층의 표면에 금속 박막을 피복하고, 상기 금속 박막을 상기 베이스 절연층의 표면에 도금 처리로 상기 금속을 피복할 때의 전극으로 하는 것을 특징으로 하는 배선 기판의 제조 방법.
  3. 제 1항 또는 제 2항에 있어서,
    상기 회로 패턴층 위에 추가로 상기 회로 패턴층을 적층하여 형성하는 것인 배선 기판의 제조 방법.
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