KR20180010340A - 전계 효과형 트랜지스터, 표시 소자, 화상 표시 장치 및 시스템 - Google Patents

전계 효과형 트랜지스터, 표시 소자, 화상 표시 장치 및 시스템 Download PDF

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Abstract

본 발명은 기재; 보호층; 상기 기재 및 상기 보호층 사이에 형성된 게이트 절연층; 상기 게이트 절연층과 접하도록 형성된 소스 전극 및 드레인 전극; 적어도 상기 소스 전극 및 상기 드레인 전극 사이에 형성되고 상기 게이트 절연층, 상기 소스 전극 및 상기 드레인 전극과 접하는 반도체층; 및 상기 게이트 절연층을 사이에 두고 상기 반도체층이 제공된 측과는 반대측에 형성되고 상기 게이트 절연층과 접하는 게이트 전극을 포함하며, 상기 보호층이 적어도 Si 및 알칼리 토류 금속을 함유하는 복합 금속 산화물을 함유하는 전계 효과형 트랜지스터를 제공한다.

Description

전계 효과형 트랜지스터, 표시 소자, 화상 표시 장치 및 시스템{FIELD-EFFECT TRANSISTOR, DISPLAY ELEMENT, IMAGE DISPLAY DEVICE, AND SYSTEM}
본 발명은 전계 효과형 트랜지스터, 표시 소자, 화상 표시 장치 및 시스템에 관한 것이다.
반도체 장치의 일종인 전계 효과형 트랜지스터(FET)는 채널에 전계를 인가한 상태에서 게이트 전압을 인가하여 반도체 내의 캐리어를 여기시킴으로써, 소스와 드레인 사이에 흐르는 전류를 제어하는 것이 가능한 트랜지스터이다.
상기 FET는 게이트 전극을 인가함으로써 스위칭이 가능하기 때문에, 다양한 스위칭 소자 또는 증폭 소자로서 이용되고 있다. 상기 FET는 낮은 게이트 전류를 사용하는 것에 더하여 구조가 평면적이기 때문에, 바이폴라 트랜지스터와 비교하여 용이하게 제작할 수 있다. 또한, FET의 고집적화도 용이하게 실시할 수 있다. 이러한 이유로, 현재의 전자 기기의 집적 회로의 대부분에 FET가 사용되고 있다.
이들 중에서, 상기 FET는 박막 트랜지스터(TFT)로서 액티브 매트릭스 방식의 디스플레이에 응용되고 있다.
최근, 액티브 매트릭스 방식의 평면 박형 디스플레이(FPD)로서는, 액정 디스플레이(LCD), 유기 일렉트로루미네센스(EL) 디스플레이(OLED) 및 전자 페이퍼가 실용화되고 있다.
이들 FPD는 통상적으로 비결정 실리콘 또는 다결정 실리콘을 활성층에 이용한 TFT를 포함하는 구동 회로에 의해 구동되고 있다. 상기 FPD는 대형화, 고정밀화 및 고속 구동성이 요구되고 있다. 이들 요구에 따라, 캐리어 이동도가 높고 특성의 경시 변화가 작으며 소자간 편차가 작은 TFT가 요구되고 있다.
최근, 상기 활성층의 반도체로서 실리콘에 더하여, 산화물 반도체가 주목받고 있다. 이들 중에서, InGaZnO4(a-IGZO)는 실온 성막이 가능하고, 아모퍼스 상태이며, 약 10 cm2/V·s의 고이동도를 갖는다는 특성을 갖는다. 따라서, 실용화를 위한 개발이 활발히 수행되고 있다(예컨대 비특허문헌 1 참조).
상기 FET는 통상적으로 상기 활성층으로서 기능하는 반도체층의 보호를 목적으로 하는 보호층을 포함한다. 상기 보호층에 대해서는 다양한 검토가 또한 이루어지고 있다.
예컨대, 상기 FET의 보호층으로서, SiO2층(예컨대, 특허문헌 1 및 특허문헌 2 참조), SiNx층(예컨대, 특허문헌 1 참조), SiON층(예컨대, 특허문헌 3 참조) 및 Al2O3층(예컨대, 특허문헌 4 참조)이 개시되어 있다. 또한, 상기 FET의 보호층으로서, SiO2와 Al 또는 B를 복합한 복합 산화물층이 개시되어 있다(예컨대, 특허문헌 5 참조).
그러나, SiO2층 및 상기 복합 산화물층을 실리콘 반도체층, 산화물 반도체층, 금속 배선 및 산화물 배선 상에 형성하면, 후공정의 가열 공정에 있어서 크랙 또는 박리가 발생한다는 문제가 있다. 또한, SiON층, SiNx층 및 Al2O3층은 기생 용량에 의한 신호 지연이 생긴다는 문제가 있다.
또한, 상기 보호층에 유기 재료를 사용하는 것이 개시되어 있다.
예컨대, 상기 FET의 보호층으로서, 폴리이미드 수지층(예컨대, 특허문헌 6 참조) 및 불소 수지층(예컨대, 특허문헌 3 참조)이 개시되어 있다.
그러나, 일반적인 유기 재료는 산화물 반도체와 접촉하면 TFT 특성의 열화를 일으킨다는 문제가 있다. 또한, 상기 불소 수지층은 비교적 TFT 특성의 열화가 작지만, 사용하기에 충분히 작지는 않다.
따라서, 고속 동작이 가능하고 고신뢰성을 나타내는 전계 효과형 트랜지스터가 현재 요구되고 있다.
(특허문헌 1) 특허문헌 1: 일본 특허 출원 공개(JP-A) 제2008-205469호
(특허문헌 2) 특허문헌 2: JP-A 제2010-103203호
(특허문헌 3) 특허문헌 3: JP-A 제2007-299913호
(특허문헌 4) 특허문헌 4: JP-A 제2010-182819호
(특허문헌 5) 특허문헌 5: JP-A 제2011-77515호
(특허문헌 6) 특허문헌 6: JP-A 제2011-222788호
(비특허문헌 1)비특허문헌 1: K. Nomura 외 5인, Room-temperature fabrication of transparent flexible thin-film transistors using amorphous oxide semiconductors, NATURE, VOL. 432, No. 25, NOVEMBER, 2004, pp. 488-492
본 발명은 상기 언급한 제반 문제를 해결하고 하기 목적을 달성하는 것을 목적으로 한다. 구체적으로, 본 발명의 목적은 고속 동작이 가능하고 고신뢰성을 갖는 전계 효과형 트랜지스터를 제공하는 것이다.
상기 언급한 문제를 해결하기 위한 수단은 하기와 같다.
본 발명의 전계 효과형 트랜지스터는
기재;
보호층;
상기 기재 및 상기 보호층 사이에 형성된 게이트 절연층;
상기 게이트 절연층과 접하도록 형성된 소스 전극 및 드레인 전극;
적어도 상기 소스 전극 및 상기 드레인 전극 사이에 형성되고 상기 게이트 절연층, 상기 소스 전극 및 상기 드레인 전극과 접하는 반도체층; 및
상기 게이트 절연층을 사이에 두고 상기 반도체층이 제공된 측과는 반대측에 형성되고 상기 게이트 절연층과 접하는 게이트 전극
을 포함하며,
상기 보호층이 적어도 Si 및 알칼리 토류 금속을 함유하는 복합 금속 산화물을 함유한다.
본 발명은 종래 기술의 상기 언급한 제반 문제를 해결할 수 있으며, 고속 동작이 가능하고 고신뢰성을 갖는 전계 효과형 트랜지스터를 제공할 수 있다.
도 1은 화상 표시 장치를 설명하기 위한 도면이다.
도 2는 본 발명의 표시 소자의 일례를 설명하기 위한 도면이다.
도 3A는 본 발명의 전계 효과형 트랜지스터의 일례(바텀 컨택트/바텀 게이트)를 도시하는 도면이다.
도 3B는 본 발명의 전계 효과형 트랜지스터의 일례(탑 컨택트/바텀 게이트)를 도시하는 도면이다.
도 3C는 본 발명의 전계 효과형 트랜지스터의 일례(바텀 컨택트/탑 게이트)를 도시하는 도면이다.
도 3D는 본 발명의 전계 효과형 트랜지스터의 일례(탑 컨택트/탑 게이트)를 도시하는 도면이다.
도 4는 유기 EL 소자의 일례를 도시하는 개략 구성도이다.
도 5는 본 발명의 표시 소자의 일례를 도시하는 개략 구성도이다.
도 6은 본 발명의 표시 소자의 다른 예를 도시하는 개략 구성도이다.
도 7은 표시 제어 장치를 설명하기 위한 도면이다.
도 8은 액정 디스플레이를 설명하기 위한 도면이다.
도 9는 도 8에 있어서의 표시 소자를 설명하기 위한 도면이다.
도 10은 유전율(dielectric constant)을 측정하기 위한 캐퍼시터의 개략 구성도이다.
도 11은 실시예 1에서 얻어진 전계 효과형 트랜지스터의 특성을 평가한 그래프이다.
도 12는 실시예 1에서 얻어진 전계 효과형 트랜지스터의 특성을 평가한 그래프이다.
도 13은 비교예 1에서 얻어진 전계 효과형 트랜지스터의 특성을 평가한 그래프이다.
도 14는 비교예 1에서 얻어진 전계 효과형 트랜지스터의 특성을 평가한 그래프이다.
도 15는 실시예 19에서 제작한 유기 EL 표시 장치를 도시하는 도면이다.
(전계 효과형 트랜지스터)
본 발명의 전계 효과형 트랜지스터는 적어도 기재, 보호층, 게이트 절연층, 소스 전극, 드레인 전극, 반도체층 및 게이트 전극을 포함하며, 필요에 따라 다른 부재를 더 포함할 수 있다.
<기재>
상기 기재의 형상, 구조 및 크기는 한정되지 않고 의도한 목적에 따라 적절히 선택된다.
기재의 재료는 한정되지 않고 의도한 목적에 따라 적절히 선택되며, 이의 예는 유리 및 플라스틱을 포함한다.
유리는 한정되지 않고 의도한 목적에 따라 적절히 선택되며, 이의 예는 무알칼리 유리 및 실리카 유리를 포함한다.
플라스틱의 재료는 한정되지 않고 의도한 목적에 따라 적절히 선택되며, 이의 예는 폴리카보네이트(PC), 폴리이미드(PI), 폴리에틸렌 테레프탈레이트(PET) 및 폴리에틸렌 나프탈레이트(PEN)를 포함한다.
상기 기재에 대해 표면의 청정화 및 다른 층과의 밀착성 향상을 위해, 산소 플라즈마, UV 오존 및 UV 조사 세정과 같은 전처리를 행하는 것이 바람직함을 주지하라.
<보호층>
보호층은 규소(Si) 및 알칼리 토류 금속을 적어도 함유하는 복합 금속 산화물을 함유하는 한, 한정되지 않고 의도한 목적에 따라 적절히 선택된다.
보호층은 상기 복합 금속 산화물 자체로 형성되는 것이 바람직하다.
보호층은 통상적으로는 상기 기재보다 상측에 형성된다.
복합 금속 산화물에 있어서, Si가 복합된 SiO2는 아모퍼스 구조를 형성한다. 또한, 알칼리 토류 금속은 Si-O 결합을 절단하는 기능을 갖는다. 따라서, 조성비에 의해, 형성되는 복합 금속 산화물의 유전율 및 선 팽창 계수를 제어할 수 있다.
복합 금속 산화물은 바람직하게는 Al(알루미늄) 또는 B(붕소), 또는 Al과 B의 조합을 함유한다. SiO2와 유사하게, Al이 복합된 Al2O3 및 B가 복합된 B2O3이 아모퍼스 구조를 형성하고, 따라서 복합 금속 산화물에 있어서는 아모퍼스 구조가 더더욱 안정하게 얻어지며, 더욱 균일한 절연막이 형성될 수 있다. 또한, 알칼리 토류 금속은 또한 Si-O와 유사하게 Al-O 결합 및 B-O 결합을 절단한다. 따라서, 조성비에 의해, 형성되는 복합 금속 산화물의 유전율 및 선 팽창 계수를 제어할 수 있다.
알칼리 토류 금속의 예는 Be(베릴륨), Mg(마그네슘), Ca(칼슘), Sr(스트론튬) 및 Ba(바륨)을 포함한다. 이들 중에서, 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr) 및 바륨(Ba)이 바람직하다.
이들 알칼리 토류 금속 원소는 단독 사용 또는 병용할 수 있다.
복합 금속 산화물 중 Si의 비, Al 및 B의 합의 비, 및 알칼리 토류 금속의 비는 한정되지 않고 의도한 목적에 따라 적절히 선택되지만, 이들은 각각 하기 범위에 있다.
복합 금속 산화물 중 Si의 비는 산화물(SiO2) 환산으로 바람직하게는 30.0 몰%~95.0 몰%, 더욱 바람직하게는 50.0 몰%~90.0 몰이다.
복합 금속 산화물 중 알칼리 토류 금속 산화물의 비는 산화물(BeO, MgO, CaO, SrO, BaO) 환산으로 바람직하게는 5.0 몰%~40.0 몰%, 더욱 바람직하게는 10.0 몰%~30.0 몰%이다.
복합 금속 산화물 중 Al 및 B의 합의 비는 산화물(Al2O3, B2O3) 환산으로 바람직하게는 1.0 몰%~50.0 몰%, 더욱 바람직하게는 5.0 몰%~30.0 몰%이다.
복합 금속 산화물이 Al 또는 B 또는 Al 및 B의 조합을 함유하는 경우, 알칼리 토류 금속 산화물의 비는 산화물(BeO, MgO, CaO, SrO, BaO) 환산으로 바람직하게는 1.0 몰%~30.0 몰%, 더욱 바람직하게는 5.0 몰%~20.0 몰%이다.
복합 금속 산화물 중 산화물(SiO2, BeO, MgO, CaO, SrO, BaO, Al2O3, B2O3)의 비는 예컨대 형광 X선 분석 또는 전자선 마이크로 분석(EPMA)에 의해 산화물의 양이온 원소를 분석하여 산출할 수 있다.
보호층의 유전율은 한정되지 않고 의도한 목적에 따라 적절히 선택되지만, 보호층의 유전율이 신호 지연을 방해할 수 있고 고속 동작에 기여하므로, 이는 바람직하게는 7.0 이하, 더욱 바람직하게는 6.0 이하이다.
예컨대 하부 전극, 유전층(상기 보호층) 및 상부 전극을 적층한 캐퍼시터를 제작하여, LCR 미터(4284A, Agilent 제조)를 이용하여 측정함으로써 유전율을 측정할 수 있다.
보호층의 선 팽창 계수는 한정되지 않고 의도한 목적에 따라 적절히 선택되지만, 박리가 방해되고 신뢰성이 더욱 향상되는 점에서, 이는 바람직하게는 30.0×10-7 이상, 더욱 바람직하게는 30.0×10-7~60.0×10-7이다.
선 팽창 계수는 예컨대 열 기계 분석 장치(8310 시리즈, Rigaku Corporation 제조)를 이용하여 측정할 수 있다. 이 측정에 있어서, 상기 전계 효과형 트랜지스터를 제작하지 않아도, 상기 보호층과 동일한 조성의 측정용 샘플을 별도 제작하여 측정함으로써, 상기 선 팽창 계수를 측정할 수 있다.
보호층의 평균 두께는 한정되지 않고 의도한 목적에 따라 적절히 선택되지만, 이는 바람직하게는 10 nm~1,000 nm, 더욱 바람직하게는 20 nm~500 nm이다.
-보호층의 형성 방법-
보호층의 형성 방법은 한정되지 않고 의도한 목적에 따라 적절히 선택되며, 이의 예는 스퍼터링, 펄스 레이저 디포지션(PLD), 화학 기상 증착(CVD) 및 원자층 증착과 같은 진공 프로세스에 의한 성막 후, 포토리소그래피에 의한 막 패터닝을 포함하는 방법을 포함한다.
또한, 복합 금속 산화물의 전구체를 함유하는 도포액(보호층 형성용 도포액)을 제조하고, 피복물 상에 도포 또는 인쇄하고, 도포 또는 인쇄된 도포액을 적절한 조건 하에서 소성하는 것에 의해서도 성막할 수 있다.
--보호층 형성용 도포액(절연막 형성용 도포액)--
보호층 형성용 도포액(절연막 형성용 도포액으로도 지칭됨)은 적어도 규소 함유 화합물, 알칼리 토류 금속 함유 화합물 및 용매를 함유하며, 바람직하게는 알루미늄 함유 화합물 또는 붕소 함유 화합물 또는 둘다를 더 함유하고, 필요에 따라 기타 성분을 더 함유할 수 있다.
최근, 스퍼터링, CVD 및 드라이 에칭법과 같은 고가의 장비를 필요로 하는 진공 프로세스를 대체하기 위해, 저비용 생산을 실현할 수 있는 도포 프로세스를 이용한 프린티드 엘렉트로닉스의 개발이 활발히 행해지고 있다. 반도체의 보호층에 대해서도, 폴리실라잔(예컨대 JP-A 제2010-103203호 참조) 또는 스핀온 글래스를 도포하여 보호층을 형성하는 방법이 개시되어 있다.
그러나, 폴리실라잔 및 스핀온글래스와 같은 SiO2 전구체만으로 이루어진 도포액은 유기물을 분해하여 치밀한 절연막을 형성하기 위해, 450℃ 이상에서 소성할 필요가 있다. 상기 언급한 온도 이하의 온도에서 유기물을 분해하기 위해서는, 마이크로파 처리(예컨대 JP-A 제2010-103203호 참조), 촉매의 사용 및 수증기 분위기에서의 소성(일본 특허(JP-B) 제3666915호)과 같은 반응 촉진 수단을 가열과 함께 사용할 필요가 있다. 따라서, 소성 프로세스의 복잡화, 고비용 및 불순물 잔존에 의한 절연성 저하와 같은 문제가 있다.
상기와 비교하여, 상기 보호층 형성용 도포액은 SiO2 전구체보다 분해 온도가 낮은 알칼리 토류 금속 산화물의 전구체를 포함한다. 따라서, SiO2 전구체만으로 이루어진 도포액보다 낮은 온도, 즉 450℃ 미만의 온도에서 보호층 형성용 도포액 중의 전구체가 분해되어 치밀한 절연막을 형성한다. 상기 보호층 형성용 도포액은, 알칼리 토류 금속 산화물의 전구체와 유사하게, SiO2 전구체보다 분해 온도가 낮은 Al2O3 전구체 또는 B2O3 전구체 또는 이들의 조합을 더욱 함유하므로, 저온에서 치밀한 절연막을 형성하는 효과가 향상될 수 있다.
---규소 함유 화합물---
규소 함유 화합물의 예는 무기 규소 화합물 및 유기 규소 화합물을 포함한다.
무기 규소 화합물의 예는 테트라클로로실란, 테트라브로모실란 및 테트라요오도실란을 포함한다.
유기 규소 화합물은 규소 원자 및 유기 기를 함유하는 화합물인 한, 한정되지 않고 의도한 목적에 따라 적절히 선택된다. 규소 및 유기 기는 예컨대 이온 결합, 공유 결합 또는 배위 결합으로 함께 결합된다.
유기 기는 한정되지 않고 의도한 목적에 따라 적절히 선택되며, 이의 예는 치환기를 가질 수 있는 알킬기, 치환기를 가질 수 있는 알콕시기, 치환기를 가질 수 있는 아실옥시기 및 치환기를 가질 수 있는 페닐기를 포함한다. 알킬기의 예는 C1-C6 알킬기를 포함한다. 알콕시기의 예는 C1-C6 알콕시기를 포함한다. 아실옥시기의 예는 C1-C10 아실옥시기를 포함한다.
유기 규소 화합물의 예는 테트라메톡시실란, 테트라에톡시실란, 테트라이소프로폭시실란, 테트라부톡시실란, 1,1,1,3,3,3-헥사메틸실라잔(HMDS), 비스(트리메틸실릴)아세틸렌, 트리페닐실란, 규소 2-에틸헥사노에이트 및 테트라아세톡시실란을 포함한다.
보호층 형성용 도포액 중 규소 함유 화합물의 양은 한정되지 않고 의도한 목적에 따라 적절히 선택된다.
---알칼리 토류 금속 함유 화합물---
알칼리 토류 금속 함유 화합물의 예는 무기 알칼리 토류 금속 화합물 및 유기 알칼리 토류 금속 화합물을 포함한다.
알칼리 토류 금속 함유 화합물 중 알칼리 토류 금속의 예는 Be(베릴륨), Mg(마그네슘), Ca(칼슘), Sr(스트론튬) 및 Ba(바륨)을 포함한다.
무기 알칼리 토류 금속 화합물의 예는 알칼리 토류 금속 질산 염, 알칼리 토류 금속 황산 염, 알칼리 토류 금속 염화물, 알칼리 토류 금속 불화물, 알칼리 토류 금속 브롬화물, 알칼리 토류 금속 요오드화물 및 알칼리 토류 금속 인화물을 포함한다. 알칼리 토류 금속 질산 염의 예는 질산마그네슘, 질산칼슘, 질산스트론튬 및 질산바륨을 포함한다. 알칼리 토류 금속 황산 염의 예는 황산마그네슘, 황산칼슘, 황산스트론튬 및 황산바륨을 포함한다. 알칼리 토류 금속 염화물의 예는 염화마그네슘, 염화칼슘, 염화스트론튬 및 염화바륨을 포함한다. 알칼리 토류 금속 불화물의 예는 불화마그네슘, 불화칼슘, 불화스트론튬 및 불화바륨을 포함한다. 알칼리 토류 금속 브롬화물의 예는 브롬화마그네슘, 브롬화칼슘, 브롬화스트론튬 및 브롬화바륨을 포함한다. 알칼리 토류 금속 요오드화물의 예는 요오드화마그네슘, 요요드화칼슘, 요오드화스트론튬 및 요오드화바륨을 포함한다. 알칼리 토류 금속 인화물의 예는 인화마그네슘 및 인화칼슘을 포함한다.
유기 알칼리 토류 금속 화합물은 알칼리 토류 금속 및 유기 기를 포함하는 한, 한정되지 않고 의도한 목적에 따라 적절히 선택된다. 알칼리 토류 금속 및 유기 기는 예컨대 이온 결합, 공유 결합 또는 배위 결합으로 함께 결합된다.
유기 기는 한정되지 않고 의도한 목적에 따라 적절히 선택되며, 이의 예는 치환기를 가질 수 있는 알킬기, 치환기를 가질 수 있는 알콕시기, 치환기를 가질 수 있는 아실옥시기, 치환기를 가질 수 있는 페닐기, 치환기를 가질 수 있는 아세틸아세토네이토기 및 치환기를 가질 수 있는 설폰산기를 포함한다. 알킬기의 예는 C1-C6 알킬기를 포함한다. 알콕시기의 예는 C1-C6 알콕시기를 포함한다. 아실옥시기의 예는 C1-C10 아실옥시기; 벤조산과 같이 일부가 벤젠 고리로 치환된 아실옥시기; 락트산과 같이 일부가 히드록실기로 치환된 아실옥시기; 및 옥살산 및 시트르산과 같이 2 이상의 카르보닐기를 갖는 아실옥시기를 포함한다.
유기 알칼리 토류 금속 화합물의 예는 마그네슘 메톡시드, 마그네슘 에톡시드, 디에틸 마그네슘, 마그네슘 아세테이트, 마그네슘 포르메이트, 마그네슘 아세틸아세토네이트, 마그네슘 2-에틸헥사노에이트, 마그네슘 락테이트, 마그네슘 나프테네이트, 마그네슘 시트레이트, 마그네슘 살리실레이트, 마그네슘 벤조에이트, 마그네슘 옥살레이트, 마그네슘 트리플루오로메탄설포네이트, 칼슘 메톡시드, 칼슘 에톡시드, 칼슘 아세테이트, 칼슘 포르메이트, 칼슘 아세틸아세토네이트, 칼슘 피발로일메타네이토, 칼슘 2-에틸헥사노에이트, 칼슘 락테이트, 칼슘 나프테네이트, 칼슘 시트레이트, 칼슘 살리실레이트, 칼슘 네오데카노에이트, 칼슘 벤조에이트, 칼슘 옥살레이트, 스트론튬 이소프로폭시드, 스트론튬 아세테이트, 스트론튬 포르메이트, 스트론튬 아세틸아세토네이트, 스트론튬 2-에틸헥사노에이트, 스트론튬 락테이트, 스트론튬 나프테네이트, 스트론튬 살리실레이트, 스트론튬 옥살레이트, 바륨 에톡시드, 바륨 이소프로폭시드, 바륨 아세테이트, 바륨 포르메이트, 바륨 아세틸아세토네이트, 바륨 2-에틸헥사노에이트, 바륨 락테이트, 바륨 나프테네이트, 바륨 네오데카노에이트, 바륨 옥살레이트, 바륨 벤조에이트 및 바륨 트리플루오로메탄설포네이트를 포함한다.
보호층 형성용 도포액 중 알칼리 토류 금속 함유 화합물의 양은 한정되지 않고 의도한 목적에 따라 적절히 선택된다.
---알루미늄 함유 화합물---
알루미늄 함유 화합물의 예는 무기 알루미늄 화합물 및 유기 알루미늄 화합물을 포함한다.
무기 알루미늄 화합물의 예는 염화알루미늄, 질산알루미늄, 브롬화알루미늄, 수산화알루미늄, 붕산알루미늄, 삼불화알루미늄, 요오드화알루미늄, 알루미늄 설페이트, 알루미늄 포스포네이트 및 알루미늄 암모늄 설페이트를 포함한다.
유기 알루미늄 화합물은 알루미늄 및 유기 기를 포함하는 화합물인 한, 한정되지 않고 의도한 목적에 따라 적절히 선택된다. 알루미늄 및 유기 기는 예컨대 이온 결합, 공유 결합 또는 배위 결합으로 함께 결합된다.
유기 기는 한정되지 않고 의도한 목적에 따라 적절히 선택되며, 이의 예는 치환기를 가질 수 있는 알킬기, 치환기를 가질 수 있는 알콕시기, 치환기를 가질 수 있는 아실옥시기, 치환기를 가질 수 있는 아세틸아세토네이토기 및 치환기를 가질 수 있는 설폰산기를 포함한다. 알킬기의 예는 C1-C6 알킬기를 포함한다. 알콕시기의 예는 C1-C6 알콕시기를 포함한다. 아실옥시기의 예는 C1-C10 아실옥시기; 벤조산과 같이 일부가 벤젠 고리로 치환된 아실옥시기; 락트산과 같이 일부가 히드록실기로 치환된 아실옥시기; 및 옥살산 및 시트르산과 같이 2 이상의 카르보닐기를 갖는 아실옥시기를 포함한다.
유기 알루미늄 화합물의 예는 알루미늄 이소프로폭시드, 알루미늄-sec-부톡시드, 트리에틸 알루미늄, 디에틸 알루미늄 에톡시드, 알루미늄 아세테이트, 알루미늄 아세틸아세토네이트, 알루미늄 헥사플루오로아세틸아세토네이트, 알루미늄 2-에틸헥사노에이트, 알루미늄 락테이트, 알루미늄 벤조네이트, 알루미늄 디(s-부톡시드) 아세토아세트산 에스테르 킬레이트 및 알루미늄 트리플루오로메탄설포네이트를 포함한다.
보호층 형성용 도포액 중 알루미늄 함유 화합물의 양은 한정되지 않고 의도한 목적에 따라 적절히 선택된다.
---붕소 함유 화합물---
붕소 함유 화합물의 예는 무기 붕소 화합물 및 유기 붕소 화합물을 포함한다.
무기 붕소 화합물의 예는 오르토붕산, 산화불소, 삼브롬화붕소, 테트라플루오로붕산, 암모늄 보레이트 및 마그네슘 보레이트를 포함한다. 산화붕소의 예는 이산화이붕소, 삼산화이붕소, 삼산화사붕소 및 오산화사붕소를 포함한다.
유기 붕소 화합물은 붕소 및 유기 기를 포함하는 화합물인 한, 한정되지 않고 의도한 목적에 따라 적절히 선택된다. 붕소 및 유기 기는 예컨대 이온 결합, 공유 결합 또는 배위 결합으로 함께 결합된다.
유기 기는 한정되지 않고 의도한 목적에 따라 적절히 선택되며, 이의 예는 치환기를 가질 수 있는 알킬기, 치환기를 가질 수 있는 알콕시기, 치환기를 가질 수 있는 아실옥시기, 치환기를 가질 수 있는 페닐기, 치환기를 가질 수 있는 설폰산기 및 치환기를 가질 수 있는 티오펜기를 포함한다. 알킬기의 예는 C1-C6 알킬기를 포함한다. 알콕시기의 예는 C1-C6 알콕시기를 포함한다. 알콕시기는 2개 이상의 산소 원자를 포함하며 이들 중 2개의 산소 원자가 붕소에 결합하여 붕소와 고리 구조를 형성하는 유기 기를 포함한다. 또한, 알콕시기는 알콕시기에 포함된 알킬기가 유기 실릴기로 치환된 알콕시기를 포함한다. 아실옥시기의 예는 C1-C10 아실옥시기를 포함한다.
유기 붕소 화합물은 트리에틸 보란, (R)-5,5-디페닐-2-메틸-3,4-프로파노-1,3,2-옥사자보롤리딘, 트리이소프로필 보레이트, 2-이소프로폭시-4,4,5,5-테트라메틸-1,3,2-디옥사보롤란, 비스(헥실렌글리콜레이토)이붕소, 4-(4,4,5,5-테트라메틸-1,3,2-디옥사보롤란-2-일)-1H-피라졸, tert-부틸-N-[4-(4,4,5,5-테트라메틸-1,2,3-디옥사보롤란-2-일)페닐]카르바메이트, 페닐 붕산, 3-아세틸페닐 붕산, 붕소 트리플루오라이드 아세트산 착체, 붕소 트리플루오라이드 설폴란 착체, 2-티오펜 붕산 및 트리스(트리메틸실릴) 보레이트를 포함한다.
보호층 형성용 도포액 중 붕소 함유 화합물의 양은 한정되지 않고 의도한 목적에 따라 적절히 선택된다.
---용매---
용매는 상기 언급된 다양한 화합물을 안정적으로 용해 또는 분산시키는 용매인 한, 한정되지 않고 의도한 목적에 따라 적절히 선택된다. 용매의 예는 톨루엔, 크실렌, 메시틸렌, 이소프로판올, 에틸 벤조에이트, N,N-디메틸포름아미드, 탄산프로필렌, 2-에틸헥사노에이트, 미네랄 스피릿, 디메틸프로필렌 우레아, 4-부티로락톤, 2-메톡시에탄올 및 물을 포함한다.
보호층 형성용 도포액 중 용매의 양은 한정되지 않고 의도한 목적에 따라 적절히 선택된다.
보호층 형성용 도포액 중 규소 함유 화합물 및 알칼리 토류 금속 함유 화합물의 비(규소 함유 화합물:알칼리 토류 금속 함유 화합물)는 한정되지 않고 의도한 목적에 따라 적절히 선택되지만, 산화물(SiO2, BeO, MgO, CaO, SrO, BaO) 환산으로 바람직하게는 30.0 몰%~95.0 몰%:5.0 몰%~40.0 몰%, 더욱 바람직하게는 50.0 몰%~90.0 몰%:10.0 몰%~30.0 몰%이다.
보호층 형성용 도포액 중 규소 함유 화합물, 알칼리 토류 금속 함유 화합물 및 알루미늄 함유 화합물과 붕소 함유 화합물의 합의 비(규소 함유 화합물:알칼리 토류 금속 함유 화합물:알루미늄 함유 화합물과 붕소 함유 화합물의 합)는 한정되지 않고 의도한 목적에 따라 적절히 선택되지만, 산화물(SiO2, BeO, MgO, CaO, SrO, BaO, Al2O3, B2O3) 환산으로 바람직하게는 30.0 몰%~95.0 몰%:1.0 몰%~30.0 몰%:1.0 몰%~50.0 몰%, 더욱 바람직하게는 50.0 몰%~90.0 몰% :5.0 몰%~20.0 몰%:5.0 몰%~30.0 몰%이다.
----보호층 형성용 도포액을 사용하는 보호층의 형성 방법----
상기 보호층 형성용 도포액을 사용하는 보호층의 형성 방법의 일례를 하기에 설명한다.
보호층의 형성 방법은 도포 단계 및 열 처리 단계를 포함하며, 필요에 따라 다른 단계를 더 포함할 수 있다.
도포 단계는 도포물을 보호층 형성용 도포액으로 도포하는 것을 포함하는 한, 한정되지 않고 의도한 목적에 따라 적절히 선택된다.
도포의 방법은 한정되지 않고 의도한 목적에 따라 적절히 선택되며, 이의 예는 용액 프로세스에 의한 성막 후 포토리소그래피에 의한 패터닝을 포함하는 방법; 및 잉크젯 인쇄, 나노 인쇄 및 그라비아 인쇄와 같은 인쇄 공정을 통한 의도하는 형상의 직접 성막을 포함하는 방법을 포함한다.
용액 프로세스의 예는 딥 코팅, 스핀 코팅, 다이 코팅 및 노즐 인쇄를 포함한다.
열 처리 단계는 상기 도포물에 도포된 보호층 형성용 도포액을 열 처리하는 것인 한, 한정되지 않고 의도한 목적에 따라 적절히 선택된다.
열 처리에 있어서, 도포물에 도포된 보호층 형성용 도포액을 공기 건조에 의해 건조시킬 수 있음을 주지하라.
열 처리에 의해 용매의 건조, 복합 금속 산화물의 생성 등이 행해진다.
열 처리 단계에서, 용매의 건조(이하, "건조 단계"로서 지칭됨) 및 복합 금속 산화물의 생성(이하, "생성 단계"로서 지칭됨)은 바람직하게는 상이한 온도에서 수행된다.
구체적으로, 용매의 건조 후, 승온하여 복합 금속 산화물의 생성을 수행하는 것이 바람직하다.
복합 금속 산화물의 생성시, 예컨대 규소 함유 화합물, 알칼리 토류 금속 함유 화합물, 알루미늄 함유 화합물 및 붕소 함유 화합물의 분해를 실시한다.
건조 단계의 온도는 제한 없이 포함되는 용매에 따라 적절히 선택된다. 예컨대, 이의 온도는 80℃~180℃이다. 건조에 있어서, 건조 온도를 감소시키기 위해 진공 오븐을 사용하는 것이 효과적이다.
건조 단계의 기간은 한정되지 않고 의도한 목적에 따라 적절히 선택되며, 이는 예컨대 10 분~1 시간이다.
생성 단계의 온도는 한정되지 않고 의도한 목적에 따라 적절히 선택되지만, 이는 바람직하게는 100℃ 이상 450℃ 이하, 더욱 바람직하게는 200℃~400℃이다.
생성 단계의 기간은 한정되지 않고 의도한 목적에 따라 적절히 선택되며, 이는 예컨대, 1 시간~5 시간이다.
열 처리 단계에 있어서, 건조 및 생성은 연속적으로 수행할 수 있거나, 복수의 단계로 별도로 수행할 수 있음을 주지하라.
열 처리의 방법은 한정되지 않고 의도한 목적에 따라 적절히 선택되며, 이의 예는 도포물을 가열하는 것을 포함하는 방법을 포함한다.
열 처리 분위기는 한정되지 않고 의도한 목적에 따라 적절히 선택되지만, 이는 바람직하게는 산소 분위기이다. 산소 분위기 중에서 열 처리를 수행함으로써, 복합 생성물을 계로부터 신속하게 배출할 수 있고, 복합 금속 산화물의 생성을 가속화할 수 있다.
열 처리에 있어서 생성 반응을 가속화시키기 위해 건조 후 파장이 400 nm 이하인 UV선을 재료에 인가하는 것이 효과적이다. 파장이 400 nm 이하인 UV선을 인가하므로, 건조 후 재료에 포함된 유기 재료의 화학적 결합이 절단되어 유기 재료가 분해된다. 따라서, 복합 금속 산화물이 효과적으로 형성될 수 있다.
파장이 400 nm 이하인 UV선은 한정되지 않고 의도한 목적에 따라 적절히 선택되며, 이의 예는 엑시머 램프로부터 방출되는 파장 222 nm의 UV선을 포함한다.
또한, UV선의 조사 대신에 또는 이것에 더하여 오존을 부여하는 것이 바람직하다. 건조 후 재료에 오존을 부여함으로써, 산화물의 생성이 가속화된다.
<게이트 절연층>
게이트 절연층은 기재와 보호층 사이에 형성된 절연층인 한, 한정되지 않고 의도한 목적에 따라 적절히 선택된다.
게이트 절연층의 재료는 한정되지 않고 의도한 목적에 따라 적절히 선택되며, 이의 예는 SiO2, SiNx 및 Al2O3과 같은 대량 생산에 널리 사용되는 재료; La2O3 및 HfO2와 같은 유전율이 높은 재료; 및 폴리이미드(PI) 및 불소 수지와 같은 유기 재료를 포함한다.
-게이트 절연층의 형성 방법-
게이트 절연층의 형성 방법은 한정되지 않고 의도한 목적에 따라 적절히 선택되며, 이의 예는 스퍼터링, 화학 기상 증착(CVD) 및 원자층 증착(ALD)과 같은 진공 성막법; 및 스핀 코팅, 다이 코팅 및 잉크젯 인쇄와 같은 인쇄법을 포함한다.
게이트 절연층의 평균 막 두께는 한정되지 않고 의도한 목적에 따라 적절히 선택되지만, 이는 바람직하게는 50 nm~3 ㎛, 더욱 바람직하게는 100 nm~1 ㎛이다.
<소스 전극 및 드레인 전극>
소스 전극 및 드레인 전극은 전류를 취출하기 위한 전극인 한, 한정되지 않고 의도한 목적에 따라 적절히 선택된다.
소스 전극 및 드레인 전극은 게이트 절연층과 접촉하도록 형성된다.
소스 전극 및 드레인 전극의 재료는 한정되지 않고 의도한 목적에 따라 적절히 선택되며, 이의 예는 Mo, Al, Ag 및 Cu와 같은 금속; 이의 합금; 산화인듐주석(ITO) 및 안티몬 도핑 산화주석(ATO)과 같은 투명 도전성 산화물; 및 폴리에틸렌 디옥시티오펜(PEDOT) 및 폴리아닐린(PANI)과 같은 유기 도전체를 포함한다.
-소스 전극 및 드레인 전극의 형성 방법-
소스 전극 및 드레인 전극의 형성 방법은 한정되지 않고 의도한 목적에 따라 적절히 선택되며, 이의 예는 (i) 스퍼터링 또는 딥 코팅을 통한 성막 후 포토리소그래피를 통한 막 패터닝을 포함하는 방법; 및 (ii) 잉크젯 인쇄, 나노 인쇄 및 그라비아 인쇄와 같은 인쇄 프로세스를 통한 소정 형상의 직접 성막을 포함하는 방법을 포함한다.
소스 전극 및 드레인 전극 각각의 평균 막 두께는 한정되지 않고 의도한 목적에 따라 적절히 선택되지만, 이는 바람직하게는 20 nm~1 ㎛, 더욱 바람직하게는 50 nm~300 nm이다.
<반도체층>
반도체층은 적어도 소스 전극과 드레인 전극 사이에 형성된다.
반도체층은 게이트 절연층, 소스 전극 및 드레인 전극과 접촉된다.
"소스 전극과 드레인 전극 사이의" 위치는 반도체층이 소스 전극 및 드레인 전극과 함께 전계 효과형 트랜지스터를 기능하게 할 수 있는 위치인 한, 한정되지 않고 의도한 목적에 따라 적절히 선택된다.
반도체층의 재료는 한정되지 않고 의도한 목적에 따라 적절히 선택되며, 이의 예는 실리콘 반도체 및 산화물 반도체를 포함한다. 실리콘 반도체의 예는 다결정 실리콘(p-Si) 및 아모퍼스 실리콘(a-Si)을 포함한다. 산화물 반도체의 예는 In-Ga-Zn-O, I-Z-O 및 In-Mg-O를 포함한다. 이들 중에서, 산화물 반도체가 바람직하다.
-반도체층의 형성 방법-
반도체층의 형성 방법은 한정되지 않고 의도한 목적에 따라 적절히 선택되며, 이의 예는 이의 예는 스퍼터링, 펄스 레이저 디포지션(PLD), CVD 및 원자층 증착(ALD)과 같은 진공 프로세스, 또는 딥 코팅, 스핀 코팅 및 다이 코팅과 같은 용액 프로세스에 의한 성막 후, 포토리소그래피에 의한 막 패터닝을 포함하는 방법; 및 잉크젯 인쇄, 나노 인쇄 및 그라비아 인쇄와 같은 인쇄 프로세스를 통한 의도하는 형상의 직접 성막을 포함하는 방법을 포함한다.
반도체층의 평균 막 두께는 한정되지 않고 의도한 목적에 따라 적절히 선택되지만, 이는 바람직하게는 5 nm~1 ㎛, 10 nm~0.5 ㎛이다.
<게이트 전극>
게이트 전극은 상기 게이트 절연층을 사이에 두고 상기 반도체층이 제공된 측과는 반대측에 형성된다.
게이트 전극은 상기 게이트 절연층과 접촉된다.
게이트 전극의 재료는 한정되지 않고 의도한 목적에 따라 적절히 선택되며, 이의 예는 Mo, Al, Ag 및 Cu와 같은 금속; 이의 합금; 산화인듐주석(ITO) 및 안티몬 도핑 산화주석(ATO)과 같은 투명 도전성 산화물; 및 폴리에틸렌 디옥시티오펜(PEDOT) 및 폴리아닐린(PANI)과 같은 유기 도전체를 포함한다.
-게이트 전극의 형성 방법-
게이트 전극의 형성 방법은 한정되지 않고 의도한 목적에 따라 적절히 선택되며, 이의 예는 (i) 스퍼터링 또는 딥 코팅을 통한 성막 후 포토리소그래피를 통한 막 패터닝을 포함하는 방법; 및 (ii) 잉크젯 인쇄, 나노 인쇄 및 그라비아 인쇄와 같은 인쇄 프로세스를 통한 소정 형상의 직접 성막을 포함하는 방법을 포함한다.
게이트 전극의 평균 막 두께는 한정되지 않고 의도한 목적에 따라 적절히 선택되지만, 이는 바람직하게는 20 nm~1 ㎛, 더욱 바람직하게는 50 nm~300 nm이다.
전계 효과형 트랜지스터의 구조는 한정되지 않고 의도한 목적에 따라 적절히 선택되며, 이의 예는 하기 전계 효과형 트랜지스터의 구조를 포함한다.
(1) 기재, 기재 상에 형성된 게이트 전극, 게이트 전극 상에 형성된 게이트 절연층, 둘다 게이트 절연층 상에 형성된 소스 전극 및 드레인 전극, 소스 전극과 드레인 전극 사이에 형성된 반도체층, 및 반도체층 상에 형성된 보호층을 포함하는 전계 효과형 트랜지스터.
(2) 기재, 둘다 기재 상에 형성된 소스 전극 및 드레인 전극, 소스 전극과 드레인 전극 사이에 형성된 반도체층, 소스 전극, 드레인 전극 및 반도체층 상에 형성된 게이트 절연층, 게이트 절연층 상에 형성된 게이트 전극, 및 게이트 전극 상에 형성된 보호층을 포함하는 전계 효과형 트랜지스터.
(1)의 구조를 갖는 전계 효과형 트랜지스터의 예는 바텀 컨택트/바텀 게이트 전계 효과형 트랜지스터(도 3A) 및 탑 컨택트/바텀 게이트 전계 효과형 트랜지스터(도 3B)를 포함한다.
(2)의 구조를 갖는 전계 효과형 트랜지스터의 예는 바텀 컨택트/탑 게이트 전계 효과형 트랜지스터(도 3C) 및 탑 컨택트/탑 게이트 전계 효과형 트랜지스터(도 3D)를 포함한다.
도 3A~3D에서, 21은 기재를 나타내고, 22는 게이트 전극을 나타내며, 23은 게이트 절연층을 나타내고, 24는 소스 전극을 나타내며, 25는 드레인 전극을 나타내고, 26은 산화물 반도체층을 나타내고, 27은 보호층을 나타낸다.
전계 효과형 트랜지스터를 하기 언급하는 표시 소자에 적절히 사용할 수 있지만, 이의 사용은 표시 소자에 한정되지 않는다. 예컨대, 전계 효과형 트랜지스터는 IC 카드, ID 태그 등에 사용될 수 있다.
(표시 소자)
본 발명의 표시 소자는 적어도 광 제어 소자, 및 상기 광 제어 소자를 구동시키는 구동 회로를 포함하고, 필요에 따라 다른 부재를 더 포함할 수 있다.
<광 제어 소자>
광 제어 소자는 구동 신호에 따른 광 출력을 제어하는 소자인 한, 한정되지 않고 의도한 목적에 따라 적절히 선택된다. 이의 예는 일렉트로루미네센스(EL) 소자, 일렉트로크로믹(EC) 소자, 액정 소자, 전기 영동 소자 및 일렉트로웨팅 소자를 포함한다.
<구동 회로>
구동 회로는 본 발명의 전계 효과형 트랜지스터를 가지며 광 제어 소자를 구동시키는 회로인 한, 한정되지 않고 의도한 목적에 따라 적절히 선택된다.
<다른 부재>
다른 부재는 한정되지 않고 의도한 목적에 따라 적절히 선택된다.
상기 표시 소자는 본 발명의 전계 효과형 트랜지스터를 포함하므로, 장수명 광 제어 및 고속 동작을 달성할 수 있다.
(화상 표시 장치)
본 발명의 화상 표시 장치는 적어도 복수의 표시 소자, 복수의 배선 및 표시 제어 장치를 포함하며, 필요에 따라 다른 부재를 더 포함할 수 있다.
화상 표시 장치는 화상 데이터에 따른 화상을 표시하는 장치이다.
<표시 소자>
표시 소자는 매트릭스 형태로 배치된 본 발명의 표시 소자인 한, 한정되지 않고 의도한 목적에 따라 적절히 선택된다.
<배선>
배선은 각각이 표시 소자에 있어서의 각 전계 효과형 트랜지스터에 게이트 전압을 개별로 인가하기 위한 배선인 한, 한정되지 않고 의도한 목적에 따라 적절히 선택된다.
<표시 제어 장치>
표시 제어 장치는 화상 데이터에 따라 각 전계 효과형 트랜지스터의 게이트 전압을 복수의 배선을 통해 개별로 제어할 수 있는 한, 한정되지 않고 의도한 목적에 따라 적절히 선택된다.
<다른 부재>
다른 부재는 한정되지 않고 의도한 목적에 따라 적절히 선택된다.
화상 표시 장치는 본 발명의 표시 소자를 포함하므로, 장수명 및 고속 동작을 달성할 수 있다.
상기 화상 표시 장치는 휴대 정보 기기(예컨대 휴대 전화, 휴대형 음악 재생 장치, 휴대형 비디오 재생 장치, 전자 북 및 개인 휴대 정보 단말기(PDA)) 또는 영상 기기(예컨대 스틸 카메라 및 비디오 카메라)에 있어서의 표시 수단으로서 사용할 수 있다. 또한, 화상 표시 장치는 차, 항공기, 전차 및 선박과 같은 이동체 시스템에 있어서의 다양한 정보의 표시 수단으로서 사용할 수 있다. 또한, 화상 표시 장치는 계측 장치, 분석 장치, 의료 장치 또는 광고 매체에 있어서의 다양한 정보의 표시 수단으로서 사용할 수 있다.
(시스템)
본 발명의 시스템은 적어도 본 발명의 화상 표시 장치 및 화상 데이터 작성 장치를 포함한다.
화상 데이터 작성 장치는 표시되는 화상 데이터에 기초하여 화상 데이터를 작성하고, 상기 화상 데이터를 화상 표시 장치에 출력하는 장치이다.
이하, 본 발명의 표시 소자, 화상 표시 장치 및 시스템을 도면을 참고하여 상세히 설명한다.
우선, 본 발명의 시스템의 일례로서, 텔레비전 장치를 설명한다.
본 발명의 시스템의 일례로서의 텔레비전 장치는 예컨대 JP-A 제2010-074148호의 단락 [0038]~[0058] 및 도 1에 기재된 바의 구조를 가질 수 있다.
다음으로, 본 발명의 화상 표시 장치를 설명한다.
본 발명의 화상 표시 장치는 예컨대 JP-A 제2010-074148호의 단락 [0059]~[0060] 및 도 2 및 3에 기재된 바의 구조를 가질 수 있다.
다음으로, 본 발명의 표시 소자를 도면을 참고하여 설명한다.
도 1은 표시 소자가 매트릭스형으로 배치된 디스플레이(310)를 도시하는 도면이다. 도 1에 도시된 바와 같이, 디스플레이(310)는 X축 방향을 따라 등간격으로 배치된 "n"개의 주사선(X0, X1, X2, X3, … Xn-2, Xn-1), 및 Y축 방향을 따라 등간격으로 배치된 "m"개의 데이터선(Y0, Y1, Y2, Y3, … Ym-1), 및 Y 방향을 따라 등간격으로 배치된 "m"개의 전류 공급선(Y0i, Y1i, Y2i, Y3i , … Ym-1i)을 포함한다.
기재된 바와 같이, 표시 소자는 주사선 및 데이터선에 의해 특정된다.
도 2는 본 발명의 표시 소자의 일례를 도시하는 개략 구성도이다.
예로서 도 2에 도시된 바와 같이, 표시 소자는 유기 EL(루미네센스) 소자(350) 및 유기 EL 소자(350)를 발광시키기 위한 구동 회로(320)를 포함한다. 즉, 디스플레이(310)는 소위 액티브 매트릭스 방식의 유기 EL 디스플레이이다. 또한, 디스플레이(310)는 32인치 컬러 디스플레이이다. 디스플레이의 크기는 상기 언급된 크기에 한정되지 않음을 주지하라.
도 2의 구동 회로(320)를 설명한다.
구동 회로(320)는 2개의 전계 효과형 트랜지스터(11 및 12) 및 캐퍼시터(13)를 포함한다.
전계 효과형 트랜지스터(11)는 스위치 소자로서 기능한다. 게이트 전극(G)은 특정 주사선에 접속되어 있고, 소스 전극(S)은 특정 데이터선에 접속되어 있다. 또한, 드레인 전극(D)은 캐퍼시터(13)의 일단에 접속되어 있다.
캐퍼시터(13)는 전계 효과형 트랜지스터(11)의 상태를 기억하기 위해, 즉 데이터를 기억하기 위해 사용된다. 캐퍼시터(13)의 타단은 특정 전류 공급선에 접속되어 있다.
전계 효과형 트랜지스터(12)는 유기 EL 소자(350)에 큰 전류를 공급하기 위해 사용된다. 게이트 전극(G)은 드레인 전극(D)의 전계 효과형 트랜지스터(11)에 접속되어 있다. 드레인 전극(D)은 유기 EL 소자(350)의 양극에 접속되어 있고, 소스 전극(S)은 특정 전류 공급선에 접속되어 있다.
전계 효과형 트랜지스터(11)가 "온" 상태가 되면, 전계 효과형 트랜지스터(12)에 의해 유기 EL 소자(350)가 구동된다.
일례로서 도 3A에 도시된 바와 같이, 전계 효과형 트랜지스터(11, 12)는 각각 기재(21), 게이트 전극(22), 게이트 절연층(23), 소스 전극(24), 드레인 전극(25), 산화물 반도체층(26) 및 보호층(27)을 포함한다.
전계 효과형 트랜지스터(11, 12)는 본 발명의 전계 효과형 트랜지스터의 설명에서 설명된 재료로 그리고 공정에 의해 형성할 수 있다.
도 4는 유기 EL 소자의 일례를 도시하는 개략 구성도이다.
도 4에서, 유기 EL 소자(350)는 음극(312), 양극(314) 및 유기 EL 박막층(340)을 포함한다.
음극(312)의 재료는 한정되지 않고 의도한 목적에 따라 적절히 선택되며, 이의 예는 알루미늄(Al), 마그네슘(Mg)-은(Ag) 합금, 알루미늄(Al)-리튬(Li) 합금, 및 산화주석인듐(ITO)을 포함한다. 마그네슘(Mg)-은(Ag) 합금은 충분히 두꺼우면 고반사율 전극을 형성하고, 극박막(약 20 nm 미만)에서는 반투명 전극을 형성함을 주지하라. 도 4에서, 양극측으로부터 빛을 취출하지만, 음극을 투명 또는 반투명 전극으로 함으로써, 음극측으로부터 빛을 취출할 수 있다.
양극(314)의 재료는 한정되지 않고 의도한 목적에 따라 적절히 선택되며, 이의 예는 산화주석인듐(ITO), 산화아연인듐(IZO) 및 은(Ag)-네이디뮴(Nd) 합금을 포함한다. 은 합금을 사용시에는, 결과로 나오는 전극이, 음극측으로부터 빛을 취출하기에 적절한 고반사율 전극이 됨을 주지하라.
유기 EL 박막층(340)은 전자 수송층(342), 발광층(344) 및 정공 수송층(346)을 포함한다. 전자 수송층(342)은 음극(312)에 접속되어 있고, 정공 수송층(346)은 양극(314)에 접속되어 있다. 미리 결정된 전압이 양극(314)과 음극(312) 사이에 인가되면서, 발광층(344)이 발광한다.
여기서, 전자 수송층(342) 및 발광층(344)은 하나의 층을 형성할 수 있다. 또한, 전자 주입층이 전자 수송층(342)과 음극(312) 사이에 제공될 수 있다. 또한, 정공 주입층이 정공 수송층(346)과 양극(314) 사이에 제공될 수 있다.
도 4에 있어서, 광 제어 소자로서, 기재측으로부터 빛이 취출되는 소위 "바텀 에미션"형의 유기 EL 소자를 설명한다. 그러나, 광 제어 소자는 빛이 기재의 반대측으로부터 취출되는 "탑 에미션"형의 유기 EL 소자일 수 있다.
도 5는 유기 EL 소자(350) 및 구동 회로(320)가 조합된 표시 소자의 일례를 도시한다.
표시 소자는 기재(31), 제1 및 제2 게이트 전극(32, 33), 게이트 절연층(34), 제1 및 제2 소스 전극(35, 36), 제1 및 제2 드레인 전극(37, 38), 제1 및 제2 산화물 반도체층(39, 40), 제1 및 제2 보호층(41, 42), 층간 절연막(43), 유기 EL층(44) 및 음극(45)을 포함한다. 제1 드레인 전극(37) 및 제2 게이트 전극(33)은 스루홀을 통해 게이트 절연층(34)에 접속되어 있다.
도 5에 있어서, 편의상 캐퍼시터가 제2 게이트 전극(33)과 제2 드레인 전극(38) 사이에 형성되어 있는 것처럼 보인다. 사실은, 캐퍼시터가 형성되는 위치는 한정되지 않으며, 적당한 용량을 갖는 캐퍼시터가 적당한 위치에 제공될 수 있다.
도 5의 표시 소자에 있어서, 또한, 제2 드레인 전극(38)은 유기 EL 소자(350)의 양극으로서 기능한다.
기재(31), 제1 및 제2 게이트 전극(32, 33), 게이트 절연층(34), 제1 및 제2 소스 전극(35, 36), 제1 및 제2 드레인 전극(37, 38), 제1 및 제2 산화물 반도체층(39, 40) 및 제1 및 제2 보호층(41, 42)은 본 발명의 전계 효과형 트랜지스터의 설명에서 설명된 재료로 그리고 공정에 의해 형성될 수 있다.
층간 절연막(43)(평탄화막)의 재료는 한정되지 않고 의도한 목적에 따라 적절히 선택되며, 이의 예는 폴리이미드, 아크릴 및 불소 수지와 같은 수지; 상기 언급한 수지 중 임의의 것을 사용하는 감광성 수지 및 SOG(스핀온글래스)를 포함한다. 층간 절연막의 형성 공정은 한정되지 않고 의도한 목적에 따라 적절히 선택된다. 예컨대, 스핀 코팅, 잉크젯 인쇄, 슬릿 코팅, 노즐 인쇄, 그라비아 인쇄 또는 딥 코팅에 의해 소정 형상을 갖도록 직접 성막할 수 있다. 감광성 재료의 경우에는, 포토리소그래피에 의해 막을 패터닝할 수 있다.
유기 EL층(44) 및 음극(45)의 제조 방법은 한정되지 않고 의도한 목적에 따라 적절히 선택되며, 이의 예는 진공 증착 및 스퍼터링과 같은 진공 성막법; 및 잉크젯 인쇄 및 노즐 코팅과 같은 용액 프로세스를 포함한다.
상기 기재된 방식으로, 기재측으로부터 빛이 취출되는 소위 "바텀 에미션"형의 유기 EL 소자인 표시 소자가 제조될 수 있다. 이 경우, 기재(31), 게이트 절연층(34) 및 제2 드레인 전극(양극)(38)은 투명할 필요가 있다.
도 5에서, 구동 회로(320) 옆에 유기 EL 소자(350)가 제공된 구조가 도시되어 있다. 그러나, 표시 소자는 도 6에 도시된 바와 같이, 유기 EL 소자(350)가 구동 회로(320) 위에 제공되는 구조를 가질 수 있다. 이 경우, 유기 EL 소자는 또한 기재측으로부터 발광이 유도되는 "바텀 에미션"형이어서, 구동 회로(320)가 투명할 필요가 있다. 소스 및 드레인 전극 또는 양극에 대해서도, ITO, In2O3, SnO2, ZnO, Ga 도핑된 ZnO, Al 도핑된 ZnO 및 Sb 도핑된 SnO2와 같은 투명 도전성 산화물을 사용하는 것이 바람직하다.
표시 제어 장치(400)는 예로서 도 7에 도시된 바와 같이, 화상 데이터 처리 회로(402), 주사선 구동 회로(404) 및 데이터선 구동 회로(406)를 포함한다.
화상 데이터 처리 회로(402)는 화상 출력 회로의 출력 신호를 기초로 하여 디스플레이(310)에서의 복수의 표시 소자(320)의 휘도를 판단한다.
주사선 구동 회로(404)는 화상 데이터 처리 회로(402)의 지시에 따라 "n"개의 주사선에 전압을 개별로 인가한다.
데이터선 구동 회로(406)는 화상 데이터 처리 회로(402)의 지시에 따라 "m"개의 데이터선에 전압을 개별로 인가한다.
본 구체예에 있어서, 유기 EL 박막층이 전자 수송층, 발광층 및 정공 수송층으로 구성된 경우를 설명하지만, 이에 한정되지 않음을 주지하라. 예컨대, 전자 수송층 및 발광층은 하나의 층을 형성할 수 있다. 또한, 전자 주입층은 전자 수송층과 음극 사이에 제공될 수 있다. 또한, 정공 주입층은 정공 수송층과 양극 사이에 제공될 수 있다.
또한, 기재측으로부터 발광이 유도되는 "바텀 에미션"형의 경우를 본 구체예에서 설명하였지만, 이에 한정되지 않는다. 예컨대, 양극(314)으로서 은(Ag)-네오디뮴(Nd) 합금과 같은 고반사율 전극을 사용하고 음극(312)으로서 반투명 전극(예컨대 마그네슘(Mg)-은(Ag) 합금) 또는 투명 전극(예컨대 ITO)을 사용하여, 기재의 반대측으로부터 빛을 유도할 수 있다.
또한, 광 제어 소자가 유기 EL 소자인 경우를 본 구체예에서 설명하지만, 이에 한정되지 않는다. 예컨대, 광 제어 소자는 일렉트로크로믹 소자일 수 있다. 이 경우, 디스플레이(310)는 일렉트로크로믹 디스플레이가 된다.
또한, 광 제어 소자는 액정 소자일 수 있다. 이 경우, 디스플레이(310)는 액정이 된다. 예로서 도 8에 도시된 바와 같이, 표시 소자(302')에 대한 전류 공급선을 제공할 필요는 없다.
이 경우, 또한, 구동 회로(320')는 예로서 도 9에 도시된 바의, 상기 언급된 전계 효과형 트랜지스터(11, 12)와 유사한 하나의 전계 효과형 트랜지스터(14) 및 캐퍼시터(15)로 구성될 수 있다. 전계 효과형 트랜지스터(14)에 있어서, 게이트 전극(G)은 특성 주사선에 접속되어 있고, 소스 전극(S)은 특정 데이터선에 접속되어 있다. 또한, 드레인 전극(D)은 액정 소자(370)의 화소 전극에 그리고 캐퍼시터(15)에 접속되어 있다. 도 9에서의 부호 16, 372는 각각 액정 소자(370)의 대향 전극(커먼 전극)임을 주지하라.
본 구체예에서, 광 제어 소자는 전기 영동 소자일 수 있다. 대안적으로, 광 제어 소자는 일렉트로웨팅 소자일 수 있다.
또한, 본 구체예에서, 디스플레이가 컬러 디스플레이인 경우를 설명하지만, 이러한 경우에 한정되지 않는다.
본 구체예에 따른 전계 효과형 트랜지스터를 표시 소자 이외의 물품(예컨대 IC 카드 및 ID 태크)에도 사용할 수 있음을 주지하라.
본 발명의 전계 효과형 트랜지스터는 고속 동작 및 고신뢰성을 가지므로, 각각 전계 효과형 트랜지스터를 사용하는 표시 소자, 화상 표시 장치 및 시스템에서도 동일한 효과를 달성할 수 있다.
실시예
이하, 본 발명의 실시예를 설명하지만, 실시예는 본 발명의 범위를 한정하는 것으로 해석되어서는 안 된다. 하기 실시예에서, "%"는 달리 명시하지 않는 한, "질량%"를 나타낸다.
(실시예 1~4)
<전계 효과형 트랜지스터의 제작>
-보호층 형성용 도포액의 제조-
표 1에 나타낸 양에 따라, 테트라부톡시 실란(T5702-100G, Aldrich 제조), 알루미늄 디(s-부톡시드)아세토아세트산 에스테르 킬레이트(Al 함량: 8.4%, Alfa 89349, Alfa Aesar 제조), 트리이소프로필 보레이트(Wako320-41532, Wako Chemical Ltd. 제조), 칼슘 2-에틸헥사노에이트 미네랄 스피릿 용액(Ca 함량: 5%, Wako 351-01162, Wako Chemical Ltd. 제조) 및 스트론튬 2-에틸헥사노에이트 톨루엔 용액(Sr 함량: 2%, Wako 195-09561, Wako Pure Chemical Industries, Ltd. 제조)을 톨루엔으로 희석하여 보호층 형성용 도포액을 얻었다. 보호층 형성용 도포액에 의해 형성된 금속 산화물은 표 2에 나타낸 조성을 가졌다.
다음으로, 도 3A에 도시된 바텀 컨택트/바텀 게이트 전계 효과형 트랜지스터를 제작하였다.
-게이트 전극의 형성-
우선, 유리 기판(기재(21)) 상에 게이트 전극(22)을 형상하였다. 구체적으로, 유리 기판(기재(21)) 상에 DC 스퍼터링에 의해 Mo(몰리브덴) 막을 평균 막 두께가 약 100 nm가 되도록 성막하였다. 그 다음, Mo 막 상에 포토레지스트를 도포한 후, 포토레지스트를 프리베이크하고, 노광 장치에 의해 노광하고, 현상하여 형성되는 게이트 전극(22)의 패턴과 동일한 레지스트 패턴을 형성하였다. 그 다음, 레지스트 패턴이 형성되지 않은 Mo 막의 영역을 반응성 이온 에칭(RIE)에 의해 제거하였다. 그 다음, 남은 레지스트 패턴을 제거하여 Mo 막으로 형성된 게이트 전극(22)를 형성하였다.
-게이트 절연층의 형성-
다음으로, 게이트 전극(22) 상에 게이트 절연층(23)을 형성하였다. 구체적으로, 게이트 전극(22) 및 유리 기판(기재(21)) 상에 RF 스퍼터링에 의해 Al2O3 막을 평균 막 두께가 약 300 nm가 되도록 성막하여 게이트 절연층(23)을 형성하였다.
-소스 전극 및 드레인 전극의 형성-
다음으로, 게이트 절연층(23) 상에 소스 전극(24) 및 드레인 전극(25)을 형성하였다. 구체적으로, 게이트 절연층(23) 상에 DC 스퍼터링에 의해 Mo(몰리브덴) 막을 평균 막 두께가 약 100 nm가 되도록 성막하였다. 그 다음, Mo 막 상에 포토레지스트를 도포한 후, 포토레지스트를 프리베이크하고, 노광 장치에 의해 노광하고, 현상하여 형성되는 소스 전극(24) 및 드레인 전극(25)의 패턴과 동일한 레지스트 패턴을 형성하였다. 그 다음, 레지스트 패턴이 형성되지 않은 Mo 막의 영역을 제거하였다. 그 다음, 남은 레지스트 패턴을 제거하여 각각 Mo 막으로 형성된 소스 전극(24) 및 드레인 전극(25)을 형성하였다.
-산화물 반도체층의 형성-
다음으로, 산화물 반도체층(26)을 형성하였다. 구체적으로, Mg-In계 산화물(In2MgO4) 막을 평균 막 두께가 약 100 nm가 되도록 DC 스퍼터링에 의해 형성하였다. 그 다음, 포토레지스트를 Mg-In계 산화물 막 상에 도포한 후, 포토레지스트를 프리베이크하고, 노광 장치에 의해 노광하고, 현상하여 형성되는 산화물 반도체층(26)의 패턴과 동일한 레지스트 패턴을 형성하였다. 레지스트 패턴이 형성되지 않은 Mg-In계 산화물 막의 영역을 웨트 에칭에 의해 제거하였다. 그 다음, 레지스트 패턴을 제거하여 산화물 반도체층(26)을 형성하였다. 그 결과, 소스 전극(24)과 드레인 전극(25) 사이에 채널이 형성되도록, 산화물 반도체층(26)이 형성되었다.
-보호층의 형성-
다음으로, 기재 상에 0.4 ml의 보호층 형성용 도포액을 적하 도포하고, 도포된 도포액을 특정 조건에서 스핀 코팅하였다(5 초 동안 300 rpm에서 회전시킨 후, 20 초 동안 3,000 rpm에서 회전시키고, 5 초 동안 0 rpm으로 회전을 중지시킴). 이어서, 도포된 도포액을 1 시간 동안 120℃에서 대기에서 건조시킨 후, 3 시간 동안 400℃에서 O2 분위기에서 소성하여 SiO2-A2O3-B2O3-CaO-SrO 복합 금속 산화물 절연막(보호층)을 보호층(27)으로서 형성하였다. 이러한 방식으로, 전계 효과형 트랜지스터를 완성하였다.
보호층(27)의 평균 막 두께 약 30 nm였다.
마지막으로, 후처리의 열 처리로서, 30 분 동안 320℃에서 열 처리를 수행한 후, 전계 효과형 트랜지스터의 보호층(27)의 외관을 평가하였다. 결과를 표 2에 나타낸다.
<유전율 측정용 캐퍼시터의 제작>
도 10에 도시된 구조를 갖는 캐퍼시터를 제작하였다. 우선, 유리 기판(81) 상에 하부 전극(82)을 형성하였다. 구체적으로, Mo(몰리브덴) 막을 평균 막 두께가 약 100 nm가 되도록 금속 마스크를 통해 DC 스퍼터링에 의해 성막하였다. 다음으로, 각각의 실시예의 전계 효과형 트랜지스터의 보호층의 형성과 동일한 공정으로 유전층(82)을 형성하였다. 마지막으로, 하부 전극(82)과 동일한 재료 및 동일한 공정으로 유전층(83) 상에 상부 전극(84)을 형성하여 캐퍼시터를 제작하였다. 유전층(83)의 평균 막 두께는 30 nm였다. 제작된 캐퍼시터의 유전율을 LCR 미터(4284A, Agilent 제조)에 의해 측정하였다. 결과를 표 2에 나타낸다.
<선 팽창 계수 측정용 샘플의 제작>
각각의 실시예의 보호층 형성용 도포액(1 L)을 제조한 후, 용매를 제거하였다. 결과물을 백금 도가니에 넣고, 1,600℃에서 가열 및 용융한 후, 플로트 공정에 의해 직경 5 mm 및 높이 10 mm의 원주형 물체를 제작하였다. 제작된 원주형 물체에 대해 열 기계 분석 장치(8310 시리즈, Rigaku Corporation 제조)에 의해 20℃~300℃의 온도 범위에서 평균 선 팽창 계수를 측정하였다. 제작된 원주형 물체는 각각의 실시예의 전계 효과형 트랜지스터의 보호층을 조성이 동일하였고, 따라서 각각의 실시예의 전계 효과형 트랜지스터의 보호층과 동일한 선 팽창 계수를 가졌다.
Figure pat00001
Figure pat00002
표 2에서, "-"는 비가 0%인 것을 나타내며, 표 4, 6, 8, 11, 12, 13 및 15에서도 동일하다.
(실시예 5~7)
표 3에 나타낸 양에 따라, 1,1,1,3,3,3-헥사메틸 디실라잔(HMDS, Tokyo Ohka Kogyo Co., Ltd. 제조), 알루미늄 디(s-부톡시드)아세토아세트산 에스테르 킬레이트(Al 함량: 8.4%, Alfa 89349, Alfa Aesar 제조), 페닐 보레이트(Wako 163-23222, Wako Pure Chemical Industries, Ltd. 제조), 마그네슘 2-에틸헥사노에이트 톨루엔 용액(Mg 함량: 3%, Stream 12-1260, Strem Chemicals, Inc. 제조), 칼슘 2-에틸헥사노에이트 미네랄 스피릿 용액(Ca 함량: 5%, Wako 351-01162, Wako Chemical Ltd. 제조), 스트론튬 2-에틸헥사노에이트 톨루엔 용액(Sr 함량: 2%, Wako 195-09561, Wako Pure Chemical Industries, Ltd. 제조) 및 바륨 2-에틸헥사노에이트 톨루엔 용액(Ba 함량: 8%, Wako 021-09471, Wako Pure Chemical Industries, Ltd. 제조)을 톨루엔으로 희석하여 보호층 형성용 도포액을 얻었다. 보호층 형성용 도포액에 의해 형성된 금속 산화물은 표 4에 나타낸 조성을 가졌다.
실시예 1과 동일한 방식으로, 제조된 보호층 형성용 도포액을 사용하여 전계 효과형 트랜지스터, 캐퍼시터 및 원주형 물체를 제작하고, 실시예 1과 동일한 방식으로 평가하였다. 결과를 표 4에 나타낸다.
Figure pat00003
Figure pat00004
(실시예 8 및 9)
표 5에 나타낸 양에 따라, 1,1,1,3,3,3-헥사메틸 디실라잔(HMDS, Tokyo Ohka Kogyo Co., Ltd. 제조), 알루미늄 디(s-부톡시드)아세토아세트산 에스테르 킬레이트(Al 함량: 8.4%, Alfa 89349, Alfa Aesar 제조), 마그네슘 2-에틸헥사노에이트 톨루엔 용액(Mg 함량: 3%, Stream 12-1260, Strem Chemicals, Inc. 제조) 및 스트론튬 2-에틸헥사노에이트 톨루엔 용액(Sr 함량: 2%, Wako 195-09561, Wako Pure Chemical Industries, Ltd. 제조)을 톨루엔으로 희석하여 보호층 형성용 도포액을 제조하였다. 보호층 형성용 도포액에 의해 형성된 금속 산화물은 표 6에 나타낸 조성을 가졌다.
실시예 1과 동일한 방식으로, 제조된 보호층 형성용 도포액을 사용하여 전계 효과형 트랜지스터, 캐퍼시터 및 원주형 물체를 제작하고, 실시예 1과 동일한 방식으로 평가하였다. 결과를 표 6에 나타낸다.
Figure pat00005
Figure pat00006
(실시예 10 및 11)
표 7에 나타낸 양에 따라, 1,1,1,3,3,3-헥사메틸 디실라잔(HMDS, Tokyo Ohka Kogyo Co., Ltd. 제조), 2-이소프로폭시-4,4,5,5-테트라메틸-1,3,2-디옥사디옥사보롤란(Wako 325-41462, Wako Chemical Ltd. 제조), 칼슘 2-에틸헥사노에이트 미네랄 스피릿 용액(Ca 함량: 5%, Wako 351-01162, Wako Chemical Ltd. 제조) 및 바륨 2-에틸헥사노에이트 톨루엔 용액(Ba 함량: 8%, Wako 021-09471, Wako Pure Chemical Industries, Ltd. 제조)을 톨루엔으로 희석하여 보호층 형성용 도포액을 제조하였다. 보호층 형성용 도포액에 의해 형성된 금속 산화물은 표 8에 나타낸 조성을 가졌다.
실시예 1과 동일한 방식으로, 제조된 보호층 형성용 도포액을 사용하여 전계 효과형 트랜지스터, 캐퍼시터 및 원주형 물체를 제작하고, 실시예 1과 동일한 방식으로 평가하였다. 결과를 표 8에 나타낸다.
Figure pat00007
Figure pat00008
(실시예 12~18)
표 9 및 10에 나타낸 양에 따라, 테트라부톡시 실란(T5702-100G, Aldrich 제조), 마그네슘 2-에틸헥사노에이트 톨루엔 용액(Mg 함량: 3%, Stream 12-1260, Strem Chemicals, Inc. 제조), 칼슘 2-에틸헥사노에이트 미네랄 스피릿 용액(Ca 함량: 5%, Wako 351-01162, Wako Chemical Ltd. 제조), 스트론튬 2-에틸헥사노에이트 톨루엔 용액(Sr 함량: 2%, Wako 195-09561, Wako Pure Chemical Industries, Ltd. 제조) 및 바륨 2-에틸헥사노에이트 톨루엔 용액(Ba 함량: 8%, Wako 021-09471, Wako Pure Chemical Industries, Ltd. 제조)을 톨루엔으로 희석하여 보호층 형성용 도포액을 제조하였다. 보호층 형성용 도포액에 의해 형성된 금속 산화물은 표 11 및 12에 나타낸 조성을 가졌다.
실시예 1과 동일한 방식으로, 제조된 보호층 형성용 도포액을 사용하여 전계 효과형 트랜지스터, 캐퍼시터 및 원주형 물체를 제작하고, 실시예 1과 동일한 방식으로 평가하였다. 결과를 표 11 및 12에 나타낸다.
Figure pat00009
Figure pat00010
Figure pat00011
Figure pat00012
(비교예 1)
<전계 효과형 트랜지스터의 제작>
우선, 실시예 1과 동일한 방식으로 유리 기판 상에 게이트 전극, 게이트 절연층, 소스 전극 및 드레인 전극 및 산화물 반도체층을 형성하였다.
-보호층의 형성-
다음으로, 보호층을 형성하였다. 구체적으로, 0.4 ml의 불소 수지 도포액(Cytop CTL-809A, ASAHI GLASS CO., LTD. 제조)을 스핀 코팅에 의해 도포하였다(10 초 동안 500 rpm에서 회전 후 30 초 동안 2,000 rpm에서 회전). 다음으로, 도포된 도포액을 30 분 동안 90℃에서 프리베이크한 후, 60 분 동안 230℃에서 포스트베이크하여 산화물 반도체층을 피복하도록 보호층을 형성하였다. 이러한 식으로 형성된 보호층은 평균 막 두께가 약 1,500 nm였다.
마지막으로, 후처리의 열 처리로서, 30 분 동안 320℃에서 열 처리를 수행한 후, 전계 효과형 트랜지스터의 보호층(27)의 외관을 평가하였다. 결과를 표 13에 나타낸다.
<유전율 측정용 캐퍼시터의 제작>
도 10에 도시된 구조를 갖는 캐퍼시터를 제작하였다. 우선, 유리 기판(81) 상에 하부 전극(82)을 형성하였다. 구체적으로, Mo(몰리브덴) 막을 평균 막 두께가 약 100 nm가 되도록 금속 마스크를 통해 DC 스퍼터링에 의해 성막하였다. 다음으로, 비교예 1의 전계 효과형 트랜지스터의 보호층의 형성과 동일한 공정으로 유전층(83)을 형성하였다. 마지막으로, 하부 전극(82)과 동일한 재료 및 동일한 공정으로 유전층(83) 상에 상부 전극(84)을 형성하여 캐퍼시터를 제작하였다. 유전층(83)의 평균 막 두께는 1,500 nm였다. 제작된 캐퍼시터의 유전율을 LCR 미터(4284A, Agilent 제조)에 의해 측정하였다. 결과를 표 13에 나타낸다.
<선 팽창 계수 측정용 샘플의 제작>
우선, 불소 수지 도포액(Cytop CTL-809A, ASAHI GLASS CO., LTD. 제조)을 불소계 용매(CT-SOLV180, ASAHI GLASS CO., LTD. 제조)로 2 배 희석하여 도포액을 제조하였다. 다음으로, 0.4 ml의 도포액을 스핀 코팅에 의해 단결정 Si 기재 상에 도포하였다(10 초 동안 500 rpm에서 회전 후 30 초 동안 1,000 rpm에서 회전). 이어서, 도포된 도포액을 30 분 동안 90℃에서 프리베이크한 후, 60 분 동안 230℃에서 포스트베이크하여 선 팽창 계수 측정용 샘플을 제작하였다. 샘플의 평균 막 두께는 300 nm였다. 제작된 선 팽창 계수 측정용 샘플에 대해 20℃~80℃의 온도 범위에서의 평균 선 팽창 계수를 X선 반사율법에 의해 측정하였다. 결과를 표 13에 나타낸다.
(비교예 2)
<전계 효과형 트랜지스터의 제작>
우선, 실시예 1과 동일한 방식으로 유리 기판 상에 게이트 전극, 게이트 절연층, 소스 전극 및 드레인 전극 및 산화물 반도체층을 형성하였다.
-보호층의 형성-
다음으로, 보호층을 형성하였다. 구체적으로, 플라즈마 증강 화학 기상 증착(PECVD)에 의해 SiCl4를 원료로서 사용하여 SiO2층을 보호층으로서 형성하여 전계 효과형 트랜지스터를 완성하였다. 이러한 방식으로 형성된 보호층은 평균 막 두께가 약 30 nm였다.
마지막으로, 후처리의 열 처리로서, 30 분 동안 320℃에서 열 처리를 수행한 후, 전계 효과형 트랜지스터의 보호층(27)의 외관을 평가하였다. 결과를 표 13에 나타낸다.
<유전율 측정용 캐퍼시터의 제작>
도 10에 도시된 구조를 갖는 캐퍼시터를 제작하였다. 우선, 유리 기판(81) 상에 하부 전극(82)을 형성하였다. 구체적으로, Mo(몰리브덴) 막을 평균 막 두께가 약 100 nm가 되도록 금속 마스크를 통해 DC 스퍼터링에 의해 성막하였다. 다음으로, 비교예 2의 전계 효과형 트랜지스터의 보호층의 형성과 동일한 공정으로 유전층(83)을 형성하였다. 마지막으로, 하부 전극(82)과 동일한 재료 및 동일한 공정으로 유전층(83) 상에 상부 전극(84)을 형성하여 캐퍼시터를 제작하였다. 유전층(83)의 평균 막 두께는 30 nm였다. 제작된 캐퍼시터의 유전율을 LCR 미터(4284A, Agilent 제조)에 의해 측정하였다. 결과를 표 13에 나타낸다.
<선 팽창 계수 측정용 샘플의 제작>
SiCl4를 원료로서 사용하였다. 산수소 화염 중에서 가수 분해시켜 실리카 분말을 성장시켜 SiO2 다공질 재료를 얻었다. SiO2 다공질 재료를 1,600℃의 고온에서 용융시켜 직경이 5 mm이고 높이가 10 mm인 원주형 SiO2 유리를 제작하였다. 제작한 원주형 유리에 대해 열 기계 분석 장치(8310 시리즈, Rigaku Corporation 제조)에 의해 20℃~300℃의 온도 범위에서 평균 선 팽창 계수를 측정하였다. 제작된 원주형 유리는 비교예 2의 전계 효과형 트랜지스터의 보호층과 조성이 동일하였고, 따라서 비교예 2의 전계 효과형 트랜지스터의 보호층과 동일한 선 팽창 계수를 가졌다.
Figure pat00013
(비교예 3 및 4)
표 14에 나타낸 양에 따라, 테트라부톡시 실란(T5702-100G, Aldrich 제조), 알루미늄 디(s-부톡시드)아세토아세트산 에스테르 킬레이트(Al 함량: 8.4%, Alfa 89349, Alfa Aesar 제조) 및 2-이소프로폭시-4,4,5,5-테트라메틸-1,3,2-디옥사보롤란(Wako 325-41462, Wako Chemical Ltd. 제조)을 톨루엔으로 희석하여 보호층 형성용 도포액을 얻었다. 보호층 형성용 도포액에 의해 형성된 금속 산화물은 표 15에 나타낸 조성을 가졌다.
실시예 1과 동일한 방식으로, 제조된 보호층 형성용 도포액을 사용하여 전계 효과형 트랜지스터, 캐퍼시터 및 원주형 물체를 제작하고, 실시예 1과 동일한 방식으로 평가하였다. 결과를 표 15에 나타낸다.
Figure pat00014
Figure pat00015
<전계 효과형 트랜지스터의 외관, 및 보호층의 유전율 및 선 팽창 계수>
비교예 2~4의 전계 효과형 트랜지스터의 보호층은 각각 Mo 막으로 형성되는 소스 전극(24) 및 드레인 전극(25) 위의 위치, 또는 Mg-In계 산화물(In2MgO4) 막으로 형성된 산화물 반도체층(26) 위의 위치에서 박리가 확인되었다.
이것은 Mo 막 또는 Mg-In계 산화물(In2MgO4) 막은 선 팽창 계수가 약 30×10-7인데 비해, 비교예 2~4의 각 전계 효과형 트랜지스터의 보호층의 선 팽창 계수가 5×10-7~20×10-7로 작아, Mo 막 또는 Mg-In계 산화물 막과 보호층 사이의 계면에서 응력이 발생한 것 때문으로 생각된다.
상기에 비해, 실시예 1~18의 전계 효과형 트랜지스터의 보호층은 이의 조성으로 인해 유전율이 7.0 이하였지만, 선 팽창 계수가 30.0×10-7 이상으로, 박리가 없었고 우수한 결과를 나타냈다. 특히, 실시예 1~3, 5~14 및 16~18의 전계 효과형 트랜지스터의 보호층은 유전율이 6.0 이하이고, 선 팽창 계수가 30.0×10-7~60.0×10-7으로, 더욱 우수한 결과를 나타냈다.
또한, 비교예 1에서 제작한 전계 효과형 트랜지스터의 보호층 상에 박리는 관찰되지 않았다.
<트랜지스터 특성의 신뢰성 평가>
실시예 1~18 및 비교예 1에서 제작한 전계 효과형 트랜지스터 각각에 대하여 N2 분위기에서 DC 바이어스 스트레스 시험을 160 시간 동안 수행하였다.
구체적으로, 하기 2가지 유형의 스트레스 조건을 제공하였다.
(1) 게이트 전극(22)과 소스 전극(24) 사이의 전압(Vgs) +20 V(Vgs = +20 V) 및 드레인 전극(25)과 소스 전극(24) 사이의 전압(Vds) 0 V(Vds = 0 V)를 포함하는 조건
(2) Vgs = Vds = +20 V를 포함하는 조건
스트레스 조건을 Vgs = +20 및 Vds = 0V로 한 실시예 1에서 제작된 전계 효과형 트랜지스터의 결과를 도 11에 나타내며, 스트레스 조건을 Vgs = Vds = +20으로 한 이의 결과를 도 12에 나타낸다. 또한, 스트레스 조건을 Vgs = +20 및 Vds = 0 V로 한 비교예 1에서 제작된 전계 효과형 트랜지스터의 결과를 도 13에 나타내고, 스트레스 조건을 Vgs = Vds = +20으로 한 이의 결과를 도 14에 나타낸다. 도 11~14의 결과에서, 종축 상의 "E"는 10의 멱지수를 나타낸다. 예컨대, "1.E-03"은 "1×10-3" 및 "0.001"을 나타내고, "1.E-05"는 "1×10-5" 및 "0.00001"을 나타낸다.
트랜지스터 특성의 온셋 전압(Von)을, Vg를 -20 V에서 0.5 V씩 단계적으로 증가시키는 과정에서 Ids가 10-11 A를 초과하기 직전의 전압으로 정의하였다.
160 시간의 스트레스 시험 동안에 온셋 전압 Von의 시프트량 ΔVon에 주목하면, 시프트량 ΔVon은 도 11에서 +1.0 V이고 도 12에서 +1.5 V인 반면, 도 13의 그래프에서는 +8.0 V이고 도 14의 그래프에서는 +7.5 V였다. 실시예 1~16 및 비교예 1에서 제작된 전계 효과형 트랜지스터에 대해 수행된 160 시간의 스트레스 시험으로부터의 ΔVon의 결과를 표 16에 나타낸다. 실시예 1~18과 비교예 1 사이에 우위차가 있음이 표 16으로부터 확인되었다. 구체적으로, 실시예 1~18에서 제작된 전계 효과형 트랜지스터의 보호층은 비교예 1에서 제작된 전계 효과형 트랜지스터보다 반도체층(특히 산화물 반도체층)의 보호층으로서 더욱 적절함을 알 수 있었다.
또한, 실시예 1~18에서 제작된 전계 효과형 트랜지스터는 대기 중에서도 우수한 신뢰성을 나타냈다.
Figure pat00016
(실시예 19)
<유기 EL 표시 장치의 제작>
도 15에 도시된 유기 EL 표시 장치를 제작하였다.
-게이트 전극의 형성-
우선, 유리 기판(51) 상에 제1 게이트 전극(52) 및 제2 게이트 전극(53)을 형성하였다. 구체적으로, 투명 도전성 막인 ITO 막을 평균 막 두께가 약 100 nm가 되도록 DC 스퍼터링에 의해 유리 기판(51) 상에 형성하였다. 그 다음, 그 위에 포토레지스트를 도포하고, 도포된 포토레지스트를 프리베이크하고, 노광 장치에 의해 노광하고, 현상하여 형성되는 제1 게이트 전극(52) 및 제2 게이트 전극(53)의 패턴과 동일한 레지스트 패턴을 형성하였다. 레지스트 패턴이 형성되지 않은 ITO 막의 영역을 RIE에 의해 제거하였다. 그 다음, 레지스트 패턴을 제거하여 제1 게이트 전극(52) 및 제2 게이트 전극(53)을 형성하였다.
-게이트 절연층의 형성-
다음으로, 게이트 절연층(54)을 형성하였다. 구체적으로, Al2O3 막을 평균 막 두께가 약 300 nm가 되도록 RF 스퍼터링에 의해 제1 게이트 전극(52), 제2 게이트 전극(53) 및 유리 기판(51) 위에 형성하였다. 그 다음, 그 위에 포토레지스트를 도포하고, 도포된 포토레지스트를 프리베이크하고, 노광 장치에 의해 노광하고, 현상하여 형성되는 게이트 절연층(54)의 패턴과 동일한 레지스트 패턴을 형성하였다. 레지스트 패턴이 형성되지 않은 Al2O3 막의 영역을 제거한 후, 레지스트 패턴을 제거하여 게이트 절연층(54)을 형성하였다.
-소스 전극 및 드레인 전극의 형성-
다음으로, 제1 소스 전극(55) 및 제2 소스 전극(57) 및 제1 드레인 전극(56) 및 제2 드레인 전극(58)을 형성하였다. 구체적으로, 투명한 도전성 막인 ITO 막을 평균 막 두께가 약 100 nm가 되도록 DC 스퍼터링에 의해 게이트 절연층(54) 상에 형성하였다. 그 다음, 포토레지스트를 ITO 막 위에 도포하고, 도포된 포토레지스트를 프리베이크하고, 노광 장치에 의해 노광하고, 현상하여 형성되는 제1 소스 전극(55) 및 제2 소스 전극(57) 및 제1 드레인 전극(56) 및 제2 드레인 전극(58)의 패턴과 동일한 레지스트 패턴을 형성하였다. 레지스트 패턴이 형성되지 않은 ITO 막의 영역을 RIE에 의해 제거하였다. 그 다음, 레지스트 패턴을 제거하여 각각 ITO 막으로 형성된 제1 소스 전극(55) 및 제2 소스 전극(57) 및 제1 드레인 전극(56) 및 제2 드레인 전극(58)을 형성하였다.
-산화물 반도체층의 형성-
다음으로, 제1 산화물 반도체층(59) 및 제2 산화물 반도체층(60)을 형성하였다. 구체적으로, Mg-In계 산화물(In2MgO4) 막을 평균 막 두께가 약 100 nm가 되도록 DC 스퍼터링에 의해 형성하였다. 그 다음, 포토레지스트를 Mg-In계 산화물 막 위에 도포하고, 도포된 포토레지스트를 프리베이크하고, 노광 장치에 의해 노광하고, 현상하여 형성되는 제1 산화물 반도체층(59) 및 제2 산화물 반도체층(60)의 패턴과 동일한 레지스트 패턴을 형성하였다. 레지스트 패턴이 형성되지 않은 Mg-In계 산화물 막의 영역을 RIE에 의해 제거하였다. 그 다음, 레지스트 패턴을 제거하여 제1 산화물 반도체층(59) 및 제2 산화물 반도체층(60)을 형성하였다. 상기 기재된 방식으로, 제1 소스 전극(55)과 제1 드레인 전극(56) 사이에 채널이 형성되도록, 제1 산화물 반도체층(59)을 형성하였다. 또한, 제2 소스 전극(57)과 제2 드레인 전극(58) 사이에 채널이 형성되도록, 제2 산화물 반도체층(60)을 형성하였다.
-보호층의 형성-
다음으로, 제1 보호층(61) 및 제2 보호층(62)을 형성하였다.
우선, 표 1에 기재된 실시예 1에서의 양에 따라, 테트라부톡시 실란(T5702-100G, Aldrich 제조), 알루미늄 디(s-부톡시드)아세토아세트산 에스테르 킬레이트(Al 함량: 8.4%, Alfa 89349, Alfa Aesar 제조), 트리이소프로필 보레이트(Wako 320-41532, Wako Chemical Ltd. 제조), 칼슘 2-에틸헥사노에이트 미네랄 스피릿 용액(Ca 함량: 5%, 351-01162, Wako Chemical Ltd. 제조) 및 스트론튬 2-에틸헥사노에이트 톨루엔 용액(Sr 함량: 2%, 195-09561, Wako Pure Chemical Industries, Ltd. 제조)을 메시틸렌으로 희석하여 보호층 형성용 도포액을 형성하였다. 보호층 형성용 도포액에 의해 형성된 금속 산화물은 표 1에 기재된 실시예 1과 동일한 조성을 가졌다.
보호층 형성용 도포액을 잉크젯 인쇄에 의해 도포하여, 보호층이 제1 산화물 반도체층(59) 및 제2 산화물 반도체층(60)을 피복하도록 보호층을 형성하였다. 1 시간 동안 120℃에서 보호층을 건조시킨 후, 3 시간 동안 400℃에서 O2 분위기에서 소성을 수행하였다. 그 결과, SiO2-A2O3-B2O3-CaO-SrO 복합 금속 산화물 절연막(보호층)이 제1 보호층(61) 및 제2 보호층(62)으로서 얻어졌다. 제1 보호층(61) 및 제2 보호층(62)의 평균 막 두께는 약 30 nm였다.
-층간 절연막의 형성-
다음으로, 층간 절연막(63)을 형성하였다. 구체적으로, 포지티브형 감광성 유기 재료(SUMIRESIN EXCEL CRC 시리즈, Sumitomo Bakelite Co., Ltd. 제조)를 스핀 코팅에 의해 도포한 후, 프리베이크하고, 노광 장치에 의해 노광하고, 현상하여 소정 패턴을 얻었다. 그 다음, 결과물에 대해 30 분 동안 320℃에서 포스트베이크을 실시하여 제2 드레인 전극(58) 상에 스루홀을 갖는 층간 절연막(63)을 형성하였다. 이러한 방식으로 형성된 층간 절연막(63)은 평균 막 두께가 약 3 ㎛였다. 층간 절연막(63)의 포스트베이크 후에도 보호층(61 및 62)에 박리는 관찰되지 않았다.
-격벽의 형성-
다음으로, 격벽(64)을 형성하였다. 구체적으로, UV 오존 처리에 의해 층간 절연막(63)의 표면 개질을 수행하였다. 그 다음, 포지티브형 감광성 폴리이미드 수지(DL-1000, Toray Industries, Inc. 제조)를 스핀 코팅에 의해 그 위에 도포하고, 도포된 수지를 프리베이크하고, 노광 장치에 의해 노광하고, 현상하여 소정 패턴을 얻었다. 그 다음, 얻어진 패턴에 대해 30 분 동안 230℃에서 포스트베이크를 실시하여 격벽(64)을 형성하였다.
-양극의 형성-
다음으로, 양극(65)을 형성하였다. 구체적으로, UV 오존 처리에 의해 층간 절연막(63)의 표면 개질을 재차 수행한 후, 잉크젯 인쇄를 통해 그 위해 나노 입자를 함유하는 ITO 잉크를 도포하여 평균 막 두께가 약 50 nm인 양극(65)을 형성하였다.
-유기 EL층의 형성-
다음으로, 잉크젯 장치에 의해 고분자 유기 발광 재료를 사용하여 양극(65) 상에 유기 EL층(66)을 형성하였다.
-음극의 형성-
다음으로, 음극(67)을 형성하였다. 구체적으로, 유기 EL층(66) 및 격벽(64) 상에 MgAg를 진공 증착시켜 음극(67)을 형성하였다.
-봉지층의 형성-
다음으로, 봉지층(68)을 형성하였다. 구체적으로, SiNx 막을 평균 막 두께가 약 2 ㎛가 되도록 PECVD에 의해 형성하여 음극(67) 상에 봉지층(68)을 형성하였다.
-접합-
다음으로, 결과물을 대향 기판(70)에 접합하였다. 구체적으로, 접착층(69)을 봉지층(68) 상에 형성하고, 유리 기판으로 이루어진 대향 기판(70)을 그 위에 접합하였다. 기재된 방식으로, 도 15에 도시된 구조를 갖는 유기 EL 표시 장치의 표시 패널을 제작하였다.
-구동 회로의 접속-
다음으로, 구동 회로를 접속하였다. 구체적으로, 구동 회로(미도시)를 표시 패널에 접속하고, 표시 패널에 화상이 표시될 수 있도록 하였다. 기재된 방식으로, 유기 EL 표시 장치의 화상 표시 시스템을 제작하였다.
이 유기 EL 표시 장치는 전계 효과형 트랜지스터가 전층 투명한 막으로 이루어져 있고 음극에만 반사율이 높은 금속층을 사용하고 있으므로, 소위 "바텀 에미션"형의 유기 EL 표시 장치이다.
이 유기 EL 표시 소자는 고속 동작 및 고신뢰성을 나타냈다.
본 발명의 구체예는 예컨대 하기와 같다:
<1> 기재;
보호층;
상기 기재 및 상기 보호층 사이에 형성된 게이트 절연층;
상기 게이트 절연층과 접하도록 형성된 소스 전극 및 드레인 전극;
적어도 상기 소스 전극 및 상기 드레인 전극 사이에 형성되고 상기 게이트 절연층, 상기 소스 전극 및 상기 드레인 전극과 접하는 반도체층; 및
상기 게이트 절연층을 사이에 두고 상기 반도체층이 제공된 측과는 반대측에 형성되고 상기 게이트 절연층과 접하는 게이트 전극
을 포함하며,
상기 보호층이 적어도 Si 및 알칼리 토류 금속을 함유하는 복합 금속 산화물을 함유하는 전계 효과형 트랜지스터.
<2> 복합 금속 산화물이 Al, 또는 B, 또는 Al과 B의 조합을 더 함유하는 <1>에 따른 전계 효과형 트랜지스터.
<3> 반도체층이 산화물 반도체층인 <1> 또는 <2>에 따른 전계 효과형 트랜지스터.
<4> 알칼리 토류 금속이 Mg, Ca, Sr 및 Ba로 이루어지는 군에서 선택되는 1종 이상인 <1> 내지 <3> 중 어느 하나에 따른 전계 효과형 트랜지스터.
<5> 구동 신호에 따라 광 출력이 제어되는 광 제어 소자; 및
<1> 내지 <4> 중 어느 하나에 따른 전계 효과형 트랜지스터를 포함하며 상기 광 제어 소자를 구동하는 구동 회로
를 포함하는 표시 소자.
<6> 광 제어 소자가 일렉트로루미네센스 소자, 일렉트로크로믹 소자, 액정 소자, 전기 영동 소자 또는 일렉트로웨팅 소자를 포함하는 <5>에 따른 표시 소자.
<7> 화상 데이터에 따른 화상을 표시하는 화상 표시 장치로서,
각각 매트릭스형으로 배치된 복수의 <5> 또는 <6>에 따른 표시 소자;
각 표시 소자에 있어서의 각 전계 효과형 트랜지스터에 게이트 전압을 개별로 인가하기 위한 복수의 배선; 및
상기 화상 데이터에 따라 상기 각 전계 효과형 트랜지스터의 게이트 전압을 상기 배선을 통해 개별로 제어하는 표시 제어 장치
를 포함하는 화상 표시 장치.
<8> <7>에 따른 화상 표시 장치; 및
표시하는 화상 정보에 기초하여 화상 데이터를 작성하고 상기 화상 데이터를 상기 화상 표시 장치에 출력하는 화상 데이터 작성 장치
를 포함하는 시스템.
11 전계 효과형 트랜지스터
12 전계 효과형 트랜지스터
13 캐퍼시터
14 전계 효과형 트랜지스터
15 캐퍼시터
16 대향 전극
21 기재
22 게이트 전극
23 게이트 절연층
24 소스 전극
25 드레인 전극
26 산화물 반도체층
27 보호층
31 기재
32 제1 게이트 전극
33 제2 게이트 전극
34 게이트 절연층
35 제1 소스 전극
36 제2 소스 전극
37 제1 드레인 전극
38 제2 드레인 전극
39 제1 산화물 반도체층
40 제2 산화물 반도체층
41 제1 보호층
42 제2 보호층
43 층간 절연막
44 유기 EL층
45 음극
51 유리 기판
52 제1 게이트 전극
53 제2 게이트 전극
54 게이트 절연층
55 제1 소스 전극
56 제1 드레인 전극
57 제2 소스 전극
58 제2 드레인 전극
59 제1 산화물 반도체층
60 제2 산화물 반도체층
61 제1 보호층
62 제1 보호층
63 층간 절연막
64 격벽
65 양극
66 유기 EL층
67 음극
68 봉지층
69 접착층
70 대향 기판
81 유리 기판
82 하부 전극
83 유전층
84 상부 전극
302, 302' 표시 소자
310 디스플레이
312 음극
314 양극
320, 320' 구동 회로
340 유기 EL 박막층
342 전자 수송층
344 발광층
346 정공 수송층
350 유기 EL 소자
370 액정 소자
372 대향 전극
400 표시 제어 장치
402 화상 데이터 처리 회로
404 주사선 구동 회로
406 데이터선 구동 회로

Claims (8)

  1. 기재;
    보호층;
    상기 기재 및 상기 보호층 사이에 형성된 게이트 절연층;
    상기 게이트 절연층과 접하도록 형성된 소스 전극 및 드레인 전극;
    적어도 상기 소스 전극 및 상기 드레인 전극 사이에 형성되고, 상기 게이트 절연층, 상기 소스 전극 및 상기 드레인 전극과 접하는 반도체층; 및
    상기 게이트 절연층을 게이트 전극과 상기 반도체층의 사이에 두고 상기 반도체층이 제공된 측과는 반대측에 형성되고, 상기 게이트 절연층과 접하는 게이트 전극
    을 포함하며,
    상기 보호층이 적어도 Si 및 알칼리 토류 금속을 함유하는 복합 금속 산화물을 함유하는 전계 효과형 트랜지스터.
  2. 제1항에 있어서, 복합 금속 산화물이 Al, 또는 B, 또는 Al과 B의 조합을 더 함유하는 전계 효과형 트랜지스터.
  3. 제1항에 있어서, 반도체층이 산화물 반도체층인 전계 효과형 트랜지스터.
  4. 제1항에 있어서, 알칼리 토류 금속이 Mg, Ca, Sr 및 Ba로 이루어지는 군에서 선택되는 1종 이상인 전계 효과형 트랜지스터.
  5. 구동 신호에 따라 광 출력이 제어되는 광 제어 소자; 및
    제1항 내지 제4항 중 어느 한 항에 따른 전계 효과형 트랜지스터를 포함하며, 상기 광 제어 소자를 구동하는 구동 회로
    를 포함하는 표시 소자.
  6. 제5항에 있어서, 광 제어 소자가 일렉트로루미네센스 소자, 일렉트로크로믹 소자(electrochromic element), 액정 소자, 전기 영동 소자 또는 일렉트로웨팅(electrowetting) 소자를 포함하는 표시 소자.
  7. 화상 데이터에 따른 화상을 표시하는 화상 표시 장치로서,
    매트릭스형으로 배치되고, 각각 제5항에 따르는 복수의 표시 소자;
    각 표시 소자에 있어서의 각 전계 효과형 트랜지스터에 게이트 전압을 개별로 인가하기 위한 복수의 배선; 및
    상기 화상 데이터에 따라 상기 각 전계 효과형 트랜지스터의 게이트 전압을 상기 배선을 통해 개별로 제어하는 표시 제어 장치
    를 포함하는 화상 표시 장치.
  8. 제7항에 따른 화상 표시 장치; 및
    표시하는 화상 정보에 기초하여 화상 데이터를 작성하고 상기 화상 데이터를 상기 화상 표시 장치에 출력하는 화상 데이터 작성 장치
    를 포함하는 시스템.
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Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9711571B2 (en) * 2013-09-10 2017-07-18 University-Industry Cooperation Group Of Kyung Hee University Smart window comprising electrochromic device and organic light-emitting device
JP6394171B2 (ja) * 2013-10-30 2018-09-26 株式会社リコー 電界効果型トランジスタ、表示素子、画像表示装置、及びシステム
JP6651714B2 (ja) * 2014-07-11 2020-02-19 株式会社リコー ｎ型酸化物半導体製造用塗布液、電界効果型トランジスタ、表示素子、画像表示装置、及びシステム
JP6246952B2 (ja) * 2015-01-28 2017-12-13 富士フイルム株式会社 酸化物保護膜の製造方法、及び薄膜トランジスタの製造方法
US9685469B2 (en) * 2015-04-03 2017-06-20 Apple Inc. Display with semiconducting oxide and polysilicon transistors
JP6582655B2 (ja) * 2015-07-14 2019-10-02 株式会社リコー 電界効果型トランジスタ、表示素子、画像表示装置、及びシステム
EP3125296B1 (en) 2015-07-30 2020-06-10 Ricoh Company, Ltd. Field-effect transistor, display element, image display device, and system
JP6828293B2 (ja) 2015-09-15 2021-02-10 株式会社リコー ｎ型酸化物半導体膜形成用塗布液、ｎ型酸化物半導体膜の製造方法、及び電界効果型トランジスタの製造方法
US10269293B2 (en) 2015-10-23 2019-04-23 Ricoh Company, Ltd. Field-effect transistor (FET) having gate oxide insulating layer including SI and alkaline earth elements, and display element, image display and system including FET
JP6794706B2 (ja) * 2015-10-23 2020-12-02 株式会社リコー 電界効果型トランジスタ、表示素子、画像表示装置、及びシステム
US10312373B2 (en) 2015-11-17 2019-06-04 Ricoh Company, Ltd. Field-effect transistor (FET) having oxide insulating layer disposed on gate insulating film and between source and drain electrodes, and display element, display and system including said FET, and method of manufacturing said FET
JP6878820B2 (ja) * 2015-11-17 2021-06-02 株式会社リコー 電界効果型トランジスタ、表示素子、表示装置、システム、及び電界効果型トランジスタの製造方法
JP6607013B2 (ja) 2015-12-08 2019-11-20 株式会社リコー 電界効果型トランジスタ、表示素子、画像表示装置、及びシステム
US10600916B2 (en) 2015-12-08 2020-03-24 Ricoh Company, Ltd. Field-effect transistor, display element, image display device, and system
JP2017105013A (ja) * 2015-12-08 2017-06-15 株式会社リコー ガスバリア性積層体、半導体装置、表示素子、表示装置、システム
US10170635B2 (en) 2015-12-09 2019-01-01 Ricoh Company, Ltd. Semiconductor device, display device, display apparatus, and system
JP6907512B2 (ja) * 2015-12-15 2021-07-21 株式会社リコー 電界効果型トランジスタの製造方法
CN106952948A (zh) * 2016-01-06 2017-07-14 中华映管股份有限公司 主动元件及其制作方法
JP6665536B2 (ja) 2016-01-12 2020-03-13 株式会社リコー 酸化物半導体
CN105676259B (zh) * 2016-01-27 2018-12-04 泉州市金太阳电子科技有限公司 一种基于二硫化钼晶体管的闪烁体探测器及其制作方法
KR102142038B1 (ko) 2016-02-01 2020-09-14 가부시키가이샤 리코 전계 효과 트랜지스터, 그 제조 방법, 디스플레이 소자, 디스플레이 디바이스, 및 시스템
JP6701835B2 (ja) 2016-03-11 2020-05-27 株式会社リコー 電界効果型トランジスタ、表示素子、画像表示装置、及びシステム
JP6607309B2 (ja) 2016-03-18 2019-11-20 株式会社リコー 電界効果型トランジスタの製造方法
US10818705B2 (en) 2016-03-18 2020-10-27 Ricoh Company, Ltd. Method for manufacturing a field effect transistor, method for manufacturing a volatile semiconductor memory element, method for manufacturing a non-volatile semiconductor memory element, method for manufacturing a display element, method for manufacturing an image display device, and method for manufacturing a system
JP6798173B2 (ja) * 2016-07-19 2020-12-09 株式会社リコー 電界効果型トランジスタ及びその製造方法、表示素子、表示装置、システム
JP6852296B2 (ja) * 2016-07-19 2021-03-31 株式会社リコー 電界効果型トランジスタの製造方法
KR20180047540A (ko) * 2016-10-31 2018-05-10 엘지디스플레이 주식회사 유기 발광 표시 장치
WO2018101278A1 (ja) * 2016-11-30 2018-06-07 株式会社リコー 酸化物又は酸窒化物絶縁体膜形成用塗布液、酸化物又は酸窒化物絶縁体膜、電界効果型トランジスタ、及びそれらの製造方法
JP2018156963A (ja) * 2017-03-15 2018-10-04 株式会社リコー 電界効果型トランジスタ、表示素子、表示装置、システム、及びそれらの製造方法
JP7305933B2 (ja) 2018-07-23 2023-07-11 株式会社リコー 金属酸化物膜形成用塗布液、酸化物絶縁体膜、電界効果型トランジスタ、表示素子、画像表示装置、及びシステム
CN111129083A (zh) * 2019-12-11 2020-05-08 深圳市华星光电半导体显示技术有限公司 显示面板的制造方法及显示面板

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59150430A (ja) * 1983-02-17 1984-08-28 Toshiba Corp 半導体デバイス
KR20070046614A (ko) * 2005-10-31 2007-05-03 삼성에스디아이 주식회사 절연체층 또는 전자 방출원 형성용 조성물, 이로부터 얻은절연체층 또는 전자 방출원 및 이들을 구비한 전자 방출소자
JP2010122217A (ja) * 2008-11-19 2010-06-03 Robert Bosch Gmbh 電界効果トランジスタの不動態化のための方法
JP2012216780A (ja) * 2011-03-31 2012-11-08 Ricoh Co Ltd ｐ型酸化物、ｐ型酸化物製造用組成物、ｐ型酸化物の製造方法、半導体素子、表示素子、画像表示装置、及びシステム

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE68918124T2 (de) * 1988-02-02 1995-02-23 Hitachi Chemical Co Ltd Beschichtungsflüssigkeit zur Herstellung einer Oxidschicht.
JPH05214296A (ja) 1992-02-04 1993-08-24 Hitachi Chem Co Ltd 酸化物被膜形成用塗布液および酸化物被膜の製造法
JPH06295618A (ja) * 1993-04-06 1994-10-21 Sumitomo Chem Co Ltd 誘電体組成物、その製造方法及び薄膜コンデンサ
DE69827259T2 (de) 1997-07-15 2006-02-16 Asahi Kasei Kabushiki Kaisha Zusammensetzungen aus alkoxysilan und organischem polymer zur herstellung von dünnen isolierenden schichten und deren verwendung
US7288420B1 (en) 1999-06-04 2007-10-30 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing an electro-optical device
JP4840547B2 (ja) * 2000-04-17 2011-12-21 Ｊｓｒ株式会社 絶縁膜形成用組成物、絶縁膜の形成方法およびシリカ系膜
KR100508296B1 (ko) * 2002-02-01 2005-08-17 세이코 엡슨 가부시키가이샤 회로 기판, 전기 광학 장치 및 전자 기기
JP2004323308A (ja) * 2003-04-24 2004-11-18 Kyocera Corp 低温焼成磁器組成物、低温焼成磁器とその製造方法、並びにそれを用いた配線基板とその実装構造
JP4422452B2 (ja) * 2003-09-12 2010-02-24 京セラ株式会社 配線基板
WO2005093695A1 (ja) * 2004-03-26 2005-10-06 Pioneer Corporation サブピクセル
CN101253638B (zh) * 2005-08-29 2010-09-22 京瓷株式会社 层叠型压电元件以及使用该压电元件的喷射装置
JP5135709B2 (ja) 2006-04-28 2013-02-06 凸版印刷株式会社 薄膜トランジスタ及びその製造方法
KR101287211B1 (ko) 2006-06-30 2013-07-16 엘지디스플레이 주식회사 박막트랜지스터의 제조방법 및 이를 이용한 ｔｆｔ 어레이기판의 제조방법
KR101255512B1 (ko) 2006-06-30 2013-04-16 엘지디스플레이 주식회사 Ｔｆｔ 어레이 기판의 제조방법
JP5227563B2 (ja) * 2006-10-26 2013-07-03 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101410926B1 (ko) 2007-02-16 2014-06-24 삼성전자주식회사 박막 트랜지스터 및 그 제조방법
KR20080099084A (ko) * 2007-05-08 2008-11-12 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법
JP5354999B2 (ja) * 2007-09-26 2013-11-27 キヤノン株式会社 電界効果型トランジスタの製造方法
KR101516034B1 (ko) * 2007-12-25 2015-05-04 이데미쓰 고산 가부시키가이샤 산화물 반도체 전계효과형 트랜지스터 및 그의 제조 방법
US8188564B2 (en) * 2007-12-27 2012-05-29 Sharp Kabushiki Kaisha Semiconductor device having a planarizing film formed in a region of a step portion
JP5141325B2 (ja) * 2008-03-21 2013-02-13 凸版印刷株式会社 有機ｅｌディスプレイパネルの製造方法
TWI414502B (zh) * 2008-05-13 2013-11-11 Corning Inc 含稀土元素之玻璃材料及基板及含該基板之裝置
KR101516050B1 (ko) * 2008-08-27 2015-05-04 이데미쓰 고산 가부시키가이샤 전계 효과형 트랜지스터, 그의 제조 방법 및 스퍼터링 타겟
JP2010103203A (ja) 2008-10-22 2010-05-06 Konica Minolta Holdings Inc 薄膜トランジスタおよびその製造方法
JP2010182819A (ja) 2009-02-04 2010-08-19 Sony Corp 薄膜トランジスタおよび表示装置
US8662158B2 (en) * 2009-07-10 2014-03-04 Keihin Corporation Vehicular air conditioning apparatus
WO2011007682A1 (en) * 2009-07-17 2011-01-20 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
CN105810753A (zh) * 2009-09-04 2016-07-27 株式会社半导体能源研究所 半导体器件及其制造方法
JP2011100975A (ja) 2009-10-09 2011-05-19 Jsr Corp 発光素子、発光素子の製造方法、及び発光素子保護層形成用組成物
JP5899615B2 (ja) 2010-03-18 2016-04-06 株式会社リコー 絶縁膜の製造方法及び半導体装置の製造方法
JP5633346B2 (ja) * 2009-12-25 2014-12-03 株式会社リコー 電界効果型トランジスタ、半導体メモリ、表示素子、画像表示装置及びシステム
JP2011222788A (ja) * 2010-04-09 2011-11-04 Dainippon Printing Co Ltd 薄膜トランジスタ基板
IT1402887B1 (it) 2010-11-23 2013-09-27 Getters Spa Getter composito multistrato migliorato
JP5729055B2 (ja) 2011-03-18 2015-06-03 株式会社リコー 電界効果型トランジスタ、表示素子、画像表示装置、及びシステム
JP6394171B2 (ja) * 2013-10-30 2018-09-26 株式会社リコー 電界効果型トランジスタ、表示素子、画像表示装置、及びシステム

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59150430A (ja) * 1983-02-17 1984-08-28 Toshiba Corp 半導体デバイス
KR20070046614A (ko) * 2005-10-31 2007-05-03 삼성에스디아이 주식회사 절연체층 또는 전자 방출원 형성용 조성물, 이로부터 얻은절연체층 또는 전자 방출원 및 이들을 구비한 전자 방출소자
JP2010122217A (ja) * 2008-11-19 2010-06-03 Robert Bosch Gmbh 電界効果トランジスタの不動態化のための方法
JP2012216780A (ja) * 2011-03-31 2012-11-08 Ricoh Co Ltd ｐ型酸化物、ｐ型酸化物製造用組成物、ｐ型酸化物の製造方法、半導体素子、表示素子、画像表示装置、及びシステム

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