KR20170077213A - 기판 및 제조 방법 - Google Patents

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KR20170077213A
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layer
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circuit
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interposer
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KR1020177014764A
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홍 센
리앙 왕
가브리엘 지. 게바라
라제쉬 카트카르
사이프리안 에메카 우조
로라 윌스 미르카리미
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인벤사스 코포레이션
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Abstract

인터포저(110)는 상부 및/또는 저부 표면에서 회로 모듈(예컨대, IC(112))에 대한 연결을 위한 접촉 패드를 구비한다. 인터포저는 다수의 층(110.i)으로 제조되는 기판을 포함한다. 각각의 층은 회로를 갖춘 기판(110S), 가능하게는 세라믹 기판일 수 있다. 기판은 수직으로 연장된다. 다수의 인터포저가 인터포저의 층에 대응하는 수직 층(310.i)으로 제조되는 단일 구조체(310) 내에 제조된다. 구조체는 인터포저를 제공하기 위해 수평 평면(314)을 따라 다이싱된다. 인터포저의 수직 전도성 라인(기판-관통 비아와 유사함)이 다이싱 전에 그리고 모든 기판이 서로 부착되기 전에 기판의 표면 상에 형성될 수 있다. 따라서, 수직 전도성 라인을 위한 기판-관통 구멍을 만들 필요가 없다. 비-수직 특징부가 또한 기판이 서로 부착되기 전에 기판의 표면 상에 형성될 수 있다. 다른 실시예가 또한 제공된다.

Description

기판 및 제조 방법{SUBSTRATES AND METHODS OF MANUFACTURE}
본 개시는 전자 기술에 관한 것이며, 보다 구체적으로는 반도체 집적 회로를 서로 그리고 다른 회로에 연결하는 데 사용되는 기판(substrate)에 관한 것이다.
집적 회로(IC)는 다른 회로에 연결하기 어려운 아주 작은, 밀접하게-위치된 접촉 패드를 갖는데, 그 연결이 어려운 이유는 접촉 패드가 서로 단락될 수 있고(예를 들어, 솔더(solder)에 의해), 회로 구조체의 휨(warpage)으로 인해 다른 회로와 오정렬될 수 있고, 열 팽창에 기인하는 응력에 의해 다른 회로로부터 파단될 수 있기 때문이다.
IC와 다른 회로는 2010년 11월 16일자로 가와무라(Kawamura) 등에게 허여된 미국 특허 제7,833,370호에 기재된 종류의 다층 세라믹 인터포저(interposer)(110)(도 1a)와 같은 공통 기판을 통해 상호연결될 수 있다. 도 1a에서, IC(120)는 솔더, 접착제, 또는 어떤 다른 유형일 수 있는 연결부(124)에 의해 인터포저(110)의 접촉 패드(110C)에 부착된 접촉 패드(120C)를 구비한다. 인터포저(110)는 접촉 패드(110C)를 원하는 패턴으로 상호연결하는 전도성 라인(conductive line)을 포함한다. 전도성 라인은 수평 전도성 라인(110LH)과 수직 전도성 비아(via)(110LV)를 포함한다. 이 예에서, 인터포저(110)는 상부 및 저부 둘 모두 상에 접촉 패드(110C)를 구비한다; 저부 접촉 패드는 124'와 같은 연결부에 의해 인쇄 회로 보드(printed circuit board, PCB)(114)와 같은 다른 기판에 연결될 수 있다. 기판(110)이 상부 및 저부 둘 모두 상에 접촉 패드를 구비하기 때문에 그것을 "인터포저"로 지칭한다. 과거에, 용어 "인터포저"는 접촉 패드(110C)가 저부와는 상이하게 상부에서 이격된 경우에 사용되었다: 상부 접촉 패드(110C)는 패드(120C) 사이의 IC의 아주 작은 간격에 정합하도록 근접-이격될 수 있는 반면, 저부 접촉 패드(110C)는 PCB에 사용되는 것과 같은 더 조대한 제조 기술에 정합하도록 더 멀리 떨어질 수 있다. 그러나, 보다 최근의 사용에서, 용어 "인터포저"는 다른 회로를 상호연결하는 데 사용되고 상부 및 저부 둘 모두 상에 접촉 패드를 구비하는 임의의 기판을 의미할 수 있다.
도 1a의 인터포저(110)는 2개의 층(110.1, 110.2)을 구비한다. 도 1b는 2개의 층의 분해 사시도이고, 도 1a는 수직 평면 A-A(직교 XYZ 좌표계의 XZ 평면에 평행함)에 의해 인터포저의 전면 부분(front part)을 절단함으로써 얻어진 절단도를 도시한다. 인터포저는 수평 위치로, 즉 수평 XY 평면을 따라 연장되어 도시된다. 각각의 층(110.i(110.1, 110.2))은 수평으로 연장되는 세라믹 시트(110S)를 포함한다. 각각의 층(110.i)에서, 수평 라인(110LH)은 세라믹 시트의 상부에 있고, 수직 비아(110LV)는 세라믹 시트를 관통하여 수평 라인(110LH)을 밑에 있는 특징부에 연결한다. 수직 비아(110LV)는 "그린(green)" 세라믹(즉, 세라믹이 소성(firing)되기 전) 내에 구멍을 천공하고 이 구멍을 전도성 페이스트(conductive paste)로 충전함으로써 형성된다.
이 섹션은 본 발명의 일부 특징을 요약한다. 다른 특징이 후속 섹션에서 기술될 수 있다.
몇몇 실시예는 층의 신규한 배열을 갖는 다층 인터포저 및 다른 구조체를 제공한다. 몇몇 실시예가 하기에 기술된다. 본 발명은 첨부된 청구범위에 의해 한정된다.
도 1a는 종래 기술에 따른 인터포저에 부착된 집적 회로의 사시 절단도.
도 1b는 도 1a의 구조체의 분해 사시도.
도 2는 본 발명의 몇몇 실시예에 따른, 인터포저를 제공하는, 또는 인터포저를 제공하도록 증강될 수 있는 다층 기판의 사시 절단도.
도 3은 본 발명의 몇몇 실시예에 따른, 각각이 인터포저를 제공하는, 또는 인터포저를 제공하도록 증강될 수 있는 다수의 다층 기판으로 분리될 수 있는 구조체의 사시 절단도.
도 4a와 도 4b는 본 발명의 몇몇 실시예에 따른 인터포저에 부착된 집적 회로의 사시 절단도.
도 5a는 본 발명의 몇몇 실시예에 따른, 인터포저를 제공하는, 또는 인터포저를 제공하도록 증강될 수 있는 다층 기판의 하나의 층의 사시 절단도.
도 5b는 본 발명의 몇몇 실시예에 따른, 인터포저를 제공하는, 또는 인터포저를 제공하도록 증강될 수 있는 다층 기판의 분해 단면도.
도 6a는 본 발명의 몇몇 실시예에 따른, 각각이 인터포저를 제공하는, 또는 인터포저를 제공하도록 증강될 수 있는 다수의 다층 기판으로 분리될 수 있는 구조체의 하나의 층을 위한 기판의 사시도.
도 6b는 본 발명의 몇몇 실시예에 따른 제조 공정에서의 도 8a의 층의 측면도.
도 6c와 도 7은 본 발명의 몇몇 실시예에 따른, 각각이 인터포저를 제공하는, 또는 인터포저를 제공하도록 증강될 수 있는 다수의 다층 기판으로 분리될 수 있는 구조체의 측면도.
도 8a는 본 발명의 몇몇 실시예에 따른, 각각이 인터포저를 제공하는, 또는 인터포저를 제공하도록 증강될 수 있는 다수의 다층 기판으로 분리될 수 있는 구조체의 층의 측면도.
도 8b는 본 발명의 몇몇 실시예에 따른, 각각이 인터포저를 제공하는, 또는 인터포저를 제공하도록 증강될 수 있는 다수의 다층 기판으로 분리될 수 있는 구조체의 측면도.
도 9a는 본 발명의 몇몇 실시예에 따른, 각각이 인터포저를 제공하는, 또는 인터포저를 제공하도록 증강될 수 있는 다수의 다층 기판으로 분리될 수 있는 구조체의 사시도.
도 9b는 도 9a의 구조체로부터 얻어진 다층 기판의 사시도.
도 10은 본 발명의 몇몇 실시예에 따른, 각각이 인터포저를 제공하는, 또는 인터포저를 제공하도록 증강될 수 있는 다수의 다층 기판으로 분리될 수 있는 구조체의 사시도.
이 섹션에 기술되는 실시예는 본 발명을 예시하지만 제한하지 않는다. 본 발명은 첨부된 청구범위에 의해 한정된다.
본 발명의 일 태양은 IC와 다른 회로를 상호연결하는 데 사용되는 인터포저 또는 다른 기판 내의 전도성 라인의 레이아웃(layout)에 관한 것이다. 보다 구체적으로, 도 1a의 110LV와 같은 수직 비아에 더하여, 본 개시의 몇몇 실시예는 세라믹 및 비-세라믹 기판 상에 형성될 수 있는 대각선 라인(diagonal line)(하향으로 연장되는 비-수직 라인)과 다른 형상 및 특징부를 포함한다. 도 2는 2-층 인터포저를 위한 예시적인 특징부(110L)를 도시한다. 인터포저는 도 1a와의 비교를 용이하게 하기 위해 수평으로 연장되는 것으로 도시된다; 도 2는 도 1a에서와 같이 수직 단면 평면을 사용하여 얻어진 절단도이다. 중요하게, 도 2에서, 층(110.1, 110.2)이 도 1a에서와는 상이하게 배열된다: 도 1a의 층은 수평으로 연장되고 서로 겹쳐져 적층되지만; 도 2의 층은 하나가 다른 것 앞에 있도록 적층된다(층(110.2)이 110.1 앞에 있음). 이러한 아키텍처는 기판(110S)의 수직 표면 상에 전도성 라인 및 다른 특징부를 제조하는 것을 용이하게 한다. 도 2의 유형의 인터포저는 110L.10과 같은 수직 전도성 라인(비아)을 구비할 수 있고, 이러한 라인은 2-층 인터포저의 전체 높이(Z-치수)를 통해 연장될 수 있다. 또한, 인터포저는 또한 가능하게는 전체 높이에 걸쳐 연장되는, 110L.1과 같은 대각선 전도성 라인을 구비할 수 있다; 대각선 라인은 높은 속도 및 낮은 전력 소비를 달성하기 위해, 보다 많은 상호연결 루트(route)를 제공하기 위해, 또는 다른 목적을 위해, 수직 및 수평 세그먼트(segment)로 이루어진 라인보다 짧은 전도성 경로를 제공할 수 있다. 특징부(110L)는 커패시터(capacitor)(커패시터 플레이트(110L.2)에 유의함), 저항기(resistor), 인덕터(inductor), 다이오드(diode), 트랜지스터(transistor), 및 다른 회로 요소를 포함할 수 있다. 특징부(110L)는 전도성 특징부의 다수의 레벨이 유전체 층에 의해 분리된 멀티-레벨(multi-level) 재배선 층(redistribution layer, RDL, 도 2에 도시되지 않음)을 포함할 수 있다. 특징부(110L)는 비-전도성 요소, 예컨대 트랜지스터, 다이오드 등을 위한 비-전도성 반도체 특징부를 포함할 수 있다. 특징부(110L)는 또한 비-회로 요소, 예컨대 고 열 전도성 재료(가능하게는 금속 또는 다른 재료, 가능하게는 인접 기판(110S)보다 더 열 전도성)로 제조된 열 확산기(heat spreader)를 포함할 수 있다; 그러한 열 확산기는 인터포저의 내부로부터 인터포저의 경계로 열을 전도한다. 예를 들어, 특징부(110L.10)는 임의의 회로의 일부가 아닌 열 확산기일 수 있다.
몇몇 실시예는 가능하게는 일괄적으로(즉, 다수의 인터포저에 대해 동시에) 그러한 특징부의 제조를 용이하게 하는 신규한 제조 방법을 제공한다. 따라서, 몇몇 실시예에서, 110과 같은 다수의 인터포저가 단일 구조체(310)(도 3)의 일부로서 제조된다. 도 3의 예에서, 구조체는 수평 평면(314)을 따라 다이싱(dicing)될 때 4개의 인터포저(110)를 제공할 것이다. 각각의 인터포저(110)와 마찬가지로, 구조체(310)는 2-층 구조체이며, 이때 층(310.1, 310.2)이 수직으로 연장된다. 층(310.1)은 모든 인터포저의 층(110.1)을 제공할 것이고, 층(310.2)은 모든 인터포저의 층(110.2)을 제공할 것이다. 2개 초과의 층이 존재할 수 있다.
각각의 층(310.i)(310.1, 310.2)은 대응하는 인터포저 층(110.i)을 위한 특징부(110L)를 제공하는 특징부(310L)를 포함한다. 특징부(310L)는 층(310.i)의 대형 수직 표면 상에 형성되며, 따라서 이들 특징부는 도 1a에서와 같은 수직 비아로 제한되지 않는다. 그러한 특징부는 수평 라인(예를 들어, 도 2의 110L.3 및 110L.3')을 포함할 수 있고, 위에서 설명된 바와 같은 수직 및 대각선 라인과 다른 특징부를 포함할 수 있다. 추가의 수평 특징부가 인터포저 개별화(singulation) 후에(즉, 평면(314)을 따른 다이싱 후에) 대형 상부 및 저부 인터포저 표면 상에 제조될 수 있다. 도 2의 인터포저에 대해, 개별화 후에 인터포저의 상부에 형성된 특징부가 도 4a와 도 4b의 예에서 110L.A로 도시된다. 이들 특징부는 전도성 라인(예를 들어, 110L.A1), 접촉 패드(예를 들어, 110L.AC)를 포함할 수 있고, 저항기, 트랜지스터, 커패시터, 인덕터, 및 다른 특징부를 포함할 수 있다. 이들 특징부는 다수의 층(110.i)에 걸쳐 임의의 방향으로 연장될 수 있다; 예를 들어, 전도성 라인 또는 접촉 패드가 다수의 층에 걸쳐 연장될 수 있다. 그러한 특징부의 다수의 레벨이 유전체(510)(도 4b)에 의해 분리되어 제공될 수 있다. 유사한 특징부가 인터포저의 저부 표면 상에 제공될 수 있다.
이들 인터포저는 임의의 원하는 방식으로 사용될 수 있다. 도 4a에서, IC(120)가 접촉 패드가 위를 향한 상태로 인터포저의 상부 표면에 부착된다; IC의 접촉 패드는 별개의 와이어(410)에 의해 인터포저의 접촉 패드(110C 및/또는 110L.AC)에 연결된다. 도 4b에서, IC(120.2)가 유사하게 연결된다; IC(120.1)가 플립-칩(flip-chip) 방식으로 상부 표면에 부착되며, 이때 저부 상의 접촉 패드가 (도 1a에서와 같이) 접촉 패드(110L.AC)에 부착된다. IC(120.1)는 와이어로 인터포저의 접촉 패드에 부착된, 상부의 추가 접촉 패드(도시되지 않음)를 구비할 수 있다. 인터포저는 당업계에 알려진 바와 같이 다른 조립체에 사용될 수 있다.
또 다른 특징부(110L)가 층(110.i)의 기판(110S)을 통해 가능하게는 수평 구멍 내에 형성된 전도성 비아(도 2 내지 도 4에 도시되지 않음; 아래에서 논의되는 도 5b에 110L.100으로 도시됨)에 의해 제공될 수 있다; 그러한 비아는 개별화 전에, 기판(110S)이 세라믹이면 도 1a의 비아(110LV)와 동일한 공정에 의해, 또는 다른 공정에 의해 형성될 수 있다. 예를 들어, 기판(110S)이 규소 또는 유리이면, 비아는 TSV(기판-관통-비아(through-substrate-via)) 기술에 의해 형성될 수 있다; 예컨대, 본 명세서에 참고로 포함되는 미국 허여전 특허 공개 제2014/0175654호(하바(Haba) 등, 2014년 6월 26일)를 참조한다.
위에 언급된 바와 같이, 도 2, 도 3, 도 4a, 도 4b는 절단도이다: 층(110.2, 310.2)의 특징부(110L, 310L)는 노출되어 도시되지만; 완성된 구조체에서, 이들 특징부는 보호 층(예컨대, 유전체, 가능하게는 폴리이미드 또는 다른 유형)에 의해 덮일 수 있다. 그러나, 이는 제한하는 것이 아니다: 몇몇 실시예에서, 특징부(110L, 310L 2)는 최종 구조체에서 노출된다.
알려진 바와 같이, 인터포저는 인터포저 위와 아래의 회로들 사이의(예컨대, 도 1a에서 IC(120)와 PCB(114) 사이의) 보다 짧은 전도성 경로를 제공하기 위해 얇아야 할 수 있다. 도 2와 도 3의 인터포저는 간단히 다이싱 평면(314)들 사이의 거리를 감소시킴으로써 얇게 만들어질 수 있다. 층(110.i, 310.i)은 두꺼울 수 있는데, 왜냐하면 그것들의 두께는 인터포저 두께에 기여하지 않기 때문이다(층(110.i, 310.i)의 두께는 인터포저의 수평 치수에 관련됨). 각각의 층의 보다 큰 두께를 허용하는 것은 완화된 제조 허용오차(tolerance)로 이어진다. 예를 들어, 주어진 수평 영역에 대해, 원하는 회로를 제조하는 데 필요한 바에 따라 더 많은 더 얇은 층, 또는 더 적은 더 두꺼운 층을 제공할 수 있다.
도 3에서, 모든 인터포저(110)가 동일하지만, 다른 실시예에서는, 동일하지 않은 인터포저(110)가 동일한 구조체(310) 내에 형성될 수 있다; 예컨대, 인터포저는 상이한 회로(110L) 및/또는 상이한 높이를 가질 수 있다. 또한, 평면(314)은 수평일 필요가 없다. 중요하게, 용어 "수평" 및 "수직"은 설명을 단순화하기 위해 사용되지만, 인터포저 또는 다른 구조체는 임의의 각도 및 임의의 배향에 있을 수 있다. 몇몇 실시예는 비-인터포저 기판, 즉 단지 하나의 면(side)에서 접촉 패드를 갖는 기판, 또는 가능하게는 다른 유형의 기판을 포함한다.
도 5a와 도 5b는 층(110.1 내지 110.8)을 갖춘 8-층 인터포저를 예시한다. 층(110.2)은 도 2에서와 동일하고, 도 5a에서 재현된다. 도 5b는 도 5a의 평면(604)(평면(604)은 XY 평면에 평행함)에 의한 수평 단면에서 나타나는 바와 같은 층(110.1 내지 110.8)의 분해 단면도이다. 도 5b는 이러한 단면의 저면도이다. 또한, 동일한 도면이 인터포저가 그것으로부터 제조되는 구조체(310)와 관련된다. 실제로, 도 3에 나타난 바와 같이, 구조체(310)가 인터포저(110)를 통해 수평 단면 평면에 의해 절단되면, 이러한 평면은 단지 그 인터포저(110)만을 통과하고 다른 인터포저는 통과하지 않을 것이며, 따라서 구조체(310)의 단면도는 인터포저의 단면도와 동일하다. 따라서, 도 5b는 인터포저(110) 및 대응하는 구조체(310) 둘 모두의 단면도이다.
도 5b에서, 각각의 층(110.i)은 세라믹 또는 어떤 다른 재료로 제조되는 기판(110S)을 포함한다. 층(110.1)에서, 특징부(110L)는 전술된 종류의 기판(110S) 상의 멀티-레벨 구조체(즉, 유전체에 의해 분리된 회로 요소의 다수의 레벨)를 포함한다.
층(110.2)은 도 2에서와 같이 커패시터 플레이트(110L.2)를 포함한다. 커패시터의 다른 플레이트(110L.2')는 위에 놓인 층(110.3)의 기판(110S) 상에 위치된다. 층(110.3)의 기판(110S)은 커패시터 유전체를 제공한다.
층(110.4)은 기판을 통과하는 전도성 비아(110L.100) 이외에 특징부(110L)를 구비하지 않는다. 이러한 비아는, 층(110.5) 내의 유사한 비아(110L.100)와 함께, 커패시터 플레이트(110L.2')를 층(110.5) 내의 특징부(610)에 연결한다. 층(110.4)은 생략될 수 있거나, 그것의 기판(110S)의 접착 및/또는 장벽 층 특성을 위해 사용될 수 있다.
기판(110.5) 내의 비아(110L.100)는 임의의 적합한 공정에 의해, 예컨대 TSV로서 제조될 수 있다.
층(110.5)에서, 특징부(610)는 MOS 트랜지스터 게이트이다. 트랜지스터의 소스(source)/채널/드레인(drain) 영역(620)이 층(110.6)의 특징부(110L)이다; 게이트 유전체는 층(110.6)의 기판(110S)에 의해 제공된다. 트랜지스터 영역(610, 620)은 도 5b의 단면 평면 내에 있지 않은 라인 또는 다른 특징부(110L)(도시되지 않음)에 의해 접촉 패드(110C)(예를 들어, 도 2 또는 도 4에서) 및/또는 다른 요소에 연결될 수 있다.
층(110.7)은 특징부(110L)를 구비하지 않고, 층(110.4)에 대해 전술된 바와 같은 접착제 또는 장벽 층일 수 있다. 층(110.8)은 기판(110S)의 저부 상에 특징부(110L)를 구비한다. 다른 실시예에서, 층(110.8)은 특징부(110L)를 구비하지 않는다; 층(110.8, 110.7)은 인터포저를 위한 보호 층으로서의 역할을 한다.
본 발명은 도 5b의 구조체로 제한되지 않는다; 예를 들어, 인터포저는 임의의 개수의 층, 가능하게는 수천 개의 층을 구비할 수 있다. 또한, 다른 유형의 특징부(110L)가 존재할 수 있다.
상이한 층의 기판(110S)은 동일한 또는 상이한 재료로 제조될 수 있다. 예는 부분 경화(B-스테이지(stage)) 에폭시, 성형 화합물(molding compound), 폴리이미드, 세라믹, 유리 등, 가능하게는 접착제를 갖춘 열 전도성 매트릭스 재료를 포함한다. 예를 들어, 몇몇 실시예에서, 모든 기판(110S)은 세라믹이다; 구조체(310)는 본 명세서에 참고로 포함되는 전술된 미국 특허 제7,833,370호에 기술된 방법에 의해 제조될 수 있다. 기판(110S)을 위한 예시적인 세라믹 재료는 유리, 알루미나, 산화 아연, 및 가능하게는 섬유 또는 다른 입자를 갖춘 세라믹 매트릭스를 포함하거나 그것으로 이루어진 다른 것을 포함한다; 적절한 재료가 또한 전술된 특허 제7,833,370호에 기술된다. 세라믹 기판은 알려진 기술, 예컨대 유리 분말 스프레잉(glass powder spraying)에 의해 제조될 수 있다. 기판(110S)은 예를 들어 일본 소재의 무라타 매뉴팩처링 컴퍼니, 엘티디.(Murata Manufacturing Company, Ltd.) 또는 미국 소재의 듀폰(DuPont)으로부터 입수가능한 것과 같은 그린 세라믹 테이프(green ceramic tape)로 제조될 수 있다. 유리하게는, 몇몇 세라믹 테이프는 낮은, 가능하게는 10% 미만의 수축률을 갖는다. 상이한 층(310.i)의 기판(110S)은 동일한 또는 상이한 두께를 가질 수 있다; 예시적인 세라믹 기판의 두께는 100 내지 200 미크론(micron)이고, 그러한 기판(110S)은 단일 인터포저 내에 수천 개의 층을 제공하는 데 사용될 수 있다, 다른 두께 값이 가능하고, 두께는 동일한 층(110.i) 전체에 걸쳐 다를 수 있다. 위에 언급된 바와 같이 비-세라믹 재료가 또한 가능하다.
각각의 층(310.i)에서, 특징부(310L)는 알려진 기술, 예컨대 침착(deposition)(예컨대, 전기도금 또는 다른 유형), 포토리소그래픽 패턴화(photolithographic patterning), 에칭 또는 레이저 어블레이션, 및 다른 것에 의해 제조될 수 있다. 비아(110L.100)는 전술된 특허 제7,833,370호에서와 같이(세라믹 시트 내에 구멍을 천공함), 또는 규소, 유리, 또는 몇몇 다른 재료로 제조된 기판(110S)에 대해 TSV 기술에 의해 형성될 수 있다. 금속 특징부가 인쇄에 의해 침착될 수 있다 -- 몇몇 인쇄 기술은 간단하고 저 비용이다. 적합한 인쇄 기술은 로토그라비어(rotogravure), 롤-투-롤 인쇄(roll-to-roll printing)(가능하게는 R2R 나노임프린트(nanoimprint)를 포함함), 스텐실 인쇄(stencil printing), 레이저 보조 순방향 인쇄(laser assisted forward printing), 나노전사 인쇄(nanotransfer printing), 미세접촉 인쇄(microcontact printing)를 포함한다. 620 및 다른 특징부와 같은 반도체 특징부는 유기 또는 무기 반도체 재료로부터, 가능하게는 라미네이션(lamination)에 의해 형성될 수 있다 -- 미국 허여전 특허 공개 제2007/0004229호(말라요비치(Malajovich), 2007년 1월 4일)를 참조한다. 본 발명은 이들 상세 사항으로 제한되지 않는다.
몇몇 실시예에서, 구조체(310)는 다음과 같이 층별로 제조된다. 저부 층(310.1)의 기판(110S)이 앞서 소성된 세라믹 기판(도시되지 않음; 전술된 특허 제7,833,370호 참조) 상에 적층된다. 이어서 층(310.1)의 특징부(310L)가 인쇄되거나 달리 형성된다. 이어서 (층(310.2)의) 다음 기판(110S)이 층(310.1) 상에 적층된다. 이어서 층(310.2)의 특징부(310L)가 형성되고; 마지막 층까지 계속된다. 기판(110S)이 세라믹이면, 스택(stack)(310)이 완성된 후에 모든 기판이 소성될 수 있거나, 대안적으로 스택의 완성 전에, 중간 단계에서 구조체가 소성될 수 있다. (1000℃ 미만에서의) 저온 소성이 몇몇 실시예에서 사용되지만, 고온이 다른 실시예에서 사용된다. 몇몇 실시예에서, 하나 이상의 저부 층은 세라믹이지만 하나 이상의 상부 층은 비-세라믹이고, 구조체는 모든 세라믹 층을 적층한 후에 그러나 비-세라믹 층을 적층하기 전에 소성된다.
대안적으로, 하나 이상의 층(310.i)에 대해, 특징부(310L)는 층이 밑에 있는 층 또는 기판 상에 배치되기 전에 형성될 수 있다. 특징부(310L)는 기판의 상부 및 저부 표면 상에 형성될 수 있다. 또한, 세라믹 실시예에서, 층(310.i)은 그것이 밑에 있는 층 또는 기판 상에 배치되기 전에 소성될 수 있다.
도 6a는 층(310.i)의 기판(110S)을 예시하며, 여기서 그 층이 밑에 있는 층 또는 기판 상에 배치되기 전에 특징부(310L) 중 적어도 일부가 형성될 것이다. 특징부(310L)는 기판(110S) 내의 상부 및 저부 홈(590) 내에 형성될 것이다. 기판은 사시도로 도시되며, 이때 전면 표면은 XY 평면 내에 있다(이 평면은 도 3에 수평면으로서 도시되어서, 도 6a의 층은 수직으로보다는 수평으로 연장되도록 90°만큼 회전된다; 도 3 및 도 6a 둘 모두에서, 각각의 층(310.i)은 XZ 평면을 따라 연장됨). 성형가능 재료를 비롯한 임의의 적합한 재료가 기판(110S)에 사용될 수 있다. 예는 부분 경화(B-스테이지) 에폭시, 성형 화합물, 폴리이미드, 세라믹, 유리 등을 포함한다. 몇몇 실시예에서, 홈을 갖춘 전체 기판이 성형에 의해 형성된다. 다른 재료 및 제조 방법이 또한 사용될 수 있다; 홈(590)이 예를 들어 마스크 에칭(masked etch)에 의해 형성될 수 있다.
전도성 라인 또는 다른 특징부(310L.20)(도 6b)가 임의의 적합한 방법, 예컨대 스텐실 인쇄 또는 무전해 도금에 의해 홈 내에 형성된다. 적합한 재료는 솔더(예컨대, 구리를 함유한 솔더 페이스트) 및 가능하게는 다른 소결가능 재료를 포함한다. 원한다면, 포토리소그래픽 마스킹(photolithographic masking)이 도금, 스퍼터링(sputtering), 또는 전체 기판(110S) 위에 재료(310L.20)의 침착 및 이어서 트렌치(trench) 밖의 재료(310L.20)의 마스킹 제거(masked removal)를 수반하거나 리프트-오프 패턴화(lift-off patterning)를 포함하는 다른 침착-에칭(deposition-and-etch) 방법에 의해 특징부(310L.20)를 형성하는 데 사용될 수 있다. 라인(310L.20)은 다수의 재료, 예컨대 구리 층 및 후속하여 침착된 솔더 층으로부터 형성될 수 있다.
도 6c는 도 6a, 도 6b에서와 같이 처리되어 함께 접합된 3개의 층(310.1, 310.2, 310.3)을 예시한다. 이 실시예에서, 상부 및 저부 층(310.1, 310.3)에서, 홈과 라인(310L.20)은 층(310.2)과 대면하는 하나의 면에만 형성된다. 3개의 층이 합쳐질 때, 그것들의 홈이 정합하는데, 즉 층들 중 하나 내의 각각의 홈이 인접 층 내의 홈과 대면하고, 각자의 라인(310L.20)이 서로 물리적으로 접촉한다. 따라서, 층(310.2) 내의 각각의 라인(310L.20)이 가능하게는 라인의 전체 길이를 따라 층(310.1 또는 310.2) 내의 라인(310L.20)과 물리적으로 접촉한다. 결과적으로, 3개의 층은 그것들의 정합하는 라인(310L.20)을 접합함으로써(예컨대, 라인(310L.20)이 솔더 표면을 구비하면 솔더 리플로우(solder reflow)에 의해, 또는 열압착(thermocompression), 또는 라인(310L.20) 위에 홈(590) 내에 침착된 전도성 접착제에 의해, 또는 가능하게는 다른 유형의 접합에 의해) 접합될 수 있다. 대안적으로 또는 추가적으로, 층들은 그것들의 기판(110S)이 홈(590) 사이에서 서로 물리적으로 접촉하면 기판을 함께 접합함으로써 접합될 수 있다. 이러한 접합은 임의의 적합한 방법, 예컨대 직접 접합 또는 유전성 접착제를 사용할 수 있다.
구조체(310)는 알려진 기술에 의해 314와 같은 평면을 따라, 즉 XY 평면에 평행하게 다이싱될 수 있다. 라인(310L.20)의 단부들은 접촉 패드(110C)를 제공할 수 있거나, 그것들은 도 4a 및 도 4b와 관련하여 전술된 바와 같이 라인(110L.A)에 의해 접촉 패드에 연결될 수 있다.
도 7은 인접 기판의 홈(590)과 라인(310L.20)이 정합하지 않는 다른 실시예를 도시한다; 각각의 기판의 각각의 라인(310L.20)은 3개의 층 내의 모든 다른 라인(310L.20)으로부터 전기적으로 절연될 수 있다. 홈과 라인은 임의의 기하학적 구조를 가질 수 있으며, 임의의 개수의 층이 존재할 수 있고 전술된 다른 유형의 층(예컨대, 홈(590)이 없는)과 조합될 수 있다. 홈은 다른 특징부, 가능하게는 특징부의 다수의 층, 예컨대 트랜지스터 소스/드레인/채널 영역 또는 전체 트랜지스터를 수용할 수 있다.
도 8a는 도 6b와 유사하지만, 라인(310L.20)은 단지 도 6b에서와 같이 홈의 표면을 덮는 것이 아니라, 홈 밖으로 돌출한다. 몇몇 실시예(도 8b)에서, 인접 층의 홈은 도 6c에서와 같이 서로 정합하지만, 라인(310L.20)은 단지 중간 층(310.2) 상에만 형성된다; 라인이 층(310.2)의 홈 밖으로 돌출하기 때문에, 3개의 층이 함께 결합될 때 라인이 층(310.1, 310.3) 내의 홈을 부분적으로 또는 완전히 충전한다(도 8b). 보다 두꺼운 라인이 전기 및 열 저항을 감소시키는 데 유리하지만, 라인을 단지 하나의 층 내에만 만드는 것이 제조를 단순화할 수 있다. 몇몇 실시예에서, 라인(310L.20)은 층(310.1) 내에 그리고 층(310.2)의 저부가 아닌 상부에 형성된다; 층(310.3)은 (도 8b에서와 같이) 라인(310L.20)을 구비하지 않는다.
도 6a 내지 도 8b의 구조체는 기판이 유전체가 아닌 경우 라인(310L.20)을 기판(110S)으로부터 분리하는 유전체 층(도시되지 않음)으로 증강될 수 있다. 다른 층, 예컨대 폴리이미드와 같은 유연성(compliant) 층이 열 응력을 감소시키기 위해 홈 측벽 상에 형성될 수 있다.
구조체(310)는 전술된 미국 특허 제7,833,370호에 기재된 기술에 의해 또는 다른 기술에 의해 다이싱될 수 있다.
(전술된 것과 같은) 몇몇 실시예에서, 각각의 기판(110S)은 그것이 밑에 있는 기판 또는 층 상에 적층되기 전과 적층된 후에 고체이다. 대안적으로, 하나 이상의(가능하게는 모든) 기판(110S)이 비-고체 재료로, 예컨대 유동가능 재료(반고체 및/또는 액체)로부터 그리고/또는 기상(vapor phase)으로부터 제조될 수 있다. 몇몇 실시예에서, 유동가능 재료가 블레이드 캐스팅(blade casting) 또는 성형 또는 어떤 다른 방법에 의해 밑에 있는 층 또는 기판 상에 침착된 다음에 고상(solid phase)으로 경화된다. 예시적인 유동가능 재료는 폴리이미드와 에폭시를 포함한다. 적합한 유동가능 에폭시-기반 재료는 포토레지스트(photoresist)(예를 들어, SU-8)와 성형 화합물을 포함한다.
위에 언급된 바와 같이, 하나 이상의(가능하게는 모든) 기판(110S)이 기상으로부터, 예컨대 화학 증착(chemical vapor deposition, CVD)에 의해 밑에 있는 기판 또는 층 상에 형성될 수 있다. 물리 증착(CVD) 및 다른 방법이 기판(110S)을 밑에 있는 기판 또는 층 상에 직접 형성하는 데 사용될 수 있다.
기판(110)은 상이한 재료의 층을 포함할 수 있다; 예를 들어 기판은 상부 및/또는 저부 및/또는 측부에 유전체로 코팅된 반도체 층(가능하게는 규소)을 구비할 수 있다.
몇몇 실시예에서, 인접 기판(110S)들 사이의 계면(interface)은 선명하게 한정되지만, 계면은 또한 기판의 재료의 상호확산으로 인해 흐릿해지거나 사라질 수 있다.
인터포저(110)는 임의의 적합한 치수를 가질 수 있다. 예시적인 실시예에서, 인터포저 두께(도 2의 Z 치수)는 10 내지 1000 미크론이고, X 및 Y 치수 각각은 10 내지 100 mm이다. 다른 치수가 또한 가능하다. 본 발명은 수평 치수보다 큰 두께를 갖는 인터포저를 포함한다(즉, Z 치수가 X 및 Y 치수보다 클 수 있음). 또한, 인터포저는 입방체일 수 있다(즉, 동일한 치수가 가능함).
인터포저(110)와 구조체(310)는 임의의 형상 및 크기를 가질 수 있다. 수평 평면(314H)과 수직 평면(314V)에 의해 8개의 인터포저(110A 내지 110H)(도 9b)로 분할된 구조체(310)(도 9a)를 예시한 도 9a와 도 9b를 참조한다. 평면(314V)은 YZ 평면에 평행하고 XZ 평면에 평행한 인터포저의 주 표면(major surface)에 수직이지만, 단면 평면(314)은 수평이거나 수직일 필요가 없다.
도 10에서, 구조체(310)는 비-평면(예컨대, 원통형) 단면 표면(314)을 따라 개별화된다.
본 발명의 몇몇 실시예가 하기의 항목(clause)에 의해 한정된다.
항목 1은 회로 모듈들이 상호연결 기판에 연결되는 경우 적어도 회로 모듈들 사이의 상호연결을 제공하는 상호연결 기판(interconnection substrate)으로서 기능하도록 동작가능한 부재(가능하게는 인터포저)를 포함하는 제조물을 한정한다. 회로 모듈의 예는 다이(120)와 패키징 기판이다. 몇몇 실시예에서, 부재는 또한 부재의 회로를 통해 다른 비-상호연결 기능을 제공할 수 있다.
또한, 항목 1에 따르면, 부재는 회로 모듈에 대한 연결을 위한 복수의 접촉 패드를 포함하고, 접촉 패드들 사이의 상호연결을 제공하는 상호연결 회로(예컨대, 110L)를 포함하며,
접촉 패드는 부재의 상부 표면에 위치된 하나 이상의 제1 접촉 패드를 포함한다. 중요하게, 부재는 임의의 각도로 동작될 수 있어서, "상부 표면"은 단지 아래에서의 참고의 용이함을 위한 어떤 표면이다. 예를 들어, 상부 표면은 도 2, 도 3, 도 9b 또는 도 10에서 상부 또는 저부 표면일 수 있다.
또한, 항목 1에 따르면, 부재는 차례차례 순서대로 배열된 복수의 제1 층(예컨대, 110.i)을 포함하는 다층 기판(예컨대, 구조체(310)를 다이싱함으로써 얻어지는 기판)을 포함하며, 이때 각각의 제1 층은 부재의 상부 표면에 대해 가로지르고(가능하게는 - 그러나 반드시는 아님 -, 그것에 수직임), 제1 층은 상호연결 회로의 적어도 일부를 포함한다.
항목 2는 항목 1의 제조물로서, 적어도 하나의 제1 접촉 패드는 적어도 하나의 제1 층의 일부인, 제조물을 한정한다. 예를 들어, 도 2에서, 접촉 패드(110C)는 층(110.i)의 일부이다.
항목 3은 항목 1의 제조물로서, 부재는 다층 기판 위에 놓인 유전체(예컨대, 도 4b의 510)를 포함하고, 적어도 하나의 제1 접촉 패드는 유전체 위에 놓이는, 제조물을 한정한다.
항목 4는 임의의 선행하는 항목의 제조물로서, 상호연결 회로는 2개 이상의 제1 층 위에 놓인 연속 비-유전체 특징부(continuous non-dielectric feature)를 포함하는, 제조물을 한정한다. 예를 들어 도 4a의 특징부(110L.A1)를 참조한다.
항목 5는 임의의 선행하는 항목의 제조물로서, 부재의 상부 표면은 적어도 하나의 제1 접촉 패드에 대한 연결을 위한 적어도 하나의 회로 모듈의 부착을 위한 영역을 포함하는, 제조물을 한정한다.
항목 6은 임의의 선행하는 항목의 제조물로서, 제1 접촉 패드에 연결된 회로를 갖춘 제1 회로 모듈을 추가로 포함하는, 제조물을 한정한다.
항목 7은 항목 6의 제조물로서, 제1 회로 모듈은 부재의 상부 표면에 부착되는, 제조물을 한정한다.
항목 8은 임의의 선행하는 항목의 제조물로서, 제1 층은 인접한 제1 층의 적어도 한 쌍을 포함하고, 인접한 제1 층의 쌍은, 쌍의 제1 층의 계면에 적어도 부분적으로 존재하고 적어도 하나의 제1 접촉 패드에 전기적으로 연결된 회로를 포함하며, 쌍 중의 각각의 제1 층은 회로를 지지하기 위한 지지 기판(예컨대, 110S)을 포함하는, 제조물을 한정한다.
항목 9는 항목 8의 제조물로서, 계면은 다층 기판을 2개의 부분으로 분할하도록 다층 기판을 통해 연장되며, 2개의 부분 각각은 쌍의 하나의 유일한 제1 층을 포함하는, 제조물을 한정한다.
항목 10은 항목 8의 제조물로서, 지지 기판 중 적어도 2개는 각각 세라믹 재료를 포함하는, 제조물을 한정한다.
항목 11은 회로 모듈들이 상호연결 기판에 연결되는 경우 적어도 회로 모듈들 사이의 상호연결을 제공하는 상호연결 기판으로서 기능하도록 동작가능한 부재를 포함하는 제조물로서, 부재는 대체로 제1 평면(예컨대, XY 평면)을 따라 연장되는 상부 표면을 포함하고, 부재는 회로 모듈에 대한 연결을 위한 복수의 접촉 패드를 포함하며, 접촉 패드는 상부 표면에 위치된 하나 이상의 제1 접촉 패드를 포함하고,
부재는 부재의 회로를 지지하는 지지 구조체(예컨대, 기판(110S)으로 제조됨)를 포함하고, 부재는 지지 구조체를 통해 지지 구조체의 상부 표면과 저부 표면 사이에서 연장되는 전도성 라인(예컨대, 도 4a의 110L.1)을 포함하며, 적어도 전도성 라인의 세그먼트(segment)가 제1 평면에 수직이 아닌, 제조물을 한정한다. 예를 들어, 라인(110L.1)은 XY 평면에 수직이 아니다.
항목 12는 항목 11의 제조물로서, 전도성 라인은 제1 평면에 수직인 세그먼트를 구비하지 않는, 제조물을 한정한다.
항목 13은 항목 11 또는 항목 12의 제조물로서, 전도성 라인은 대체로 제1 평면에 수직인 제2 평면을 따라 연장되는, 제조물을 한정한다. 예를 들어, 도 4a에서, 라인(110L.1)은 대체로 XY 평면에 수직인 XZ 평면을 따라 연장된다.
항목 14는 적어도 회로 모듈들 사이의 상호연결을 제공하기 위한 상호연결 기판으로서 기능하도록 각각 동작가능한 각자의 하나 이상의 부재를 위한 하나 이상의 제1 다층 기판을 제조하기 위한 방법으로서, 각각의 부재는 회로 모듈에 대한 연결을 위한 복수의 접촉 패드를 포함하는, 방법을 한정한다. 예를 들어, 각각의 모듈은 인터포저일 수 있다. 구조체(310)가 다수의 모듈을 제공할 수 있지만, 또한 단지 하나의 모듈을 제공할 수 있다; 구조체(310)의 다이싱에 의해 얻어지는 나머지 피스(piece)는 폐기될 수 있다; 몇몇 실시예에서, 회로(310L)가 단지 하나의 인터포저에 대해 제조된다.
항목 14의 방법은
제1 층의 스택(예컨대, 구조체(310))을 형성하여 다층 구조체를 제공하는 단계로서, 다층 구조체는 회로를 포함하는, 상기 제공하는 단계;
다층 구조체를 복수의 다층 피스로 분리하는 단계로서, 복수의 다층 피스 중 적어도 하나는 각각의 제1 층의 일부를 포함하는 제1 다층 기판이고, 제1 층의 부분은 제1 다층 기판의 제1 면까지 연장되며, 다층 기판은 제1 다층 기판의 제1 면으로부터 접근가능한 회로의 적어도 일부를 포함하는, 상기 분리하는 단계를 포함한다. 예를 들어, 도 2, 도 4a 또는 도 4b에서, 제1 면은 상부 면일 수 있다; 회로(110L)는 상부 표면으로부터 접근가능하다.
항목 15는 항목 14의 방법으로서, 제1 다층 기판의 제1 면 위에 하나 이상의 전도성 특징부(예컨대, 110L.A)를 형성하는 단계를 추가로 포함하며, 이때 하나 이상의 전도성 특징부는 회로 모듈에 부착가능한 하나 이상의 접촉 패드를 포함하는, 방법을 한정한다.
항목 16은 항목 14 또는 항목 15의 방법으로서, 제1 다층 기판에 하나 이상의 회로 모듈을 부착하여 하나 이상의 회로 모듈로부터 회로의 상기 적어도 일부로의 접근을 제공하는 단계를 추가로 포함하는, 방법을 한정한다.
항목 17은 항목 14, 항목 15, 또는 항목 16의 방법으로서, 하나 이상의 회로 모듈을 부착하는 단계는 적어도 하나의 회로 모듈을 제1 다층 기판의 제1 면에 부착하는 단계를 포함하는, 방법을 한정한다.
항목 18은 항목 14, 항목 15, 항목 16, 또는 항목 17의 방법으로서, 제1 다층 기판에 복수의 회로 모듈을 부착하여, 하나 이상의 회로 모듈을 회로의 상기 적어도 일부를 통해 상호연결하는 단계를 추가로 포함하는, 방법을 한정한다.
항목 19는 항목 14, 항목 15, 항목 16, 항목 17, 또는 항목 18의 방법으로서, 적어도 하나의 제1 층은 세라믹 기판을 포함하는, 방법을 한정한다.
항목 20은 항목 14, 항목 15, 항목 16, 항목 17, 항목 18, 또는 항목 19의 방법으로서, 각각의 제1 층은 세라믹 기판을 포함하는, 방법을 포함한다.
본 발명은 전술된 실시예로 제한되지 않는다. 다른 실시예 및 변형이 첨부된 청구범위에 의해 한정되는 바와 같은 본 발명의 범주 내에 있다.

Claims (26)

  1. 적어도 회로 모듈들 사이의 상호연결을 제공하는 상호연결 기판(interconnection substrate)으로서 기능하도록 동작가능한 부재를 포함하는 구조체로서, 상기 부재는
    상기 회로 모듈들에 대한 연결을 위한 복수의 접촉 패드들;
    상기 접촉 패드들 중 적어도 2개의 접촉 패드들 사이의 상호연결을 제공하는 상호연결 회로
    를 포함하며,
    상기 접촉 패드들은 상기 부재의 상부 표면에 위치된 하나 이상의 제1 접촉 패드들을 포함하고,
    상기 부재는 차례차례 순서대로 배열된 복수의 제1 층들을 포함하는 다층 기판을 포함하며, 각각의 제1 층은 상기 상부 표면에 대해 가로지르고, 상기 제1 층들은 상기 상호연결 회로의 적어도 일부를 포함하는, 구조체.
  2. 제1항에 있어서, 적어도 하나의 제1 접촉 패드는 적어도 하나의 제1 층의 일부인, 구조체.
  3. 제1항에 있어서, 상기 부재는 상기 다층 기판 위에 놓인 유전체를 포함하고, 적어도 하나의 제1 접촉 패드가 상기 유전체 위에 놓이는, 구조체.
  4. 제1항에 있어서, 상기 상호연결 회로는 2개 이상의 제1 층들에 걸쳐 연장되는 연속 비-유전체 특징부(continuous non-dielectric feature)를 포함하는, 구조체.
  5. 제4항에 있어서, 상기 연속 비-유전체 특징부는 2개 이상의 제1 층들에 걸쳐 연장되는 전도성 라인(conductive line)인, 구조체.
  6. 제1항에 있어서, 상기 상호연결 회로는 2개 이상의 제1 층들에 걸쳐 연장되는 멀티-레벨 재배선 층(multi-level redistribution layer)을 포함하는, 구조체.
  7. 제1항에 있어서, 상기 상호연결 회로는 2개 이상의 제1 층들 아래에서 연장되는 복수의 특징부들을 포함하는, 구조체.
  8. 제1항에 있어서, 상기 상부 표면은 적어도 하나의 제1 접촉 패드에 연결된 적어도 하나의 회로 모듈의 부착을 위한 영역을 포함하는, 구조체.
  9. 제1항에 있어서, 제1 접촉 패드에 연결된 회로를 갖는 제1 회로 모듈을 추가로 포함하는, 구조체.
  10. 제6항에 있어서, 상기 제1 회로 모듈은 상기 상부 표면에 부착되는, 구조체.
  11. 제1항에 있어서, 상기 제1 층들은 인접한 제1 층들의 적어도 한 쌍을 포함하고, 상기 인접한 제1 층들의 쌍은, 상기 쌍의 상기 제1 층들의 계면(interface)에 적어도 부분적으로 존재하고 적어도 하나의 제1 접촉 패드에 전기적으로 연결된 회로를 포함하며, 상기 쌍 중의 각각의 제1 층은 상기 회로를 지지하기 위한 지지 기판을 포함하는, 구조체.
  12. 제11항에 있어서, 상기 계면은 상기 다층 기판을 2개의 부분들로 분할하도록 상기 다층 기판을 통해 연장되며, 상기 2개의 부분들 각각은 상기 쌍의 하나의 유일한 제1 층을 포함하는, 구조체.
  13. 제11항에 있어서, 상기 지지 기판들 중 적어도 2개는 각각 세라믹 재료를 포함하는, 구조체.
  14. 제1항에 있어서, 상기 접촉 패드들은 상기 부재의 저부 표면에 위치된 하나 이상의 제2 접촉 패드들을 포함하는, 구조체.
  15. 회로 모듈들이 상호연결 기판에 연결되는 경우 적어도 상기 회로 모듈들 사이의 상호연결을 제공하는 상기 상호연결 기판으로서 기능하도록 동작가능한 부재를 포함하는 구조체로서, 상기 부재는 대체로 제1 평면을 따라 연장되는 상부 표면을 포함하고, 상기 부재는 상기 회로 모듈들에 대한 연결을 위한 복수의 접촉 패드들을 포함하며, 상기 접촉 패드들은 상기 상부 표면에 위치된 하나 이상의 제1 접촉 패드들을 포함하고,
    상기 부재는 상기 부재의 회로를 지지하는 지지 구조체를 포함하고, 상기 지지 구조체는 상기 지지 구조체의 상부 표면과 저부 표면 사이에서 연장되는 대체로 평면인 층을 포함하며, 상기 부재는 상기 지지 구조체를 통해 상기 지지 구조체의 상기 상부 표면과 상기 저부 표면 사이에서 상기 대체로 평면인 층을 따라 또는 상기 대체로 평면인 층 내에서 연장되는 전도성 라인을 포함하고, 적어도 상기 전도성 라인의 세그먼트(segment)가 상기 제1 평면에 수직이 아닌, 구조체.
  16. 제15항에 있어서, 상기 전도성 라인은 상기 제1 평면에 수직인 세그먼트를 갖지 않는, 구조체.
  17. 제15항에 있어서, 상기 전도성 라인은 대체로 상기 제1 평면에 수직인 제2 평면을 따라 연장되는, 구조체.
  18. 적어도 회로 모듈들 사이의 상호연결들을 제공하기 위한 상호연결 기판으로서 기능하도록 각각 동작가능한 각자의 하나 이상의 부재들을 위한 하나 이상의 제1 다층 기판들을 제조하는 단계를 포함하는 방법으로서, 각각의 부재는 상기 회로 모듈들에 대한 연결을 위한 복수의 접촉 패드들을 포함하고, 상기 제조하는 단계는
    제1 층들의 스택(stack)을 형성하여 다층 구조체를 제공하는 단계로서, 상기 다층 구조체는 회로를 포함하는, 상기 제공하는 단계;
    상기 다층 구조체를 복수의 다층 피스(piece)들로 분리하는 단계로서, 상기 복수의 다층 피스들 중 적어도 하나는 각각의 제1 층의 일부를 포함하는 제1 다층 기판이고, 상기 제1 층들의 부분들은 상기 제1 다층 기판의 제1 면(side)까지 연장되며, 상기 다층 기판은 상기 제1 다층 기판의 상기 제1 면으로부터 접근가능한 상기 회로의 적어도 일부를 포함하는, 상기 분리하는 단계
    를 포함하는, 방법.
  19. 제18항에 있어서, 상기 제1 다층 기판의 상기 제1 면 위에 하나 이상의 전도성 특징부들을 형성하는 단계를 추가로 포함하며, 상기 하나 이상의 전도성 특징부들은 상기 회로 모듈들에 부착가능한 하나 이상의 접촉 패드들을 포함하는, 방법.
  20. 제18항에 있어서, 상기 제1 다층 기판에 하나 이상의 회로 모듈들을 부착하는 단계를 추가로 포함하며, 상기 하나 이상의 회로 모듈들은 상기 회로의 상기 적어도 일부에 전기적으로 결합되는, 방법.
  21. 제20항에 있어서, 상기 하나 이상의 회로 모듈들을 부착하는 단계는 상기 제1 다층 기판의 상기 제1 면에 적어도 하나의 회로 모듈을 부착하는 단계를 포함하는, 방법.
  22. 제18항에 있어서, 상기 제1 다층 기판에 복수의 회로 모듈들을 부착하여, 상기 하나 이상의 회로 모듈들을 상기 회로의 상기 적어도 일부를 통해 상호연결하는 단계를 추가로 포함하는, 방법.
  23. 제18항에 있어서, 적어도 하나의 제1 층은 세라믹 기판을 포함하는, 방법.
  24. 제18항에 있어서, 상기 다층 구조체는 서로 교차하는 복수의 표면들을 따라 분리되는, 방법.
  25. 제24항에 있어서, 각각의 표면은 평면인, 방법.
  26. 제18항에 있어서, 상기 다층 구조체는 각각의 제1 층에 수직인 하나 이상의 표면들을 따라 분리되는, 방법.
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