KR20160143640A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20160143640A
KR20160143640A KR1020167021519A KR20167021519A KR20160143640A KR 20160143640 A KR20160143640 A KR 20160143640A KR 1020167021519 A KR1020167021519 A KR 1020167021519A KR 20167021519 A KR20167021519 A KR 20167021519A KR 20160143640 A KR20160143640 A KR 20160143640A
Authority
KR
South Korea
Prior art keywords
metal layer
semiconductor element
electrode
bump
bump pad
Prior art date
Application number
KR1020167021519A
Other languages
English (en)
Other versions
KR102370046B1 (ko
Inventor
사토루 와키야마
나오키 죠
칸 시미즈
토시히코 하야시
타쿠야 나카무라
Original Assignee
소니 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 소니 주식회사 filed Critical 소니 주식회사
Priority to KR1020227006069A priority Critical patent/KR20220030314A/ko
Publication of KR20160143640A publication Critical patent/KR20160143640A/ko
Application granted granted Critical
Publication of KR102370046B1 publication Critical patent/KR102370046B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14634—Assemblies, i.e. Hybrid structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/1469—Assemblies, i.e. hybrid integration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444—Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/0345—Physical vapour deposition [PVD], e.g. evaporation, or sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346—Plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/0361—Physical or chemical etching
    • H01L2224/03616—Chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/0391—Forming a passivation layer after forming the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05008—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05009—Bonding area integrally formed with a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0501—Shape
    • H01L2224/05016—Shape in side view
    • H01L2224/05017—Shape in side view comprising protrusions or indentations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05026—Disposition the internal layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05083—Three-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05157—Cobalt [Co] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05164—Palladium [Pd] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05169—Platinum [Pt] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05172—Vanadium [V] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05181—Tantalum [Ta] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/05186—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05547—Structure comprising a core and a coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05657—Cobalt [Co] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05664—Palladium [Pd] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05669—Platinum [Pt] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13006—Bump connector larger than the underlying bonding area, e.g. than the under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/1605—Shape
    • H01L2224/16057—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16147—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a bonding area disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/165—Material
    • H01L2224/16501—Material at the bonding interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73257—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81053—Bonding environment
    • H01L2224/81054—Composition of the atmosphere
    • H01L2224/81065—Composition of the atmosphere being reducing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81053—Bonding environment
    • H01L2224/81095—Temperature settings
    • H01L2224/81096—Transient conditions
    • H01L2224/81097—Heating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81909—Post-treatment of the bump connector or bonding area
    • H01L2224/81948—Thermal treatments, e.g. annealing, controlled cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0495—5th Group
    • H01L2924/04953—TaN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12043—Photo diode

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

본 발명은 반도체 장치 및 그 제조 방법을 제공한다. 본 발명의 반도체 장치는 제1 전극을 포함하는 제1 반도체 소자와, 제2 전극을 포함하는 제2 반도체 소자와, 상기 제2 전극상에 형성된 Sn계 마이크로 솔더 범프와, 상기 Sn계 마이크로 솔더 범프에 대향하며 상기 제1 전극상에 형성된 오목형상 범프 패드를 포함하고, 상기 제1 전극은 상기 Sn계 마이크로 솔더 범프 및 상기 오목형상 범프 패드를 경유하여 상기 제2 전극에 접속된다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THEREOF}
본 개시는 반도체 장치, 및 제조 방법에 관한 것, 특히, 적층된 반도체 소자의 전극끼리를 Sn계 솔더에 의해 전기적 접속하도록 한 반도체 장치, 및 제조 방법에 관한 것이다.
<우선권 주장>
본 출원은 2014년 4월 23일에 출원된 JP2014-088804호 및 2014년 12월 18일에 출원된 JP2014-256186호를 기초로 하여 우선권을 주장하는 것이고, 이 출원의 모든 내용을 참조에 의해 본 출원에 원용한다.
종래, 반도체 소자를 적층하여 구성하는 반도체 장치의 제조 공정에서, 적층된 반도체 소자의 전극끼리를 접속하는 경우에는, Sn계 솔더(SnAg 등)의 마이크로 범프를 형성하는 수법이 이용되고 있다.
도 1은 반도체 소자끼리를 적층함에 즈음하여 종래 이용되고 있는 Sn계 솔더로 이루어지는 마이크로 범프를 형성하는 수법의 개요를 도시하고 있다.
도 1에 도시되는 바와 같이, 일방의 제1 반도체 소자(1)측에는, Al PAD(2)의 위치가 개구되고, 그곳에 배리어 메탈(3)로서 Ni 등이 형성된다. 타방의 제2 반도체 소자(4)측에는, Sn계 솔더로 이루어지는 마이크로 범프(6)가 형성되고, 포름산 환원에 의해 배리어 메탈(3)과 Sn계 솔더(6)가 확산 접속된다.
도 2는 Sn과 배리어 메탈이 될 수 있는 각종의 메탈과의 시간에 대한 이론 확산 거리(200℃인 경우)를 도시하고 있다. 도 2로부터 분명한 바와 같이, 상술한 포름산 환원에 의한 확산 접속을 실행하는 경우, Sn계 솔더와의 확산성을 고려하면, 배리어 메탈(3)의 두께를 ㎛(마이크로미터) 정도로, 구체적는 3㎛ 이상 형성할 필요가 있다.
그러나, 반도체 장치의 제조 공정에서의 웨이퍼 프로세스에서는, 배리어 메탈(3)을 ㎛ 정도로 유동시키는 것은 곤란하다.
또한, 특허 문헌 1에는, 다이 본드 기술로서, Sn계 솔더의 배리어 메탈로서 Ti를 채용하고, 스퍼터 기법을 이용함에 의해 웨이퍼 프로세스에서 유동시킬 수 있는 200㎚(나노미터) 정도의 Ti를 형성하는 것이 기재되어 있다.
특허 문헌 1 : 일본국 특개2006-108604호 공보
그러나, 특허 문헌 1에 기재된 방법은, 다이 본드 기술로서 반도체 소자를 물리적 접속하고 있는데 지나지 않고, 본 출원인측에서 고온 방치 시험을 실시한 결과, Sn계 솔더와 Ti와의 경계에는 합금 성장이나 산화 등에 의한 고저항화가 생겨 버림을 알았다. 따라서, 특허 문헌 1의 방법에서는, 적층하는 반도체 소자 각각의 전극끼리를 물리적 접속할 수 있는 것이지만 전기적는 접속할 수 없음을 알고 있다.
본 개시는 이와 같은 상황을 감안하여 이루어진 것이고, 적층하는 반도체 소자의 전극끼리를 전기적 접속할 수 있도록 하는 것이다.
본 발명에 따른 반도체 장치는, 제1 전극을 포함하는 제1 반도체 소자와, 제2 전극을 포함하는 제2 반도체 소자와, 상기 제2 전극상에 형성된 Sn계 마이크로 솔더 범프와, 상기 Sn계 마이크로 솔더 범프에 대향하며 상기 제1 전극상에 형성된 오목형상 범프 패드를 포함하고, 상기 제1 전극은 상기 Sn계 마이크로 솔더 범프 및 상기 오목형상 범프 패드를 경유하여 상기 제2 전극에 접속된다.
상기 Sn계 마이크로 솔더 범프에 확산되며 상기 Sn계 마이크로 솔더 범프에 가까운 제3금속층, 및 바나듐족 금속 이루어진 제2 금속층이 상기 오목형상 범프 패드상에 순차적 형성된다.
상기 제1 반도체 소자는 지름이 다른 복수의 오목형상 범프 패드를 포함한다.
상기 오목 형상 범프 패드의 지름은 접속하는 각각의 상기 전극의 용도에 응하여 상이하다.
상기 Sn계 마이크로 솔더 범프의 지름은 상기 오목형상 범프 패드의 지름에 대응한다.
상기 마이크로 솔더 범프에 가까운 제3 금속층, 제2 금속층, 및 제1 금속층이 상기 오목형상 범프 패드상에 순차적 형성되고, 상기 제1 금속층은 제2 금속층에 사용된 바나듐족 금속의 질화막이다.
상기 제2 금속층은 평균 두께가 30나노미터(㎚) 이상이다.
상기 제1 금속층은 평균 두께가 10나노미터(㎚) 이상이다.
상기 제2 금속층은 Ta이고, 상기 제1 금속층은 TaN이다.
상기 제3 금속층은 Cu, Co, Ni, Pd, Au 및 Pt 중의 하나이다.
상기 오목형상 범프 패드는 상기 제1 반도체 소자의 표면부터 상기 제1 반도체 소자 내의 관통 전극까지 마련된 개구부에 의해 형성된다.
상기 오목형상 범프 패드는 상기 제1 반도체 소자의 표면부터 상기 제1 반도체 소자 내의 금속 배선까지 마련된 개구부에 의해 형성된다.
상기 반도체 장치는, 상기 제1 반도체 소자에 상당하는 화소 기판에 CoW 접속되는 상기 제2 반도체 소자에 상당하는 로직 칩을 포함하는 적층형 CMOS 이미지 센서이다.
제2 전극을 구비하는 제2 반도체 소자와 함께 적층된 제1 전극을 구비하는 제1 반도체 소자를 포함하는 반도체 장치를 제조하는 제조 방법은, 제2 전극상에 Sn계 마이크로 솔더 범프를 형성하는 스텝과, 상기 Sn계 마이크로 솔더 범프에 대향하며 상기 제1 전극상에 오목형상 범프 패드를 형성하는 스텝을 포함하고, 상기 제1 전극은 상기 Sn계 마이크로 솔더 범프 및 상기 오목형상 범프 패드를 경유하여 상기 제2 전극에 접속된다.
상기 오목형상 범프 패드를 형성하는 스텝에서, 바나듐족 금속 이루어진 제2 금속층이 상기 제1 금속층상에 형성되고, 제3 금속층이 상기 제2 금속층상에 형성되고, 상기 제3 금속층은 상기 Sn계 마이크로 솔더 범프에 확산되고, 상기 Sn계 마이크로 솔더 범프 및 상기 제3 금속층은 환원 분위기에 의한 열 처리를 받고, 그에 의해, 상기 제3 금속층 및 상기 Sn계 마이크로 솔더 범프의 표면상의 산화막이 환원되고, 상기 Sn계 마이크로 솔더 범프에 대한 상기 제3 금속층의 확산에 기인하여, 상기 Sn계 마이크로 솔더 범프 및 상기 제2 금속층이 서로 접촉하게 되고, 상기 제1 및 제2의 전극이 전기적 서로 접속된다.
상기 오목형상 범프 패드를 형성하는 스텝에서, 패시베이션층이 상기 제1 반도체 소자의 상기 제3 금속층상에 형성되고, 상기 패시베이션층을 에칭함에 의해 개구부를 형성하여 상기 제3 금속층을 방치한다.
상기 오목 형상 범프 패드를 형성하는 스텝에서, 상기 제2 금속층이 형성되기 전에, 제1 금속층이 형성되고, 상기 제1의 전극은 상기 Sn계 마이크로 솔더 범프를 경유하여 상기 제2 반도체 소자에 접속되고, 상기 제1 금속층은 상기 제2 금속층에 사용된 바나듐족 금속의 질화막이다.
상기 오목형상 범프 패드를 형성하는 스텝에서, 상기 오목형상 범프 패드는 상기 제1 반도체 소자의 표면부터 상기 제1 반도체 소자 내의 관통 전극까지의 개구부를 마련함에 의해 형성된다.
상기 오목형상 범프 패드를 형성하는 스텝에서, 상기 오목형상 범프 패드는 상기 제1 반도체 소자의 표면부터 상기 제1 반도체 소자 내의 금속 배선까지의 개구부를 마련함에 의해 형성된다.
본 개시의 제1의 측면에 의하면, 제1 반도체 소자와 제2 반도체 소자의 전극끼리가 전기적 접속된 반도체 장치를 얻을 수 있다.
본 개시의 제2의 측면에 의하면, 제1 반도체 소자와 제2 반도체 소자의 전극끼리가 전기적 접속된 반도체 장치를 제조할 수 있다.
도 1은 적층하는 반도체 소자의 전극끼리의 접속에 Sn계 솔더로 이루어지는 마이크로 범프를 이용하는 수법의 개요를 설명하기 위한 도면.
도 2는 Sn과 배리어 메탈이 될 수 있는 각종의 메탈과의 시간에 대한 이론 확산 거리를 도시하는 도면.
도 3은 본 개시를 적용한 반도체 장치의 구성례를 도시하는 단면도.
도 4는 도 3의 반도체 장치의 제조 방법을 설명하는 플로 차트.
도 5a는 제조 공정에서의 반도체 장치의 단면도를 도시하는 도면.
도 5b는 제조 공정에서의 반도체 장치의 단면도를 도시하는 도면.
도 5c는 제조 공정에서의 반도체 장치의 단면도를 도시하는 도면.
도 5d는 제조 공정에서의 반도체 장치의 단면도를 도시하는 도면.
도 5e는 제조 공정에서의 반도체 장치의 단면도를 도시하는 도면.
도 6a는 제조 공정에서의 반도체 장치의 단면도를 도시하는 도면.
도 6b는 제조 공정에서의 반도체 장치의 단면도를 도시하는 도면.
도 6c는 제조 공정에서의 반도체 장치의 단면도를 도시하는 도면.
도 7은 Sn과 Ta와의 상관도.
도 8은 125℃ 방치 시험에서의 저항치 변화를 도시하는 도면.
도 9는 제1 내지 제3 금속층의 재질 및 두께의 예를 도시하는 도면.
도 10은 본 개시를 적용한 반도체 장치의 제1의 변형례를 도시하는 단면도.
도 11은 본 개시를 적용한 반도체 장치의 제2의 변형례를 도시하는 단면도.
도 12는 범프 패드 및 마이크로 범프의 지름과 범프 용량의 관계를 도시하는 도면.
도 13은 범프 패드와 마이크로 범프의 지름과, 저항치의 관계를 도시하는 도면.
도 14는 반도체 장치의 제2의 변형례의 응용례를 도시하는 블록도.
도 15는 본 개시를 적용한 반도체 장치를 적층형 CMOS 이미지 센서에 적용한 경우의 적층 전의 상태를 도시하는 단면도.
도 16은 본 개시를 적용한 반도체 장치를 적층형 CMOS 이미지 센서에 적용한 경우의 적층 후의 상태를 도시하는 단면도.
도 17은 로직 칩에 형성된 WB 패드에 I/O를 접속하는 상태를 도시하는 단면도.
도 18은 범프 패드의 형성에 관한 변형례를 도시하는 단면도.
도 19는 범프 패드의 형성에 관한 변형례를 도시하는 단면도.
도 20은 범프 패드의 형성에 관한 변형례를 도시하는 단면도.
이하, 본 개시를 실시하기 위한 최선의 형태(이하, 실시의 형태라고 칭한다)에 관해, 도면을 참조하면서 상세히 설명한다.
<반도체 장치의 구성례>
도 3은, 본 개시의 실시의 형태인 반도체 장치의 구성례를 도시하는 단면도이다. 단, 동 도면은, 적층되어 Sn계 솔더에 의해 전기적 접속되는 제1 반도체 소자와 제2 반도체 소자 중, 마이크로 범프가 형성되지 않은 쪽인 제1 반도체 소자측만을 도시하고 있다.
또한, 솔더의 재료를 나타내는 Sn계란, SnAg계, SnBi계, SnCu계, SnIn계, SnAgCu계 등을 포함하는 것 한다.
도 3에 도시하는 바와 같이, 제1 반도체 소자(10)상에는, 전극서의 Al PAD(11)가 마련되고, Al PAD(11)의 일부가, 제2 반도체 소자의 마이크로 범프와 접속하기 위한 개구부(21)(도 5)가 되고, 개구부(21)의 상층에 차례로, 제1 금속층(13), 제2 금속층(14), 및 제3 금속층(15)이 형성된다. 개구부(21) 이외에는, SiO2층(12)이 형성되고, 그 상층측에 SiN층(16)이 형성된다.
배리어 메탈로서의 제1 금속층(13)은, 제2 금속층(14)에 채용되는 금속의 질화막서 형성된다. 동 도면의 경우, 예를 들면 TaN이 채용된다. 제1 금속층(13)의 평균 두께는, 10㎚ 이상 정도로 한다. 이에 의해, 특히 파티클 리스크를 저감할 수 있는 웨이퍼 프로세스 라인에서, 제1 금속층(13)의 형성이 가능해진다.
제1 금속층(배리어 메탈)(13)을 마련하기 때문에, Al PAD(11)와 제2 금속층(14), 및, 제2 반도체 소자의 마이크로 범프를 이루는 Sn계 솔더와 제2 금속층(14)과의 반응에서 생성할 수 있는 합금층과 Al PAD(11)가 반응하는 것을 방지할 수 있다. 이에 의해 반도체 장치의 신뢰성과 전기 특성의 향상이 기대될 수 있다. 또한, 제1 금속층(13)은 생략하여도 좋다.
예를 들면, 제2 금속층(14)에는 Sn계 솔더와 상관도(correlation)를 가지며 확산성이 낮은, 예를 들면 Ta가 채용된다. 제2 금속층(14)의 평균 두께는 30㎚ 이상 정도로 한다. 이에 의해, 특히 파티클 리스크를 저감할 수 있는 웨이퍼 프로세스 라인에서 제2 금속층(14)의 형성이 가능해진다. 제2 금속층(14)에는, Ta 외에, Sn계 솔더와의 확산성이 낮은 바나듐족의 금속(V, Nb 등)을 채용할 수 있다.
예를 들면, 제3 금속층(15)에는, 제2 금속층(14)의 표면에 무세정 플럭스나 환원 가스 등 표면 산화막이 환원 가능하고, Sn에 대한 확산성이 높은, 예를 들면, Cu가 채용된다. 제3 금속층(15)의 평균 두께는 제2 금속층(14)의 산화를 막을 수 있도록 80㎚ 이상 정도로 한다. 제3 금속층(15)에는, Cu 외에, Co, Ni, Pd, Au, Pt 등을 채용할 수 있다.
상술한 구성을 채용하였기 때문에, 제2 금속층(14)의 재료로서 매우 산화가 진행되기 쉽고, 환원이 용이하지 않은 Ta나 Ti 등을 채용한 경우에도, Sn계 솔더와 제2 금속층(14)을 용이하게 접촉(반응)시킬 수 있다. 또한, 제2 금속층(14)에 Ta를 채용함에 의해, 신뢰성과 전기 특성을 향상시킬 수 있다.
<반도체 장치를 제조하는 제조 장치의 제조 방법>
다음에, 도 3에 도시되는 반도체 장치의 제조 방법에 관해, 도 4 내지 도 6을 참조하여 설명한다.
도 4는 도 3의 반도체 장치의 제조 방법을 설명하는 플로 차트이다. 도 5 및 도 6은, 제조 과정을 도시하는 반도체 장치의 단면도이다.
도 5a에 도시되는 바와 같이, 스텝 S1에서, 전극서의 Al PAD(11)가 마련된 제1 반도체 소자(10)상에 SiO2층(12)이 형성된다. 다음에, SiO2층(12)의 위에, 후술하는 개구부(21)의 위치나 지름에 응한, 개구부(21) 이외의 부분을 보호하기 위한 레지스트 패터닝(부도시)이 행하여진다. 또한, 도 5b에 도시되는 바와 같이, 드라이 에칭에 의해 Al PAD(11)가 방치할 때까지 SiO2층(12)이 깎여져서 개구부(21)가 마련된다.
도 5c에 도시되는 바와 같이, 스텝 S2에서 스퍼터법에 의해, 제1 금속층(TaN)(13), 제2 금속층(Ta)(14), 및 제3 금속층(Cu)(15)이 형성된다. 다음에, 스텝 S3에서는, 도 5d에 도시되는 바와 같이, 제3 금속층(15)과 같은 재료(지금의 경우, Cu)의 도금 프로세스에 의해 제3 금속층(15)의 두께가 증가되어 개구부(21)의 홈이 제3 금속층(15)에 의해 메워진다.
도 5e에 도시되는 바와 같이, 스텝 S4에서는, CMP(Chemical Mechanical Polishing) 에 의해, 개구부(21) 이외의 제3 금속층(15), 및 제2 금속층(14)이 제거된다. 스텝 S5에서는, 표면 전체에 패시베이션층서의 SiN층(16)이 형성되고, SiN층(16)의 위에 레지스트 패터닝(부도시)이 행하여지고, 또한, 도 6a에 도시되는 바와 같이, 드라이 에칭에 의해 개구부(21)의 제3 금속층(15)이 방치할 때까지 SiN층(16)이 깎여진다. 이에 의해, 개구부(21)가 오목 구조가 되기 때문에, 제2 반도체 소자(23)에 형성되어 있다 Sn계 솔더로 이루어지는 마이크로 범프(24)와의 위치맞춤이 용이해진다. 이하, 마이크로 범프(24)와 대향하는 개구부(21)를 범프 패드(21)라고도 칭한다.
스텝 S6에서는, 도 6b에 도시되는 바와 같이, 범프 패드(21)의 제3 금속층(15)에, 제2 반도체 소자(23)에 형성되어 있는 마이크로 범프(24)가 접촉되고, 포름산 등의 환원 분위기화에 의한 가열 처리를 행함에 의해, 제3 금속층(15)과 마이크로 범프(24)를 이루는 Sn계 솔더 표면의 산화막이 환원된다. 이 후, 스텝 S7에서는, 도 6c에 도시되는 바와 같이, Sn계 솔더에 제3 금속층(15)이 확산됨에 의해 Sn계 솔더와 제2 금속층(14)이 접촉(반응)되고, 제1 반도체 소자(10)의 전극인 Al PAD(11)와 제2 반도체 소자(23)의 전극과의 접속이 확립된다. 이상, 제조 방법의 설명을 종료한다.
<제2 금속층(14)과 Sn계 솔더(16)와의 상관도>
도 7은, 제2 금속층(14)에 채용한 Ta와, 마이크로 범프(24)를 이루는 Sn계 솔더에 포함되는 Sn과의 상관도를 도시하고 있다. 범프 접속이 250℃로 행하여진 경우, 동 도면에 도시되는 바와 같이, Ta와 Sn와의 경계에는 Ta3Sn 또는 Ta2Sn3의 합금이 생성되어 있다고 추론된다.
<고온 방치 시간에 있어서의 Kelvin 저항 측정 결과>
도 8은, 제1 금속층(13)에 TaN, 제2 금속층(14)에 Ta, 제3 금속층(15)에 Cu를 채용한 경우에 있어서의 제2 금속층(14)과 Sn계 솔더로 이루어지는 마이크로 범프(24)를 접속한 때의, 125℃ 고온 방치 시간에 있어서의 Kelvin 저항 측정 결과를 도시한 것이다. 동 도면에 도시되어 있는 바와 같이, 168시간 경과 후도 저항치는 변화하지 않았다. 따라서 제1 반도체 소자(10)와 제2 반도체 소자(23)의 전극끼리의 전기적인 접속은 시간이 경과하여도 유지됨을 알 수 있다.
<제1 금속층(13), 제2 금속층(14), 및 제3 금속층(15)의 재료와 두께에 관해>
다음에, 도 9는, 제2 금속층(14)의 두께와, 제3 금속층(15)의 재료와 두께를 변화된 경우의 제1 내지 제5의 예와 비교례(특허 문헌 1에 기재되어 있는 구성)의 평가를 도시하고 있다.
제1의 예는, 제1 금속층(13)에 15㎚의 TaN, 제2 금속층(14)에 100㎚의 Ta, 제3 금속층(15)에 80㎚의 Cu를 채용한 예이다. 제2의 예는, 제1 금속층(13)에 15㎚의 TaN, 제2 금속층(14)에 100㎚의 Ta, 제3 금속층(15)에 100㎚의 Co를 채용한 예이다. 제3의 예는, 제1 금속층(13)에 15㎚의 TaN, 제2 금속층(14)에 100㎚의 Ta, 제3 금속층(15)에 360㎚의 Cu를 채용한 예이다. 제4의 예는, 제1 금속층(13)에 15㎚의 TaN, 제2 금속층(14)에 50㎚의 Ta, 제3 금속층(15)에 80㎚의 Cu를 채용한 예이다. 제5의 예는, 제1 금속층(13)에 15㎚의 TaN, 제2 금속층(14)에 30㎚의 Ta, 제3 금속층(15)에 80㎚의 Cu를 채용한 예이다. 제1 내지 제5의 예의 어느 경우에도 접속성과 고온 방치 시험의 결과에는 문제가 없고, 제1 반도체 소자(10)와 제2 반도체 소자(23)의 전극끼리의 물리적 및 전기적인 접속이 확립되었다. 또한, 비교례에서는, 전극끼리의 물리적인 접속은 확립된 것이지만, 시간의 경과와 함께 저항치가 늘어나 전기적인 접속은 유지되지 않았다.
<반도체 장치의 제1의 변형례>
도 10은, 본 개시의 실시의 형태인 반도체 장치의 제1의 변형례를 도시하는 단면도이다. 그 제1의 변형례는, 도 3에 도시된 구성례로부터 제1 금속층(13)은 생략한 것이다. 이에 의해, 프로세스 택트의 단축과 비용 삭감이 가능해진다.
<반도체 장치의 제2의 변형례>
다음에, 도 11은, 본 개시의 실시의 형태인 반도체 장치의 제2의 변형례를 도시하는 단면도이다.
그 제2의 변형례는, 제1 반도체 소자(10)에 마련된 범프 패드(21)의 지름을, 접속하는 전극(선)의 용도에 응하여 변경한 것이다. 제1 반도체 소자(10)에 마련된2개소의 범프 패드(21)는, 범프 패드(21-2)가 범프 패드(21-1)에 비교하여 그 지름이 크게 형성되어 있다.
또한, 동일 기판(지금의 경우에 있어서 제1 반도체 소자(10))에 마련하는 복수의 범프 패드(21)의 지름의 변경은, 상술한 제조 처리의 스텝 S1의 공정에서 SiO2층(12)의 위에 실시되는 레지스트 패터닝, 및 스텝 S5의 공정에서 SiN층(16)의 위에 시행되는 레지스트 패터닝을 바꿈에 의해 용이하게 행할 수 있다.
한편, 제2 반도체 소자의 Sn계 솔더로 이루어지는 마이크로 범프(24)에 대해서도, 그 지름을 대응하는 범프 패드(21)의 지름에 맞추어 변경하도록 한다.
<범프 패드(21) 및 마이크로 범프(24)의 지름의 차이에 대한 범프 용량의 변화>
도 12는, 범프 패드(21)의 지름(개구부 지름)과, 마이크로 범프의 지름의 차이에 대한 범프 용량의 변화를 도시하고 있다.
동 도면에 도시되는 바와 같이, 범프 패드(21)의 지름 및 마이크로 범프(24)의 지름이 작은 경우와 큰 경우를 비교하면, 작은 경우의 쪽이, 범프 용량이 작다. 따라서 지름이 작은 범프 패드(21)와 마이크로 범프(24)에 의해 신호선을 접속하면, 통신하는 전기 신호의 신호 특성의 개선이 기대될 수 있다. 또한, 이 경우, 접속하는 배선의 라우팅을 용이하게 행할 수 있다.
<범프 패드(21) 및 마이크로 범프(24)의 지름의 차이에 대한 저항치의 변화>
도 13은, 범프 패드(21)의 지름(개구부 지름)과, 마이크로 범프(24)의 지름의 차이에 대한 저항치의 변화를 도시하고 있다.
동 도면에 도시되는 바와 같이, 범프 패드(21)의 지름 및 마이크로 범프(24)의 지름이 보다 클수록, 저항치가 작다. 따라서 보다 큰 지름의 범프 패드(21)와 마이크로 범프(24)에 의해 전원선을 접속하면, IR 드롭 등의 전력 공급에 관한 부적합함의 발생을 억제할 수 있다.
<반도체 장치의 제2의 변형례의 응용례>
다음에, 도 14는, 도 11에 도시된 제2의 구성례의 응용례를 도시하고 있다.
그 응용례에서는, 제1 반도체 소자(10)의 전원부(35)와 제2 반도체 소자(23)의 전원부(33)를 잇는 전력선(35)을, 지름이 큰 범프 패드(21-2)와 마이크로 범프(24)에 의해 접속하고 있다. 또한, 제1 반도체 소자(10)의 신호 처리부(32)와 제2 반도체 소자(23)의 신호 처리부(34)를 잇는 신호선(36, 37)을, 지름이 작은 범프 패드(21-1)와 마이크로 범프(24)에 의해 접속하고 있다.
도 14에 도시된 응용례에 의하면, 제1 반도체 소자(10)와 제2 반도체 소자(23)의 사이에서 통신하는 전기 신호의 신호 특성을 개선할 수 있고, 또한, IR 드롭 등의 전력 공급에 관한 부적합함의 발생을 억제할 수 있다.
<반도체 장치의 적용례>
다음에, 본 개시의 반도체 장치를 적층형 CMOS 이미지 센서(이하, 적층형 CIS라고 칭한다)에 적용한 경우의 구성례에 관해 설명한다.
도 15는 본 개시의 반도체 장치를 적용한 적층형 CIS의 적층 전(前)의 상태, 도 16은 적층 후의 상태를 도시하고 있다.
즉, 그 적층형 CIS는, 광전 변환을 행하는 화소부가 형성되어 있는 화소 기판(51)에, 화소 기판(51)부터 출력되는 화소 신호를 처리하는 로직 칩(52)이 CoW(Chip on Wafer) 접속에 의해 적층되어 구성된다.
화소 기판(51)은, 제1 반도체 소자(10)에 상당하고, 광의 입사측의 면에는 로직 칩(52)의 마이크로 범프(24)와 접속하기 위한 범프 패드(21)가 형성된다. 한편, 로직 칩(52)은, 제2 반도체 소자(23)에 상당하고, 화소 기판(51)과의 접속면에는 마이크로 범프(24)가 형성된다.
화소 기판(51)과 로직 칩(52)은, 범프 패드(21)와 마이크로 범프(24)가 접촉하도록 적층된 상태에서 가열 처리되고, 이에 의해 양자가 전기적 접속된다. 또한, 로직 칩(52)의 화소 기판(51)이 접속된 면의 반대면에는, 도 17에 도시되는 바와 같이 WB 패드(71)가 형성되고, WB 패드(71)에 I/O(72)가 접속된다.
도시한 바와 같이, 적층형 CMOS 이미지 센서에 본 개시의 반도체 장치를 적용함에 의해, 화소 기판(51)측에도 마이크로 범프를 형성하여 접속하는 경우에 발생할 수 있는 화소부의 더스트 결함 등의 데미지를 억제할 수 있다. 또한, 화소 기판(51)과 로직 칩(52)을 적층한 때의 저배화를 실현할 수 있고, CF의 클리닝시의 얼룩을 억제할 수 있다.
<범프 패드의 형성에 관한 변형례>
다음에, 범프 패드의 형성에 관한 변형례에 관해 설명한다.
도 17은, 화소 기판(51) 내에 관통 전극(81)이 형성되는 경우에, 그 관통 전극(81)의 위치에 개구부(21)를 마련하고, 그 관통 전극(81)을 로직 칩(52)의 마이크로 범프(24)에 대응하는 범프 패드로 한 변형례이다. 관통 전극(81) 자체를 범프 패드로 한 경우, 제1 금속층(13) 내지 제3 금속층(15)의 형성을 생략할 수 있다.
도 19 및 도 20은, 화소 기판(51)(제1 반도체 소자(10))로부터 Al PAD(11)를 생략하고, 화소 기판(51) 내부의 금속 배선(Cu 배선)(91)에 달할 때까지, 개구부(21)를 형성하고, 기판 내부의 그 금속 배선(91)을, 로직 칩(52)의 마이크로 범프(24)에 대응하는 범프 패드로 한 변형례이다.
Al PAD(11)를 생략하고 화소 기판(51) 내부의 금속 배선(91)을 범프 패드로 한 경우, 커스텀 공정에서의 클리닝시의 얼룩을 개선할 수 있고, 또한, 칩 수축 (chip shrink)이 가능하게 된다. 또한, 로직 칩(52)의 저배화가 실현될 수 있다.
또한, 본 개시의 반도체 장치는, 상술한 적층형 CIS 외에, 적층된 반도체 소자의 전극끼리가 접속되는 모든 종류의 전자 장치에 적용하는 것이 가능하다.
본 개시의 실시의 형태는, 상술한 실시의 형태로 한정되는 것이 아니고, 본 개시의 요지를 일탈하지 않는 범위에서 여러가지의 변경이 가능하다.
또한, 본 개시는 이하와 같은 구성도 취할 수 있다.
(1) 반도체 소자가 적층되어 구성되고, 대향하는 상기 반도체 소자의 전극끼리가 전기적 접속되어 있는 반도체 장치에 있어서, 상기 대향하는 반도체 소자의 일방인 제2 반도체 소자의 전극에는, Sn계 솔더로 이루어지는 마이크로 범프가 형성되고, 상기 마이크로 범프를 통하여 상기 제2 반도체 소자의 전극과 접속되어 있는, 상기 대향하는 반도체 소자의 타방인 제1 반도체 소자의 전극에는, 상기 마이크로 범프에 대향하는 오목형상의 범프 패드가 형성되어 있는 반도체 장치.
(2) 상기 범프 패드에는, 상기 마이크로 범프측부터 차례로, 상기 마이크로 범프에 확산된 제3 금속층, 및 바나듐족에 속하는 금속 이루어지는 제2 금속층이 형성되어 있는 상기 (1)에 기재된 반도체 장치.
(3) 상기 제1 반도체 소자상에는, 지름이 다른 복수의 상기 범프 패드가 마련되어 있는 상기 (1) 또는 (2)에 기재된 반도체 장치.
(4) 상기 범프 패드의 지름은, 접속하는 상기 전극의 용도에 응하여 다른
상기 (1)부터 (3)의 어느 하나에 기재된 반도체 장치.
(5) 상기 제2 반도체 소자의 상기 마이크로 범프의 지름은, 대응하는 상기 제1 반도체 소자의 상기 범프 패드의 지름에 대응하고 있는 상기 (1)부터 (4)의 어느 하나에 기재된 반도체 장치.
(6) 상기 범프 패드에는, 상기 마이크로 범프측부터 차례로, 상기 제3 금속층, 상기 제2 금속층, 및 상기 제2 금속층에 채용되는 바나듐족에 속하는 상기 금속의 질화막 이루어지는 제1 금속층이 형성되어 있는 상기 (1)부터 (5)의 어느 하나에 기재된 반도체 장치.
(7) 상기 제2 금속층의 평균 두께는 30㎚ 이상인 상기 (1)부터 (6)의 어느 하나에 기재된 반도체 장치.
(8) 상기 제1 금속층의 평균 두께는 10㎚ 이상인 상기 (1)부터 (6)의 어느 하나에 기재된 반도체 장치.
(9) 상기 제2 금속층은 Ta이고, 상기 제1 금속층은 TaN인 상기 (1)부터 (6)의 어느 하나에 기재된 반도체 장치.
(10) 상기 제3 금속층은 Cu, Co, Ni, Pd, Au 또는 Pt인 상기 (1)부터 (6)의 어느 하나에 기재된 반도체 장치.
(11) 상기 범프 패드는, 상기 제1 반도체 소자의 표면부터 상기 제1 반도체 소자 내의 관통 전극까지 마련된 개구부에 의해 형성되어 있는 상기 (1)에 기재된 반도체 장치.
(12) 상기 범프 패드는, 상기 제1 반도체 소자의 표면부터 상기 제1 반도체 소자 내의 금속 배선까지 마련된 개구부에 의해 형성되어 있는 상기 (1)에 기재된 반도체 장치.
(13) 상기 반도체 장치는, 상기 제1 반도체 소자에 상당하는 화소 기판에, 상기 제2 반도체 소자에 상당하는 로직 칩이 CoW 접속되어 있는 적층형 CMOS 이미지 센서인 상기 (1)에 기재된 반도체 장치.
(14) 반도체 소자가 적층되어 구성되고, 대향하는 상기 반도체 소자의 전극끼리가 전기적 접속되어 있는 반도체 장치를 제조하는 제조 장치의 제조 방법에 있어서, 상기 제조 장치에 의한, 상기 대향하는 반도체 소자의 일방인 제2 반도체 소자의 전극에 Sn계 솔더로 이루어지는 마이크로 범프를 형성하는 마이크로 범프 형성 스텝과, 상기 마이크로 범프를 통하여 상기 제2 반도체 소자의 전극과 접속되는, 상기 대향하는 반도체 소자의 타방인 제1 반도체 소자의 전극에 상기 마이크로 범프에 대향하는 오목형상의 범프 패드를 형성하는 범프 패드 형성 스텝을 포함하는 제조 방법.
(15) 상기 범프 패드 형성 스텝은, 상기 마이크로 범프를 통하여 상기 제2 반도체 소자의 전극과 접속되는, 상기 대향하는 반도체 소자의 타방인 제1 반도체 소자의 전극상에, 바나듐족에 속하는 금속 이루어지는 제2 금속층을 형성하고, 상기 제2 금속층상에, 상기 마이크로 범프에 확산되는 제3 금속층을 형성하고, 제3 금속층에 상기 마이크로 범프를 접촉시켜, 환원 분위기화에 의한 가열 처리에 의해, 상기 제3 금속층과 상기 마이크로 범프의 표면의 산화막을 환원하고, 상기 제3 금속층을 상기 마이크로 범프에 확산시킴에 의해 상기 마이크로 범프와 상기 제2 금속층을 접촉시켜, 상기 제1 반도체 소자와 상기 제2 반도체 소자의 전극끼리를 전기적 접속하는 상기 (14)에 기재된 제조 방법.
(16) 상기 범프 패드 형성 스텝은, 또한, 상기 제1 반도체 소자의 상기 제3 금속층의 위에 패시베이션층을 형성하고, 상기 패시베이션층을 에칭함에 의해, 상기 제3 금속층이 방치하는 개구부를 마련하는 상기 (15)에 기재된 제조 방법.
(17) 상기 범프 패드 형성 스텝은, 또한, 상기 제2 금속층을 형성하기 전에, 상기 마이크로 범프를 통하여 상기 제2 반도체 소자의 전극과 접속되는, 상기 대향하는 반도체 소자의 타방인 제1 반도체 소자의 전극상에, 상기 제2 금속층에 채용되는 바나듐족에 속하는 상기 금속의 질화막 이루어지는 제1 금속층을 형성하는 상기 (15)에 기재된 제조 방법.
(18) 상기 범프 패드 형성 스텝은, 상기 제1 반도체 소자의 표면부터 상기 제1 반도체 소자 내의 관통 전극까지 개구부를 마련함에 의해 상기 범프 패드를 형성하는 상기 (14)에 기재된 제조 방법.
(19) 상기 범프 패드 형성 스텝은, 상기 제1 반도체 소자의 표면부터 상기 제1 반도체 소자 내의 금속 배선까지 개구부를 마련함에 의해 상기 범프 패드를 형성하는 상기 (14)에 기재된 제조 방법.
(20) 반도체 장치에 있어서, 제1 전극을 포함하는 제1 반도체 소자와, 제2 전극을 포함하는 제2 반도체 소자와, 상기 제2 전극상에 형성된 Sn계 마이크로 솔더 범프와, 상기 Sn계 마이크로 솔더 범프에 대향하며 상기 제1 전극상에 형성된 오목형상 범프 패드를 포함하고, 상기 제1 전극은 상기 Sn계 마이크로 솔더 범프 및 상기 오목형상 범프 패드를 경유하여 상기 제2 전극에 접속되는 반도체 장치.
(21) 상기 오목형상 범프 패드상에 차례로 형성된 제2 금속층 및 제3금속층을 더 포함하고, 상기 제3 금속층은 상기 Sn계 마이크로 솔더 범프에 확산되고, 상기 제2 금속층은 바나듐족 금속 이루어지는 상기 (20)에 기재된 반도체 장치.
(22) 상기 제1 반도체 소자는 지름이 다른 복수의 오목형상 범프 패드를 가지는 상기 (20) 내지 (21)에 기재된 반도체 장치.
(23) 상기 오목 형상 범프 패드의 지름이 접속하는 각각의 상기 전극의 용도에 응하여 다른 상기 (20) 내지 (22)에 기재된 반도체 장치.
(24) 상기 Sn계 마이크로 솔더 범프의 지름은 상기 오목형상 범프 패드의 지름에 대응하는 상기 (20) 내지 (23)에 기재된 반도체 장치.
(25) 제2 금속층 및 제3 금속층과 함께 상기 오목형상 범프 패드상에 차례로 형성된 제1 금속층을 더 포함하고, 상기 제3 금속층은 상기 마이크로 솔더 범프에 가장 가깝고, 상기 제1 금속층은 제2 금속층에 사용된 바나듐족 금속의 질화막인 상기 (20) 내지 (21)에 기재된 반도체 장치.
(26) 상기 제2 금속층은 평균 두께가 30나노미터(㎚) 이상인 상기 (20) 내지 (25)에 기재된 반도체 장치.
(27) 상기 제1 금속층은 평균 두께가 10나노미터(㎚) 이상인 상기 (20) 내지 (26)에 기재된 반도체 장치.
(28) 상기 제2 금속층은 Ta이고, 상기 제1 금속층은 TaN인 상기 (20) 내지 (27)에 기재된 반도체 장치.
(29) 상기 제3 금속층은 Cu, Co, Ni, Pd, Au 및 Pt 중의 하나인 상기 (20) 내지 (28)에 기재된 반도체 장치.
(30) 상기 제1 전극은 관통 전극인 상기 (20) 내지 (29)에 기재된 반도체 장치.
(31) 상기 제1 반도체 소자의 표면부터 상기 제1 반도체 소자 내의 금속 배선까지 연장되는 개구부를 더 포함하고, 상기 개구부는 상기 오목형상 범프 패드를 형성하는 상기 (20) 내지 (30)에 기재된 반도체 장치.
(32) 상기 반도체 장치는, 상기 제1 반도체 소자에 상당하는 화소 기판에 CoW 접속되는 상기 제2 반도체 소자에 상당하는 로직 칩을 포함하는 적층형 CMOS 이미지 센서인 상기 (20) 내지 (31)에 기재된 반도체 장치.
(33) 제2 전극을 구비하는 제2 반도체 소자와 함께 적층된 제1 전극을 구비하는 제1 반도체 소자를 포함하는 반도체 장치를 제조하는 제조 방법에 있어서, 제2 전극상에 Sn계 마이크로 솔더 범프를 형성하는 스텝과, 상기 Sn계 마이크로 솔더 범프에 대향하며 상기 제1 전극상에 오목형상 범프 패드를 형성하는 스텝을 포함하고, 상기 제1 전극은 상기 Sn계 마이크로 솔더 범프 및 상기 오목형상 범프 패드를 경유하여 상기 제2 전극에 접속되는 반도체 장치의 제조 방법.
(34) 상기 오목형상 범프 패드를 형성하는 스텝에서, 바나듐족 금속 이루어진 제2 금속층이 상기 제1 금속층상에 형성되고, 제3 금속층이 상기 제2 금속층상에 형성되고, 상기 제3 금속층은 상기 Sn계 마이크로 솔더 범프에 확산되고, 상기 Sn계 마이크로 솔더 범프 및 상기 제3 금속층은 환원 분위기에 의한 열 처리를 받고, 그에 의해, 상기 제3 금속층 및 상기 Sn계 마이크로 솔더 범프의 표면상의 산화막이 환원되고, 상기 Sn계 마이크로 솔더 범프에 대한 상기 제3 금속층의 확산에 기인하여, 상기 Sn계 마이크로 솔더 범프 및 상기 제2 금속층이 서로 접촉하게 되고, 상기 제1 및 제2의 전극이 전기적 서로 접속되는 반도체 장치의 제조 방법.
(35) 상기 오목형상 범프 패드를 형성하는 스텝에서, 패시베이션층이 상기 제1 반도체 소자의 상기 제3 금속층상에 형성되고, 상기 패시베이션층을 에칭함에 의해 개구부를 형성하여 상기 제3 금속층을 방치하는 상기 (33) 내지 (34)에 기재된 반도체 장치의 제조 방법.
(36) 상기 오목 형상 범프 패드를 형성하는 스텝에서, 상기 제2 금속층이 형성되기 전에, 제1 금속층이 형성되고, 상기 제1의 전극은 상기 Sn계 마이크로 솔더 범프를 경유하여 상기 제2 반도체 소자에 접속되고, 상기 제1 금속층은 상기 제2 금속층에 사용된 바나듐족 금속의 질화막인 상기 (33) 내지 (35)에 기재된 반도체 장치의 제조 방법.
(37) 상기 제1 전극은 관통 전극인 상기 (33) 내지 (36)에 기재된 반도체 장치의 제조 방법.
(38) 상기 오목형상 범프 패드를 형성하는 스텝에서, 상기 오목형상 범프 패드는 상기 제1 반도체 소자의 표면부터 상기 제1 반도체 소자 내의 금속 배선까지의 개구부를 마련함에 의해 형성되는 상기 (33) 내지 (37)에 기재된 반도체 장치의 제조 방법.
(39) 상기 반도체 장치는, 상기 제2 반도체 소자에 상당하는 로직 칩 및 상기 제1 반도체 소자에 상당하는 화소 기판을 포함하는 적층형 CMOS 이미지 센서이고, 상기 로직 칩 및 상기 화소 기판은, 상기 오목형상 범프 패드 및 상기 Sn계 마이크로 솔더 범프가 접촉하는 동안 열처리를 받는 상기 (33) 내지 (38)에 기재된 반도체 장치의 제조 방법.
본 발명에서 개시된 실시의 형태는 모든 점에서 예시이고 제한적인 것이 아니라고 생각하여야 할 것이다. 본 발명의 범위는 상기한 설명이 아니라 특허청구의 범위에 의해 나타나고 특허청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
10 : 제1 반도체 소자
11 : Al PAD
12 : SiO2층
13 : 제1 금속층
14 : 제2 금속층
15 : 제3 금속층
16 : SiN층
21 : 개구부(범프 패드)
23 : 제2 반도체 소자
24 : 마이크로 범프
31 : 전원부
32 : 신호 처리부
33 : 전원부
34 : 신호 처리부
35 : 전원선
36, 37 : 신호선
51 : 화소 기판
52 : 로직 칩
81 : 관통 전극
91 : Cu 배선

Claims (20)

  1. 반도체 장치에 있어서,
    제1 전극을 포함하는 제1 반도체 소자와,
    제2 전극을 포함하는 제2 반도체 소자와,
    상기 제2 전극상에 형성된 Sn계 마이크로 솔더 범프와,
    상기 Sn계 마이크로 솔더 범프에 대향하며 상기 제1 전극상에 형성된 오목형상 범프 패드를 포함하고,
    상기 제1 전극은 상기 Sn계 마이크로 솔더 범프 및 상기 오목형상 범프 패드를 경유하여 상기 제2 전극에 접속되는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 오목형상 범프 패드상에 차례로 형성된 제2 금속층 및 제3금속층을 더 포함하고,
    상기 제3 금속층은 상기 Sn계 마이크로 솔더 범프에 확산되고, 상기 제2 금속층은 바나듐족 금속 이루어지는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 제1 반도체 소자는 지름이 다른 복수의 오목형상 범프 패드를 가지는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 오목 형상 범프 패드의 지름은 접속하는 각각의 상기 전극의 용도에 응하여 다른 것을 특징으로 하는 반도체 장치.
  5. 제2항에 있어서,
    상기 Sn계 마이크로 솔더 범프의 지름은 상기 오목형상 범프 패드의 지름에 대응하는 것을 특징으로 하는 반도체 장치.
  6. 제2항에 있어서,
    제2 금속층 및 제3 금속층과 함께 상기 오목형상 범프 패드상에 차례로 형성된 제1 금속층을 더 포함하고,
    상기 제3 금속층은 상기 마이크로 솔더 범프에 가장 가깝고, 상기 제1 금속층은 제2 금속층에 사용된 바나듐족 금속의 질화막인 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서,
    상기 제2 금속층은 평균 두께가 30나노미터(㎚) 이상인 것을 특징으로 하는 반도체 장치.
  8. 제6항에 있어서,
    상기 제1 금속층은 평균 두께가 10나노미터(㎚) 이상인 것을 특징으로 하는 반도체 장치.
  9. 제6항에 있어서,
    상기 제2 금속층은 Ta이고, 상기 제1 금속층은 TaN인 것을 특징으로 하는 반도체 장치.
  10. 제6항에 있어서,
    상기 제3 금속층은 Cu, Co, Ni, Pd, Au 및 Pt 중의 하나인 것을 특징으로 하는 반도체 장치.
  11. 제1항에 있어서,
    상기 제1 전극은 관통 전극인 것을 특징으로 하는 반도체 장치.
  12. 제1항에 있어서,
    상기 제1 반도체 소자의 표면부터 상기 제1 반도체 소자 내의 금속 배선까지 연장되는 개구부를 더 포함하고,
    상기 개구부는 상기 오목형상 범프 패드를 형성하는 것을 특징으로 하는 반도체 장치.
  13. 제1항에 있어서,
    상기 반도체 장치는, 상기 제1 반도체 소자에 상당하는 화소 기판에 CoW 접속되는 상기 제2 반도체 소자에 상당하는 로직 칩을 포함하는 적층형 CMOS 이미지 센서인 것을 특징으로 하는 반도체 장치.
  14. 제2 전극을 구비하는 제2 반도체 소자와 함께 적층된 제1 전극을 구비하는 제1 반도체 소자를 포함하는 반도체 장치를 제조하는 제조 방법에 있어서,
    제2 전극상에 Sn계 마이크로 솔더 범프를 형성하는 스텝과,
    상기 Sn계 마이크로 솔더 범프에 대향하며 상기 제1 전극상에 오목형상 범프 패드를 형성하는 스텝을 포함하고,
    상기 제1 전극은 상기 Sn계 마이크로 솔더 범프 및 상기 오목형상 범프 패드를 경유하여 상기 제2 전극에 접속되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제14항에 있어서,
    상기 오목형상 범프 패드를 형성하는 스텝에서,
    바나듐족 금속 이루어진 제2 금속층이 상기 제1 금속층상에 형성되고, 제3 금속층이 상기 제2 금속층상에 형성되고, 상기 제3 금속층은 상기 Sn계 마이크로 솔더 범프에 확산되고, 상기 Sn계 마이크로 솔더 범프 및 상기 제3 금속층은 환원 분위기에 의한 열 처리를 받고, 그에 의해, 상기 제3 금속층 및 상기 Sn계 마이크로 솔더 범프의 표면상의 산화막이 환원되고, 상기 Sn계 마이크로 솔더 범프에 대한 상기 제3 금속층의 확산에 기인하여, 상기 Sn계 마이크로 솔더 범프 및 상기 제2 금속층이 서로 접촉하게 되고, 상기 제1 및 제2의 전극이 전기적 서로 접속되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 오목형상 범프 패드를 형성하는 스텝에서,
    패시베이션층이 상기 제1 반도체 소자의 상기 제3 금속층상에 형성되고, 상기 패시베이션층을 에칭함에 의해 개구부를 형성하여 상기 제3 금속층을 방치하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제15항에 있어서,
    상기 오목 형상 범프 패드를 형성하는 스텝에서, 상기 제2 금속층이 형성되기 전에, 제1 금속층이 형성되고, 상기 제1의 전극은 상기 Sn계 마이크로 솔더 범프를 경유하여 상기 제2 반도체 소자에 접속되고, 상기 제1 금속층은 상기 제2 금속층에 사용된 바나듐족 금속의 질화막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제14항에 있어서,
    상기 제1 전극은 관통 전극인 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제14항에 있어서,
    상기 오목형상 범프 패드를 형성하는 스텝에서, 상기 오목형상 범프 패드는 상기 제1 반도체 소자의 표면부터 상기 제1 반도체 소자 내의 금속 배선까지의 개구부를 마련함에 의해 형성되는 것을 특징하는 반도체 장치의 제조 방법.
  20. 제14항에 있어서,
    상기 반도체 장치는, 상기 제2 반도체 소자에 상당하는 로직 칩 및 상기 제1 반도체 소자에 상당하는 화소 기판을 포함하는 적층형 CMOS 이미지 센서이고, 상기 로직 칩 및 상기 화소 기판은, 상기 오목형상 범프 패드 및 상기 Sn계 마이크로 솔더 범프가 접촉하는 동안 열처리를 받는 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1020167021519A 2014-04-23 2015-04-15 반도체 장치 및 그 제조 방법 KR102370046B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020227006069A KR20220030314A (ko) 2014-04-23 2015-04-15 반도체 장치 및 그 제조 방법

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JPJP-P-2014-088804 2014-04-23
JP2014088804 2014-04-23
JP2014256186A JP6424610B2 (ja) 2014-04-23 2014-12-18 半導体装置、および製造方法
JPJP-P-2014-256186 2014-12-18
PCT/JP2015/002071 WO2015162872A1 (en) 2014-04-23 2015-04-15 Semiconductor device and method of manufacturing thereof

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020227006069A Division KR20220030314A (ko) 2014-04-23 2015-04-15 반도체 장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20160143640A true KR20160143640A (ko) 2016-12-14
KR102370046B1 KR102370046B1 (ko) 2022-03-04

Family

ID=53015851

Family Applications (3)

Application Number Title Priority Date Filing Date
KR1020237005687A KR102619737B1 (ko) 2014-04-23 2015-04-15 반도체 장치 및 그 제조 방법
KR1020167021519A KR102370046B1 (ko) 2014-04-23 2015-04-15 반도체 장치 및 그 제조 방법
KR1020227006069A KR20220030314A (ko) 2014-04-23 2015-04-15 반도체 장치 및 그 제조 방법

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020237005687A KR102619737B1 (ko) 2014-04-23 2015-04-15 반도체 장치 및 그 제조 방법

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020227006069A KR20220030314A (ko) 2014-04-23 2015-04-15 반도체 장치 및 그 제조 방법

Country Status (6)

Country Link
US (3) US10600838B2 (ko)
JP (1) JP6424610B2 (ko)
KR (3) KR102619737B1 (ko)
CN (2) CN109637992B (ko)
TW (1) TWI697074B (ko)
WO (1) WO2015162872A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11626370B2 (en) 2020-09-23 2023-04-11 Samsung Electronics Co., Ltd. Interconnection structure of a semiconductor chip and semiconductor package including the interconnection structure

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9240376B2 (en) * 2013-08-16 2016-01-19 Globalfoundries Inc. Self-aligned via fuse
JP6424610B2 (ja) * 2014-04-23 2018-11-21 ソニー株式会社 半導体装置、および製造方法
US9564418B2 (en) * 2014-10-08 2017-02-07 Micron Technology, Inc. Interconnect structures with intermetallic palladium joints and associated systems and methods
US9812555B2 (en) * 2015-05-28 2017-11-07 Semiconductor Components Industries, Llc Bottom-gate thin-body transistors for stacked wafer integrated circuits
WO2017061273A1 (ja) * 2015-10-05 2017-04-13 ソニー株式会社 撮像装置、製造方法
CN106057692B (zh) * 2016-05-26 2018-08-21 河南工业大学 一种三维集成电路堆栈集成方法及三维集成电路
KR102045186B1 (ko) * 2016-11-22 2019-11-14 센주긴조쿠고교 가부시키가이샤 납땜 방법
US11183479B2 (en) * 2017-03-30 2021-11-23 Mitsubishi Electric Corporation Semiconductor device, method for manufacturing the same, and power conversion device
KR102380823B1 (ko) 2017-08-16 2022-04-01 삼성전자주식회사 발열체를 포함하는 칩 구조체
US11257745B2 (en) * 2017-09-29 2022-02-22 Intel Corporation Electroless metal-defined thin pad first level interconnects for lithographically defined vias
CN110660809B (zh) * 2018-06-28 2023-06-16 西部数据技术公司 包含分支存储器裸芯模块的垂直互连的半导体装置
US10622321B2 (en) * 2018-05-30 2020-04-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structures and methods of forming the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006108604A (ja) 2004-09-08 2006-04-20 Denso Corp 半導体装置およびその製造方法
JP2013110338A (ja) * 2011-11-24 2013-06-06 Renesas Electronics Corp 半導体集積回路装置
WO2014033977A1 (ja) * 2012-08-29 2014-03-06 パナソニック株式会社 半導体装置

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4617730A (en) * 1984-08-13 1986-10-21 International Business Machines Corporation Method of fabricating a chip interposer
JPH06232209A (ja) * 1993-02-02 1994-08-19 Toshiba Corp 半導体装置の製造方法
US5903058A (en) * 1996-07-17 1999-05-11 Micron Technology, Inc. Conductive bumps on die for flip chip application
US6218302B1 (en) * 1998-07-21 2001-04-17 Motorola Inc. Method for forming a semiconductor device
JP3413120B2 (ja) 1999-02-23 2003-06-03 ローム株式会社 チップ・オン・チップ構造の半導体装置
US6092714A (en) * 1999-03-16 2000-07-25 Mcms, Inc. Method of utilizing a plasma gas mixture containing argon and CF4 to clean and coat a conductor
JP3365495B2 (ja) * 1999-06-30 2003-01-14 日本電気株式会社 半導体装置およびその製造方法
US7388289B1 (en) * 1999-09-02 2008-06-17 Micron Technology, Inc. Local multilayered metallization
JP4979154B2 (ja) * 2000-06-07 2012-07-18 ルネサスエレクトロニクス株式会社 半導体装置
US20020086520A1 (en) * 2001-01-02 2002-07-04 Advanced Semiconductor Engineering Inc. Semiconductor device having bump electrode
US6815324B2 (en) * 2001-02-15 2004-11-09 Megic Corporation Reliable metal bumps on top of I/O pads after removal of test probe marks
JP2003037126A (ja) * 2001-07-24 2003-02-07 Toshiba Corp 半導体装置及びその製造方法
JP2003142485A (ja) * 2001-11-01 2003-05-16 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6661098B2 (en) 2002-01-18 2003-12-09 International Business Machines Corporation High density area array solder microjoining interconnect structure and fabrication method
US6878633B2 (en) * 2002-12-23 2005-04-12 Freescale Semiconductor, Inc. Flip-chip structure and method for high quality inductors and transformers
US7427557B2 (en) * 2004-03-10 2008-09-23 Unitive International Limited Methods of forming bumps using barrier layers as etch masks
US7741714B2 (en) * 2004-11-02 2010-06-22 Taiwan Semiconductor Manufacturing Co., Ltd. Bond pad structure with stress-buffering layer capping interconnection metal layer
JP4390206B2 (ja) 2004-11-05 2009-12-24 熊本製粉株式会社 食品組成物の製造方法、及び食品組成物
EP1732116B1 (en) * 2005-06-08 2017-02-01 Imec Methods for bonding and micro-electronic devices produced according to such methods
JP2006351766A (ja) * 2005-06-15 2006-12-28 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP4384195B2 (ja) * 2007-03-22 2009-12-16 株式会社東芝 半導体装置の製造方法
US8022543B2 (en) * 2008-03-25 2011-09-20 International Business Machines Corporation Underbump metallurgy for enhanced electromigration resistance
JP5324121B2 (ja) * 2008-04-07 2013-10-23 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN102573268B (zh) * 2008-09-30 2015-03-11 揖斐电株式会社 多层印刷线路板以及多层印刷线路板的制造方法
US8227295B2 (en) * 2008-10-16 2012-07-24 Texas Instruments Incorporated IC die having TSV and wafer level underfill and stacked IC devices comprising a workpiece solder connected to the TSV
JP5120342B2 (ja) * 2009-06-18 2013-01-16 ソニー株式会社 半導体パッケージの製造方法
US8183765B2 (en) * 2009-08-24 2012-05-22 Global Oled Technology Llc Controlling an electronic device using chiplets
KR101652386B1 (ko) * 2009-10-01 2016-09-12 삼성전자주식회사 집적회로 칩 및 이의 제조방법과 집적회로 칩을 구비하는 플립 칩 패키지 및 이의 제조방법
TWI395279B (zh) * 2009-12-30 2013-05-01 Ind Tech Res Inst 微凸塊結構
US9018758B2 (en) * 2010-06-02 2015-04-28 Taiwan Semiconductor Manufacturing Company, Ltd. Cu pillar bump with non-metal sidewall spacer and metal top cap
US8581418B2 (en) * 2010-07-21 2013-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-die stacking using bumps with different sizes
CN101969063B (zh) 2010-08-27 2012-07-25 友达光电股份有限公司 像素阵列基板、导电结构以及显示面板
JP2012059738A (ja) 2010-09-03 2012-03-22 Toshiba Corp 半導体装置
US8698269B2 (en) * 2011-02-28 2014-04-15 Ibiden Co., Ltd. Wiring board with built-in imaging device and method for manufacturing same
US8710612B2 (en) 2011-05-20 2014-04-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having a bonding pad and shield structure of different thickness
US8531035B2 (en) * 2011-07-01 2013-09-10 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect barrier structure and method
US8963334B2 (en) * 2011-08-30 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Die-to-die gap control for semiconductor structure and method
US8779539B2 (en) * 2011-09-21 2014-07-15 United Microelectronics Corporation Image sensor and method for fabricating the same
US8642384B2 (en) * 2012-03-09 2014-02-04 Stats Chippac, Ltd. Semiconductor device and method of forming non-linear interconnect layer with extended length for joint reliability
KR102103811B1 (ko) * 2012-04-24 2020-04-23 본드테크 가부시키가이샤 칩 온 웨이퍼 접합 방법 및 접합 장치, 및 칩과 웨이퍼를 포함하는 구조체
US8629524B2 (en) * 2012-04-27 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus for vertically integrated backside illuminated image sensors
US9082776B2 (en) 2012-08-24 2015-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package having protective layer with curved surface and method of manufacturing same
US8796805B2 (en) * 2012-09-05 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple metal film stack in BSI chips
US9425221B2 (en) * 2014-01-31 2016-08-23 Sharp Laboratories Of America, Inc. Circuit-on-wire
JP6424610B2 (ja) * 2014-04-23 2018-11-21 ソニー株式会社 半導体装置、および製造方法
JP6639188B2 (ja) * 2015-10-21 2020-02-05 ソニーセミコンダクタソリューションズ株式会社 半導体装置、および製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006108604A (ja) 2004-09-08 2006-04-20 Denso Corp 半導体装置およびその製造方法
JP2013110338A (ja) * 2011-11-24 2013-06-06 Renesas Electronics Corp 半導体集積回路装置
WO2014033977A1 (ja) * 2012-08-29 2014-03-06 パナソニック株式会社 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11626370B2 (en) 2020-09-23 2023-04-11 Samsung Electronics Co., Ltd. Interconnection structure of a semiconductor chip and semiconductor package including the interconnection structure

Also Published As

Publication number Publication date
KR20230030021A (ko) 2023-03-03
CN105981160A (zh) 2016-09-28
JP6424610B2 (ja) 2018-11-21
US10600838B2 (en) 2020-03-24
WO2015162872A1 (en) 2015-10-29
US11476291B2 (en) 2022-10-18
JP2015216350A (ja) 2015-12-03
KR102619737B1 (ko) 2024-01-02
TW201541558A (zh) 2015-11-01
KR102370046B1 (ko) 2022-03-04
KR20220030314A (ko) 2022-03-10
US20190326344A1 (en) 2019-10-24
CN109637992A (zh) 2019-04-16
TWI697074B (zh) 2020-06-21
US20170053960A1 (en) 2017-02-23
CN105981160B (zh) 2020-07-21
US20230005979A1 (en) 2023-01-05
CN109637992B (zh) 2020-07-21

Similar Documents

Publication Publication Date Title
KR20160143640A (ko) 반도체 장치 및 그 제조 방법
US11848346B2 (en) Semiconductor device and method of manufacturing the same
KR102574526B1 (ko) 반도체 장치
CN104867895B (zh) 晶圆接合工艺和结构
TWI502667B (zh) 半導體元件的接合結構及半導體元件的製造方法
JP2015216350A5 (ko)
US11658143B2 (en) Bump-on-trace design for enlarge bump-to-trace distance
US20150162371A1 (en) Semiconductor device, manufacturing method for semiconductor device, and electronic device
JPWO2020105432A1 (ja) 積層型半導体装置及びこれに用いる複数のチップ
JP6645555B2 (ja) 半導体装置の製造方法
US20150097268A1 (en) Inductor structure and manufacturing method thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant