KR20160113586A - 정지층을 통한 초격자 펀치를 포함하는 수직 반도체 디바이스 및 관련된 방법 - Google Patents

정지층을 통한 초격자 펀치를 포함하는 수직 반도체 디바이스 및 관련된 방법 Download PDF

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KR20160113586A
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히데키 다케우치
어윈 트라우트만
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Abstract

반도체 디바이스는 기판, 및 기판 상에 이격된 복수의 핀을 포함할 수 있다. 핀의 각각은 기판에서 수직 상향으로 연장하는 하부 반도체 핀 부분, 및 하부 핀 부분 상의 적어도 하나의 초격자 펀치-스루층을 포함할 수 있다. 초격자 펀치-스루층은 복수의 적층된 층 그룹을 포함할 수 있고, 초격자 펀치 스루층의 각각의 층 그룹은 인접한 베이스 반도체 부분의 결정 격자 내에 제한된 베이스 반도체 부분 및 적어도 하나의 비반도체 모노층을 규정하는 복수의 적층된 베이스 반도체 모노층을 포함한다. 각각의 핀은 또한 적어도 하나의 초격자 펀치 스루층 상의 그리고 그로부터 수직 상향으로 연장하는 상부 반도체 핀 부분을 포함할 수 있다. 반도체 디바이스는 또한 핀의 반대 단부에서 소스 및 드레인 영역, 및 핀 위에 가로놓인 게이트를 포함할 수 있다.

Description

정지층을 통한 초격자 펀치를 포함하는 수직 반도체 디바이스 및 관련된 방법{VERTICAL SEMICONDUCTOR DEVICES INCLUDING SUPERLATTICE PUNCH THROUGH STOP LAYER AND RELATED METHODS}
본 발명은 반도체의 분야, 더 구체적으로, 초격자를 포함하는 반도체 디바이스 및 연관된 방법에 관한 것이다.
구조 및 기법은 대전입자의 이동성을 향상시키는 것에 의한 것과 같이, 반도체 디바이스의 성능을 향상시키도록 제안되었다. 예를 들어, 쿠리에 등에 대한 미국 특허 출원 제2003/0057416호는 실리콘, 실리콘-게르마늄, 및 이완된 실리콘으로 구성되고 또한 그렇지 않으면 성능 저하를 야기할 수 있는 불순물이 없는 영역을 포함하는 강화된 물질층을 개시한다. 상부 실리콘층에서 결과 2축 스트레인은 더 높은 스피드 및/또는 더 낮은 파워 디바이스를 가능하게 하는 캐리어 이동성을 변경한다. 피츠제랄드 등에 대한 공개된 미국 특허 출원 제2003/0034529호는 또한 유사한 강화된 실리콘 기술에 기반해서 CMOS 인버터를 개시한다.
타카기에 대한 미국 특허 제6,472,685 B2호는 실리콘층 사이에 끼워진 실리콘 및 탄소층을 포함하는 반도체 디바이스를 개시하고 그래서 제 2 실리콘층의 전도 대역 및 가전자 대역이 장력 변형을 수용한다. 더 작은 유효 질량을 갖고, 그리고 게이트 전극에 인가된 전계에 의해 유도된 전자는 제 2 실리콘층에서 제한되고, 따라서 n-채널 MOSFET는 더 높은 이동성을 갖도록 확인된다.
이쉬바시 등에 대한 미국 특허 제4,937,204호는 8개의 모노층보다 적고, 일부 또는 2원 화합물 반도체층을 포함하는, 복수의 층이 대안적으로 그리고 에피레이어 성장하는 초격자를 개시한다. 메인 전류 흐름의 방향은 초격자층에 수직이다.
왕 등에 대한 미국 특허 제5,357,119호는 초격자에서 분산하는 합금을 감소시키는 것에 의해 얻어진 더 높은 이동성을 갖는 Si-Ge 단기간 초격자를 개시한다. 이들 라인에 따라, 칸델라리아에 대한 미국 특허 제5,683,934호는 장력 변형 하에 채널층을 위치시키는 백분율에서 실리콘 격자에 대체하여 존재하는 실리콘 합금 및 제 2 물질을 포함하는 채널층을 포함하는 향상된 이동성 MOSFET를 개시한다.
Tsu에 대한 미국 특허 제5,216,262호는 2개의 배리어 영역 및 배리어 사이에 끼워진 얇은 에피레이어 성장하는 반도체층을 포함하는 양자샘 구조를 개시한다. 각각의 배리어 영역은 일반적으로 2개 내지 6개의 모노층의 범위에서 두께를 갖는 SiO2/Si의 교호층으로 구성된다. 실리콘의 훨씬 더 두꺼운 섹션은 배리어 사이에 끼워진다.
또한 Tsu에 대한 그리고 응용 물리학 및 물질 과학 및 프로세싱, pp. 391-402에 의해 2000년 9월 6일 온라인 공개된 "실리콘 나노구조 디바이스에서 현상"으로 명명된 논문은 실리콘 및 산소의 반도체-원자 초격자(SAS)를 개시한다. Si/O 초격자는 실리콘 양자 및 발광 디바이스에 유용한 바와 같이 개시된다. 특히, 그린 전기루미네슨스 다이오드 구조가 구성되고 테스트되었다. 다이오드 구조에서 전류 흐름은 수직이다, 즉, SAS층에 대해 수직이다. 개시된 SAS는 산소 원자, 및 CO 분자와 같은 흡수된 종에 의해 분리된 반도체층을 포함할 수 있다. 산소의 흡수된 모노층 너머의 실리콘 성장이 꽤 낮은 결함 밀도를 갖는 에피택셜로서 설명된다. 약 8개의 실리콘 원자층인 1.1nm 두께 실리콘 부분에 포함된 하나의 SAS 구조, 및 또 다른 구조는 이러한 두께의 2배의 실리콘을 가진다. 물리 리뷰 레터, 89권, 7호(2002년 8월 12일)에 공개된 "직접-갭 발광 실리콘의 화학적 설계"로 명명된 루오 등에 대한 논문은 Tsu의 발광 SAS 구조를 더 논의한다.
왕, Tsu 및 로프그렌에 대해 공개된 국제 출원 WO 02/103,767 A1은 4 자릿수 크기 이상의 격자를 통해 수직으로 흐르는 전류를 감소시키는 얇은 실리콘 및 산소, 탄소, 질소, 인, 안티몬, 비소 또는 수소의 배리어 빌딩 블록을 개시한다. 절연층/배리어층은 낮은 결함 에피택셜 실리콘이 절연층 옆에 증착되는 것을 허용한다.
미어스 등에 대한 공개된 영국 특허 출원 제2,347,520호는 비주기 포토닉 대역-갭(APBG) 구조의 원칙이 전자 대역갭 엔지니어링에 적응될 수 있다는 것을 개시한다. 특히, 출원은 물질 파라미터, 예를 들어, 대역 미니마의 위치, 유효 질량 등이 소망되는 대역-구조 특징을 갖는 새로운 비주기 물질을 산출하도록 맞춰질 수 있다는 것을 개시한다. 전기 전도성, 열 전도성 및 유전율 또는 투자율과 같은 다른 파라미터는 또한 물질로 설계되는 바와 같이 개시된다.
그러한 구조에 의해 제공된 이점에도 불구하고, 다양한 반도체 디바이스에서 향상된 반도체 물질을 일체화하기 위한 또 다른 개발이 소망될 수 있다.
반도체 디바이스를 제조하기 위한 방법은 기판 상에 복수의 핀을 형성하는 것을 포함할 수 있다. 핀은 기판으로부터 수직 상향으로 연장하는 복수의 이격된 하부 반도체 핀 부분을 형성하고, 그리고 하부 핀 부분의 각각 상에 적어도 하나의 각각의 초격자 펀치-스루 정지층을 형성하는 것에 의해 형성될 수 있다. 각각의 초격자 펀치-스루 정지층은 복수의 적층된 층 그룹을 포함할 수 있고, 초격자 펀치-스루 정지층의 각각의 층 그룹은 인접한 베이스 반도체 부분의 결정 격자 내에 제한된 베이스 반도체 부분 및 적어도 하나의 비반도체 모노층을 규정하는 복수의 적층된 베이스 반도체 모노층을 포함한다. 각각의 상부 반도체 핀 부분은 적어도 하나의 초격자 펀치-스루 정지층의 각각 위에 그리고 그로부터 수직 상향으로 연장하여 형성될 수 있다. 방법은 또한 핀의 반대편 단부에 소스 및 드레인 영역을 형성하고, 핀 위에 가로놓인 게이트를 형성하는 단계를 포함할 수 있다.
더 구체적으로, 적어도 하나의 각각의 초격자 펀치-스루 정지층을 형성하는 것은 초격자 펀치-스루 정지층의 각각 사이에 각각의 반도체층을 갖는 하부 핀 부분의 각각 상에 각각의 복수의 수직으로 적층된 초격자 펀치-스루 정지층을 형성하는 것을 포함할 수 있다. 방법은 또한 하부 반도체 핀 부분을 둘러싼 기판 상의 절연층을 형성하는 것을 포함할 수 있다.
예시에 의해, 복수의 핀을 형성하는 것은 기판 상에 초격자층을 형성하고, 에피택셜하게 초격자층 상에 벌크 반도체층을 성장하며, 그리고 각각의 하부 반도체 핀 부분, 초격자 펀치-스루 정지층, 및 상부 반도체 핀 부분을 규정하도록 벌크 반도체층, 초격자층을 통해, 그리고 기판으로 연장하는 복수의 이격된 트렌치를 에칭하는 것을 더 포함할 수 있다. 방법은 복수의 핀을 형성한 후에 어닐링 열처리를 수행하는 것을 더 포함할 수 있다.
각각의 베이스 반도체 부분은 실리콘, 게르마늄 등을 포함할 수 있다. 적어도 하나의 비반도체 모노층은 예를 들어, 산소, 질소, 플루오린, 및 탄소-산소로 구성되는 그룹으로부터 선택된 비반도체를 포함할 수 있다. 또한, 게이트는 초격자 채널 위에 가로놓인 산화물층 및 산화물층 위에 가로놓인 게이트 전극을 포함할 수 있다. 게다가, 대향하는 베이스 반도체 부분으로부터의 적어도 일부 반도체 원자는 그들 사이에 비반도체층을 통해 함께 화학적으로 결합될 수 있다.
관련된 반도체 디바이스는 기판, 및 기판 상에 이격된 복수의 핀을 포함할 수 있다. 핀의 각각은 기판으로부터 수직 상향으로 연장하는 하부 반도체 핀 부분, 및 하부 핀 부분 상의 적어도 하나의 초격자 펀치-스루 정지층을 포함할 수 있다. 초격자 펀치-스루 정지층은 복수의 적층된 층 그룹을 포함할 수 있고, 초격자 펀치-스루 정지층의 각각의 층 그룹은 베이스 반도체 부분을 규정하는 복수의 적층된 베이스 반도체 모노층 및 인접한 베이스 반도체 부분의 결정 격자 내에 제한된 적어도 하나의 비반도체 모노층을 포함한다. 각각의 핀은 또한 적어도 하나의 초격자 펀치-스루 정지층 위에 그리고 그로부터 수직 상향으로 연장하는 상부 반도체 핀 부분을 포함할 수 있다. 반도체 디바이스는 또한 핀의 대향하는 단부에서 소스 및 드레인 영역, 및 핀 위에 가로놓인 게이트를 포함할 수 있다.
본 발명은 다양한 반도체 디바이스에서 향상된 반도체 물질을 일체화하기 위한 초격자를 포함하는 반도체 디바이스 및 연관된 방법을 제공한다.
도 1은 본 발명에 따른 반도체 디바이스에서 사용을 위한 초격자의 매우 확대된 개략적 횡단면도이다.
도 2는 도 1에 도시된 초격자의 일부의 투시적인 개략적 원자 다이어그램이다.
도 3은 본 발명에 따른 초격자의 또 다른 실시예의 크게 확대된 개략적인 횡단면도이다.
도 4a는 도 1-2에 도시된 바와 같은 선행 기술에서와 같은 벌크 실리콘에 대해, 그리고 4/1 Si/O 초격자에 대해 감마 포인트(G)로부터 계산된 대역 구조의 그래프이다.
도 4b는 도 1-2에서와 같이 선행기술에서와 같은 벌크 실리콘 및 4/1 Si/O 초격자에 대해 Z 포인트로부터 계산된 대역 구조의 그래프이다.
도 4c는 도 3에 도시된 바와 같은 선행 기술에서 벌크 실리콘에 대해, 그리고 5/1/3/1 Si/O 초격자에 대해 감마 및 Z 포인트 모두로부터 계산된 대역 구조의 그래프이다.
도 5는 정지층을 통해 초격자 펀치를 포함하는 예시적인 실시예에 따른 반도체 디바이스의 상부 평면도이다.
도 6은 라인 A-A'를 따라 취해진 도 5의 반도체 디바이스의 횡단면도이다.
도 7은 도 5의 것과 유사한 그리고 라인 B-B'를 따라 취해진 또 다른 예시적인 반도체 디바이스의 횡단면도이다.
도 8은 도 5의 것과 유사한 그리고 라인 A-A'에 따라 취해진 더 또 다른 반도체 디바이스의 횡단면도이다.
도 9a는 도 5의 것과 유사한 반도체 디바이스를 제조하기 위한 방법을 도시하는 흐름도이다.
도 9b(ⅰ)-도 9b(ⅳ)는 도 9a에 도시된 방법 단계에 대응하는 일련의 횡단면도이다.
본 발명은 이제 본 발명의 바람직한 실시예가 도시되는 첨부된 도면을 참조하여 이후에 더 완전히 설명될 것이다. 그러나 본 발명은 많은 다른 형태로 구현될 수 있고 여기에 제시된 실시예로 한정되는 바와 같이 해석되지 않아야 한다. 그보다는, 이들 실시예는 본 개시가 철저하고 완전해지도록 제공되고, 해당 기술분야의 당업자에게 본 발명의 범위를 충분히 전달할 것이다. 동일한 번호는 전체에 걸쳐 동일한 부재를 말하고, 프라임 기호는 다른 실시예에서 유사한 부재를 나타내도록 사용된다.
본 발명은 원자 또는 분자 레벨에서 반도체 물질의 특징을 제어하는 것에 관한 것이다. 또한, 본 발명은 식별, 생성, 및 반도체 디바이스에서 사용을 위한 개선된 물질의 사용에 관한 것이다.
출원인은 그것에 결합될 필요 없이, 여기에 설명된 바와 같이 특정 초격자가 대전입자의 유효 질량을 감소시키고 이것은 그로써 더 높은 대전입자 이동성으로 유도한다는 이론을 세운다. 유효 질량은 문헌에 다양한 정의와 함께 설명된다. 유효 질량에서 개선의 측정으로서, 출원인은 다음에 정의된 바와 같이, 각각 전자 및 홀에 대해 "전도성 상호 유효 질량 텐서",
Figure pct00001
및
Figure pct00002
을 사용한다:
전자에 대해:
Figure pct00003
그리고 홀에 대해:
Figure pct00004
여기서 f는 페르미-디락 분포이고, Ef는 페르미 에너지이며, T는 온도이고, E(k,n)는 파수 벡터 k 및 n차 에너지 대역에 대응하는 상태에서 전자의 에너지이고, 지수 i 및 j는 직교 좌표 x, y 및 z를 말하고, 적분은 브릴루인 영역(B.Z.)에 대해 취해지고, 수열합은 각각 전자 및 홀에 대해 페르미 에너지 위에 그리고 아래에 에너지를 갖는 대역에 대해 취해진다.
도전성 상호간 유효 질량 텐서의 출원인 정의는 물질의 도전성 텐서 성분이 도전성 상호간 유효 질량 텐서의 대응하는 성분의 더 큰 값에 대해 더 큰 바와 같다. 다시 출원인은 그것에 결합될 필요 없이 여기 설명된 초격자가 일반적으로 대전입자 이동의 바람직한 방향에 대해서와 같이, 물질의 도전성 특징을 향상시키기 위해 도전성 상호간 유효 질량 텐서의 값을 설정한다는 이론을 세운다. 적절한 텐서 부재의 역은 도전성 유효 질량으로서 언급된다. 달리 말해서, 반도체 물질 구조를 특징화하도록, 위에 설명되고 의도된 입자 이동의 방향에서 계산된 바와 같은 전자/홀에 대한 도전성 유효 질량이 개선된 물질을 구분하도록 사용된다.
출원인은 반도체 디바이스에서 사용을 위한 개선된 물질 또는 구조를 식별한다. 더 구체적으로, 출원인은 전자 및/또는 홀에 대한 적절한 도전성 유효 질량이 실리콘에 대해 대응하는 값보다 실질적으로 작은 에너지 대역 구조를 갖는 물질 또는 구조를 식별한다. 이들 구조의 향상된 이동성 특징에 더해서, 그들은 또한 그들이 아래에 더 논의될 바와 같이, 다양한 다른 타입의 디바이스에서 사용하기에 유리한 압전기, 피로전기, 및/또는 강유전성 특징을 제공하는 방식으로 형성되거나 사용될 수 있다.
이제 도 1 및 2에 대해 언급하면서, 물질 또는 구조는 구조가 원자 또는 분자 레벨에서 제어되는 초격자(25)의 형태로 있고 원자 또는 분자층 증착의 공지된 기법을 사용하여 형성될 수 있다. 초격자(25)는 아마도 도 1의 개략적인 횡단면도에 대한 특정 참조로 가장 잘 이해될 바와 같이, 적층된 관계로 배열된 복수의 층 그룹(45a-45n)을 포함한다.
초격자(25)의 각각의 층 그룹(45a-45n)은 각각의 베이스 반도체 부분(46a-46n)을 규정하는 복수의 적층된 베이스 반도체 모노층(46) 및 그 위에 에너지 대역-수정층(50)을 도시하여 포함한다. 에너지 대역-수정층(50)은 도시의 명백함을 위해 도 1에서 점각에 의해 나타난다.
에너지 대역-수정층(50)은 인접한 베이스 반도체 부분의 결정 격자 내에 제한된 하나의 비반도체 모노층을 도시하여 포함한다. "인접한 베이스 반도체 부분의 결정 격자 내에 제한됨"에 의해 그것은 대향하는 베이스 반도체 부분(46a-46n)으로부터 적어도 일부 반도체 가전자 도 2에 도시된 바와 같이, 그들 사이에 비반도체 모노층(50)을 통해 함께 화학적으로 결합된다는 것을 의미한다. 일반적으로 말해서, 이용가능한 반도체 결합 사이트의 모두가 아래에 더 논의될 바와 같이, 비반도체 원자에 결합으로 덧붙여지지 않도록(즉, 완전한 또는 100% 미만의 커버리지), 이러한 구성은 원자층 증착 기법을 통해 반도체 부분(46a-46n) 상에 증착되는 비반도체 물질의 양을 제어하는 것에 의해 가능하게 구성된다. 따라서, 반도체 물질의 또 다른 모노층(46)이 비반도체 모노층(50) 상에 또는 걸쳐 증착됨에 따라서, 새롭게 증착된 반도체 원자는 비반도체 모노층 아래의 반도체 원자의 나머지 빈 결합 사이트에 덧붙여질 것이다.
다른 실시예에서, 하나 이상의 그러한 비반도체 모노층이 가능할 수 있다. 비반도체 또는 반도체 모노층에 대한 여기 참조는 모노층에 사용된 물질이 벌크로 형성된다면 비반도체 또는 반도체일 수 있음을 의미한다는 것이 언급될 수 있다. 즉, 실리콘과 같은 물질의 단일 모노층은 해당 기술분야의 당업자에 의해 인지될 바와 같이, 벌크로 또는 상대적으로 두꺼운 층으로 형성된다면 그럴 수 있는 동일한 특징을 반드시 나타내지 않을 수 있다.
출원인은 그것에 결합될 필요 없이 에너지 대역-수정층(50) 및 인접한 베이스 반도체 부분(46a-46n)이 초격자(25)가 그렇지 않으면 존재할 수 있는 평행층 방향에서 대전 입자에 대해 더 낮은 적절한 도전성 유효 질량을 갖게 한다는 이론을 세운다. 또 다른 방식을 고려해서, 평행 방향은 적층 방향에 수직이다. 대역-수정층(50)은 또한 초격자(25)가 공통 에너지 대역 구조를 갖게 할 수 있는 반면에, 또한 유리하게 초격자 위 및 아래의 수직으로 층 또는 영역 사이의 절연체로서 기능한다.
게다가, 이러한 초격자 구조는 또한 초격자(25) 위 및 아래의 수직으로 층 사이의 도펀트에 대한 배리어 및/또는 물질 확산으로서 유리하게 작용할 수 있다. 이들 특징은 따라서 초격자(25)가 해당 기술분야의 당업자에 의해 인지될 바와 같이, 채널 영역에 하이-k 물질의 확산을 감소시킬 뿐만 아니라, 유리하게 원치않는 분산 효과를 감소시키고 디바이스 이동성을 개선할 수 있는 하이-K 유전체에 대한 인터페이스를 제공하는 것을 유리하게 허용할 수 있다.
초격자(25)를 포함하는 반도체 디바이스는 그렇지 않으면 존재할 수 있는 것보다 더 낮은 도전성 유효 질량에 기반해서 더 높은 대전 입자 이동성을 즐길 수 있다는 것 역시 이론화된다. 일부 실시예에서, 그리고 본 발명에 의해 얻어진 대역 엔지니어링의 결과로서, 초격자(25)는 예를 들어, 광전자 디바이스에 특히 유리할 수 있는 실질적으로 직접 에너지 대역갭을 더 가질 수 있다.
초격자(25)는 또한 상부층 그룹(45n) 상의 캡층(52)을 도시하여 포함한다. 캡층(52)은 복수의 반도체 모노층(46)을 포함할 수 있다. 캡층(52)은 베이스 반도체의 2 내지 100개의 모노층, 그리고 더 바람직하게 10 내지 50개의 모노층을 가질 수 있다.
각각의 베이스 반도체 부분(46a-46n)은 그룹 Ⅳ 반도체, 그룹 Ⅲ-Ⅴ 반도체, 및 그룹 Ⅱ-Ⅵ 반도체로 구성되는 그룹으로부터 선택된 베이스 반도체를 포함할 수 있다. 물론, 용어 그룹 Ⅳ 반도체는 또한 해당 기술분야의 당업자에 의해 인지될 바와 같이, 그룹 Ⅳ-Ⅳ 반도체를 포함한다. 더 구체적으로, 베이스 반도체는 예를 들어, 실리콘 및 게르마늄 중 적어도 하나를 포함할 수 있다.
각각의 에너지 대역-수정층(50)은 산소, 질소, 플루오린, 탄소 및 탄소-산소로 구성되는 그룹으로부터 선택된 비반도체를 포함할 수 있다. 비반도체는 또한 다음 층의 증착을 통해 바람직하게 열적으로 안정적이고 그로써 제조를 용이하게 한다. 다른 실시예에서, 비반도체는 해당 기술분야의 당업자에 의해 인지될 바와 같이 주어진 반도체 프로세싱과 호환가능한 또 다른 비유기 또는 유기 부재 또는 화합물일 수 있다. 더 구체적으로, 베이스 반도체는 예를 들어, 실리콘 및 게르마늄 중 적어도 하나를 포함할 수 있다.
용어 모노층은 단일 원자층 및 또는 단일 분자층을 포함하도록 의도되는 것으로 언급될 수 있다. 단일 모노층에 의해 제공된 에너지 대역-수정층(50)은 또한 모노층을 포함하도록 의도되고 가능한 모든 사이트가 점유되지는 않는다는 것 역시 언급된다(즉, 완전한 또는 100% 커버리지보다 더 작다). 예를 들어, 도 2의 원자 다이어그램에 대한 특정 참조로, 4/1 반복 구조는 베이스 반도체 물질로서 실리콘, 및 에너지 대역-수정 물질로서 산소에 대해 도시된다. 산소에 대한 가능한 사이트의 절반만이 도시된 실시예에서 점유된다.
다른 실시예에서 그리고/또는 다른 물질로 1/2 점유는 반드시 해당 기술분야의 당업자에 의해 인지될 바와 같은 경우가 아닐 수 있다. 참으로 주어진 모노층에서 산소의 개별적인 가전자 원자 증착의 해당 기술분야의 당업자에 의해 인지될 수 있는 바와 같은 평평한 평면을 따라서 정밀하게 정렬되지 않는다는 것이 이러한 개략적인 다이어그램에서도 보여질 수 있다. 예시에 의해, 바람직한 점유 범위는 다른 번호가 특정 실시예에 사용될 수 있음에도, 완전한 가능한 산소 사이트의 약 1/8 내지 1/2 이다.
실리콘 및 산소는 종래의 반도체 프로세싱에 현재 폭넓게 사용되고, 그렇기 때문에, 제조는 여기에 설명된 바와 같이 이들 물질을 용이하게 사용할 것이다. 원자 또는 모노층 증착 역시 이제 폭넓게 사용된다. 따라서, 본 발명에 따라서 초격자(25)를 병합하는 반도체 디바이스는 해당 기술분야의 당업자에 의해 인지될 바와 같이, 용이하게 채택하고 실행될 수 있다.
출원인에 의해 그것에 결합될 필요 없이 예를 들어, Si/O 초격자와 같은, 초격자에 있어서, 실리콘 모노층의 수는 초격자의 에너지 대역이 요구되는 이점을 얻도록 전체에 걸쳐 공통이거나 상대적으로 균일하다는 것이 이론화된다. Si/O에 있어서, 도 1 및 도 2에 도시된 4/1 반복 구조는 X 방향에서 전자 및 홀에 대해 향상된 이동성을 나타내도록 모델링된다. 예를 들어, 전자에 대해 계산된 전도성 유효 질량(벌크 실리콘에 있어서 등방성)은 0.26이고 X 방향에서 4/1 SiO 초격자에 대해 그것은 0.46의 비율을 초래하는 0.12이다. 유사하게, 홀에 대한 계산은 벌크 실리콘에 대해 0.36 및 0.44의 비율을 초래하는 4/1 Si/O 초격자에 있어서 0.16의 값을 산출한다.
그러한 방향성으로 우선적 특징은 특정 반도체 디바이스에서 소망될 수 있는 반면에, 다른 디바이스는 층 그룹과 평행한 임의의 방향으로 이동성에서의 더 많은 균일한 증가로부터 혜택을 받을 수 있다. 해당 기술분야의 당업자에 의해 인지될 수 있는 바와 같이 전자 또는 홀 모두에 있어서, 또는 대전 입자의 이들 유형 중 단지 하나에 있어서 증가된 이동성을 갖는 것 역시 유익할 수 있다.
초격자(25)의 4/1 Si/O 실시예에 있어서 더 낮은 도전성 유효 질량은 그렇지 않으면 발생할 수 있는 것보다 2/3 도전성 유효 질량보다 작을 수 있고, 이것은 전자 및 홀 모두에 적용한다. 물론, 초격자(25)는 역시 해당 기술분야의 당업자에 의해 인지될 바와 같이, 그 안에 도전성 도펀트의 적어도 하나의 타입을 더 포함할 수 있다.
참으로, 이제 도 3에 대해 언급하면서, 다른 특징을 갖는 본 발명에 따른 초격자(25')의 또 다른 실시예가 이제 설명된다. 본 실시예에서, 3/1/5/1의 반복 패턴이 도시된다. 더 구체적으로, 가장 낮은 베이스 반도체 부분(46a')은 3개의 모노층을 갖고, 그리고 제 2 가장 낮은 베이스 반도체 부분(46b')은 5개의 모노층을 가진다. 이러한 패턴은 초격자(25')에 걸쳐 반복한다. 에너지 대역-수정층(50')은 각각 단일 모노층을 포함할 수 있다. Si/O를 포함하는 그러한 초격자(25')에 있어서, 대전 입자 이동성의 향상은 층의 평면에서 지향에 독립적이다. 구체적으로 언급되지 않은 도 3의 이들 다른 부재는 도 1을 참조하여 위에 논의된 이들과 유사하고 여기에 더 논의될 필요가 없다.
일부 디바이스 실시예에서, 모든 초격자의 베이스 반도체 부분이 동일한 수의 모노층 두께일 수 있다. 다른 실시예에서, 베이스 반도체 부분의 적어도 일부는 모노층 두께의 다른 수일 수 있다. 더 다른 실시예에서, 베이스 반도체 부분의 모두는 다른 수의 모노층 두께일 수 있다.
도 4a-4c에서, 밀도함수 이론(DFT)을 사용하여 계산된 대역 구조가 제시된다. DFT가 대역갭의 절대값을 과소평가한다는 것이 해당 기술분야에 공지되어 있다. 그렇기 때문에 갭 위의 모든 대역은 적절한 “가위 보정”에 의해 이동될 수 있다. 그러나 대역의 형태는 더욱 더 신뢰할 수 있다고 공지되어 있다. 수직 에너지 축선이 이러한 관점에서 해석될 수 있다.
도 4a는 도 1에 도시된 벌크 실리콘(실선에 의해 표시됨)에 대해 그리고 도 1에 도시된 4/1 Si/O 초격자(25)(점선에 의해 표시됨)에 대해 감마 포인트(G)로부터 계산된 대역 구조를 나타낸다. 도면에서 (001) 방향이 Si의 종래의 유닛 셀의 (001) 방향에 대응하고, 그렇기 때문에 Si 전도 대역 최소에너지의 기대 위치를 나타냄에도, 방향은 4/1 Si/O 구조의 유닛 셀을 말하고 Si의 종래의 유닛 셀을 말하지 않는다. 도면에서 (100) 및 (010) 방향은 종래의 Si 유닛 셀의 (100) 및 (-110) 방향에 대응한다. 해당 기술분야의 당업자는 도면 상의 Si의 대역이 4/1 Si/O 구조에 대해 적절한 상호간 격자 방향 상에 그들을 나타내도록 폴딩된다는 것을 이해할 것이다.
4/1 Si/O 구조에 대한 전도 대역 최소에너지는 벌크 실리콘(Si)과 반대로 감마 포인트에 위치되는 반면에, 가전자 대역 최소에너지는 Z 포인트로 언급하는 (001) 방향에서 브릴루인 영역의 에지에 발생한다는 것이 보여질 수 있다. 또한 추가적인 산소층에 의해 유입된 섭동으로 인한 대역 분할 때문에 Si에 대한 전도 대역 최소에너지의 곡률에 비해 4/1 Si/O 구조에 대한 전도 대역 최소에너지의 더 큰 곡률을 언급할 수 있다.
도 4b는 벌크 실리콘(실선)에 대해 그리고 4/1 SiO 초격자(25)(점선) 모두에 대해 Z 포인트로부터 계산된 대역 구조를 나타낸다. 이러한 도면은 (100) 방향에서 가전자 대역의 향상된 곡률을 도시한다.
도 4c는 도 3(점선)의 벌크 실리콘(실선)에 대해 초격자(25')의 5/1/3/1 Si/O 구조에 대해 감마 및 Z 포인트 모두로부터 계산된 대역 구조를 나타낸다. 5/1/3/1 Si/O 구조의 대칭으로 인해, (100) 및 (010) 방향에서 계산된 대역 구조는 등가이다. 따라서 전도도 유효 질량 및 이동성은 층에 평행한 평면에서 등방성이도록, 즉, (001) 적층 방향에 수직이도록 기대된다. 5/1/3/1 Si/O 예시에서 전도 대역 최소에너지 및 가전자 대역 최대에너지는 Z 포인트에 있거나 Z 포인트에 가깝다는 것을 말한다.
증가된 곡률이 감소된 유효 질량의 지시임에도, 적절한 비교 및 식별이 전도성 상호 유효 질량 텐서 계산을 통해 이루어질 수 있다. 이것은 출원인이 5/1/3/1 초격자(25')가 실질적으로 직접 대역갭일 수 있다는 것을 더 이론화하도록 유도한다. 해당 기술분야의 당업자에 의해 인지될 바와 같이, 광학 전이를 위한 적절한 매트릭스 부재는 직접 및 간접 대역갭 거동 사이의 차이의 또 다른 식별자이다.
위에-설명된 측정을 사용하여, 특정 목적을 위해 개선된 대역 구조를 갖는 물질을 선택할 수 있다. 도 5 및 6을 더 구체적으로 언급하면서, 제 1 실시예는 초격자 물질층은 각각의 반도체 핀(104) 내의 도펀트 블록킹에 사용되는, FINFET과 같은, 수직 반도체 디바이스(100)에서 초격자 물질층(125)일 수 있다. 더 구체적으로, 누설을 감소시키는 것을 돕도록 핀(104)의 바닥부(105)를 도핑하는 것이 일반적으로 바람직할 수 있다(P-타입 도펀트는 도시된 NMOS 실시예에서 사용되지만, N-타입 도펀트는 아래에 더 논의될 바와 같이, PMOS 디바이스에 사용될 수 있다). 그러나, 도핑되지 않은 채로 남아 있는 핀(104)의 상부 채널부(106)를 갖는 것 역시 소망될 수 있지만, 핀(105)의 바닥으로부터 핀의 상부 채널부로의 도펀트 크리프를 방지하는 것은 어려울 수 있다. 초격자층(125)은 위에 설명된 바와 같이, 초격자의 누설 감소 특징에 더해서, 핀의 상부 비도핑부(106)로의 크리핑으로부터 핀(104)의 하부(105)로부터 도펀트를 방지하기 위한 자가 정렬된 펀치 스루 정지층을 유리하게 제공할 수 있다. 각각의 핀(104)의 상부(비도핑)(106)는 유리하게 역시 위에 설명된 바와 같이, 각각의 초격자층(125)의 상부 상에 에피택셜하게 성장될 수 있다.
핀(104)은 기판(107)(예, 실리콘 기판) 상에 형성되고, 소스 및 드레인 영역(109, 110)은 핀(104)의 반대편 단부에 형성된다(도 5 참조). 절연층(108)(예, SiO2)은 핀(104) 및 소스 및 드레인 영역(109, 110) 위에 형성된다. 게다가, 게이트(111)는 핀(104) 및 절연층(108) 위에 가로놓여 형성된다.
제 2 관련된 예시적 실시예가 도 7에 도시되고, 수직 디바이스(100')는 상부 채널부(106') 아래의 "유사-박스" 구조를 포함하고, 일련의 수직으로 이격된 초격자층(125')은 교호 도펀트 타입 사이에 그리고 그와 함께 적층된 벌크 반도체(예, Si)의 영역 또는 층(112', 113')을 가진다. 도시된 실시예에서, 적층은 Si 기판(107') 상의 바닥 초격자층(125'), 바닥 초격자층 상의 N-타입 Si층(112'), N-타입 Si 층 상의 중간 초격자층, 중간 초격자층 상의 P-타입 Si층(113'), 및 P-타입 Si 층 상의 상부 초격자층을 포함한다. Si 채널(106')은 위에 언급된 바와 같이, 상부 초격자층(125')의 상부 상에 유리하게 성장될 수 있다. 그러나, 일부 실시예에서 채널은 원한다면, 상부 초격자층(125')에 부분적으로 또는 완전히 잔류할 수 있다. 이러한 유사-박스 구조는 매립 산화물(BOX)층에 유사한 기능을 수행하는 것으로 개념적으로 간주될 수 있지만, 여기에 유사-박스 적층은 해당 기술분야의 당업자에 의해 인지될 바와 같이, 채널 영역의 또 다른 격리를 제공하도록 임베디드 P-N 접합의 부가된 혜택을 제공한다.
도 8을 참조하여 설명된 바와 같이 제 3 실시예에 따라서, "유사-플래너" 반도체 디바이스(100")는 도 6을 참조하여 위에 설명된 FINFET 실시예와 유사하지만, 핀을 위한 더 짧고 더 넓은 프로파일을 가진다. 이러한 실시예는 예를 들어, 핀 패터닝 요구사항을 완화하도록 도울 수 있기 때문에 특정 실행에서 유리할 수 있다.
반도체 디바이스(100)의 CMOS 버전을 제조하기 위한 예시적인 방법이 이제 도 9a 및 도 9b를 참조하여 설명될 것이다. 블록(201)에서 시작하여, 블랭킷 초격자층(125)은 실리콘 기판(107) 상에 형성될 수 있고, 초격자층 위의 에피택셜 실리콘 성장이 이어진다(도 9b, (ⅰ)). 딥 펀치-스루 정지 임플란트(예, PMOS에 대해 N-타입, NMOS에 있어서 P-타입)가 그런 후에 블록(202)에서 수행될 수 있고(도 9b, (ⅱ)), 블록(203)에서 핀(104) 패터닝/격리 프로세싱 모듈이 이어진다(도 9b, (ⅳ)). 게이트(111) 및 소스/드레인(109, 110) 프로세싱은 그런 후에 예를 들어, 블록(204-205)에서, 예를 들어, FINFET 프로세싱을 위한 일반적인 단계를 사용하여 수행될 수 있다(도 9b, (ⅳ)).
많은 수정 및 다른 실시예가 앞서의 설명 및 연관된 도면에 제시된 교시의 혜택을 갖는 해당 기술분야의 당업자에게 이해될 것이다. 그러므로, 본 발명이 개시된 특정 실시예로 한정되지 않고, 수정 및 실시예가 첨부된 청구항의 범위 내에 포함된다는 것이 이해된다.

Claims (23)

  1. 반도체 디바이스를 제조하기 위한 방법으로서,
    기판으로부터 수직 상향으로 연장하는 복수의 이격된 하부 반도체 핀 부분을 형성하고,
    상기 하부 핀 부분의 각각 상에 적어도 하나의 각각의 초격자 펀치-스루 정지층을 형성하고, 각각의 초격자 펀치-스루 정지층은 복수의 적층된 층 그룹을 포함하고, 상기 초격자 펀치-스루 정지층의 각각의 층 그룹은 베이스 반도체 부분을 규정하는 복수의 적층된 베이스 반도체 모노층 및 인접한 베이스 반도체 부분의 결정 격자 내에 제한된 적어도 하나의 비반도체 모노층을 포함하고, 그리고
    상기 적어도 하나의 초격자 펀치-스루 정지층의 각각 상에 각각의 상부 반도체 핀 부분을 형성하고 그로부터 수직 상향으로 연장하는 것에 의해 상기 기판 상에 복수의 핀을 형성하는 단계;
    상기 핀의 대향하는 단부에 소스 및 드레인 영역을 형성하는 단계; 및
    상기 핀 위에 가로놓인 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제 1항에 있어서,
    상기 적어도 하나의 각각의 초격자 펀치-스루 정지층을 형성하는 단계는 상기 초격자 펀치-스루 정지층의 각각 사이에 각각의 반도체층을 갖는 상기 하부 핀 부분의 각각 상에 각각 복수의 수직으로 적층된 초격자 펀치-스루 정지층을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  3. 제 1항에 있어서,
    상기 하부 반도체 핀 부분을 둘러싸는 상기 기판 상의 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  4. 제 1항에 있어서,
    상기 복수의 핀을 형성하는 단계는:
    상기 기판 상에 초격자층을 형성하는 단계;
    상기 초격자층 상의 벌크 반도체층을 에피택셜하게 성장시키는 단계; 및
    상기 각각의 하부 반도체 핀 부분, 초격자, 펀치-스루 정지층, 및 상부 반도체 핀 부분을 동시에 규정하도록 상기 벌크 반도체층, 상기 초격자층을 통해, 그리고 상기 기판으로 연장하는 복수의 이격된 트렌치를 에칭하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  5. 제 1항에 있어서,
    상기 복수의 핀을 형성하는 단계 후에 어닐링 열처리를 수행하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  6. 제 1항에 있어서,
    각각의 베이스 반도체 부분은 실리콘을 포함하는 것을 특징으로 하는 방법.
  7. 제 1항에 있어서,
    각각의 베이스 반도체 부분은 게르마늄을 포함하는 것을 특징으로 하는 방법.
  8. 제 1항에 있어서,
    상기 적어도 하나의 비반도체층은 산소를 포함하는 것을 특징으로 하는 방법.
  9. 제 1항에 있어서,
    상기 적어도 하나의 비반도체 모노층은 산소, 질소, 플루오린, 및 탄소-산소로 구성되는 그룹으로부터 선택된 비반도체를 포함하는 것을 특징으로 하는 방법.
  10. 제 1항에 있어서,
    상기 게이트는 초격자 채널 위에 가로놓인 산화물층 및 상기 산화물층 위에 가로놓인 게이트 전극을 포함하는 것을 특징으로 하는 방법.
  11. 제 1항에 있어서,
    대향하는 베이스 반도체 부분으로부터 적어도 일부 반도체 원자는 그 사이에 상기 비반도체층을 통해 함께 화학적으로 결합되는 것을 특징으로 하는 방법.
  12. 기판;
    상기 기판 상에 이격된 복수의 핀, 상기 핀의 각각은
    상기 기판으로부터 수직 상향으로 연장하는 하부 반도체 핀 부분,
    상기 하부 핀 부분 상의 적어도 하나의 초격자 펀치-스루 정지층, 상기 초격자 펀치-스루 정지층은 복수의 적층된 층 그룹을 포함하고, 상기 초격자 펀치-스루 정지층의 각각의 층 그룹은 인접한 베이스 반도체 부분의 결정 격자 내에 제한된 베이스 반도체 부분 및 적어도 하나의 비반도체 모노층을 규정하는 복수의 적층된 베이스 반도체 모노층을 포함하고, 그리고
    상기 적어도 하나의 초격자 펀치-스루 정지층 상에 그리고 그로부터 수직 상향으로 연장하는 상부 반도체 핀 부분을 포함하고;
    상기 핀의 대향하는 단부에서 소스 및 드레인 영역; 및
    상기 핀 위에 가로놓인 게이트를 포함하는 것을 특징으로 하는 반도체 디바이스.
  13. 제 12항에 있어서,
    상기 적어도 하나의 각각의 초격자 펀치-스루 정지층은 상기 초격자 펀치-스루 정지층의 각각 사이에 각각의 벌크 반도체를 갖는 상기 하부 핀 부분의 각각 상의 각각 복수의 수직으로 적층된 초격자 펀치-스루 정지층을 포함하는 것을 특징으로 하는 반도체 디바이스.
  14. 제 12항에 있어서,
    상기 하부 반도체 핀 부분을 둘러싼 상기 기반 상의 절연층을 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  15. 제 12항에 있어서,
    각각의 베이스 반도체 부분은 실리콘을 포함하는 것을 특징으로 하는 반도체 디바이스.
  16. 제 12항에 있어서,
    각각의 베이스 반도체 부분은 게르마늄을 포함하는 것을 특징으로 하는 반도체 디바이스.
  17. 제 12항에 있어서,
    상기 적어도 하나의 비반도체층은 산소를 포함하는 것을 특징으로 하는 반도체 디바이스.
  18. 제 12항에 있어서,
    상기 적어도 하나의 비반도체 모노층은 산소, 질소, 플루오린, 및 탄소-산소로 구성되는 그룹으로부터 선택된 비반도체를 포함하는 것을 특징으로 하는 반도체 디바이스.
  19. 제 12항에 있어서,
    상기 게이트는 상기 초격자 채널 위에 가로놓인 산화물층 및 상기 산화물층 위에 가로놓인 게이트 전극을 포함하는 것을 특징으로하는 반도체 디바이스.
  20. 제 12항에 있어서,
    대향하는 베이스 반도체 부분으로부터 적어도 일부 반도체 원자는 그들 사이에 상기 비반도체층을 통해 함께 화학적으로 결합되는 것을 특징으로 하는 반도체 디바이스.
  21. 기판;
    상기 기판 상에 이격된 복수의 핀, 상기 핀의 각각은
    상기 기판으로부터 수직 상향으로 연장하는 하부 반도체 핀 부분,
    상기 하부 핀 부분 상의 적어도 하나의 초격자 펀치-스루 정지층, 상기 초격자 펀치-스루 정지층은 복수의 적층된 층 그룹을 포함하고, 상기 초격자 펀치-스루 정지층의 각각의 층 그룹은 베이스 실리콘 부분을 규정하는 복수의 적층된 베이스 실리콘 모노층 및 인접한 베이스 실리콘 부분의 결정 격자 내에 제한된 적어도 하나의 산소 모노층을 포함하고, 그리고
    상기 적어도 하나의 초격자 펀치-스루 정지층 상의 그리고 그로부터 수직 상향으로 연장하는 상부 반도체 핀 부분을 포함하고;
    상기 핀의 대향하는 단부에서 소스 및 드레인 영역; 및
    상기 핀 위에 가로놓인 게이트를 포함하는 것을 특징으로 하는 반도체 디바이스.
  22. 제 12항에 있어서,
    상기 적어도 하나의 각각의 초격자 펀치-스루 정지층은 상기 초격자 펀치-스루 정지층의 각각 사이에 각각의 벌크 반도체층을 갖는 상기 하부 핀 부분의 각각 상의 각각 복수의 수직으로 적층된 초격자 펀치-스루 정지층을 포함하는 것을 특징으로 하는 반도체 디바이스.
  23. 제 12항에 있어서,
    상기 하부 반도체 핀 부분을 둘러싼 상기 기판 상의 절연층을 더 포함하는 것을 특징으로 하는 반도체 디바이스.
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