KR20160089448A - 무선주파수 집적 수동소자용의 무선주파수 손실이 감소된 고저항 실리콘 기판 - Google Patents

무선주파수 집적 수동소자용의 무선주파수 손실이 감소된 고저항 실리콘 기판 Download PDF

Info

Publication number
KR20160089448A
KR20160089448A KR1020167016583A KR20167016583A KR20160089448A KR 20160089448 A KR20160089448 A KR 20160089448A KR 1020167016583 A KR1020167016583 A KR 1020167016583A KR 20167016583 A KR20167016583 A KR 20167016583A KR 20160089448 A KR20160089448 A KR 20160089448A
Authority
KR
South Korea
Prior art keywords
substrate
silicon
region
radio frequency
wafer
Prior art date
Application number
KR1020167016583A
Other languages
English (en)
Other versions
KR102284688B1 (ko
Inventor
아테 하아팔리나
Original Assignee
옥메틱 오와이제이
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 옥메틱 오와이제이 filed Critical 옥메틱 오와이제이
Publication of KR20160089448A publication Critical patent/KR20160089448A/ko
Application granted granted Critical
Publication of KR102284688B1 publication Critical patent/KR102284688B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/077—Constructional details, e.g. mounting of circuits in the carrier
    • G06K19/07749—Constructional details, e.g. mounting of circuits in the carrier the record carrier being capable of non-contact communication, e.g. constructional details of the antenna of a non-contact smart card
    • G06K19/07771—Constructional details, e.g. mounting of circuits in the carrier the record carrier being capable of non-contact communication, e.g. constructional details of the antenna of a non-contact smart card the record carrier comprising means for minimising adverse effects on the data communication capability of the record carrier, e.g. minimising Eddy currents induced in a proximate metal or otherwise electromagnetically interfering object
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H01L21/0201—Specific process step
    • H01L21/02013—Grinding, lapping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H01L21/0201—Specific process step
    • H01L21/02024—Mirror polishing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76256—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q1/00—Details of, or arrangements associated with, antennas
    • H01Q1/12—Supports; Mounting means
    • H01Q1/22—Supports; Mounting means by structural association with other equipment or articles
    • H01Q1/2283—Supports; Mounting means by structural association with other equipment or articles mounted in or on the surface of a semiconductor substrate as a chip-type antenna or integrated with other components into an IC package
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Electromagnetism (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Theoretical Computer Science (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Grinding Of Cylindrical And Plane Surfaces (AREA)
  • Finish Polishing, Edge Sharpening, And Grinding By Specific Grinding Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 무선주파수 집적 수동소자용의, 무선주파수 손실이 감소된 고저항 실리콘 기판(100)에 관한 것이다. 상기 기판은 고저항 벌크 실리콘을 포함하는 벌크 영역(110)을 포함하고, 보존된 표면하부 격자 손상 영역(120b)은 벌크 영역 위에서 균열된(fractured) 실리콘을 포함한다. 격자 손상 영역은 기판에 가공되며, 보존된 표면하부 격자 손상 영역은 기생 표면 전도(parasitic surface conduction)를 억제함으로써 기판의 RF 손실 감소를 달성하도록 구성된다.

Description

무선주파수 집적 수동소자용의 무선주파수 손실이 감소된 고저항 실리콘 기판{HIGH-RESISTIVE SILICON SUBSTRATE WITH A REDUCED RADIO FREQUENCY LOSS FOR A RADIO-FREQUENCY INTEGRATED PASSIVE DEVICE}
본 발명은 일반적으로, 무선주파수 집적 수동소자(radio frequency integrated passive device: RF-IPD)용의, RF 손실이 감소된 고저항 실리콘(high-resistivity silicon: HRS)에 관한 것이다.
고저항 실리콘 기판의 가용성은 RF 컴포넌트, 특히 집적 수동소자(IPDs)를 개발하고 마케팅하는 주요한 새로운 기회를 제공하였다. 확립된 집적 회로(IC) 제조 기술과의 병용성(compatibiliby), 가용성, 및 비용 때문에, HRS는 RF-IPDs을 위한 거의 이상적인 기판으로 밝혀졌다.
그러나, 표면 효과는 고급 HRS 기판에서 RF 손실 수준을 낮출 수 있는 가능성을 부분적으로 방해하는 문제를 계속 유발한다. 즉, 실리콘-유전체 계면 또는 유전체 층 내에 갇힌 전하는 축적 또는 반전 층을 생성할 수 있고, 이는 기생 표면 전도(parasitic surface conduction) 채널을 발생시킬 수 있다. 이러한 기생 채널은 RF 필드에 표유 전류(stray current)를 발생시킨다. 이러한 표유 전류는, 차례로, 전송선로 감쇠를 증가시키고, 수득가능한 Q-인자를 인덕터에서 감소시키며, 이러한 기판 상에 제조된 필터의 선택성을 감소시킨다.
이러한 표면 효과에 의해 유발된 성능한계를 극복하기 위하여 방법들이 고안되었다. 가장 일반적으로 사용되는 방법으로는, 아르곤, 실리콘, 규소, 중성자, 또는 양성자와 같은 중성 종(neutral species)으로 상대적으로 무겁게 주입시키는 것(M. Spirito, F. Maria de Paola, L. Nanver, E. Valletta, B. Rong, B. Rejaei, L. C. N. de Vreede, J. J. N. Burghartz, "Surface-Passivated High-Resistivity Silicon as True Microwave Substrate" IEEE Transaction on Microwave Theory and Techniques, Vol. 53, No. 7, July 2005; Chan, K.T., Chin, A., Chen, Y.B., Lin, Y.-D, et al, "Integrated antennas on Si, proton-implanted Si and Si-on-quartz" IEDM '01 Technical Digest, IEEE International, 2001) 및 HRS 기판의 상부에 비정질 폴리실리콘 층을 도포하는 것(B. Rong, J. N. Burghartz, L. K. Nanver, B. Rejaei, and M. van der Zwan, "Surface-Passivated High-Resistivity Silicon Substrates for RFICs" IEEE Electron device letters, Vol. 25, No. 4, April 2004)이 있다. 또한, 비정질/폴리실리콘 도포는 SOI(silicon-on-insulator) 제조에 사용되는 웨이퍼를 처리하기 위하여 적용되어 왔다(D. Lederer and J.-P. Raskin, "RF performance of a commercial SOI technology transferred onto a passivated HR silicon substrate," IEEE Transaction on Electron Devices, July 2008). 이들 방법 모두에 있어 억제 효과는 상기 주입된 층 또는 HRS 기판 상부의 폴리실리콘 층 내의 전하 캐리어의 트래핑(trapping) 향상에 기인한다.
그러나, 이들 방법은 모두 추가적 비용 효과를 유도하며, HRS계 장치 공정에 한계를 제공한다. 이러한 문제들은 이들 방법의 가능성을 제한해 왔다.
본 발명의 일 목적은 전술한 단점을 제거하는 것과, 무선주파수 신호 손실이 감소되어, 결과적으로, 기판 위에 설치된 무선주파수 집적 수동소자에 고성능을 발휘하는 고저항 실리콘 기판을 제공하는 것이다.
본 발명의 일 목적은 청구항 제1항의 고저항 실리콘 기판, 제9항의 방법, 및 제10항의 무선주파수 집적 수동소자를 제공함으로써 충족된다.
고저항 벌크 실리콘을 포함하는 벌크 영역을 포함하는, 무선주파수 집적 수동소자용의 무선주파수 손실이 감소된 고저항 실리콘 기판의 일 구현예. 이 기판은 보존된 표면하부(sub-surface) 격자 손상 영역을 포함하는데, 이 영역은 기판의 전면(front side)에 가공되어, 앞 표면(front surface)을 형성하고, 벌크 영역 위에서 균열된(fractured) 실리콘을 포함한다. 격자 손상 영역은 기판에 가공되고, 보존된 격자 손상 영역은 기생 표면 전도를 억제함으로써 기판의 RF 손실 감소를 달성하도록 구성된다.
"표면 패시베이션(surface passivation)"이라는 용어는 예컨대 기생 표면 전도에 의해 유도된 RF 여기 하의 표유 전류 생성을 억제하기 위하여 실리콘 웨이퍼 표면에 제공된 처리를 의미한다.
"고저항 실리콘"이라 함은 매우 높은 저항, 예컨대 통상 100 Ohm-cm 이상을 갖는 반도체급 실리콘 결정을 의미한다. 표준 실리콘 저항은 1 미만에서 최대 10-20 Ohm-cm 범위이다.
"무선주파수 집적 수동소자"라 함은 수동 컴포넌트, 예컨대, 적합한 플랫폼 상에, 예컨대, 고저항 실리콘 상에 통합된 도체(conductors), 인덕터, 노치 필터, 벌크 탄성파(bulk acoustic wave: BAW) 필터, 박막 벌크 탄성파 공진자(FBAR), 및 다른 유형의 필터를 의미한다.
무선주파수 집적 수동소자용의 무선주파수 손실이 감소된 고저항 실리콘 기판의 제조방법의 일 구현예는 고저항 실리콘을 성장시키는 단계, 및 성장한 실리콘으로부터 실리콘 웨이퍼를 슬라이싱(slicing)하고 및 슬라이스된 실리콘 웨이퍼를 박막화(thinning)함으로써 성장한 실리콘을 가공하는 단계를 포함한다. 이러한 가공은 가공된 실리콘 웨이퍼에 균열된 실리콘을 포함하는 격자 손상 영역을 이룬다. 이 방법은 고저항 벌크 실리콘을 포함하는 벌크 영역을 포함하는 기판을 얻기 위하여 처리된 실리콘 웨이퍼를 연마(polishing)하는 단계, 및 연마에 의해, 벌크 영역 위의 격자 손상 영역의 적어도 일부를 보존하는 단계를 더 포함하는데, 여기서 격자 손상 영역의 적어도 일부는 기생 표면 전도를 억제함으로써 기판의 RF 손실 감소를 달성하도록 구성된다.
무선주파수 손실이 감소된 고저항 실리콘 기판을 포함하는 무선주파수 집적 수동소자의 일 구현예. 이 기판은 고저항 벌크 실리콘 및 보존된 표면하부 격자 손상 영역을 포함하는데, 이 영역은 기판의 전면에 가공되어, 앞 표면을 형성하며 벌크 영역 위에 균열된 실리콘을 포함한다. 격자 손상 영역은 기판에 가공되고, 보존된 격자 손상 영역은 기생 표면 전도를 억제함으로서 기판의 RF 손실 감소를 달성하도록 구성된다.
본 발명의 추가적 구현예는 종속항에 정의된다.
본 명세서에서 "포함하는(to comprise)"이라는 용어는 비언급된 특성의 존재를 배제하지도 않고 필요로 하지도 않는 개방형 한정(open limitation)으로 사용되었다. "내포하는(to include)" 및 "갖는(to have/has)"이라는 동사는 "포함하는"으로 정의된다.
본 명세서에서 "하나(a, an)" 및" 적어도 하나"라 함은 하나 이상으로 정의되고, "복수"라 함은 둘 이상으로 정의된다.
본 명세서에서 "또다른(another)"이라 함은 적어도 두번째 이상으로 정의된다.
"또는"이라는 용어는 명확하게 달리 지시하지 않는 한 일반적으로 "및/또는"을 포함하는 의미로 도입된 것이다.
전술한 정의된 동사 및 용어들에 있어서, 다른 정의가 청구항 또는 명세서의 다른 곳에 주어지지 않는 한, 이들 정의가 적용된다.
마지막으로, 종속항에 기재된 특성들은, 달리 명시되지 않는 한, 서로 자유롭게 조합가능하다.
본 발명의 예시적 구현예는 첨부된 도면을 참조하여 서술될 것이다.
도 0은 표면하부 손상 모델을 도시한다.
도 1a-1b는 연마 공정 전과 후의 전면 손상된 HRS 웨이퍼를 도시한다.
도 1c는 선택적 폴리실리콘 층으로 완성된 전면 손상된 HRS 웨이퍼를 도시한다.
도 2는 HRS 웨이퍼 제조방법의 예시적 흐름도를 도시한다.
도 3은 실리콘-온-인슐레이터(SOI) 웨이퍼의 제조방법의 예시적 흐름도를 도시한다.
도 4a-4c는 전면 손상 웨이퍼, 중성 종이 주입된 웨이퍼, 및 폴리실리콘 층을 갖는 전면 손상 웨이퍼의 전하 캐리어 확산 길이 매핑(mapping) 이미지를 도시한다.
도 0는 표면하부 손상 모델(H.-F. Hadamovsky, Werkstoffe del Halbleitertechnik; Leipzig: Deutcher verlag fur Grundstofftechnik, 1990)을 도시한다.
HRS 기판(웨이퍼)(100)을 제조하는 방법(200)은, 웨이퍼 표면의 상면이 비손상 화학적-기계적 평탄화(CMP)-연마 기술에 의해 마무리될 수 있도록 도 0에 도시된 균열 영역을 충분한 깊이와 정도로 발생시키기 위하여 사용된다. 최상층은 제거되고, 전하 캐리어 트래핑, 및 기생 전도 억제는 최종 웨이퍼(100)에 남아 있는 균열 영역에서 일어날 것이다. 기존에 사용된 일반적인 방법인 고용량 주입(high dose implantation)은 비정질 용량 및 이와 관련된 후속 공정에서의 문제를 피하기 위하여 교란/균열 결정 손상 수준으로 통상 제한된다.
도 1a-1b 및 도 2는 RF 신호 손실이 감소된 기판(100) 및 이의 제조방법(200)을 도시한다.
단계(202)에서, 개시 중에 성장 챔버를 켜고, 필요한 서비스 작업, 예컨대 챔버 조건 및 사용하는 반응 가스의 적합성 및 실리콘 전하와 관련된 작업 점검을 수행한다.
단계(204)에서, HRS 잉곳은 챔버에서 성장하고, 성장한 잉곳은 절단(cutting) 및 연삭(grinding)에 의해 가공된다.
단계(210)에서, 가공된 잉곳으로부터 HRS 웨이퍼가 예컨대 현재 업계 표준에 따라 다중와이어 슬라이싱에 의해 절단된다. 슬라이싱 공정은 슬라이스된 웨이퍼에 기계적으로 일부 표면하부 결정 격자 손상을 수반하므로, 슬라이스된 웨이퍼는 균열된 실리콘을 포함하는 격자 손상 영역을 포함한다. 그런 다음, 슬라이스된 웨이퍼는 세정되고 슬라이스된 웨이퍼의 모서리는 연삭된다.
단계(220)에서, 슬라이싱에 기인한 결정 손상을 적어도 부분적으로 제거하기 위하여 슬라이스된 웨이퍼를 래핑(lapping)을 통해 박막화한다. 그 다음, 래핑된 웨이퍼는 세정된다.
래핑 공정도 역시 슬라이스된 웨이퍼에 기계적으로 일부 표면하부 결정 격자 손상을 수반하기 때문에, 래핑된 웨이퍼는 균열된 실리콘이 있는 격자 손상 영역을 포함한다. 대안적으로, 슬라이싱에 기인한 결정 손상을 래핑된 웨이퍼에 적어도 부분적으로 유지시키고자 한다면, 슬라이싱에 기인한 격자 손상 영역의 적어도 일부가 남고 래핑된 웨이퍼가 슬라이싱 및 래핑에 기인한 결정 손상을 포함하도록, 래핑 공정을 변경시킬 수 있다. 동일한 최종 효과를 위한 또다른 가능성은 래핑 단계를 완전히 생략하는 것이다.
단계(230)에서, 결정 손상(들)을 적어도 부분적으로 제거하기 위하여 래핑된 웨이퍼를 산-에칭한 다음, 에칭된 웨이퍼를 육안 검사하고, 세정하며, 열 도너 어닐링(thermal donor annealing)에 의해 가공한다.
단계(240)에서, 에칭된 웨이퍼는 제어된 연삭에 의해 박막화되는데, 이 또한 에칭된 웨이퍼에 기계적으로 표면하부 결정 격자 손상을 수반한다. 따라서, 에칭 공정이 슬라이싱 및/또는 래핑에 기인한 결정 손상(들)을 제거한 상태인 경우, 도 1a의 연삭된 웨이퍼(100)는 연삭에 기인한 결정 손상만을 포함하고, 또는 대안적으로 연삭 공정이 기존에 가공된 결정 손상(들)을 유지하도록 변경될 경우, 연삭 및 그전에 가공된 결정 손상(들)을 포함한다.
연삭 가공은, 예컨대 회전 연마 연삭(rotational abrasive grinding)에 의해 제공될 수 있다. 또한, 연삭 공정은 거친(coarse) 연삭 단계 및 고운(fine) 연삭 단계를 포함하는 제어된 다단계 연삭에 의해 수행될 수 있다.
2-단계 연삭 공정에서, 거친 연삭 단계는 표준 스톡 제거 및 깊은 격자 손상 발생에 사용된다. 다음으로, 연마(polishing)를 준비하기 위하여 웨이퍼 표면(122)이 평탄화되는 고운 연삭 단계가 뒤따른다. 고운 연삭 단계는 두가지 방식으로 수행될 수 있다. 한가지 방식은 가장 최상층(120a)에만 격자 손상을 증가시키는 것인데, 이 층은 추후 연마 단계(260, 270)에서 정상적으로 제거될 것이다. 대안적으로, 심지어 연마 단계(270) 후에도 거친 연삭 단계에 의해 발생한 교란에 비해 격자 교란(손상) 양의 증가가 있도록, 고운 연삭 손상 깊이를 증가시킬 수 있다. 최종 연마(260, 270)는 소자 가공(리소그래피)을 위한 웨이퍼 표면(122) 특성을 더욱 향상시키기 위하여 사용된다. 일부 소자 공정의 경우, 표면 준비 요건은 덜 엄격하지만, 하나 이상의 표면 준비 단계의 생략은 구현예를 변경하지 못할 것이다.
연삭은 발생된 격자 손상의 양 및 강도에 유연성을 제공한다. 이는 기판(100)이 사용될 실제 소자 가공 공정의 특정 필요에 따라 패시베이션 층 특성을 조정할 수 있다.
단계(260)에서, 격자 손상 영역의 일부(120a)가 제거되고, 도 1b에 도시한 바와 같이, 벌크 영역(110) 위의 격자 손상 영역의 적어도 일부(120b)는 보존될 수 있도록 단일면 연마 공정을 제어한다.
이렇게 보존된 격자 손상 영역(120b)은 기판(100)의 전면(122)에 있다. 구조적으로 단결정 실리콘일 수 있는 전면(122)은 앞 표면(122)을 형성한다. 균열된 실리콘을 포함하는 보존된 격자 손상 영역(120b)은 기생 표면 전도를 억제함으로써 전면 손상 기판(100)의 RF 손실 감소를 달성한다. 격자 손상 영역(120b)은 벌크 실리콘 영역(110) 위에 균열 영역(121), 전이 영역(transition zone)(124), 및 탄성적으로 변형된 영역(126)을 포함할 수 있다.
본 발명의 일 구현예에 따르면, RF-IPD는 RF 신호 손실이 감소된 전면 손상 기판(100)을 포함한다. RF-IPD에서 기판(100)은 고저항 벌크 실리콘을 포함하는 벌크 영역(110), 및 벌크 영역 위에 균열된 실리콘을 포함하는 보존된 표면하부 격자 손상 영역(120b)을 포함한다. 격자 손상 영역(120b)은 기판(100)에 기계적으로 가공된 상태이고, 기생 표면 전도를 억제함으로써 기판(100)의 RF 손실 감소를 달성하도록 구성된다.
본 발명의 일 구현예에 따르면, RF-IPD 기판(100)에서 보존된 격자 손상 영역(120b)은 기판(100)의 전면(122)으로 가공되고, 앞 표면(122)을 형성한다.
습식 샌드 블라스팅, 레이저 조작, 또는 브러쉬 손상을 이용한 연마에 의해 격자 손상 영역(120a, 120b)이 완전히 제거된 경우, 정상적인, 손상없는 앞 표면(122)에 결정 손상을 수행할 수도 있다. 그러나, 이들 방법은 모두 비용이 증가하고 오염물이 웨이퍼(100)에 쉽게 도입되는 단계를 포함하는 단점을 갖는다.
단계(268)에서, 몇몇 다른 공정, 예컨대, 브러시 손상, 레이저 조작, 습식 샌드 블라스팅, 또는 건식 샌드 블라스팅에 의해 박막화된 웨이퍼(100)에 기계적으로 결정 격자 손상을 제공할 필요가 있는 경우, 단계(270)에서 박막화된 웨이퍼(100)는 그러한 결정 손상을 제공하기 위하여 브러시 손상, 레이저 조작, 또는 습식 샌드 블라스팅 처리된다.
단계(272)에서, 벌크 실리콘을 포함하는 벌크 영역(110)을 포함하는 손상된 웨이퍼(100)는 예컨대 CMP-연마에 의해 연마된다. 연마 공정은 손상된 웨이퍼(100)의 전면(122)을 특히 직접적인 대상으로 하는데, 이는 구조적으로 단결정 실리콘일 수 있다.
본 발명의 일 구현예에 따르면, RF-IPD 기판(100)에서 연마된 전면(122)은 구조적으로 CMP-연마된 단결정 실리콘이다.
단계(274)에서, 연마 공정은, 벌크 영역(110) 위에 제공된 격자 손상 영역의 적어도 일부가 보존되도록 제어된다.
단계(276)에서, 도포된 층(130)이 격자 손상 영역(120a, 120b)의 상부를 덮도록, 연마된 웨이퍼 표면(122)에 - 특히, 전면(122)에 - 폴리실리콘 층(130)을 도포함으로써 폴리실리콘 층(130)을 제공할 수 있다. 그런 다음, 도포된 층(130)은 연마된다.
이러한 추가적 층(130)은 격자 손상 영역(120a, 120b)을 통해 달성된 패시베이션(유도 손실 감소)을 더욱 향상시킨다. 패시베이션된 HRS 웨이퍼(100)의 가공 비용을 증가시킬 것이지만, 생성된 앞 표면(131)은 반도체 산업에서 일반적으로 사용되는 표면 검사 방법에 적합할 것이다.
이러한 목적을 위한 층(130)의 두께는 0.2 - 8.0 ㎛이고, 최적 두께는 0.4 - 6.0 ㎛이다. 동시에, 도포된 층(130)은 향상될 것이다.
단계(280)에서, 격자 손상 영역(120b)을 갖는 연마된 웨이퍼(100)는 연마된 웨이퍼를 분류, 세정, 검사, 및 포장함으로써 최종 가공된다.
그런 다음, 단계(288)에서 방법(200)은 종료된다.
통상적인 HRS 성장 공정에서, 다양한 기계적 조작 단계들(210, 220, 240, 250)의 원칙은 이전의 기계적 단계들(210, 220, 240, 250)에서 축적된 모든 결정 손상을 제거하는 것이지만, 이들 모두는 일부 결정 손상이 최종 웨이퍼(100)에 포함되도록 변형될 수 있다.
래핑 손상뿐만 아니라 다중와이어 슬라이싱에 의해 야기되는 기계적 손상은 두가지 중요한 단점을 갖는다. 하나는, 슬라이싱 단계(210)에서 코팅된 스틸 와이어로부터 도입된 금속 오염 또는 래핑 단계(220)에서 철 플레이트로부터 도입된 금속 오염은 반도체 공정에 매우 유해하며, 이러한 오염이 최종 웨이퍼(100)까지 이동하지 않도록 모든 주의가 요구된다. 다이아몬드 와이어 슬라이싱의 이용은 일부 개선을 가져올 수 있는 반면, 이를 달성하기 위한 최선의 방법은 에칭 단계(230)에서 이러한 손상을 전부 제거하는 것이다.
또한, 이들 손상은 둘다 웨이퍼의 양 표면(122, 123)에 도입된다. 웨이퍼 후면(123)의 무결성 역시 소자 가공 라인의 안전한 취급을 위한 중요한 특성이며, 후면(123)에서만 손상을 제거하는 편리한 방법은 존재하지 않는다. 더욱이, 슬라이싱 또는 래핑에 의한 깊은 손상이 이용되지 않는 경우, 비교적 고가의 연마 공정을 단축할 수 있다.
손상이 회전 고정형 연마 연삭에 의해 가공되는 기계적 가공은 다수의 고급 웨이퍼 공정에서, 기판 웨이퍼(100) 가공 및 가공된 소자 웨이퍼(100)의 후면연삭 모두에서 일반적으로 사용된다. 연삭된 웨이퍼(100)는 반도체 가공 요건을 완전히 준수하기 위하여 단지 최소한의 가공을 필요로 한다.
손상 생성의 수행은 충분한 균열 영역(120b) 깊이 및 손상 강도가 보장되도록 연삭 단계(240)의 최적화를 통해 이루어지고, 연마 단계(260)는 비교적 짧은 단계로 한정되어, 달성된 기생 표면 전하의 억제를 약화시키지 않는다.
적용된 표면 검사 기준이 폴리실리콘 층(130)의 포함을 요구할 경우, 격자 손상 영역(120a, 120b)의 포함은 패시베이션 효과를 향상시키고 고온 공정에서 패시베이션의 내구성을 향상시키는 추가적인 장점을 제공한다.
주입된 웨이퍼와 달리, 상기 방법(200)으로 패시베이션된 웨이퍼(100)는 주입된 아르곤과 같은 종 또는 주입된 자기침입형 실리콘을 함유하지 않는다. 폴리/무정형 실리콘 도포와 달리, 손상된 앞 표면(122)은 여전히 구조적으로 단결정 실리콘이다.
단일면 연마 웨이퍼(100)는 연삭 손상을 부분적으로만 제거하고 잔여 손상을 유지하기 위하여 단일면 1-단계 또는 다단계 연삭, 및 CMP 연마기 또는 회분식(batch type) 멀티웨이퍼 연마기를 통한 단일면 연마에 의해 제조된다.
잔여 손상에 대한 표시는, 습식 산화 시험방법을 사용하여 웨이퍼(100)에 나타나는 산화 유도 적층 결함(oxidation induced stacking faults), 우묵한 곳 및/또는 전위(dislocation)를 통해 가시화되는 격자 결함이거나, 또는 소수 캐리어 수명 또는 SPV 시험방법을 통해, 잔여 손상이 없는 유사한 웨이퍼에 비해 감소된 웨이퍼(100)의 소수 캐리어 수명이다.
대안적으로, 웨이퍼(100)는 단면 연마를 양면 연마기로 대체함으로써 양면 연마로 제조할 수 있다. 웨이퍼(100)가 한면 또는 양면에 연삭될 경우, 그에 따라 잔여 손상은 한면 도는 양면에 남아있을 수 있다.
도 3은 실리콘 기판 웨이퍼, 및 유전체 층으로 분리된 실리콘 소자 층을 포함하는, 잔여 손상이 SOI 웨이퍼에 만들어진 SOI 웨이퍼를 제조하는 방법(300)을 도시한다. 이러한 유전체 층은 이산화규소, 질화규소, 또는 여러가지 유전체 층이 조합된 기타 유전체일 수 있다. 잔여 손상은 소자 층에 남겨질 수 있다.
단계(302)에서, 개시 중에, 필요한 작업이 수행되고, 단계(304, 304)에서 기판 및 소자 웨이퍼가 제공된다.
단계(306, 307)에서, 적어도 하나의 웨이퍼 산화 층 또는 기타 유전체 층을 제공할 수 있다.
단계(308)에서, 웨이퍼들은 서로 결합되고, 단계(309)에서 이렇게 결합된 구조의 상부에 있는 소자 웨이퍼는 박막화된다.
단계(368)에서, 박막화된 구조가 이미 충분한 결정 격자 손상을 포함하고 있고 이를 활용하고자 하는 경우, 손상된 구조는 단계(272)에서 예컨대 제어된 CMP-연마에 의해 연마된다.
대안적으로, 단계(368)에서, 예컨대, 연삭, 브러시 손상, 레이저 조작, 또는 습식 샌드 블라스팅에 의해 박막화된 소자 웨이퍼에 기계적으로 결정 격자 손상을 제공할 필요가 있는 경우, 박막화된 웨이퍼는 단계(370)에서 그러한 결정 손상을 제공하기 위하여 가공되며, 그런 다음 단계(372)에서 연마된다.
단계(374)에서, 제공된 격자 손상의 적어도 일부가 보존되도록 연마 공정이 제어된 다음, 격자 손상 영역 상부에 폴리실리콘 층을 도포하고, 도포된 폴리실리콘 층을 연마할 수 있다.
단계(380)에서, 잔여 격자 손상을 갖는 연마된 구조 - 및 가능한 경우, 폴리실리콘 층 - 는 분류, 세정, 검사, 및 포장에 의해 최종 가공된다.
그런 다음, 단계(388)에서 방법(300)은 종료된다.
대안적으로, SOI 웨이퍼가 잔여 손상을 보존하는 저온 결합 공정으로 제조되는 경우, 잔여 손상이 기판 웨이퍼에 제조될 수 있다. 또한, 이들 웨이퍼의 다른 제조 단계들은 잔여 손상을 유지하기에 충분히 낮다. 이러한 손상을 유지하기 위한 통상적인 최대 온도는 1000℃ 미만, 또는 좋기로는 800℃ 미만, 및 최적으로는 600℃ 미만이다. 이들 온도에서의 이러한 SOI 공정에 있어서, 한정은 너무 제한적이며, 격자 손상 영역 상부의 폴리실리콘 층의 도입은 고온 공정에서 패시베이션의 내구성을 향상시킨다.
잔여 손상은, 펄스 레이저 빔 주사로 표면(122)을 손상시킨 연마된 웨이퍼(100) 상에서와 유사하게, SOI 웨이퍼 상에 제조될 수 있다. 레이저 출력은, 손상 임계값이 초과되도록 하면서 표면(122)으로부터 실리콘의 과도한 박리는 없도록 조정된다.
잔여 손상은, 연마 입자(abrasive particles)로 표면(122)을 습식 또는 건식 샌드 블라스팅시킨 연마된 웨이퍼(100) 상에서와 유사하게, SOI 웨이퍼 상에 제조될 수 있다. 입자들은 마이크로미터 미만 크기에서 30 ㎛ 크기의 경질 입자이면 어떠한 것이든 가능하며, 유리하게는 크기가 1-10 ㎛인 이산화규소(실리카) 입자로 표면(122)을 손상시키는 것일 수 있으며, 기타 연마제, 예컨대 알루미나, 지르코니아, 또는 탄화규소가 사용될 수도 있다.
실리콘 웨이퍼링 공정에서 물질 제거의 최종 단계를 변형함으로써, 패시베이션에 충분한 격자 손상을 조합할 수 있으며, 표면 품질은 RF IPDs 제조에 필요한 비교적 완만한 선폭에서, 여전히 IC 가공과 병용가능하다. 실리콘 밴드갭 내의 트랩 위치의 생성은 다수의 기계적 가공 단계, 예컨대 웨이퍼 슬라이싱, 래핑, 연삭, 브러쉬 손상, 및 습식 샌드 블라스팅을 통해 달성될 수 있다.
기본적인 접근방식은 대안들 사이에서 차이가 없기 때문에, 여기에 개시된 원칙은 이들 모든 기술에 적용된다. 여기에 개시된 상기 방법(200)은 충분히 깊은 균일한 격자 손상을 위하여 선택된 연삭 매개변수를 갖는 회전 연삭을 기반으로 한다. 이 단계 다음으로는, 충분한 격자 손상 수준을 보존하기 위한 고도로 제어된 물질 제거가 뒤따라오지만, 소자 가공을 위한 리소그래피에서 기판이 패턴화될 수 있도록 CMP-연마를 포함한다. 주입 및 폴리실리콘 도포 기술에서와 같이, 이 방법(200)은 장시간의 열 산화와는 병용가능하지 않으나, 광대하며 증가하고 있는 대부분의 산업적 IPD 공정은 저온 유전체 도포 기술을 기반으로 하기 때문에, 이 점이 주요 단점으로 간주되어서는 아니된다.
상기 방법(200)에 따라 제조된 웨이퍼(100)는 RF 수동소자의 가공에 사용되었다. 시험된 수동소자는 전송선로(동일평면 도파선로), 평면 인덕터, 및 필터 구조체를 포함한다. 성공적인 결과는 최종 표면이 RF 수동소자 제조에 사용되는 공정들과 완전히 병용가능함을 입증하며, 기판(100)에 생성된 층(120b)이 다양한 인덕터 구조체에서 극적으로 전송선로 감쇠 및 Q-인자를 개선하였음을 입증한다. 이는 기생 표면 전도가 설계된 바와 같이 억제되었음을 증명한다.
공정 제어는 내장 표면 패시베이션을 포함하는 기성 웨이퍼(100)가 그 특성에 일관성이 있도록 하기 위하여 필수적이다. 이는 재조합 수명 분석에 기반하는 표면 재조합 속도 분석을 통해 영향을 받는다. 이러한 측정은 달성된 RF 성능에 대하여 교정할 수 있으므로, 이는 매우 반복가능하며, 전체 웨이퍼 매핑(mapping)을 제공하므로, 목적에 매우 적합하다.
도 4a는 전면 손상 HRS 웨이퍼(100)(평균 확산 길이 576 ㎛)의 전하 캐리어 확산 길이 매핑 이미지를 도시하며, 도 4b는 재조합 속도 분석에 기초하여 유사한 트래핑 효율을 갖는, 중성 종이 주입된 웨이퍼(490)(평균 확산 길이 558 ㎛)의 매핑 이미지이고, 도 4c는 폴리실리콘 층을 갖는 전면 손상 HRS 웨이퍼(100)의 매핑 이미지이다.
이러한 분석은 제조된 패시베이션 층(120b)에 의해 달성된 트래핑 효율이 기존의 방법으로 달성된 것과 유사함을 확인하기 위해 이용된다. 이러한 공정 제어는RF 수동장치의 제조에 사용되는 다양한 소자 공정에 기술된 패시베이션 방법과의 병용성 검증으로 확대될 수 있다.
RF 성능 분석에서, 웨이퍼(100)로 제조된 수동소자는, 시험된 수동 컴포넌트에 따라, 20kHz 내지 최대 50 GHz 또는 심지어 80 GHz의 개선된 성능을 나타내었다.
본 발명은 전술한 예시적 구현예를 참조하여 설명되었고, 본 발명의 여러 가지 장점이 입증되었다. 본 발명은 이들 구현예에 한정되지 않을 뿐 아니라, 본 발명 및 이하 청구항의 사상 및 범위 내에서 가능한 모든 구현예를 포함한다는 것이 명백하다.

Claims (10)

  1. 고저항 벌크 실리콘을 포함하는 벌크 영역(110)을 포함하는, 무선주파수 집적 수동소자용의, 무선주파수 손실이 감소된 고저항 실리콘 기판(100)으로서, 이 기판은
    보존된 표면하부 격자 손상 영역(120b)을 더 포함하되, 이 영역은 기판의 전면(front side)(122)에 가공되어, 앞 표면(front surface)을 형성하고, 벌크 영역 위에서 균열된(fractured) 실리콘을 포함하며, 상기 격자 손상 영역은 기판에 가공되고, 상기 보존된 격자 손상 영역은 기생 표면 전도(parasitic surface conduction)를 억제함으로써 기판의 RF 손실 감소를 달성하도록 구성된 것을 특징으로 하는 무선주파수 집적 수동소자용의, 무선주파수 손실이 감소된 고저항 실리콘 기판.
  2. 제1항에 있어서, 전면은 화학-기계적 평탄화-연마(chemical-mechanical planarization-polishing)에 의해 연마되는 것인 기판.
  3. 선행하는 항들 중 어느 하나의 항에 있어서, 전면은 구조적으로 단결정 실리콘인 것인 기판.
  4. 선행하는 항들 중 어느 하나의 항에 있어서, 상기 보존된 격자 손상 영역은 슬라이싱(210), 래핑(220), 연삭(grinding)(240), 브러쉬 손상(250), 레이저 조작, 또는 습식 블라스팅(250)에 의해 기계적으로 가공되는 것인 기판.
  5. 선행하는 항들 중 어느 하나의 항에 있어서, 연삭은 회전 고정형 연마 연삭(rotational fixed abrasive grinding)이고 및/또는 연삭은 거친 연삭 및 고운 연삭을 포함하는 2-단계 연삭으로 수행되는 것인 기판.
  6. 선행하는 항들 중 어느 하나의 항에 있어서, 기판은 보존된 격자 손상 영역 상부에 폴리실리콘 층(130)을 포함하는 것인 기판.
  7. 제6항에 있어서, 폴리실리콘 층의 두께는 0.2 - 8.0 ㎛인 것인 기판.
  8. 제6항 또는 제7항에 있어서, 폴리실리콘 층의 두께는 0.4 - 6.0 ㎛인 것인 기판.
  9. 제1항 내지 제8항 중 어느 하나의 항에 기재된 무선주파수 집적 수동소자용의 무선주파수 손실이 감소된 고저항 실리콘 기판(100)의 제조방법(200)으로서, 이 방법은
    고저항 실리콘을 성장시키는 단계(204),
    성장한 실리콘으로부터 실리콘 웨이퍼를 슬라이싱(210)하고 및 슬라이스된 실리콘 웨이퍼를 박막화(thinning)(220, 240)함으로써, 성장한 실리콘을 가공하는 단계(210, 220, 240, 270)로서, 이러한 가공은 가공된 실리콘 웨이퍼에 균열된 실리콘을 포함하는 격자 손상 영역(120a, 120b)을 이루는 것인 단계,
    고저항 벌크 실리콘을 포함하는 벌크 영역(110)을 포함하는 기판을 얻기 위하여, 가공된 실리콘 웨이퍼를 연마하는 단계(250, 272), 및
    연마에 의해, 벌크 영역 위의 격자 손상 영역의 적어도 일부(120b)를 보존하는 단계(260, 274)로서, 여기서 상기 격자 손상 영역의 적어도 일부는 기생 표면 전도를 억제함으로써 기판의 RF 손실 감소를 달성하도록 구성된 것인 단계
    를 포함하는, 제1항 내지 제8항 중 어느 하나의 항에 기재된 무선주파수 집적 수동소자용의 무선주파수 손실이 감소된 고저항 실리콘 기판(100)의 제조방법(200).
  10. 제1항 내지 제8항 중 어느 하나의 항에 기재된 무선주파수 손실이 감소된 고저항 실리콘 기판(100)을 포함하는 무선주파수 집적 수동소자로서, 상기 기판은
    고저항 벌크 실리콘을 포함하는 벌크 영역(110), 및
    보존된 표면하부 격자 손상 영역(120b)으로서, 이 영역은 기판의 전면에 가공되어, 앞 표면을 형성하고, 벌크 영역 위에서 균열된 실리콘을 포함하며, 상기 격자 손상 영역은 기판에 가공되고, 상기 보존된 격자 손상 영역은 기생 표면 전도를 억제함으로써 기판의 RF 손실 감소를 달성하도록 구성된 것인, 보존된 표면하부 격자 손상 영역(120b)
    을 포함하는 것인, 제1항 내지 제8항 중 어느 하나의 항에 기재된 무선주파수 손실이 감소된 고저항 실리콘 기판(100)을 포함하는 무선주파수 집적 수동소자.
KR1020167016583A 2013-11-26 2014-11-26 무선주파수 집적 수동소자용의 무선주파수 손실이 감소된 고저항 실리콘 기판 KR102284688B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FI20136180A FI130149B (en) 2013-11-26 2013-11-26 High Resistive Silicon Substrate with Reduced RF Loss for RF Integrated Passive Device
FI20136180 2013-11-26
PCT/FI2014/050910 WO2015079111A1 (en) 2013-11-26 2014-11-26 High-resistive silicon substrate with a reduced radio frequency loss for a radio-frequency integrated passive device

Publications (2)

Publication Number Publication Date
KR20160089448A true KR20160089448A (ko) 2016-07-27
KR102284688B1 KR102284688B1 (ko) 2021-08-02

Family

ID=53181953

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020167016583A KR102284688B1 (ko) 2013-11-26 2014-11-26 무선주파수 집적 수동소자용의 무선주파수 손실이 감소된 고저항 실리콘 기판

Country Status (9)

Country Link
US (1) US9312345B2 (ko)
EP (2) EP3872856A1 (ko)
JP (1) JP6438024B2 (ko)
KR (1) KR102284688B1 (ko)
CN (1) CN105993072B (ko)
FI (1) FI130149B (ko)
SG (1) SG11201604259PA (ko)
TW (1) TWI638454B (ko)
WO (1) WO2015079111A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023137358A1 (en) * 2022-01-17 2023-07-20 Psemi Corporation Methods for simultaneous generation of a trap-rich layer and a box layer

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107615447B (zh) * 2015-05-29 2021-01-19 美国亚德诺半导体公司 具有陷阱富集区域的氮化镓设备
CN105261586B (zh) * 2015-08-25 2018-05-25 上海新傲科技股份有限公司 带有电荷陷阱和绝缘埋层衬底的制备方法
KR102606738B1 (ko) * 2017-02-10 2023-11-24 글로벌웨이퍼스 씨오., 엘티디. 반도체 구조들을 평가하기 위한 방법들
FR3066858B1 (fr) * 2017-05-23 2019-06-21 Soitec Procede pour minimiser une distorsion d'un signal dans un circuit radiofrequence
CN109103582A (zh) * 2018-08-29 2018-12-28 河海大学常州校区 薄膜体声波谐振器结构的纳米机械声学天线及制造方法
FI129826B (en) * 2020-10-08 2022-09-15 Okmetic Oy Manufacturing method of high-resistive silicon wafer intended for hybrid substrate structure
US20220115226A1 (en) * 2020-10-08 2022-04-14 Okmetic Oy Manufacture method of a high-resistivity silicon handle wafer for a hybrid substrate structure
TWI761255B (zh) * 2021-07-08 2022-04-11 環球晶圓股份有限公司 晶圓及晶圓的製造方法
FR3126169A1 (fr) * 2021-08-12 2023-02-17 Stmicroelectronics (Tours) Sas Procédé de fabrication de composants radiofréquence

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120161310A1 (en) * 2010-12-24 2012-06-28 Io Semiconductor, Inc. Trap Rich Layer for Semiconductor Devices

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5559359A (en) * 1994-07-29 1996-09-24 Reyes; Adolfo C. Microwave integrated circuit passive element structure and method for reducing signal propagation losses
US6388290B1 (en) * 1998-06-10 2002-05-14 Agere Systems Guardian Corp. Single crystal silicon on polycrystalline silicon integrated circuits
US20070032040A1 (en) * 2003-09-26 2007-02-08 Dimitri Lederer Method of manufacturing a multilayer semiconductor structure with reduced ohmic losses
US7936043B2 (en) 2006-03-17 2011-05-03 Sychip Inc. Integrated passive device substrates
US8378384B2 (en) * 2007-09-28 2013-02-19 Infineon Technologies Ag Wafer and method for producing a wafer
US7868419B1 (en) * 2007-10-18 2011-01-11 Rf Micro Devices, Inc. Linearity improvements of semiconductor substrate based radio frequency devices
CN101447417A (zh) * 2007-11-27 2009-06-03 上海华虹Nec电子有限公司 高电阻多晶硅形成方法
US20090236689A1 (en) * 2008-03-24 2009-09-24 Freescale Semiconductor, Inc. Integrated passive device and method with low cost substrate
JP2009252822A (ja) * 2008-04-02 2009-10-29 Sumco Corp シリコンウェーハ及びその製造方法
FR2933233B1 (fr) * 2008-06-30 2010-11-26 Soitec Silicon On Insulator Substrat de haute resistivite bon marche et procede de fabrication associe
JP5922860B2 (ja) * 2009-06-19 2016-05-24 株式会社Sumco 高抵抗シリコンウェーハの製造方法
JP2010219210A (ja) 2009-03-16 2010-09-30 Renesas Electronics Corp 半導体装置およびその製造方法
FR2953640B1 (fr) * 2009-12-04 2012-02-10 S O I Tec Silicon On Insulator Tech Procede de fabrication d'une structure de type semi-conducteur sur isolant, a pertes electriques diminuees et structure correspondante
US8492868B2 (en) * 2010-08-02 2013-07-23 International Business Machines Corporation Method, apparatus, and design structure for silicon-on-insulator high-bandwidth circuitry with reduced charge layer
FR2967812B1 (fr) * 2010-11-19 2016-06-10 S O I Tec Silicon On Insulator Tech Dispositif electronique pour applications radiofrequence ou de puissance et procede de fabrication d'un tel dispositif
US8536021B2 (en) * 2010-12-24 2013-09-17 Io Semiconductor, Inc. Trap rich layer formation techniques for semiconductor devices
US8481405B2 (en) * 2010-12-24 2013-07-09 Io Semiconductor, Inc. Trap rich layer with through-silicon-vias in semiconductor devices
KR101870476B1 (ko) * 2011-03-16 2018-06-22 썬에디슨, 인크. 핸들 웨이퍼에 고 비저항 영역을 갖는 실리콘-온-인슐레이터 구조체 및 그러한 구조체를 제조하는 방법
US8536035B2 (en) * 2012-02-01 2013-09-17 International Business Machines Corporation Silicon-on-insulator substrate and method of forming
US20150014795A1 (en) 2013-07-10 2015-01-15 Avago Technologies General Ip (Singapore) Pte. Ltd. Surface passivation of substrate by mechanically damaging surface layer

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120161310A1 (en) * 2010-12-24 2012-06-28 Io Semiconductor, Inc. Trap Rich Layer for Semiconductor Devices
WO2012087580A2 (en) * 2010-12-24 2012-06-28 Io Semiconductor, Inc. Trap rich layer for semiconductor devices

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023137358A1 (en) * 2022-01-17 2023-07-20 Psemi Corporation Methods for simultaneous generation of a trap-rich layer and a box layer

Also Published As

Publication number Publication date
WO2015079111A1 (en) 2015-06-04
US9312345B2 (en) 2016-04-12
JP2016541118A (ja) 2016-12-28
CN105993072B (zh) 2019-03-01
SG11201604259PA (en) 2016-07-28
CN105993072A (zh) 2016-10-05
EP3075007A4 (en) 2017-06-07
TW201535716A (zh) 2015-09-16
EP3872856A1 (en) 2021-09-01
KR102284688B1 (ko) 2021-08-02
US20150145105A1 (en) 2015-05-28
TWI638454B (zh) 2018-10-11
FI130149B (en) 2023-03-15
EP3075007A1 (en) 2016-10-05
FI20136180L (fi) 2015-05-27
JP6438024B2 (ja) 2018-12-19

Similar Documents

Publication Publication Date Title
KR102284688B1 (ko) 무선주파수 집적 수동소자용의 무선주파수 손실이 감소된 고저항 실리콘 기판
US9881783B2 (en) Method for processing semiconductor wafer
US20130089968A1 (en) Method for finishing silicon on insulator substrates
JP2005524228A (ja) 高抵抗支持体上に有用層を有する基板の製造方法
US8796820B2 (en) Semiconductor wafer and semiconductor device wafer
KR20110099626A (ko) 열적-기계적 효과들을 사용하여 트리밍을 수반한 다중층 구조체의 제조 프로세스
KR20160002814A (ko) 하이브리드 기판의 제조 방법 및 하이브리드 기판
KR20120121905A (ko) Ｓｏｉ 구조체 및 웨이퍼 내 미접합 영역의 폭을 줄이는 방법 및 그러한 방법에 의해 생성된 ｓｏｉ 구조체
TWI747695B (zh) 磷化銦基板
EP2118923A1 (en) Method for polishing heterostructures
KR20210122817A (ko) 인화인듐 기판 및 인화인듐 기판의 제조 방법
JP6418357B1 (ja) ＧａＡｓ基板およびその製造方法
JP6737224B2 (ja) 多層膜ｓｏｉウェーハの製造方法
CN109690733B (zh) 贴合式soi晶圆的制造方法
WO2018079105A1 (ja) ウェーハの製造方法およびウェーハ
TWI771208B (zh) 磷化銦基板、磷化銦基板之製造方法及半導體磊晶晶圓
US20230378274A1 (en) Indium phosphide substrate, method for manufacturing indium phosphide substrate, and semiconductor epitaxial wafer
EP2695187A2 (en) Reusable substrates for electronic device fabrication and methods thereof
TWI810847B (zh) 磷化銦基板
JP6696473B2 (ja) 多層膜ｓｏｉウェーハ及びその製造方法
CN115497873A (zh) 半导体器件的制作方法以及半导体器件
JP2022070034A (ja) 貼り合わせウェーハ用の支持基板の製造方法、および貼り合わせウェーハ用の支持基板
KR20160052551A (ko) 접합 웨이퍼의 제조방법
CN115485972A (zh) 复合基板的制造方法及复合基板
CN116325084A (zh) 制造能够形成混合衬底结构的高电阻率硅处置晶片的方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant