KR20160052434A - 반도체 장치와 그 제조 방법 - Google Patents

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Abstract

반도체 장치(2)는, 제1 반도체 소자(3)와 제2 반도체 소자(5)가 제1 도전 부재(10)와 제2 도전 부재(29)를 구비한다. 상기 제1 반도체 소자 상의 제1 전극(3a)이 상기 제1 도전 부재의 제1 적층부(12)에 제1 접합층(8a)에 의해 접합되어 있다. 상기 제2 반도체 소자 상의 제2 전극(5b)이 상기 제2 도전 부재의 제2 적층부(25)에 제2 접합층(8f)에 의해 접합되어 있다. 상기 제1 도전 부재의 제1 조인트부(13)와 상기 제2 도전 부재의 제2 조인트부(26)가 중간 접합층(8g)에 의해 접합되어 있다. 상기 제1 조인트부의 상기 제2 조인트부에 대향하는 제1 면과, 상기 제1 조인트부의 당해 제1 면에 계속되는 측면과, 상기 제2 조인트부의 상기 제1 조인트부에 대향하는 제2 면과, 상기 제2 조인트부의 당해 제2 면에 계속되는 측면이, 니켈층(19a, 19b)으로 덮여져 있다.

Description

반도체 장치와 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD FOR THE SEMICONDUCTOR DEVICE}
본 명세서는, 반도체 장치와 그 제조 방법을 개시한다.
예를 들어, 일본 특허 공개 제2012-235081과 일본 특허 공개 제2013-016623에, 제1 반도체 소자의 제1 전극에 전기적으로 접속되어 있는 제1 도전 부재와, 제2 반도체 소자의 제2 전극에 전기적으로 접속되어 있는 제2 도전 부재를, 접합층을 개재하여 접합한 반도체 장치가 개시되어 있다. 접합에는, 주석계 땜납재 등이 사용된다.
제1 도전 부재는, 제1 전극의 측에서 제1 반도체 소자와 적층되어 있는 제1 적층부와, 제1 적층부로부터 신장되어 있는 제1 조인트부를 구비하고 있고, 제2 도전 부재는, 제2 전극의 측에서 제2 반도체 소자와 적층되어 있는 제2 적층부와, 제2 적층부로부터 신장되어 있는 제2 조인트부를 구비하고 있다. 제1 전극과 제1 적층부는 제1 접합층에 의해 접합되어 있고, 제2 전극과 제2 적층부는 제2 접합층에 의해 접합되어 있고, 제1 조인트부와 제2 조인트부는 중간 접합층에 의해 접합되어 있다.
다른 금속의 접합면에 전류를 흐르게 하면, 한쪽의 금속으로부터 다른 쪽의 금속을 향하여 금속 원자가 이동하고, 한쪽의 금속에 보이드가 발생하는 현상이 생긴다. 예를 들어, 구리와 접합층과의 경계면을 전류가 통과하면, 접합층으로부터 구리를 향하여 금속이 이동하고, 접합층에 보이드가 생기는 경우가 있다. 이 현상은 일렉트로 마이그레이션 현상이라고 부르고 있다. 이하에서는, 설명의 편의를 위해, 일렉트로 마이그레이션 현상을 생략해서 EM 현상이라고 칭한다. 일본 특허 공개 제2013-175578에는, CPU 등의 플립 칩에 있어서 EM 현상을 억제하는 기술이 개시되어 있다. 일본 특허 공개 제2013-175578에서는, 전극 패드에 니켈층을 형성하고, 그 위에 땜납재(땜납 범프)를 적재하여 플립 칩 전극을 전극 패드에 접합한다. 니켈층이, 땜납재가 용융ㆍ고화된 땜납층과 전극 패드의 모재 사이에서 금속 원자가 이동하는 것을 억제한다.
반도체 장치의 소형화의 요구에 수반하여 제1 조인트부와 제2 조인트부도 소형화되고 있다. 일본 특허 공개 제2013-016623의 도 22나 도 23에, 조인트부(일본 특허 공개 제2013-016623에서는 「도전부(90)」라고 칭하고 있음)가, 적층부(일본 특허 공개 제2013-016623에서는 「히트 싱크」라고 칭하고 있음)보다도 작은 반도체 장치가 개시되어 있다. 제1 전극과 제1 적층부를 접합하고 있는 제1 접합층의 면적보다, 제1 조인트부와 제2 조인트부를 접합하고 있는 중간 접합층의 면적이 작아지면, 중간 접합층에서 EM 현상이 생길 우려가 높아진다. 마찬가지로, 제2 전극과 제2 적층부를 접합하고 있는 제2 접합층의 면적보다, 제1 조인트부와 제2 조인트부를 접합하고 있는 중간 접합층의 면적이 작아지면, 중간 접합층에서 EM 현상이 생길 우려가 높아진다.
제1 조인트부와 제2 조인트부의 각각의 대향면에 니켈층을 형성함으로써, EM 현상의 진행을 억제할 수 있다고 생각된다. 그러나, 제1 조인트부와 제2 조인트부가 소형화되고, 제1 조인트부와 제2 조인트부가 겹쳐져 있는 면적이 작아지면, 제1 조인트부와 제2 조인트부의 각각의 대향면에 니켈층을 형성해도, 중간 접합층에 EM 현상이 진행되어 버리는 경우가 있다. 본 발명은, 제1 조인트부와 제2 조인트부를 접합하고 있는 중간 접합층에 EM 현상이 진행되는 것을 억제하는 반도체 장치와 그 제조 방법을 제공한다.
본 발명의 제1 양태는 반도체 장치이다. 상기 반도체 장치에 있어서, 제1 반도체 소자와 제2 반도체 소자가 제1 도전 부재와 제2 도전 부재에 의해 전기적으로 접속되어 있다. 상기 제1 반도체 소자의 표면에 제1 전극이 배치되어 있다. 상기 제2 반도체 소자의 표면에 제2 전극이 배치되어 있다. 상기 제1 도전 부재는, 상기 제1 전극의 측에서 상기 제1 반도체 소자와 적층되어 있는 제1 적층부와, 상기 제1 적층부로부터 신장되어 있는 제1 조인트부를 갖고 있다. 상기 제2 도전 부재는, 상기 제2 전극의 측에서 상기 제2 반도체 소자와 적층되어 있는 제2 적층부와, 상기 제2 적층부로부터 신장되어 있음과 함께 상기 제1 조인트부에 대향하고 있는 제2 조인트부를 갖고 있다. 상기 제1 전극과 상기 제1 적층부가 제1 접합층에 의해 접합되어 있다. 상기 제2 전극과 상기 제2 적층부가 제2 접합층에 의해 접합되어 있다. 상기 제1 조인트부와 상기 제2 조인트부가 중간 접합층에 의해 접합되어 있다. 상기 중간 접합층의 접합면에 수직인 방향에서 보았을 때에, 상기 중간 접합층의 면적이, 상기 제1 접합층의 면적과 상기 제2 접합층의 면적의 양쪽보다도 작다. 상기 제1 조인트부의 상기 제2 조인트부에 대향하는 제1 면과, 상기 제1 조인트부의 당해 제1 면에 계속되는 측면과, 상기 제2 조인트부의 상기 제1 조인트부에 대향하는 제2 면과, 상기 제2 조인트부의 당해 제2 면에 계속되는 측면이, 니켈층으로 덮여져 있다.
제1 도전 부재와 제2 도전 부재는, 전체가 니켈층으로 덮여져 있어도 된다. 혹은, 조인트부의 제1 면과 그 측면 및 제2 면과 그 측면만이 니켈층으로 덮여져 있어도 된다. 적어도, 조인트부의 제1 면과 그 측면과, 제2 면과 그 측면이 니켈층으로 덮여져 있으면 된다.
조인트부를 구비한 상기 구조의 반도체 장치에서는, 일반적으로, 제1 도전 부재와 제2 도전 부재는, 프레스 가공에 의해 성형된다. 니켈층으로 덮여진 제1 도전 부재와 제2 도전 부재를 제조하는 경우, 프레스 가공 전의 판형 부재에 대해 니켈 도금이 실시되고, 니켈 도금이 실시된 판형 부재를 프레스 가공하여, 적층부와 조인트부를 갖는 제1 도전 부재와 제2 도전 부재를 제조한다. 관련 기술의 방법에 의하면, 조인트부끼리가 대향하는 면은 니켈층으로 덮여지지만, 대향하는 면에 계속되는 측면은 니켈층으로 덮여지지 않는다.
조인트부가 작아져, 중간 접합층과의 접합면이 작아지면, 조인트부의 측면을 통해서 EM 현상이 일어나는 것이 판명되었다. 예를 들어, 조인트부끼리가 대향하는 면의 사이로부터 누출된 접합재가 조인트부의 측면에 부착되고, 거기서 EM 현상이 발생할 수 있다. 본 발명의 제1 양태에서는, 지금까지 니켈층을 형성할 필요가 없었던 조인트부의 측면에까지 니켈층을 형성함으로써, 조인트부에 있어서의 EM 현상의 진행을 효과적으로 억제한다.
본 발명의 제1 양태에 있어서, 상기 중간 접합층의 두께가, 상기 제1 접합층의 두께와 상기 제2 접합층의 두께의 양쪽보다도 얇아도 된다.
상기 구성에 있어서, 상기 중간 접합층의 영률이, 상기 제1 접합층의 영률과 상기 제2 접합층의 영률의 양쪽보다도 커도 된다.
상세하게는 후술하지만, 접합층의 영률이 높을수록 EM 현상이 발생하기 어렵다. 면적이 작기 때문에 전류 밀도가 높아지는 중간 접합층을, 중간 접합층보다도 면적이 큰 제1 접합층과 제2 접합층보다도 큰 영률을 갖는 물질로 구성하면, 중간 접합층에서 EM 현상의 진행을 억제할 수 있다. 조인트부끼리의 대향면과, 거기에 계속되는 측면을 니켈층으로 덮은 후에, 중간 접합층을 고영률의 물질로 구성하면, EM 현상의 억제에 큰 효과를 기대할 수 있다. 또한, 니켈층을 형성하지 않고, 중간 접합층을 고영률의 물질로 구성하는 것만이어도 EM 현상의 억제 효과를 기대할 수 있다.
이후에 기재하는 바와 같이, 제1 접합층은 복수의 층을 포함하고, 각각의 층이, 영률이 상위한 물질로 형성되어 있는 경우가 있다. 전형적으로는, 제1 접합층은 용융 전의 땜납재의 조성이 유지된 층과, 땜납재가 금속간 화합물로 변화된 층을 포함하는 경우가 있다. 땜납재의 주성분 영률과 금속간 화합물의 영률은 다르다. EM 현상의 발생의 용이함은, 영률이 가장 낮은 물질의 층에 의존한다. 제1 접합층이 복수의 층을 포함하는 경우는, 각 층을 구성하는 물질의 영률 내에서 가장 낮은 영률을, 제1 접합층의 영률이라고 칭한다. 제2 접합층과 중간 접합층에서도 마찬가지이다.
상기 구성에 있어서, 상기 제1 접합층과 상기 제2 접합층이, 주석계 땜납재의 조성이 유지된 층을 포함하고 있어도 된다. 또한, 상기 중간 접합층이, 주석의 금속간 화합물로 구성되어 있어도 된다.
상기 구성에 있어서, 상기 제1 접합층과 상기 제2 접합층이, 주석계 땜납재의 조성이 유지된 층을 포함하고 있어도 된다. 또한, 상기 중간 접합층이, 은과 은화합물 중 적어도 한쪽으로 구성되어 있어도 된다.
본 발명의 제2 양태는, 본 발명의 제1 양태인 반도체 장치의 제조 방법이다. 상기 제조 방법은, 판형 부재를 프레스 가공하여, 상기 제1 도전 부재와 상기 제2 도전 부재를 성형하는 것 및 상기 프레스 가공 후, 상기 제1 면과 당해 제1 면에 계속되는 측면과, 상기 제2 면과 당해 제2 면에 계속되는 측면에 니켈층을 형성하는 것을 포함한다.
본 발명의 제3 양태는, 반도체 장치이다. 상기 반도체 장치에 있어서, 제1 반도체 소자와 제2 반도체 소자가 제1 도전 부재와 제2 도전 부재에 의해 전기적으로 접속되어 있다. 상기 제1 반도체 소자의 표면에 제1 전극이 형성되어 있다. 상기 제2 반도체 소자의 표면에 제2 전극이 형성되어 있다. 상기 제1 도전 부재는, 상기 제1 전극의 측에서 상기 제1 반도체 소자와 적층되어 있는 제1 적층부와, 상기 제1 적층부로부터 신장되어 있는 제1 조인트부를 갖고 있다. 상기 제2 도전 부재는, 상기 제2 전극의 측에서 상기 제2 반도체 소자와 적층되어 있는 제2 적층부와, 상기 제2 적층부로부터 신장되어 있음과 함께 상기 제1 조인트부에 대향하고 있는 제2 조인트부를 갖고 있다. 상기 제1 전극과 상기 제1 적층부가 제1 접합층에 의해 접합되어 있다. 상기 제2 전극과 상기 제2 적층부가 제2 접합층에 의해 접합되어 있다. 상기 제1 조인트부와 상기 제2 조인트부가 중간 접합층에 의해 접합되어 있다. 상기 중간 접합층의 접합면에 수직인 방향에서 보았을 때에, 상기 중간 접합층의 면적이, 상기 제1 접합층의 면적과 상기 제2 접합층의 면적의 양쪽보다도 작다. 상기 중간 접합층의 영률이, 상기 제1 접합층의 영률과 상기 제2 접합층의 영률의 양쪽보다도 크다.
본 발명의 제4 양태는, 본 발명의 제3 양태인 반도체 장치의 제조 방법이다. 상기 제조 방법은, 상기 제1 반도체 소자와 상기 제2 반도체 소자와 상기 제1 도전 부재와 상기 제2 도전 부재를, 제1 주석계 땜납재를 사이에 두고 상기 제1 반도체 소자와 상기 제1 적층부가 적층되고, 제2 주석계 땜납재를 사이에 두고 상기 제2 반도체 소자와 상기 제2 적층부가 적층되고, 제3 주석계 땜납재를 사이에 두고 상기 제1 조인트부와 상기 제2 조인트부가 대향하는 위치 관계로 배치하는 것 및 상기 위치 관계로 가열해서 상기 제1 주석계 땜납재, 상기 제2 주석계 땜납재 및 상기 제3 주석계 땜납재를 용융하는 것을 구비한다. 상기 제3 주석계 땜납재의 양이, 상기 제1 주석계 땜납재의 양과, 상기 제2 주석계 땜납재의 양의 양쪽보다도 적다. 상기 가열은, 상기 제1 조인트부와 상기 제2 조인트부 사이에는 상기 제3 주석계 땜납재의 조성이 유지된 층이 소실되고, 또한, 상기 제1 반도체 소자와 상기 제1 적층부 사이에, 상기 제1 주석계 땜납재의 조성이 유지된 층이 남고, 상기 제2 반도체 소자와 상기 제2 적층부 사이에 상기 제2 주석계 땜납재의 조성이 유지된 층이 남아 있는 상태에서 정지된다.
제1 주석계 땜납재의 조성이 유지된 층에서는 영률이 낮고, 중간 접합층의 영률이 제1 접합층의 영률과 제2 접합층의 영률의 어느 것보다도 큰 관계를 얻을 수 있다. 주석계 땜납재는, 가열에 의해, 주석의 금속간 화합물로 변화된다. 주석의 금속간 화합물의 일례는, Cu6Sn5, Cu3Sn, Ni3Sn4(조인트 부재의 표면에 니켈층이 형성되어 있는 경우) 등이다. 모두, 주석보다도 높은 영률을 갖고 있다.
본 발명의 특징, 이점 및 예시적인 실시예들의 기술 및 산업의 중요성을, 동일한 구성 요소에 대하여 동일한 부호를 부여하는 이하의 첨부 도면을 참조하여 설명한다.
도 1은 본 발명의 제1 실시 형태의 반도체 장치의 사시도이다.
도 2는 반도체 장치의 전기 회로도이다.
도 3은 반도체 장치의 일부 분해도이다(패키지를 제외함).
도 4는 반도체 장치의 사시도이다(패키지를 제외함).
도 5는 도 1의 V-V선을 따른 단면도이다.
도 6은 반도체 장치의 평면도이다(패키지를 제외함).
도 7은 도 5에 있어서 부호 VII가 나타내는 범위의 확대도이다.
도 8a는 접합층(8g)의 확대 단면도이다.
도 8b는 접합층(8a)의 확대 단면도이다.
도 9는 몇 개의 접합재의 영률의 비교이다.
도 10은 변형예의 반도체 장치의 단면도이다.
도 11은 도 10에 있어서 부호 XI가 나타내는 범위의 확대도이다.
도 12는 반도체 장치의 제조 방법의 흐름도이다.
도 13은 반도체 장치의 제조 방법을 설명하기 위한 제1도이다.
도 14는 반도체 장치의 제조 방법을 설명하기 위한 제2도이다.
도 15는 반도체 장치의 제조 방법을 설명하기 위한 제3도이다.
도 16은 반도체 장치의 제조 방법을 설명하기 위한 제4도이다.
도 17은 반도체 장치의 제조 방법을 설명하기 위한 제5도이다.
도 18은 본 발명의 제2 실시 형태의 반도체 장치의 부분 단면도이다.
도 19는 반도체 장치의 다른 제조 방법의 흐름도이다.
이하, 본 발명의 제1 실시 형태를 설명한다. 도면을 참조하여 제1 실시 형태의 반도체 장치(2)를 설명한다. 도 1에, 반도체 장치(2)의 사시도를 도시한다. 반도체 장치(2)는, 수지제의 패키지(9)에 4개의 파워 반도체 소자가 몰드되어 있는 디바이스이다. 반도체 장치(2)의 내부 회로도를 도 2에 도시한다. 반도체 장치(2)는, 2개의 트랜지스터(TH, TL)와 2개의 다이오드(DH, DL)로 구성되는 회로를 갖고 있다. 2개의 트랜지스터(TH, TL)와 2개의 다이오드(DH, DL)는, 모두 파워 반도체 소자에 속한다. 구체적으로는, 트랜지스터(TH, TL)와 다이오드(DH, DL)의 각각은, 허용 전류가 100암페어 이상이며, 주로 전력 변환에 사용되는 소자이다. 반도체 장치(2)는, 전형적으로는, 전기 자동차, 하이브리드차, 연료 전지차 등에 있어서, 주행용 모터에 전력을 공급하는 인버터에 사용된다.
2개의 트랜지스터(TH, TL)는 직렬로 접속되어 있다. 다이오드(DH)는 트랜지스터(TH)에 역병렬로 접속되어 있고, 다이오드(DL)는 트랜지스터(TL)에 역병렬로 접속되어 있다. 설명의 사정상, 직렬 접속의 양단의 단자 중, 한쪽을 HIGH 단자라고 칭하고, 다른 쪽을 LOW 단자라고 칭한다. 또한, 직렬 접속의 중점을 OUT 단자라고 칭한다. 도 1의 P 단자(24)가 HIGH 단자에 상당하고, 도 1의 N 단자(34)가 LOW 단자에 상당하고, 도 1의 O 단자(14)가 OUT 단자에 상당한다. 또한, 트랜지스터(TH)의 게이트 단자(GH)가 도 1의 제어 단자(81a) 중 1개에 상당한다. 트랜지스터(TL)의 게이트 단자(GL)가 도 1의 제어 단자(81b) 중 1개에 상당한다. 제어 단자(81a, 81b)의 나머지의 단자는, 반도체 소자의 상태를 모니터하기 위한 신호 단자이다.
도 1에 도시되어 있는 바와 같이, 패키지(9)의 일측면에 방열판(15, 25)이 노출되어 있다. 방열판(15)은, 한쪽 면이 패키지(9)의 일측면에 노출되어 있고, 다른 쪽의 면이 패키지(9)의 내부에서, 후술하는 제1 트랜지스터 소자(3) 및 제1 다이오드 소자(4)와 도통하고 있다. 방열판(25)은, 한쪽 면이 패키지(9)의 일측면에 노출되어 있고, 다른 쪽의 면이 패키지(9)의 내부에서 후술하는 제2 트랜지스터 소자(5) 및 제2 다이오드 소자(6)와 도통하고 있다. 도 1에서는 가려져서 보이지 않지만, 패키지(9)의 다른 쪽 측면에도 2개의 방열판(12, 22)이 노출되어 있다. 방열판(12, 22)을 포함하고, 패키지(9) 중의 구조에 대해 다음에 설명한다.
도 3은 패키지(9)를 제외한 반도체 장치(2)의 부품도이며, 방열판(15, 25)을 분해해서 그린 도면이다. 도 4는 패키지(9)를 제외한 반도체 장치(2)의 사시도이다. 설명의 편의상, 도면 중의 좌표계의 X축 정방향을 「상」이라고 칭하고, X축 부방향을 「하」라고 칭한다. 이후의 도면에서도 「상」, 「하」라는 표현을 사용하는 경우가 있다.
2매의 방열판(12, 22)이 가장 하측에 위치한다. 방열판(12)의 하나의 테두리로부터 O 단자(14)가 신장되어 있고, 다른 테두리로부터 제1 조인트부(13)가 신장되어 있다. 방열판(12)과 O 단자(14)와 제1 조인트부(13)는 연속되어 있다. 방열판(12)과 O 단자(14)와 제1 조인트부(13)를 아울러 중간 단자(10)라고 칭한다. 방열판(22)의 하나의 테두리로부터 P 단자(24)가 신장되어 있다. 방열판(22)과 P 단자(24)는 연속되어 있다. 방열판(22)과 P 단자(24)를 아울러 정극 단자(20)라고 칭한다. O 단자(14)와 P 단자(24) 사이에는 N 단자(34)가 배치되어 있다. N 단자(34)의 테두리로부터는, 조인트부(32)가 신장되어 있다. N 단자(34)와 조인트부(32)를 아울러 부극 단자(30)라고 칭한다.
방열판(12) 상에, 제1 트랜지스터 소자(3)가 적층되고, 접합되어 있다. 방열판(12) 상에는, 또한, 제1 다이오드 소자(4)가 적층되고, 접합되어 있다. 또한 제1 트랜지스터 소자(3)는 평판형이며, 양면의 각각에 전극이 배치되어 있다. 제1 트랜지스터 소자(3)의 하면에는 콜렉터 전극이 배치되어 있고, 상면에는 이미터 전극이 배치되어 있다. 또한, 제1 트랜지스터 소자(3)의 상면에는, 게이트 전극과 그 밖의 신호 단자가 배치되어 있다. 제1 다이오드 소자(4)의 하면에는 캐소드 전극이 배치되어 있고, 상면에는 애노드 전극이 배치되어 있다. 방열판(12)은, 제1 트랜지스터 소자(3)의 콜렉터 전극과 제1 다이오드 소자(4)의 캐소드 전극을 접속한다. 제1 트랜지스터 소자(3)의 상면의 이미터 전극에는 스페이서(7a)가 접합되어 있다. 제1 다이오드 소자(4)의 상면의 애노드 전극에는 스페이서(7b)가 접합되어 있다. 스페이서(7a)와 스페이서(7b) 상에 방열판(15)이 접합되어 있다. 방열판(15)은, 제1 트랜지스터 소자(3)의 이미터 전극과 제1 다이오드 소자(4)의 애노드 전극을 접속한다. 제1 트랜지스터 소자(3)의 상면의 게이트 전극과 그 밖의 신호 단자에는 본딩와이어(82)의 일단부가 접합되어 있다. 본딩와이어(82)의 타단부는 제어 단자(81b)에 접합되어 있다.
방열판(22) 상에, 제2 트랜지스터 소자(5)가 적층되고, 접합되어 있다. 방열판(22) 상에는, 또한, 제2 다이오드 소자(6)가 적층되고, 접합되어 있다. 제2 트랜지스터 소자(5)도 평판형이며, 양면의 각각에 전극이 배치되어 있다. 제2 트랜지스터 소자(5)의 하면에는 콜렉터 전극이 배치되어 있고, 상면에는 이미터 전극이 배치되어 있다. 또한, 제2 트랜지스터 소자(5)의 상면에는, 게이트 전극과 그 밖의 신호 단자가 배치되어 있다. 제2 다이오드 소자(6)의 하면에는 캐소드 전극이 배치되어 있고, 상면에는 애노드 전극이 배치되어 있다. 방열판(22)은, 제2 트랜지스터 소자(5)의 콜렉터 전극과 제2 다이오드 소자(6)의 캐소드 전극을 접속한다. 제2 트랜지스터 소자(5)의 상면의 이미터 전극에는 스페이서(7c)가 접합되어 있다. 제2 다이오드 소자(6)의 상면의 애노드 전극에는 스페이서(7d)가 접합되어 있다. 스페이서(7c)와 스페이서(7d) 상에 방열판(25)이 접합되어 있다. 방열판(25)은, 제2 트랜지스터 소자(5)의 이미터 전극과 제2 다이오드 소자(6)의 애노드 전극을 접속한다. 제2 트랜지스터 소자(5)의 상면의 게이트 전극과 그 밖의 신호 단자에는 본딩와이어(82)의 일단부가 접합되어 있다. 본딩와이어(82)의 타단부는 제어 단자(81a)에 접합되어 있다.
방열판(15)의 테두리로부터 조인트부(16)가 신장되어 있다. 방열판(15)과 조인트부(16)를 아울러 제1 중계판(28)이라고 칭한다. 방열판(25)의 테두리로부터 제2 조인트부(26)가 신장되어 있다. 방열판(25)과 제2 조인트부(26)를 아울러 제2 중계판(29)이라고 칭한다. 제1 중계판(28)의 조인트부(16)는 부극 단자(30)의 조인트부(32)와 대향하고, 접합되어 있다. 제2 중계판(29)의 제2 조인트부(26)는 중간 단자(10)의 제1 조인트부(13)와 대향하고, 접합되어 있다. 이상의 접속에 의해, 도 2에 도시한 회로가 완성된다. 제1 트랜지스터 소자(3)가 도 2의 트랜지스터(TL)에 대응하고, 제2 트랜지스터 소자(5)가 도 2의 트랜지스터(TH)에 대응한다. 제1 다이오드 소자(4)가 도 2의 다이오드(DL)에 대응하고, 제2 다이오드 소자(6)가 도 2의 다이오드(DH)에 대응한다.
중간 단자(10), 정극 단자(20), 부극 단자(30), 제1 중계판(28), 제2 중계판(29), 제어 단자(81a, 81b)는, 일부가 패키지(9)의 내부에서 제1 트랜지스터 소자(3) 등의 반도체 소자와 도통하고 있고, 일부는 패키지(9)의 외부에 노출되어 있다. 그와 같은 도전 부재는 리드 프레임으로 총칭된다.
도 5는, 제1 트랜지스터 소자(3)와 제2 트랜지스터 소자(5)와 리드 프레임의 접합 관계를 나타낸다. 도 5는, 도 1의 V-V선을 따른 단면도이다. 앞서 설명한 바와 같이, 제1 트랜지스터 소자(3)의 하면에는 콜렉터 전극(3a)이 배치되어 있고, 상면에는 이미터 전극(3b)이 배치되어 있다. 방열판(12)과 제1 트랜지스터 소자(3)의 콜렉터 전극(3a)은 접합층(8a)에 의해 접합되어 있다. 제1 트랜지스터 소자(3)의 이미터 전극(3b)과 스페이서(7a)는 접합층(8b)에 의해 접합되어 있다. 스페이서(7a)와 방열판(15)은 접합층(8c)에 의해 접합되어 있다.
제1 트랜지스터 소자(3)와 제2 트랜지스터 소자(5) 사이의 접속 관계는 다음과 같다. 제1 트랜지스터 소자(3)와 제2 트랜지스터 소자(5)는, 중간 단자(10)와, 제2 중계판(29)을 통하여 전기적으로 접속되어 있다. 제1 트랜지스터 소자(3)의 하면에 콜렉터 전극(3a)이 배치되어 있고, 제2 트랜지스터 소자(5)의 상면에 이미터 전극(5b)이 배치되어 있다. 제2 트랜지스터 소자(5)의 하면에 콜렉터 전극(5a)이 배치되어 있다. 중간 단자(10)는 콜렉터 전극(3a)의 측에서 제1 트랜지스터 소자(3)와 적층되어 있는 방열판(12)과, 방열판(12)의 테두리로부터 신장되어 있는 제1 조인트부(13)를 갖고 있다. 제2 중계판(29)은, 이미터 전극(5b)의 측에서 제2 트랜지스터 소자(5)와 적층되어 있는 방열판(25)과, 방열판(25)의 테두리로부터 신장되어 있는 제2 조인트부(26)를 갖고 있다. 제2 트랜지스터 소자(5)와 방열판(25) 사이에는 스페이서(7c)가 개재되어 있다. 콜렉터 전극(3a)과 방열판(12)은 접합층(8a)에 의해 접합되어 있고, 이미터 전극(5b)과 방열판(25)은 접합층(8e, 8f)에 의해 접합되어 있다. 제2 조인트부(26)는 제1 조인트부(13)와 대향하고 있고, 그들은 접합층(8g)에 의해 접합되어 있다.
도 5에서는 도시를 생략하고 있지만, 제1 조인트부(13)와 제2 조인트부(26)에 표면에는 니켈층이 형성되어 있다. 니켈층에 대해서는 후술한다.
여기서, 트랜지스터 소자(3, 5)를 전기적으로 접속하고 있는 접합층을 그 접합면에 직교하는 방향에서 보았을 때의 면적에 대해 설명한다. 접합면에 직교하는 방향은, 도면의 좌표계에 있어서의 X축 방향에 상당한다. 도 6에 반도체 장치(2)의 평면도를 도시한다. 도 6은 X축의 정방향에서 본 도면이며, 접합면에 직교하는 방향에서 본 도면에 상당한다. 또한, 도 5에서는, 패키지(9) 중의 구조를 이해할 수 있는 바와 같이, 패키지(9)는 그 윤곽만을 그리고 있다. 또한, 도 6에 있어서의 V-V선에서의 단면이 도 5의 단면도에 상당한다.
도 6에 있어서, 부호 A가 나타내는 해칭 영역은, 제1 트랜지스터 소자(3)의 콜렉터 전극(3a)의 범위를 나타내고 있다. 따라서 해칭 영역 A는, 제1 트랜지스터 소자(3)의 콜렉터 전극(3a)과 방열판(12)이 겹치는 영역에 상당한다. 해칭 영역 A는, 또한, 콜렉터 전극(3a)과 방열판(12)을 접합하고 있는 접합층(8a)의 영역에 상당한다. 부호 B가 나타내는 해칭 영역은, 제2 트랜지스터 소자(5)의 이미터 전극(5b)의 범위를 나타내고 있다. 해칭 영역 B는, 스페이서(7c)의 범위와 일치하고 있다. 해칭 영역 B는, 제2 트랜지스터 소자(5)의 이미터 전극(5b)과 방열판(25)이 겹치는 영역에도 상당한다. 해칭 영역 B는, 또한, 이미터 전극(5b)과 방열판(25)을 접합하고 있는 접합층(8e, 8f)의 영역에 상당한다. 또한, 부호 C가 나타내는 해칭 영역은, 제1 조인트부(13)와 제2 조인트부(26)가 겹치는 영역을 나타내고 있다. 이 해칭 영역 C는, 제1 조인트부(13)와 제2 조인트부(26)를 접합하고 있는 접합층(8g)의 영역에 상당한다. 도 6에 잘 도시되어 있는 바와 같이, 접합면에 수직인 방향에서 보아, 접합층(8g)의 면적(해칭 영역 C)은, 콜렉터 전극(3a)과 방열판(12)을 접합하고 있는 접합층(8a)의 면적(해칭 영역 A)보다도 작다. 또한, 접합면에 수직인 방향에서 보아, 접합층(8g)의 면적(해칭 영역 C)은, 이미터 전극(5b)과 방열판(25)을 접합하고 있는 접합층(8e, 8f)의 면적(해칭 영역 B)보다도 작다.
제1 트랜지스터 소자(3)와 제2 트랜지스터 소자(5)의 전류 허용값은 100암페어 이상이다. 제1 트랜지스터 소자(3)의 콜렉터 전극(3a)의 크기는, 그와 같은 전류 허용값을 고려해서 설계되어 있다. 따라서 전류 허용값의 전류가 흘러도, 접합층(8a)에서 일렉트로 마이그레이션 현상(EM 현상)에 의한 보이드는 발생하기 어렵다. 마찬가지로, 접합층(8e, 8f)에서 EM 현상에 의한 보이드는 발생하기 어렵다. 한편, 제1 조인트부(13)와 제2 조인트부(26)가 겹치는 영역, 즉, 접합층(8g)의 면적은, 접합층(8a, 8e, 8f)의 면적의 어느 것보다도 작다. 접합층(8g)에 있어서의 전류 밀도는, 접합층(8a, 8e, 8f)에 있어서의 전류 밀도보다도 높아진다. 그로 인해, 제1 트랜지스터 소자(3) 혹은 제2 트랜지스터 소자(5)에 전류가 흐를 때, 접합층(8g)에서 EM 현상에 의한 보이드가 발생할 가능성이 있다. 제1 다이오드 소자(4)와 제2 다이오드 소자(6)의 전류 허용값도 100암페어 이상이다. 접합면에 수직인 방향에서 보았을 때의 제1 다이오드 소자(4)와 방열판(12) 사이의 접합층, 제2 다이오드 소자(6)와 방열판(25) 사이의 접합층 및 제1 조인트부(13)와 제2 조인트부(26) 사이의 접합층(8g)의 관계도 마찬가지이다.
EM 현상이란, 전류에 의해 도전 부재와 접합층 사이에서 원자가 이동하고, 보이드(공극)가 생기는 현상이다. 보이드가 성장하면 전기 저항이 증대된다. 반도체 장치(2)에서는, 보이드의 성장을 억제하기 위해, 전류 밀도가 커지는 개소의 접합면뿐만 아니라, 접합면에 이어지는 측면에도 니켈층을 형성하고 있다. 니켈층은, 접합층과 도전 부재의 원자 이동을 방지하는 배리어로서 기능한다. 구체적으로는, 반도체 장치(2)에서는, 접합층(8g)에 의해 접합되어 있는 제1 조인트부(13)의 상면(13a)과, 상면(13a)에 이어지는 측면(13b)에 니켈층을 형성하고 있다. 마찬가지로, 접합층(8g)에 의해 접합되어 있는 제2 조인트부(26)의 하면(26c)과, 하면(26c)에 이어지는 측면(26b)에 니켈층을 형성하고 있다. 그들의 니켈층에 대해서 다음에 설명한다.
도 7은, 도 5에 있어서 부호 VII가 나타내는 범위의 확대도이다. 도 7에 도시하는 바와 같이, 제1 조인트부(13)의 상면(13a)과 제2 조인트부(26)의 하면(26c)이 대향하고 있고, 그들은 접합층(8g)에 의해 접합되어 있다. 제1 조인트부(13)의 상면(13a)과 상면(13a)에 이어지는 측면(13b)은 니켈층(19a)으로 덮여져 있다. 제2 조인트부(26)의 하면(26c)과 하면(26c)에 이어지는 측면(26b)도 니켈층(19b)으로 덮여져 있다. 도 7에 나타나 있지 않은 제1 조인트부(13)의 측면 및 제2 조인트부(26)의 측면도 니켈층으로 덮여져 있는 것에 유의하길 바란다.
니켈층(19a, 19b)의 효과에 대해 설명한다. 반도체 장치(2)에서는 접합재로서, Sn-Cu 땜납재, 혹은, Sn-Cu-Ni 땜납재 등의 주석계의 땜납재가 사용되고 있다. 이들 땜납재는, 열을 받아서 용융되고, 그 후에 고화될 때, 주석의 금속간 화합물을 생성한다. 구체적으로는, 방열판(12)이나 제1 조인트부(13) 등의 도전 부재를 구성하는 구리(Cu)와 땜납재의 주석(Sn)이 반응하고, Cu6Sn5, Cu3Sn 등의 금속간 화합물이 생성된다. 혹은 또한, 주석(Sn)과, 니켈층의 니켈(Ni)이나 주석계 땜납재에 포함되는 니켈(Ni)이 반응하고, Ni3Sn4 등의 금속간 화합물이 생성된다. 즉, 접합층(8a-8g)은 주석계의 땜납재로 형성되어 있지만, 도전 부재와의 경계(접합 계면)에는, Cu6Sn5, Cu3Sn, 혹은, Ni3Sn4 등의 금속간 화합물의 층이 형성된다.
방열판(12, 15, 22, 25), 제1 조인트부(13), 제2 조인트부(26) 등의 도전 부재를 구성하는 구리(Cu)의 원자와, 땜납재에 포함되는 주석(Sn)의 원자는 확산 속도가 상위하므로, 접합층에 보이드가 발생하는 경우가 있다. 접합층에 흐르는 전류 밀도가 높으면, 보이드의 발생ㆍ성장이 촉진된다. 보이드가 성장하면 도전성이 손상된다. 다시 말하면, 보이드가 성장하면, 접합층의 전기 저항이 증대된다. 도 6을 참조하여 설명한 바와 같이, 제1 조인트부(13)와 제2 조인트부(26) 사이의 접합층(8g)의 면적은, 접합층(8a, 8e, 8f)의 어느 것보다도 작다. 그로 인해, 접합층(8g)을 흐르는 전류의 밀도는 높아진다. 접합층(8g)에서 보이드의 성장이 염려된다. 그러나, 도 7에 도시하는 바와 같이, 접합층(8g)과 접하는 제1 조인트부(13)의 상면(13a)은 니켈층(19a)으로 덮여져 있다. 니켈층(19a)과 접합층(8g)의 접합 계면에, 먼저 설명한 금속간 화합물 Ni3Sn4의 층이 형성된다. 니켈층(19a)과 금속간 화합물 Ni3Sn4의 층이, 원자의 이동을 방해하는 배리어가 된다. 접합층(8g)에 접하는 제2 조인트부(26)의 하면(26c)도 니켈층(19b)으로 덮여져 있다. 니켈층(19a, 19b)은 니켈을 주성분으로 하는 도금이다. 또한, 도 7에서는, 제1 조인트부(13)의 일부와 제2 조인트부(26)의 일부만이 니켈층으로 덮여져 있지만, 제1 조인트부(13)를 포함하는 중간 단자(10)의 전체를 니켈층으로 덮어도 된다. 제2 조인트부(26)를 포함하는 제2 중계판(29)의 전체를 니켈층으로 덮어도 된다. 그와 같은 예에 대해서는 후술한다.
반도체 장치(2)에서는, 제1 조인트부(13)의 상면(13a)뿐만 아니라, 상면(13a)에 이어지는 측면(13b)도 니켈층(19a)으로 덮여져 있다. 그로 인해, 상면(13a) 상의 땜납재가 측면(13b)에 넘친 경우, 측면(13b)의 니켈층(19a) 상에 금속간 화합물 Ni3Sn4의 층이 형성된다. 상면(13a)과 측면(13b)이 모두 니켈층(19a)과 금속간 화합물 Ni3Sn4의 층으로 덮여진다. 그로 인해, 접합면[상면(13a)]뿐만 아니라 측면(13b)에 있어서도 원자의 이동이 방해받는다. 가령, 측면(13b)이 니켈층(19a)으로 덮여져 있지 않은 경우, 상면(13a)에서는 접합 계면에 금속간 화합물 Ni3Sn4의 층이 형성되고, 측면(13b)에서는, 다른 금속간 화합물의 층(Cu6Sn5, 혹은, Cu4Sn의 층)이 형성되게 된다. 이 경우, 다른 금속간 화합물의 사이에 원자가 이동하고, 보이드가 발생ㆍ성장할 우려가 있다. 이에 대해 반도체 장치(2)에서는, 접합층(8g)에 접하는 상면(13a)과 그 측면(13b)이 니켈층(19a)으로 덮여져 있으므로, 상면(13a)과 측면(13b)에 금속간 화합물 Ni3Sn4가 형성된다. 접합층(8g)과의 접합면[상면(13a)]뿐만 아니라, 접합면에 이어지는 측면(13b)도 니켈층(19a)으로 덮여져 있으므로, 접합층(8g)에 있어서의 보이드의 발생ㆍ성장이 억제된다.
제1 조인트부(13)와 접합되는 제2 조인트부(26)에 있어서도, 제1 조인트부(13)에 대향하는 하면(26c)과, 하면(26c)에 이어지는 측면(26b)이 니켈층(19b)으로 덮여져 있다. 접합층(8g)의 제2 조인트부(26)에 있어서도, 제1 조인트부(13)와 마찬가지로, 보이드의 발생ㆍ성장이 억제된다. 이렇게 해서, 제1 실시 형태의 반도체 장치(2)는, 대향하는 제1 조인트부(13)와 제2 조인트부(26) 사이의 접합층(8g)에서의 보이드의 발생ㆍ성장이 억제된다.
반도체 장치(2)는, 니켈층(19a, 19b) 외에도, 제1 조인트부(13)와 제2 조인트부(26)를 접합하는 접합층(8g)에 있어서의 보이드의 발생을 억제하는 메커니즘을 구비하고 있다. 그 하나는, 접합층의 두께이다. 도 7에 있어서의 부호 Wg는, 접합층(8g)의 두께를 나타내고 있다. 부호 Wa는, 접합층(8a)의 두께를 나타내고 있고, 부호 Wb는, 접합층(8b)의 두께를 나타내고 있고, 부호 Wc는, 접합층(8c)의 두께를 나타내고 있다. 또한, 부호 Wd는 접합층(8d)의 두께를 나타내고 있고, 부호 We는 접합층(8e)의 두께를 나타내고 있고, 부호 Wf는 접합층(8f)의 두께를 나타내고 있다. 두께(Wa-Wf)는 대략 동등하다. 한편, 접합층(8g)의 두께(Wg)는, 제1 접합층(8a) 등의 두께(Wa)보다도 얇다. 접합층이 얇은 쪽이, 보이드의 성장이 늦다. 이것은 다음의 이유에 의한다.
전류 경로의 임계 전류 밀도 j가 클수록 보이드의 성장이 억제되는 것이 알려져 있다. 임계 전류 밀도 j는, 다음의 수학식 1로 표시된다.
Figure pat00001
수학식 1의 기호의 의미는 다음과 같다.
j:전류 경로의 임계 전류 밀도
Y:전류 경로의 도전체 영률
dE:전류 경로의 도전체의 탄성 한계값
Om:전류 경로의 도전체의 원자 체적
Z*e:전류 경로의 실효 전하
p:전류 경로의 비저항
dx:전류 경로의 배선 길이
접합층(8a-8g)의 각각의 임계 전류 밀도 j를 생각한다. 이 경우, 수학식 1에 있어서의 전류 경로의 배선 길이 dx는, 접합층(8a-8g)의 각각의 두께에 상당한다. 전류 경로의 배선 길이 dx가 짧을수록, 임계 전류 밀도 j가 커진다. 즉, 접합층의 두께가 얇을수록, 보이드의 발생ㆍ성장을 억제할 수 있다.
제1 실시 형태의 반도체 장치(2)의 경우는, 제1 조인트부(13)와 제2 조인트부(26) 사이의 접합층(8g)의 두께(Wg)를 다른 접합층(8a-8f)의 두께(Wa-Wf)보다도 얇게 해도 제1 트랜지스터 소자(3) 등의 반도체 소자에 큰 영향을 주지 않는다. 그 이유를 이하, 설명한다. 또한, 접합층(8a-8f)의 두께(Wa-Wf)는, 거의 동일하므로, 이하의 설명에서는, 접합층(8a)의 두께(Wa)를 참조하여 설명한다. 또한, 반도체 장치(2)는 복수의 반도체 소자[제1 트랜지스터 소자(3), 제2 트랜지스터 소자(5), 제1 다이오드 소자(4), 제2 다이오드 소자(6)]를 포함하지만, 이하의 설명에서는, 제1 트랜지스터 소자(3)를 참조하여 설명한다.
일반적으로, 온도 변화(온도 스트레스)에 기인하는 접합층에의 부하를 경감하기 위해서는, 접합층은 두꺼운 쪽이 된다. 반도체 장치(2)에서는, 제1 트랜지스터 소자(3)가 열원이다. 또한, 반도체 장치(2)는 그 밖에도 열원이 되는 반도체 소자를 포함하지만, 앞서 설명한 바와 같이 여기서는 설명의 편의상, 제1 트랜지스터 소자(3)에 착안하는 것에 유의하길 바란다. 따라서, 열원에 가까운 제1 접합층(8a)의 두께(Wa)는, 부하 경감의 관점에서 나머지를 얇게 할 수 없다. 한편, 제1 조인트부(13)는, 열원인 제1 트랜지스터 소자(3)로부터 이격되어 있고, 방열판(12)의 테두리로부터 신장되어 있다. 제1 트랜지스터 소자(3)의 열의 일부는, 방열판(12)을 통해서 방열된다. 그로 인해, 제1 조인트부(13)와 제2 조인트부(26)를 접합하고 있는 접합층(8g)에 겹치는 온도 스트레스는, 접합층(8a)에 겹치는 온도 스트레스와 비교해서 작다. 따라서, 접합층(8g)은 접합층(8a)보다도 얇게 할 수 있다. 또한, 반도체 소자의 사이즈는, 자신의 정격 전류에 따라서, 방열성을 고려해서 결정된다. 보다 구체적으로는, 반도체 소자의 사이즈는, 사용 중인 소자의 온도가 소자의 정션 온도를 초과하지 않도록 결정된다.
접합층(8a-8f)은, 모두 열원인 트랜지스터 소자와 방열판 사이에 위치하므로, 접합층(8g)과 비교해서 온도 스트레스가 크다. 따라서, 접합층(8g)의 두께는, 접합층(8a-8f)의 어느 쪽의 두께보다도 얇게 할 수 있다.
일례에서는, 접합층(8a-8f)의 두께(Wa-Wf)는, 100-150 마이크로미터 정도이다. 접합층(8g)은, 그 두께(Wg)를 10 마이크로미터 이하로 해도, 온도 스트레스에 대해 충분히 견딜 수 있다.
반도체 장치(2)는, 접합층(8g)에 있어서의 보이드의 발생을 억제하는 다른 메커니즘을 더 구비하고 있다. 그것은, 접합층(8a-8f)은, 땜납재의 조성이 유지된 층과 금속간 화합물층의 층으로 구성되어 있는 것에 반해, 접합층(8g)은 금속간 화합물층만으로 구성되어 있다고 하는 것이다. 주석계의 땜납재를 사용한 경우, 접합층과 도전체 사이의 계면에 금속간 화합물의 층이 성장한다. Su-Cu 땜납재의 경우는, Cu6Sn5, Cu3Sn 등의 금속간 화합물의 층이 접합층 내에 성장한다. Sn-Cu-Ni 땜납재의 경우는 Cu6Sn5, Cu3Sn, 혹은, Ni3Sn4 등의 금속간 화합물의 층이 성장한다. 이 물질의 영률은 주석계 땜납재의 주성분인 주석(Sn)의 영률보다도 크다. 접합층(8a-8f)에서는, 접합층의 계면에 상기한 금속간 화합물의 층이 형성됨과 함께 양면의 금속간 화합물층의 사이에, 땜납재의 조성이 유지된 층이 남아 있다. 한편, 접합층(8g)에서는 땜납재 중의 주석의 대부분이 주석의 금속간 화합물로 변화되고, 땜납재의 조성이 유지된 층이 남아 있지 않다. 이 땜납재의 조성이 유지된 층이 없는 것이 접합층(8g)에서의 보이드의 발생을 억제한다. 그 메커니즘을 다음에 설명한다.
여기서도, 접합층(8a-8f)의 대표로서, 제1 접합층(8a)을 참조하여 설명한다. 도 8a에, 도 7에 있어서의 부호 VIIIA가 나타내는 범위의 확대도를 도시하고, 도 8b에, 도 7에 있어서의 부호 VIIIB가 나타내는 범위의 확대도를 도시한다. 또한, 도 9에, 주석계 땜납(Sn계 땜납)과 몇 개의 금속간 화합물의 영률의 비교를 나타낸다. 또한, 도 9에 있어서의 Ag는 은이다. 은에 대해서는 이후에 언급한다.
도 8a는, 제1 조인트부(13)와 제2 조인트부(26) 사이의 접합층(8g)의 확대 단면도이며, 도 8b는 방열판(12)과 제1 트랜지스터 소자(3) 사이의 접합층(8a)의 확대 단면도이다. 제1 조인트부(13)의 표면은 니켈층(19a)으로 덮여져 있고, 제2 조인트부(26)의 표면은 니켈층(19b)으로 덮여져 있다.
도 8a와 도 8b에 있어서의 미세한 도트 해칭은 금속간 화합물층을 도시하고 있고, 거친 도트 해칭은 땜납재의 조성이 유지된 층을 도시하고 있다. 접합층(8g)은, 모두 금속간 화합물층(8g-a)으로 구성되어 있다. 한편, 접합층(8a)은, 접합층의 계면에 형성된 금속간 화합물층(8a-a)과, 2개의 금속간 화합물층(8a-a) 사이에 남는 층(8a-b)으로 구성된다. 금속간 화합물층(8g-a)은, 주석계 땜납재와 니켈층(19a, 19b)의 니켈에 의한 반응에서 발생한 금속간 화합물층이며, 구체적으로는 Ni3Sn4로 구성되어 있다. 한편, 접합층(8a) 중의 금속간 화합물층(8a-a)은, 방열판(12)의 구리나 제1 트랜지스터 소자(3)의 콜렉터 전극의 구리와 주석계 땜납재와의 반응에서 발생한 화합물층이며, Cu6Sn5나 Cu3Sn으로 구성되어 있다. 금속간 화합물층(8a-a)의 사이에 끼워진 층(8a-b)은, 주석계 땜납재의 주석이 금속간 화합물로 변화되지 않고, 땜납재의 조성이 유지된 층이다. 즉, 층(8a-b)의 주성분은 주석(Sn)이다.
도 9에 도시하는 바와 같이, 금속간 화합물 Ni3Sn4와 Cu6Sn5와 Cu3Sn의 영률은, 주석계 땜납의 영률보다도 높다. 앞서 나타낸 수학식 1로부터 명백해진 바와 같이, 영률이 높은 쪽이, 임계 전류 밀도 j가 커진다. 임계 전류 밀도 j가 클수록, 보이드의 발생과 성장이 억제된다. 제1 트랜지스터 소자(3)의 전극 표면에 접합하고 있는 접합층(8a)은, 제1 영률을 갖는 주석을 함유하는 층(땜납재의 조성이 유지된 층)을 적어도 포함하고 있고, 제1 조인트부(13)와 제2 조인트부(26) 사이의 접합층(8g)은, 제1 영률보다도 큰 영률을 갖는 금속간 화합물로 형성되어 있다. EM 현상에 의한 보이드의 발생의 용이함은, 무엇보다 낮은 영률에 의존한다. 주석을 주성분으로 하는 층을 갖지 않는 접합층(8g)에서는 보이드의 발생ㆍ성장이 억제된다.
마찬가지의 효과는, 접합층(8g)을 땜납재가 아니라, 은 소결재로 형성함으로써도 얻을 수 있다. 도 9에 도시하는 바와 같이, 은(Ag)의 영률은 주석계 땜납재의 영률보다도 높기 때문이다.
또한, 제1 트랜지스터 소자(3)에 접하고 있는 접합층(8a)에서는, 영률이 높은 금속간 화합물층(8a-a)을 크게 하는 것은 바람직하지 않다. 이것은 다음의 이유에 의한다. 제1 트랜지스터 소자(3)는, 노출되어 있는 전극의 주위에 패키지(9)의 수지가 충전되어 있다. 수지와 금속에서는 선팽창 계수가 다르다. 수지와 접합층의 경계에는, 선 열팽창 계수의 상위에 기인하는 응력이 발생한다. 접합층(8a)과 제1 트랜지스터 소자(3)와의 계면의 금속간 화합물의 층이 두꺼우면, 접합층(8a)의 강성이 높아진다. 그렇다면, 제1 트랜지스터 소자(3)의 수지제의 패키지(9)에 발생하는 응력이 높아진다. 높은 응력에 의해 제1 트랜지스터 소자(3)의 하우징이 데미지를 받을 우려가 있다. 그로 인해, 제1 트랜지스터 소자(3)에 접하고 있는 접합층(8a)에서는 영률이 높은 금속간 화합물층의 두께를 크게 하는 것은 바람직하지 않다. 한편, 접합층(8g)은, 모두 금속으로 만들어져 있는 제1 조인트부(13)와 제2 조인트부(26)를 접합한다. 접합층(8g)에 대해서는, 제1 트랜지스터 소자(3)를 접합하고 있는 접합층(8a) 정도로는 강성의 제약이 엄격하지 않다. 즉, 금속제의 조인트부끼리를 접합하는 접합층(8g)은, 반도체 소자[제1 트랜지스터 소자(3)]와 도전 부재[방열판(12)]를 접합하는 접합층(8a)과 비교하여, 영률이 높은 물질(예를 들어 금속간 화합물층이나 은 소결재에 의한 층)로 구성할 수 있다.
금속간 화합물 Cu6Sn5, Cu3Sn, Ni3Sn4는, 주석계 땜납재가 가열되어 있는 동안에 성장한다. 그로 인해, 모든 접합층에 동일한 주석계 땜납재를 사용하고, 접합층(8a-8f)에서는, 주석계 땜납의 조성이 유지된 층이 남아 있는 동안에 가열을 정지하고, 접합층(8g)에서는 모두가 금속간 화합물층이 될 때까지 가열을 계속 함으로써, 상기한 구조의 반도체 장치(2)를 용이하게 제조할 수 있다. 그와 같은 제조 방법에 대해서는 후술한다.
도 10과 도 11을 사용해서 반도체 장치(2)의 변형예를 설명한다. 변형예의 반도체 장치(2a)에서는, 모든 리드 프레임이 니켈층으로 덮여져 있다. 도 10의 단면도는, 니켈층의 도시를 생략한 단면도이며, 도 5와 동일하다. 도 11은, 도 10에 있어서 부호 XI가 나타내는 범위의 확대도이다. 도 11에서는 일부 생략하고 있지만, 중간 단자(10)[방열판(12)과 제1 조인트부(13)]의 전체가 니켈층(19c)으로 덮여져 있고, 제2 중계판(29)[방열판(25)과 제2 조인트부(26)]의 전체가 니켈층(19d)으로 덮여져 있다. 또한, 방열판(15)의 전체가 니켈층(19e)으로 덮여져 있고, 방열판(22)의 전체가 니켈층(19f)으로 덮여져 있다. 니켈층(19c, 19d, 19e, 19f)은, 한번의 도금 처리에 의해 동시에 생성된다. 반도체 장치(2a)에서는, 접합 면적이 작은 접합층(8g)뿐만 아니라, 다른 접합층(8a-8f)에 있어서도, 도전 부재의 표면이 니켈층으로 덮여져 있고, 보이드의 발생ㆍ성장이 억제된다.
다음에, 도 12 내지 도 17을 참조하여 반도체 장치(2)의 하나의 제조 방법을 설명한다. 도 12에, 반도체 장치(2)의 제조 방법의 흐름도를 도시한다. 이 제조 방법은, 프레스 공정(S2), 도금 공정(S3), 배치 공정(S4), 가열 공정(S5), 패키징 공정(S6)을 구비하고 있다.
프레스 공정(S2)에서는, 1매의 동판(후프재)을 프레스 가공에 의해 리드 프레임 부품을 만든다. 도 13에, 1매의 동판(41)을 나타낸다. 도 13의 동판(41)을 프레스 기계로 가공하고, 도 14에 도시하는 리드 프레임 부품(42)을 제조한다. 리드 프레임 부품(42)은, 반도체 장치(2)가 갖는 리드 프레임[중간 단자(10), 정극 단자(20), 부극 단자(30), 제어 단자(81a), 제어 단자(81b)]이 러너부(42a, 42b)에 의해 연결된 부품이다. 또한, 리드 프레임 부품(42) 외에, 제1 중계판(28), 제2 중계판(29)은, 이 프레스 공정에 있어서 동일한 후프재로부터 만들어진다.
도금 공정(S3)은, 프레스 공정 후에 실시된다. 이 공정에서는, 리드 프레임 부품(42), 제1 중계판(28), 제2 중계판(29)의 전체면에 니켈 도금이 실시된다. 니켈 도금은 전기 도금법에 의해 행해져도 좋고, 무전해 니켈 도금법에 의해 행해져도 된다. 무전해 니켈 도금법은, 니켈을 포함하는 도금액에 리드 프레임 부품(42) 등을 침지하는 도금 방법이다. 도금액에 포함되는 환원제의 산화에 의해서 방출되는 전자에 의해, 리드 프레임 부품(42) 등의 표면에 니켈 피막이 석출된다. 이 방법은, 리드 프레임 부품 등의 형상에 관계없이 균일한 두께의 니켈 피막을 형성할 수 있는 이점이 있다.
도 14의 부호 Sb는, 제2 중계판(29)(도 14에서는 도시하지 않음)의 제2 조인트부(26)가 접합되는 예정된 영역(접합 예정 영역)을 나타내고 있다. 부호 Sa1, Sa2는, 각각, 제1 트랜지스터 소자(3), 제1 다이오드 소자(4)가 접합되는 예정된 영역(접합 예정 영역)을 나타내고 있다. 부호 Sc1, Sc2는, 각각, 제2 트랜지스터 소자(5), 제2 다이오드 소자(6)가 접합되는 예정된 영역(접합 예정 영역)을 나타내고 있다. 프레스 후에 니켈 도금을 실시함으로써, 접합 예정 영역을 포함하는 면(접합면)뿐만 아니라, 접합면에 이어지는 측면에도 니켈층이 형성된다. 접합면에 이어지는 측면에도 도금을 실시함으로써, 보이드의 발생과 성장을 억제할 수 있다.
도 15와 도 16을 참조하여 배치 공정(S4)을 설명한다. 이 공정에서는, 방열판(12) 상에 땜납재를 사이에 두고 제1 트랜지스터 소자(3)를 적층하고, 그 위에 땜납재를 사이에 두고 스페이서(7a)를 적층한다. 제1 트랜지스터 소자(3)는, 도 14에 도시한 접합 예정 영역 Sa1에 적층된다. 또한, 방열판(12) 상에 땜납재를 사이에 두고 제1 다이오드 소자(4)를 적층하고, 그 위에 땜납재를 사이에 두고 스페이서(7b)를 적층한다. 제1 다이오드 소자(4)는, 도 14에 도시한 접합 예정 영역 Sa2에 적층된다. 한편, 방열판(22) 상에 땜납재를 사이에 두고 제2 트랜지스터 소자(5)를 적층하고, 그 위에 땜납재를 사이에 두고 스페이서(7c)를 적층한다. 제2 트랜지스터 소자(5)는, 도 14에 도시한 접합 예정 영역 Sc1에 적층된다. 또한, 방열판(22) 상에 땜납재를 사이에 두고 제2 다이오드 소자(6)를 적층하고, 그 위에 땜납재를 사이에 두고 스페이서(7d)를 적층한다. 제2 다이오드 소자(6)는, 도 14에 도시한 접합 예정 영역 Sc2에 적층된다. 다음에, 스페이서(7a, 7b) 상에 땜납재를 사이에 두고 제1 중계판(28)을 적층한다. 스페이서(7c, 7d) 상에 땜납재를 사이에 두고 제2 중계판(29)을 적층한다. 제2 중계판(29)은, 제2 조인트부(26)가, 도 14에서 도시한 접합 예정 영역 Sb와 겹치도록 적층된다. 또한, 제1 조인트부(13)와 제2 조인트부(26) 사이에도 땜납재가 끼워진다.
제1 조인트부(13)와 제2 조인트부(26) 사이에는, 다른 땜납재보다도 두께가 얇은 땜납재가 끼워진다. 제1 조인트부(13)와 제2 조인트부(26) 사이만, 다른 것보다도 얇은 땜납재를 끼움으로써, 앞서 설명한 바와 같이, 접합층(8g)의 두께를 다른 접합층(8a-8f)의 두께보다도 얇게 할 수 있어, 접합층(8g)에 있어서의 보이드의 발생과 성장이 억제된다.
또한, 접합 예정 영역 Sb는, 다른 접합 예정 영역 Sa1 등보다도 작다. 그로 인해, 제1 조인트부(13)와 제2 조인트부(26) 사이에 끼워지는 땜납재의 양은, 방열판(12)과 제1 트랜지스터 소자(3) 사이에 끼워지는 땜납재의 양보다도 줄어들게 된다. 제1 조인트부(13)와 제2 조인트부(26) 사이에 끼워지는 땜납재의 양은, 다른 개소에 끼워지는 땜납재의 양보다도 줄어들게 된다. 보다 상세하게는, 제1 조인트부(13)와 제2 조인트부(26) 사이에 끼워지는 주석계 땜납재의 양이, 제1 트랜지스터 소자(3)와 방열판(12) 사이에 끼워지는 주석계 땜납재의 양과, 제2 트랜지스터 소자(5)와 방열판(25) 사이에 끼워지는 주석계 땜납재의 양의 양쪽보다도 적어지도록 땜납재의 양이 조정된다. 이 점은, 다음의 가열 공정에서 효과를 발휘한다.
가열 공정(S5)에서는, 도 16에 도시한 소자와 리드 프레임 부품(42)과 방열판(15, 25)의 어셈블리를 고온로에 넣어서 소정 온도에서 소정 시간 가열한다. 가열 온도와 가열 시간은, 접합층(8a-8f)에서는 주석계 땜납재의 조성이 유지된 층이 남고, 접합층(8g)에서는 주석계 땜납재의 조성이 유지된 층이 소실되도록 정해진다. 즉, 가열은, 접합층(8a-8f)에서는 주석계 땜납재의 조성이 유지된 층이 남고, 접합층(8g)에서는 주석계 땜납재의 조성이 유지된 층이 소실된 상태에서 정지된다. 접합층(8g)에서는, 주석계 땜납재에 포함되는 주석(Sn)의 대부분이 금속간 화합물로 변화된다. 배치 공정에서 설명한 바와 같이, 제1 조인트부(13)와 제2 조인트부(26) 사이에 끼워지는 땜납재의 양은, 다른 개소에 끼워지는 땜납재의 양보다도 적으므로, 상기와 같이, 1회의 가열로, 접합층(8g)만 주석계 땜납재의 조성을 남기지 않고, 다른 접합층에 주석계 땜납재의 조성이 유지된 층을 남기는 것이 가능하게 된다. 접합층(8g)만, 땜납재 중의 주석을 거의 모두 금속간 화합물로 변화시킴으로써, 접합층(8g)에 있어서의 보이드의 발생과 성장이 억제된다.
패키지 공정(S6)에 있어서, 가열 공정에서 트랜지스터 소자와 방열판 등이 접합된 어셈블리에 프라이머리를 도포한 후, 사출 성형 금형에 어셈블리를 넣어서 수지제의 패키지(9)를 성형한다. 패키지(9)를 성형한 후의 디바이스를 도 17에 도시한다. 마지막으로, 리드 프레임 부품(42)의 러너부(42a, 42b)를 도 17의 파선 CL의 개소로 분리하고, 도 1의 반도체 장치(2)가 완성된다.
리드 프레임 부품은, 몇 개의 리드 프레임[중간 단자(10), 정극 단자(20), 부극 단자(30), 제어 단자(81a, 81b)]을 연결한 부품이며, 프레스 가공에 의해 성형된다. 리드 프레임에 도금을 실시하는 경우, 관련 기술에서는, 가공 비용의 관점에서, 프레스 가공 전의 후프재(1매의 판재)의 단계에서 도금이 실시된다. 도금 후의 후프재를 프레스 가공에 의해 리드 프레임 부품(42)에 성형한다. 그렇다면, 조인트부(13, 26)를 포함하는 각 리드 프레임의 평탄면[판재의 평탄면이며, 프레스 후의 조인트부(13)의 상면(13a)이나 조인트부(26)의 하면(26c)]에는 니켈층이 형성되지만, 접합면에 이어지는 조인트부의 측면(판재의 측면)에는 니켈층이 형성되지 않는다. 제1 중계판(28), 제2 중계판(29)에 대해서도 마찬가지이다. 상기의 제조 방법은, 관련 기술과 달리, 프레스 가공에서 리드 프레임 부품(42) 등을 성형하고 나서 도금을 실시하므로, 접합면에 이어지는 조인트부의 측면(판재의 측면)에까지 도금층을 갖는 리드 프레임을 얻을 수 있다. 제1 조인트부(13)와 제2 조인트부(26)가 작아져, 그에 수반하여 접합층(8g)의 면적이 작아지면, 조인트부의 측면을 통해서 EM 현상이 일어나 쉬워진다. 예를 들어, 접합면으로부터 누설된 접합재가 조인트부 측면에 부착되고, 거기서 EM 현상이 발생할 수 있다. 제1 실시 형태의 기술은, 지금까지 니켈층을 형성할 필요가 없었던 조인트부의 측면에까지 니켈층을 형성함으로써, 조인트부에 있어서의 EM 현상을 효과적으로 억제할 수 있다.
또한, 도 12에 도시한 제조 방법으로부터 도금 공정(S3)을 제외한 제조 방법도, 보이드 발생ㆍ성장을 억제하는 반도체 장치를 제조할 수 있다. 도금 공정(S3)을 제외한 제조 방법에 의해 제조된 반도체 장치는, 니켈층을 갖지 않는다. 도금 공정을 제외한 제조 방법에 의해, 제1 조인트부(13)와 제2 조인트부(26) 사이의 접합층(8g)이, 주석의 금속간 가공물만으로 구성되어 있음과 함께, 다른 접합층(8a-8f)보다도 두께가 얇아져 있는 반도체 장치가 제조된다. 그 반도체 장치의 다른 접합층(8a-8f)에는, 주석계 땜납재의 조성이 유지된 층이 남아 있다. 이렇게 해서 제조된 반도체 장치는, 니켈층에 의한 보이드 억제 효과는 얻어지지 않지만, 접합층(8g)이 접합층(8a)을 포함하는 것 외의 접합층보다도 얇은 것에 의한 보이드 억제 효과를 기대할 수 있다. 또한, 그 반도체 장치는, 접합층(8g)을 구성하는 물질의 영률이, 접합층(8a)이 포함하는 물질의 영률 중 가장 작은 영률보다도 높은 것에 의한 보이드 억제 효과를 기대할 수 있다.
다음에, 도 18과 도 19를 참조하여 본 발명의 제2 실시 형태의 반도체 장치와 그 제조 방법을 설명한다. 도 18은, 제2 실시 형태의 반도체 장치(2b)의 부분 단면도이다. 제2 실시 형태의 반도체 장치(2b)는, 제1 실시 형태의 반도체 장치(2)와 비교하여, 니켈층을 구비하지 않는 점에서 상위하다. 또한, 제1 조인트부(13)와 제2 조인트부(26) 사이의 접합층(18g)은, 은 소결재(Ag 소결재)로 소결 결합되어 있다. 따라서, 접합층(18g)에는, 은과, 은의 금속간 화합물 중 적어도 한쪽이 포함된다. 그 밖의 접합층(8a-8f)은, 제1 실시 형태와 마찬가지로, 주석계 땜납재에 의한 층이며, 주석계 땜납재의 조성이 유지된 층을 포함한다. 은(Ag)은 영률이 주석보다도 높다. 그로 인해, 제1 조인트부(13)와 제2 조인트부(26) 사이의 접합층(18g)에서는, 보이드 억제 효과를 기대할 수 있다. 또한, 접합층(18g)의 두께(Wg)는, 접합층(8a)의 두께(Wa)보다도 얇다. 다른 접합층(8b-8f)의 두께는 접합층(8a)의 두께(Wa)와 거의 동일하다. 이것도, 접합층(18g)에 있어서의 보이드의 억제에 기여한다.
도 19에, 반도체 장치(2b)의 제조 방법의 흐름도를 도시한다. 프레스 공정(S12)은, 도 14의 흐름도에 있어서의 프레스 공정 S2와 동일하다. 배치 공정(S14)에서는, 리드 프레임 부품(42)에 제1 트랜지스터 소자(3) 등을 적층한다. 그 때, 제1 조인트부(13)와 제2 조인트부(26) 사이에 은 페이스트(은 소결재)를 도포한다. 접합층(8a-8f)에 상당하는 간극에는, 주석계 땜납재가 배치된다. 은 페이스트(은 소결재)는, 주석계 땜납재의 두께보다도 얇게 도포된다. 가열 공정(S15)에서는, 배치 공정에서 은 페이스트(은 소결재)가 도포됨과 함께 주석계 땜납재가 끼워진 어셈블리가 가열된다. 접합층(8a-8f)에 대응하는 개소는, 도 12의 흐름도의 가열 공정(S5)에서 설정한 소정의 가열 온도, 소정의 가열 시간으로 가열된다. 여기서는, 접합층(8a-8f)에, 주석계 땜납재의 조성이 유지된 층이 남도록 가열 온도와 시간이 조정된다. 이 가열 공정에서는, 제1 조인트부(13)와 제2 조인트부(26) 사이가 국소적으로 가열된다. 여기서의 가열은, 예를 들어 200℃에서 1시간, 은 페이스트(은 소결재)를 베이크 경화한다. 즉, 은 페이스트를 가열해서 경화시키고, 제1 조인트부(13)와 제2 조인트부(26)를 접합한다. 은 페이스트는 소결 결합하면, 고융점 금속 은으로 변화된다. 고융점 금속 은의 융점은 900℃ 이상이다. 이렇게 해서, 제1 조인트부(13)와 제2 조인트부(26)는, 고영률로 두께가 얇은 접합층(18g)에 의해 접합된다. 접합층(18g)은 고영률인 은으로 구성되어 있고, 또한, 두께(Wg)가 다른 접합층(8a-8f)보다도 얇다. 먼저 수학식 1을 참조하여 설명한 바와 같이, 영률이 높을수록, 또한, 두께가 얇을수록, 한계 전류 밀도가 높아지고, 보이드가 발생하기 어려워진다. 또한, 접합층의 두께는, 수학식 1에 있어서의 전류 경로의 배선 길이 dx에 상당한다.
다음에, 패키징 공정(S16)에서, 접합 후의 어셈블리에 프라이머리를 도포한 후, 그 어셈블리를 사출 금형에 넣어, 용융 수지를 사출해서 패키지(9)를 생성한다. 마지막으로, 리드 프레임 부품의 러너부를 커트해서 반도체 장치(2b)가 완성된다.
실시 형태에서 설명한 반도체 장치의 그 밖의 몇 개의 특징을 열기한다. 반도체 장치(2)는, 수지제의 패키지(9) 중에 반도체 소자[제1 트랜지스터 소자(3), 제2 트랜지스터 소자(5) 등]를 몰드한 디바이스이다. 그들 반도체 소자는, 허용 전류값이 100A 이상의 소위 파워 반도체 소자이다. 반도체 장치(2)는 패키지(9)의 양면에 방열판을 구비하고 있다. 패키지(9)의 한쪽 면에 방열판(15, 25)이 노출되어 있다. 패키지(9)의 다른 쪽 면에 방열판(12, 22)이 노출되어 있다. 제1 트랜지스터 소자(3)와 적층되어 있는 방열판(12)이 패키지(9)의 한쪽의 측에 노출되어 있고, 제2 트랜지스터 소자(5)와 적층되어 있는 방열판(25)이 패키지(9)의 다른 쪽 측에 노출되어 있다. 그 방열판(12)로부터 신장되는 제1 조인트부(13)와 방열판(25)으로부터 신장되는 제2 조인트부(26)가 패키지(9)의 내부에서 접합되어 있다. 접합층(8a-8f)은 모두, 제1 트랜지스터(3) 등의 반도체 소자로부터 방열판까지의 전열 경로의 사이에 위치하고, 접합층(8g)만이, 반도체 소자와의 사이에 방열판을 끼우는 전열 경로에 위치하고 있다.
실시 형태에서 설명한 기술에 관한 유의점을 설명한다. 앞서 설명한 바와 같이, 니켈층(19a)은, 적어도, 제1 조인트부(13)의 접합면[상면(13a)]과 접합면에 이어지는 측면(13b)에 형성되어 있으면 된다. 변형예의 반도체 장치(2a)와 같이, 중간 단자(10)나 그 밖의 리드 프레임의 전체가 니켈층을 갖고 있어도 된다.
접합층을 구성할 수 있는 물질이며 주석의 영률이 높은 물질은, 도 9에 예로 든 것 외에도, Ag3Sn 등이 있다.
제1 트랜지스터 소자(3)가 제1 반도체 소자의 일례로서 간주되어도 된다. 제2 트랜지스터 소자(5)가 제2 반도체 소자의 일례로서 간주되어도 된다. 제1 트랜지스터 소자(3)의 콜렉터 전극(3a)이 제1 전극의 일례로서 간주되어도 된다. 제2 트랜지스터 소자(5)의 이미터 전극(5b)이 제2 전극의 일례로서 간주되어도 된다. 중간 단자(10)가 제1 도전 부재의 일례로서 간주되어도 된다. 중간 단자(10)의 방열판(12)이 제1 적층부의 일례로서 간주되어도 된다. 방열판(12)과 제1 트랜지스터(3) 사이에는 다른 도전 부재(예를 들어 스페이서)가 끼워져 있어도 된다. 그 경우, 방열판(12)과 제1 트랜지스터 소자(3)는, 복수의 접합층을 개재하여 접합되어 있어도 된다.
중계판(29)이 제2 도전 부재의 일례로서 간주되어도 된다. 방열판(25)이 제2 적층부의 일례로서 간주되어도 된다. 제2 트랜지스터 소자(5)와 방열판(25) 사이에는 다른 도전 부재(예를 들어 스페이서)가 끼워져 있어도 좋고, 다른 도전 부재가 끼워져 있지 않아도 된다. 제2 트랜지스터 소자(5)와 방열판(25)은, 실시 형태에서 나타낸 바와 같이, 복수의 접합층[접합층(8e, 8f)]을 개재해서 접합되어 있어도 좋고, 하나의 접합층으로 직접 접합되어 있어도 된다. 접합층(8g, 18g)이 중간 접합층의 일례로서 간주되어도 된다. 접합층(8a)이 제1 접합층의 일례로서 간주되어도 된다. 접합층(8e, 8f)이 제2 접합층의 일례로서 간주되어도 된다.
이상, 본 발명의 구체예를 상세하게 설명했지만, 이들은 예시에 지나지 않고, 특허 청구 범위를 한정하는 것은 아니다. 본 발명에는, 이상으로 예시한 구체예를 다양하게 변형, 변경한 것이 포함된다. 본 명세서 또는 도면에 설명한 기술 요소는, 단독으로 혹은 각종 조합에 의해 기술적 유용성을 발휘하는 것이며, 본 발명의 실시 형태의 조합으로 한정되는 것은 아니다.

Claims (8)

  1. 제1 반도체 소자(3)와 제2 반도체 소자(5)가 제1 도전 부재(10)와 제2 도전 부재(29)에 의해 전기적으로 접속되어 있는 반도체 장치(2)이며,
    상기 제1 반도체 소자의 표면에 제1 전극(3a)이 배치되어 있고,
    상기 제2 반도체 소자의 표면에 제2 전극(5b)이 배치되어 있고,
    상기 제1 도전 부재는, 상기 제1 전극의 측에서 상기 제1 반도체 소자와 적층되어 있는 제1 적층부(12)와, 상기 제1 적층부로부터 신장되어 있는 제1 조인트부(13)를 갖고 있고,
    상기 제2 도전 부재는, 상기 제2 전극의 측에서 상기 제2 반도체 소자와 적층되어 있는 제2 적층부(25)와, 상기 제2 적층부로부터 신장되어 있음과 함께 상기 제1 조인트부에 대향하고 있는 제2 조인트부(26)를 갖고 있고,
    상기 제1 전극과 상기 제1 적층부가 제1 접합층(8a)에 의해 접합되어 있고,
    상기 제2 전극과 상기 제2 적층부가 제2 접합층(8f)에 의해 접합되어 있고,
    상기 제1 조인트부와 상기 제2 조인트부가 중간 접합층(8g)에 의해 접합되어 있고,
    상기 중간 접합층의 접합면에 수직인 방향에서 보았을 때에, 상기 중간 접합층의 면적이, 상기 제1 접합층의 면적과 상기 제2 접합층의 면적의 양쪽보다도 작고,
    상기 제1 조인트부의 상기 제2 조인트부에 대향하는 제1 면과, 상기 제1 조인트부의 당해 제1 면에 계속되는 측면과, 상기 제2 조인트부의 상기 제1 조인트부에 대향하는 제2 면과, 상기 제2 조인트부의 당해 제2 면에 계속되는 측면이, 니켈층(19a, 19b)으로 덮여져 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 중간 접합층의 두께가, 상기 제1 접합층의 두께와 상기 제2 접합층의 두께의 양쪽보다도 얇은 반도체 장치.
  3. 제2항에 있어서,
    상기 중간 접합층의 영률이, 상기 제1 접합층의 영률과 상기 제2 접합층의 영률의 양쪽보다도 큰 반도체 장치.
  4. 제3항에 있어서,
    상기 제1 접합층과 상기 제2 접합층이, 주석계 땜납재의 조성이 유지된 층을 포함하고 있고,
    상기 중간 접합층이, 주석의 금속간 화합물로 구성되어 있는 반도체 장치.
  5. 제3항에 있어서,
    상기 제1 접합층과 상기 제2 접합층이, 주석계 땜납재의 조성이 유지된 층을 포함하고 있고,
    상기 중간 접합층이, 은과 은화합물 중 적어도 한쪽으로 구성되어 있는 반도체 장치.
  6. 제1항에 기재된 반도체 장치의 제조 방법이며,
    판형 부재를 프레스 가공하여, 상기 제1 도전 부재와 상기 제2 도전 부재를 성형하는 것과,
    상기 프레스 가공 후, 상기 제1 면과 당해 제1 면에 계속되는 측면과, 상기 제2 면과 당해 제2 면에 계속되는 측면에 니켈층을 형성하는 것을 포함하는 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1 반도체 소자(3)와 제2 반도체 소자(5)가 제1 도전 부재(10)와 제2 도전 부재(29)에 의해 전기적으로 접속되어 있는 반도체 장치(2)이며,
    상기 제1 반도체 소자의 표면에 제1 전극(3a)이 형성되어 있고,
    상기 제2 반도체 소자의 표면에 제2 전극(5b)이 형성되어 있고,
    상기 제1 도전 부재는, 상기 제1 전극의 측에서 상기 제1 반도체 소자와 적층되어 있는 제1 적층부(12)와, 상기 제1 적층부로부터 신장되어 있는 제1 조인트부(13)를 갖고 있고,
    상기 제2 도전 부재는, 상기 제2 전극의 측에서 상기 제2 반도체 소자와 적층되어 있는 제2 적층부(25)와, 상기 제2 적층부로부터 신장되어 있음과 함께 상기 제1 조인트부에 대향하고 있는 제2 조인트부(26)를 갖고 있고,
    상기 제1 전극과 상기 제1 적층부가 제1 접합층(8a)에 의해 접합되어 있고,
    상기 제2 전극과 상기 제2 적층부가 제2 접합층(8f)에 의해 접합되어 있고,
    상기 제1 조인트부와 상기 제2 조인트부가 중간 접합층(8g)에 의해 접합되어 있고,
    상기 중간 접합층의 접합면에 수직인 방향에서 보았을 때에, 상기 중간 접합층의 면적이, 상기 제1 접합층의 면적과 상기 제2 접합층의 면적의 양쪽보다도 작고,
    상기 중간 접합층의 영률이, 상기 제1 접합층의 영률과 상기 제2 접합층의 영률의 양쪽보다도 큰 것을 특징으로 하는 반도체 장치.
  8. 제7항에 기재된 반도체 장치의 제조 방법이며,
    상기 제1 반도체 소자와 상기 제2 반도체 소자와 상기 제1 도전 부재와 상기 제2 도전 부재를, 제1 주석계 땜납재를 사이에 두고 상기 제1 반도체 소자와 상기 제1 적층부가 적층되고, 제2 주석계 땜납재를 사이에 두고 상기 제2 반도체 소자와 상기 제2 적층부가 적층되고, 제3 주석계 땜납재를 사이에 두고 상기 제1 조인트부와 상기 제2 조인트부가 대향하는 위치 관계로 배치하는 것과,
    상기 위치 관계에서 가열해서 상기 제1 주석계 땜납재, 상기 제2 주석계 땜납재 및 상기 제3 주석계 땜납재를 용융하는 것을 포함하고,
    상기 제3 주석계 땜납재의 양이, 상기 제1 주석계 땜납재의 양과, 상기 제2 주석계 땜납재의 양의 양쪽보다도 적고,
    상기 가열은, 상기 제1 조인트부와 상기 제2 조인트부 사이에는 상기 제3 주석계 땜납재의 조성이 유지된 층이 소실되고, 또한, 상기 제1 반도체 소자와 상기 제1 적층부 사이에, 상기 제1 주석계 땜납재의 조성이 유지된 층이 남고, 상기 제2 반도체 소자와 상기 제2 적층부 사이에 상기 제2 주석계 땜납재의 조성이 유지된 층이 남아 있는 상태에서 정지되는 것을 특징으로 하는 반도체 장치의 제조 방법.
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