JP2010067784A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】半田により基板に接合された半導体素子の寿命を長くすること。
【解決手段】半導体素子１のおもて面に表面電極１１が設けられている。表面電極１１は、例えばＡｌ膜１２の上にＮｉ膜１３が積層された構造である。この表面電極１１は、リードフレーム３と半田層２を介して接合している。そして、フィレット２０の幅ｘ、すなわち半田層２のリードフレーム３との接触面の端部より外側の領域の幅を、半田層２の厚さｈの２倍以上とする。
【選択図】図１

Description

この発明は、半導体装置およびその製造方法に関し、特にＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲートバイポーラトランジスタ）などの縦型半導体装置を備えるパワー半導体装置およびその製造方法に関する。
従来、絶縁基板に設けられた回路パターン上に、ＩＧＢＴなどの縦型半導体素子が接合されたパッケージ構造を有するパワーデバイスが提案されている。図１４は、第１従来例の半導体装置の構造について示す断面図である。図１４に示すように、第１従来例の半導体装置は、半導体素子６１と、セラミクス絶縁基板（ＤＣＢ基板）などの絶縁基板６２と、銅（Ｃｕ）ベース６６と、冷却体６７と、を備えている。なお、図１４においては、絶縁基板６２と、半導体素子６１またはＣｕベース６６との接合部分を明確にするために、樹脂ケース、外部端子、ワイヤボンディングなどの図示を省略している。
絶縁基板６２は、絶縁層６３のおもて面側に回路パターン６４が設けられ、裏面側に裏銅箔６５が設けられている。半導体素子６１の裏面は、第１半田層７１を介して回路パターン６４と接合している。Ｃｕベース６６のおもて面は、第２半田層７２を介して裏銅箔６５と接合している。また、Ｃｕベース６６の裏面は、サーマルコンパウンド７３を介して冷却体６７と接合している。図示はしないが、冷却体６７の周縁には、外部端子の設けられた樹脂ケースが接着されている。このような半導体装置においては、半導体素子６１のおもて面に設けられた図示省略した電極と回路パターン６４とは図示省略したアルミワイヤなどのワイヤボンディングによって電気的に接続されている。
また、第１半田層７１および第２半田層７２は、板半田やクリーム半田などの、半田層の厚さが一定となるような半田である。ここで、近時、環境上の配慮から、鉛を含まない（Ｐｂフリー）半田材料を用いることが要求されている。Ｐｂフリー半田材料としては、例えばＳｎＡｇ系半田（溶融点：約２２０℃）が挙げられる。
上述したパッケージ構造の半導体装置に、Ｐｂフリー半田を用いた場合、半導体装置の動作寿命を推定する実機動作試験（パワーサイクル試験）などにおいて、半導体素子６１の中央部が高温になる。このため、半導体素子６１の中央部周辺に接する第１半田層７１が劣化し、縦方向に割れが生じ、半導体装置の機能を喪失させることがある（例えば、下記非特許文献１参照。）。
さらに、半導体パッケージの小型化、半導体素子６１の面積低減化に伴い、電流密度の増加が望まれている。一方、従来のワイヤボンディング技術では、負荷電流レベルの限界にきており、パワーサイクル寿命の点でも、ボンディングワイヤと半導体素子６１の接合部の熱疲労が一層、厳しいものとなっている。これらの対策として、半導体素子６１の表面の電流密度を均一化して温度分布の均一化を図るとともに、半導体素子６１の裏面側に加えて表面側からも熱を逃がす構造として、半導体素子６１の表面電極にリードフレームなどの配線用導体を面接合させてその接合面積を大きくすることが考えられる。
図１５は、第２従来例の半導体装置の構造について示す断面図である。図１５に示すように、第２従来例の半導体装置において、半導体素子６１のおもて面に設けられた図示省略した電極は、第３半田層７４を介してリードフレーム８１と接合している。さらに、リードフレーム８１は、第４半田層７５を介して絶縁基板６２の図示省略した回路パターンと接合している。このように、半導体素子６１のおもて面の電極は、絶縁基板６２の回路パターンと、ワイヤボンディングではなく接合面積の大きいリードフレーム８１による面接合よって電気的に接続されている（例えば、下記特許文献１参照。）。
なお、図１５においては、絶縁基板６２の回路パターンの一部が、半導体素子６１のおもて面に設けられた図示省略したゲート電極と、ボンディングワイヤ８５によって電気的に接続されている。また、Ｃｕベース６６の周縁にはエミッタ用端子８３とコレクタ用端子８４などの外部端子が設けられたケース８２が接着されている。絶縁基板６２の回路パターンの一部は、エミッタ用端子８３やコレクタ用端子８４と、ボンディングワイヤ８６によって電気的に接続されている。
また、半導体装置の放熱性をさらによくするため、半導体素子とリードフレームとの接合面積をさらに大きくする方法が提案されている（例えば、下記特許文献２参照。）。特許文献２の技術においては、半導体素子の活性領域の周囲に設けられた、例えばガードリングなどの耐圧構造領域の上にも、半田を介してリードフレームを接合している。
特開２００５−１１６７０２号公報 特開２００７−２７３０８号公報 両角 朗、外２名、「パワー半導体モジュールにおける信頼性設計技術」、富士時報、Ｖｏｌ．７４ Ｎｏ．２ ２００１年、ｐ．１４７（４７）−１４８（４８）
しかしながら、上述した特許文献１の技術では、半導体素子のおもて面の電極に第３半田層を介してリードフレームを接合する際に、電極であるアルミニウム（Ａｌ）膜が損傷し、半導体装置の寿命を極端に短くしてしまうという問題がある。その理由は、半導体素子のおもて面には、一般に半田が接合しにくいＡｌ膜を電極として設けるが、リードフレームなどの導体を半田を介して接合する場合、Ａｌ膜の上にめっき、蒸着またはスパッタなどの処理をおこない、半田との接合性に優れているニッケル（Ｎｉ）膜やＣｕ膜を成膜するためである。このとき、ＮｉやＣｕは、Ａｌよりもヤング率が高いため、何らかの力がかかった場合、Ａｌ膜に応力が集中し、Ａｌ膜にクラックが生じてしまう。また、半導体層の、半導体素子のおもて面のＮｉ膜やＣｕ膜と、半田層との境界近傍にクラックが入る可能性がある。このように、Ａｌ膜にクラックが入ると半導体素子の機能が喪失するため、半導体装置の寿命が短くなるという問題がある。
また、上述した特許文献２の技術では、半導体素子とリードフレームとを接合する半田の端部が、耐圧構造領域である絶縁層の上を覆うように設けられている。ここで、Ｎｉ膜や半田は、絶縁膜と接合しないため、半導体素子の表面電極であるＡｌ膜の、絶縁膜とＮｉ膜との境界部分に応力が集中する。このため、Ａｌ膜にクラックが生じ、半導体素子が破壊されるという問題が挙げられる。このことは、例えば半導体素子に設けられたトレンチの上に半田の端部が位置する場合も同様である。
この発明は、上述した従来技術による問題点を解消するため、半田により基板に接合された半導体素子の寿命を長くすることができる半導体装置およびその製造方法を提供することを目的とする。
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置は、半導体素子のおもて面に設けられた表面電極と、リードフレームとが半田層によって接合された半導体装置において、前記半田層が鉛フリー半田からなり、前記半田層の前記リードフレームとの接触面の端部より外側の領域の幅が、前記半田層の厚さの２倍以上であることを特徴とする。
また、請求項２の発明にかかる半導体装置は、請求項１に記載の発明において、前記半導体素子は、前記表面電極の設けられた活性領域と、前記活性領域の周囲に設けられた耐圧構造領域と、を備え、前記表面電極は、前記活性領域において、アルミニウム膜と、ニッケル膜とがこの順に積層されており、前記ニッケル膜と、前記耐圧構造領域に設けられた絶縁膜との境界を、前記半田層が覆わないことを特徴とする。
また、請求項３の発明にかかる半導体装置は、請求項１または２に記載の発明において、前記半田層の厚さは、５０μｍ以上５００μｍ以下であることを特徴とする。
また、請求項４の発明にかかる半導体装置は、請求項３に記載の発明において、前記半田層の厚さは、好ましくは、１５０μｍ以上２５０μｍ以下であることを特徴とする。
また、請求項５の発明にかかる半導体装置は、請求項１〜４のいずれか一つに記載の発明において、前記半田層は、端部の形状が直線形状であることを特徴とする。
また、請求項６の発明にかかる半導体装置は、請求項１〜４のいずれか一つに記載の発明において、前記半田層は、端部の形状が上に凸の形状であることを特徴とする。
また、請求項７の発明にかかる半導体装置は、請求項１〜６のいずれか一つに記載の発明において、前記半導体素子は、縦型の絶縁ゲートバイポーラトランジスタであることを特徴とする。
また、請求項８の発明にかかる半導体装置の製造方法は、おもて面に表面電極を有する活性領域と、前記活性領域の周囲に設けられた耐圧構造領域とを有する半導体素子の当該表面電極が、半田層によってリードフレームに接合された半導体装置の製造方法において、前記半導体素子の前記活性領域内に、当該活性領域と前記耐圧構造領域との境界から所定の幅のマスクを形成するマスク形成工程と、前記活性領域の前記マスクの形成されていない領域に、前記半田層の前記リードフレームとの接触面の端部より外側の領域の幅が厚さの２倍以上となる量の鉛フリー半田を設ける半田載せ工程と、前記半田の上に、前記リードフレームを載置する載置工程と、前記半田が前記半導体素子と前記リードフレームとに挟まれた状態のまま加熱し、当該半田によって当該半導体素子と当該リードフレームとを接合する接合工程と、を含むことを特徴とする。
また、請求項９の発明にかかる半導体装置の製造方法は、請求項８に記載の発明において、前記マスク形成工程の前、または前記マスク形成工程と前記半田載せ工程との間に、前記半導体素子の前記表面電極に、金をめっきするめっき工程をさらに含むことを特徴とする。
また、請求項１０の発明にかかる半導体装置の製造方法は、請求項８に記載の発明において、前記マスク形成工程の前、または前記マスク形成工程と前記半田載せ工程との間に、前記半導体素子の表面電極の表面に形成されている酸化膜を除去する酸化膜除去工程をさらに含むことを特徴とする。
上述した各請求項の発明によれば、半導体素子とリードフレームとを接合している半田層にクラックが入る場合、半田層とリードフレームとの境界近傍にクラックが入るため、半導体素子の表面電極にクラックが入ることを抑えることができる。
上述した請求項２の発明によれば、半導体素子とリードフレームとを接合している半田層が、活性領域と耐圧構造領域との境界を覆わないため、活性領域と耐圧構造領域との境界に応力が集中することを防ぐことができる。このため、この境界から、半導体素子の表面電極に直接クラックが入ることを防ぐことができる。
上述した請求項９または１０の発明によれば、半導体素子の表面電極の濡れ性を調整することで、半田層の半導体素子との接触面の端部の位置を調整することができる。したがって、半田層のリードフレームとの接触面の端部より外側の領域の幅を、所望の幅にすることができる。
本発明にかかる半導体装置およびその製造方法によれば、半田により基板に接合された半導体素子の寿命を長くすることができるという効果を奏する。
以下に添付図面を参照して、この発明にかかる半導体装置およびその製造方法の好適な実施の形態を詳細に説明する。なお、以下の実施の形態の説明およびすべての添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
図１は、実施の形態１にかかる半導体装置の構造について示す要部の断面図である。図１においては、パッケージ構造の半導体装置における半導体素子１と、リードフレーム３との接合部分を拡大して示している。図１に示すように、実施の形態１にかかる半導体装置において、半導体素子１は、半田層２を介してリードフレーム３と接合している。なお、半田層２のリードフレーム３との接触面の端部より外側の領域を、フィレット２０とする。
半導体素子１は、例えばおもて面側と裏面側に電極を有する、縦型のＩＧＢＴなどである。半導体素子１のおもて面には、表面電極１１が設けられている。表面電極１１は、例えばＡｌ膜１２の上にＮｉ膜１３が積層された構造となっている。Ａｌ膜１２の上に、Ｎｉ膜１３を積層する理由は、Ａｌ膜１２には、例えばＳｎＡｇ系のＰｂフリー半田を接合することが困難なためである。したがって、Ａｌ膜１２の上にＳｎＡｇ系のＰｂフリー半田が接合可能なＮｉ膜１３を積層する。
リードフレーム３は、例えばＣｕで作製されている。ここで、ＣｕとＮｉの濡れ広がりが異なるため、Ｃｕの表面で半田が広がりにくく、Ｎｉの表面で半田が広がりやすくなっている。このため、図１に示すように、半田とＮｉの接触面積が、半田とＣｕとの接触面積よりも大きくなるため、フィレット２０の形状は、リードフレーム３側から半導体素子１側に向かって広がった形状となる。なお、図１においては、フィレット２０の端部の形状を直線形状として記載しているが、例えば上に凸の形状でもよい。
半田層２の厚さｈは、例えば５０μｍ〜５００μｍ程度であり、１５０μｍ〜２５０μｍが好ましい。また、フィレット２０と半導体素子１（厳密には、Ｎｉ膜１３、以下同様）が接する領域の幅（以下、フィレット幅ｘとする）は、半田層２の厚さｈの２倍以上である。すなわち、フィレット幅ｘは、アスペクト比（フィレット幅ｘ／半田層２の厚さｈ）が２．０以上となるような幅である。その理由は後述する。
また、図２は、実施の形態１にかかる半導体装置の、活性領域と耐圧構造領域との境界付近の構造について示す要部の断面図である。図２においては、半導体素子１の活性領域５１と、活性領域５１の周囲に設けられたガードリングなどの耐圧構造領域５２と、の境界付近の構造について拡大して示している。図２に示すように、実施の形態１にかかる半導体装置においては、フィレット２０の端部と半導体素子１（Ｎｉ膜１３）との境界点は、ガードリングとなる絶縁膜４とＮｉ膜１３との境界より、活性領域５１側である。すなわち、半田層２の端部が耐圧構造領域５２の絶縁膜４に達していない。
（アスペクト比について）
つぎに、実施の形態１にかかる半導体装置におけるフィレットのアスペクト比について説明する。まず、アスペクト比が異なる場合にフィレットにかかる熱応力の比を、有限要素法（ＦＥＭ）解析によって構造解析した結果を図３に示す。図３は、アスペクト比と、フィレットにかかる熱応力比と、の関係について示す特性図である。なお、図３において、縦軸は、熱応力比であり、横軸は、アスペクト比である。また、ＦＥＭ解析の前提条件として、図１に示した層構成を仮定している。
ここで、実施例においては、パワーサイクル試験を想定し、温度差が１００℃となるように、温度範囲を室温（約２５℃）から１２５℃にしたときの熱応力をＦＥＭ解析によって解析した。また、半田層の厚さｈを、１００μｍとした。なお、熱応力比は、フィレット幅ｘが１００μｍ（アスペクト比：１）のときに生じた熱応力を基準（１）とした比率である。
図３に示すように、アスペクト比が２以上になると、アスペクト比が１のときと比べて、表面電極に生じる熱応力が２５％程度低減する。したがって、後述するように、フィレットにかかるせん断応力の集中部がフィレットとリードフレームとの境界近傍となる。
なお、ＦＥＭ解析モデルは実機と同様の構造で、温度負荷に関しても同様としている。実機でもアスペクトを２以上にすることで、フィレットにかかるせん断応力の集中部がフィレットとリードフレームとの境界近傍になることを確認した。
つぎに、ＦＥＭ解析結果のせん断応力分布について示す。図４〜図９においては、アスペクト比を変化させた場合の、フィレットにかかるせん断応力の分布を示している。図４は、アスペクト比が０．５の場合のせん断応力の分布を示す説明図である。また、図５は、アスペクト比が１．０の場合のせん断応力の分布を示す説明図である。図４または図５に示すように、アスペクト比が１．０以下の場合、せん断応力の集中部Ｐ１、Ｐ２がフィレット２１、２２と半導体素子１との境界近傍となる。したがって、半導体素子１の表面電極にクラックが入りやすくなり、半導体素子１の寿命が短くなる。
図６は、アスペクト比が１．５の場合のせん断応力の分布を示す説明図である。図６に示すように、アスペクト比が１．５の場合、せん断応力の集中部Ｐ３がフィレット２３の端部全体に分布している。このため、フィレット２３の端部の全体にクラックの入る可能性があるため、半導体素子１の表面電極にクラックが入る可能性がある。
図７は、アスペクト比が２．０の場合のせん断応力の分布を示す説明図である。また、図８は、アスペクト比が３．０の場合のせん断応力の分布を示す説明図である。図７または図８に示すように、アスペクト比が２．０以上の場合、せん断応力の集中部Ｐ４、Ｐ５がフィレット２４、２５とリードフレーム３との境界近傍となる。このため、半田層２にクラックが入っても、半導体素子１の表面電極からは遠いため、半導体素子１の表面電極にクラックが入りづらくなり、半導体素子１の寿命が長くなる。このように、アスペクト比を２．０以上とすることで、半導体素子１の寿命を長くすることができる。
さらに、図９は、アスペクト比が２．０で、フィレットの端部の形状が上に凸の場合のせん断応力の分布を示す説明図である。図９に示すように、フィレット２６の端部の形状が上に凸の形状でも、直線形状の場合と同様に、せん断応力の集中部Ｐ６がフィレット２６とリードフレーム３との境界近傍となる。したがって、フィレット２６の端部の形状によらず、アスペクト比が２．０以上の場合は、半導体素子１の寿命が長くなることがわかる。
上述した実施の形態１によれば、半導体素子のおもて面側と、リードフレームとに挟まれた半田層の端部において、半田層へのクラックが、半田層とリードフレームとの境界の近傍に生じやすいため、半導体素子の表面電極にクラックが入ることを防ぐことができる。また、活性領域に形成されたＮｉ膜と、耐圧構造領域に形成された絶縁膜との境界に半田層が達していないため、Ｎｉ膜と絶縁膜との境界にせん断応力が集中するのを防ぎ、表面電極のＡｌ膜に直接クラックが入ることを防ぐことができる。
（実施の形態２）
つぎに、実施の形態２にかかる半導体装置の製造方法について説明する。図１０〜図１３は、実施の形態２にかかる半導体装置の製造方法について順に示す平面図である。まず、図１０に示すように、半導体素子１の活性領域５１の周囲の耐圧構造領域５２において、ガードリングとなる絶縁膜４を形成する。
ついで、図１１に示すように、活性領域５１と絶縁膜４の境界部分に、カプトンテープやポリイミドなどの高耐熱有機材料によりマスク５３を形成する。マスク５３の幅は、チップサイズ、チップ上に接合するリードフレームの大きさ、半田層の厚さを考慮して、アスペクト比２となるようにする。具体的には、例えば半田層の厚さを１００μｍ程度にする場合、チップ上に接合するリードフレームより２００μｍほど大きな開口部を設けたマスクを形成する。
ついで、図１２に示すように、半田層のフィレットにおけるアスペクト比が２以上になる量の、板半田またはクリーム半田などのＰｂフリー半田２ａを活性領域５１の表面電極の上に設ける。Ｐｂフリー半田としては、例えばＳｎＡｇ系半田が好ましい。ここで、半田２ａを設ける前に、半導体素子１の表面電極の清浄度を高めてもよい。具体的には、半導体素子１の表面電極に例えばＡｕなどのめっきを施す。また、半導体素子１の表面電極の表面の酸化膜を、プラズマ洗浄や水素還元などにより除去する。このようにすることで、半導体素子１の表面電極における半田の濡れ性が向上する。なお、これらの処理は、図１１に示すマスクを施す処理の前におこなってもよい。
ついで、図１３に示すように、Ｐｂフリー半田２ａの上にリードフレーム３を載置し、Ｐｂフリー半田２ａが半導体素子１とリードフレーム３とに挟まれた状態のまま、リフロー炉に投入し加熱する。このようにすることで、半導体素子１とリードフレーム３とを半田２ａを介して接合する。
上述した実施の形態２によれば、実施の形態１と同様の効果を得ることができる。また、半導体素子の表面電極の濡れ性を向上させることで、フィレットの半導体素子との接触面の端部の位置を調整し、フィレットのアスペクト比を調整することができる。
以上のように、本発明にかかる半導体装置およびその製造方法は、高温で動作するパワーデバイスに有用であり、特に、半導体素子の表面電極に半田を介してリードフレームを接合する半導体装置に適している。
実施の形態１にかかる半導体装置の構造について示す要部の断面図である。 実施の形態１にかかる半導体装置の、活性領域と耐圧構造領域との境界付近の構造について示す要部の断面図である。 アスペクト比と、フィレットにかかる熱応力比と、の関係について示す特性図である。 アスペクト比が０．５の場合のせん断応力の分布を示す説明図である。 アスペクト比が１．０の場合のせん断応力の分布を示す説明図である。 アスペクト比が１．５の場合のせん断応力の分布を示す説明図である。 アスペクト比が２．０の場合のせん断応力の分布を示す説明図である。 アスペクト比が３．０の場合のせん断応力の分布を示す説明図である。 アスペクト比が２．０で、フィレットの端部の形状が上に凸の場合のせん断応力の分布を示す説明図である。 実施の形態２にかかる半導体装置の製造方法について示す平面図である。 実施の形態２にかかる半導体装置の製造方法について示す平面図である。 実施の形態２にかかる半導体装置の製造方法について示す平面図である。 実施の形態２にかかる半導体装置の製造方法について示す平面図である。 第１従来例の半導体装置の構造について示す断面図である。 第２従来例の半導体装置の構造について示す断面図である。
符号の説明
１ 半導体素子
２ 半田層
３ リードフレーム
１１ 表面電極
１２ Ａｌ膜
１３ Ｎｉ膜
２０ フィレット

Claims (10)

  1. 半導体素子のおもて面に設けられた表面電極と、リードフレームとが半田層によって接合された半導体装置において、
    前記半田層が鉛フリー半田からなり、前記半田層の前記リードフレームとの接触面の端部より外側の領域の幅が、前記半田層の厚さの２倍以上であることを特徴とする半導体装置。
  2. 前記半導体素子は、前記表面電極の設けられた活性領域と、前記活性領域の周囲に設けられた耐圧構造領域と、を備え、
    前記表面電極は、前記活性領域において、アルミニウム膜と、ニッケル膜とがこの順に積層されており、
    前記ニッケル膜と、前記耐圧構造領域に設けられた絶縁膜との境界を、前記半田層が覆わないことを特徴とする請求項１に記載の半導体装置。
  3. 前記半田層の厚さは、５０μｍ以上５００μｍ以下であることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記半田層の厚さは、好ましくは、１５０μｍ以上２５０μｍ以下であることを特徴とする請求項３に記載の半導体装置。
  5. 前記半田層は、端部の形状が直線形状であることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
  6. 前記半田層は、端部の形状が上に凸の形状であることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
  7. 前記半導体素子は、縦型の絶縁ゲートバイポーラトランジスタであることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
  8. おもて面に表面電極を有する活性領域と、前記活性領域の周囲に設けられた耐圧構造領域とを有する半導体素子の当該表面電極が、半田層によってリードフレームに接合された半導体装置の製造方法において、
    前記半導体素子の前記活性領域内に、当該活性領域と前記耐圧構造領域との境界から所定の幅のマスクを形成するマスク形成工程と、
    前記活性領域の前記マスクの形成されていない領域に、前記半田層の前記リードフレームとの接触面の端部より外側の領域の幅が厚さの２倍以上となる量の鉛フリー半田を設ける半田載せ工程と、
    前記半田の上に、前記リードフレームを載置する載置工程と、
    前記半田が前記半導体素子と前記リードフレームとに挟まれた状態のまま加熱し、当該半田によって当該半導体素子と当該リードフレームとを接合する接合工程と、
    を含むことを特徴とする半導体装置の製造方法。
  9. 前記マスク形成工程の前、または前記マスク形成工程と前記半田載せ工程との間に、
    前記半導体素子の前記表面電極に、金をめっきするめっき工程をさらに含むことを特徴とする請求項８に記載の半導体装置の製造方法。
  10. 前記マスク形成工程の前、または前記マスク形成工程と前記半田載せ工程との間に、
    前記半導体素子の表面電極の表面に形成されている酸化膜を除去する酸化膜除去工程をさらに含むことを特徴とする請求項８に記載の半導体装置の製造方法。
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