KR20160030562A

KR20160030562A - 회로 기판 및 반도체 장치

Info

Publication number: KR20160030562A
Application number: KR1020167003472A
Authority: KR
Inventors: 히로마사 가토; 마사노리 호시노
Original assignee: 가부시끼가이샤 도시바; 도시바 마테리알 가부시키가이샤
Priority date: 2013-08-08
Filing date: 2014-08-05
Publication date: 2016-03-18
Also published as: EP3031789A4; CN105452194A; KR101805325B1; WO2015019602A1; JP6430382B2; EP3031789B1; EP3031789A1; CN105452194B; JPWO2015019602A1

Abstract

높은 TCT 신뢰성을 갖고, 또한 회로 설계에 있어서 높은 자유도를 갖는 회로 기판을 제공한다. 세라믹 기판과, 세라믹 기판의 제1면 및 제2면 중 적어도 한쪽 상에 설치되고, 0.7㎜ 이상의 두께 T(mm)와, 85° 이상 95° 이하의 단면의 내각의 각도 θ와, 표면에 설치된 25㎟ 이상의 반도체 소자 탑재부를 갖는 구리 회로판과, 세라믹 기판과 구리 회로판을 접합하는 접합층을 구비한다. 접합층은, 구리 회로판의 외측으로 비어져 나오고, 또한 구리 회로판의 측면을 따라서 기어오르도록 설치되고, 0.1㎜ 이상 1.0㎜ 이하의 비어져 나옴량 W1과, 0.05T(mm) 이상 0.6T(mm) 이하의 기어오름량 W2를 갖는 비어져 나옴부를 구비한다.

Description

회로 기판 및 반도체 장치{CIRCUIT SUBSTRATE AND SEMICONDUCTOR DEVICE}

실시 형태는, 대략, 회로 기판 및 반도체 장치에 관한 것이다.

최근 들어, 산업 기기의 고성능화 또는 지구 환경 문제 등의 관점에서, 전기 자동차 또는 전동차 등에는, 대전류·고전압을 제어하기 위한 파워 모듈이 사용되고 있다. 또한, 반도체 소자로서, 고출력을 갖는 SiC 소자 등의 반도체 소자의 개발이 진행되고 있다. 또한, 반도체 소자의 고출력화에 수반하여, 반도체 소자를 실장하는 회로 기판으로서, 우수한 내구성을 갖는 회로 기판이 요구되고 있다.

회로 기판으로서는, 세라믹 기판 및 금속 회로판을 구비하는 절연 회로 기판 등을 들 수 있다. 회로 기판의 신뢰성은, TCT(Temperature Cycle Test: TCT)에 의해 평가된다. TCT란, 저온 유지→실온 유지→고온 유지→실온 유지의 처리를 일정 사이클 반복한 후, 회로 기판에 있어서, 금속 회로판의 박리의 유무, 세라믹 기판의 크랙의 유무 등을 조사하는 검사 방법이다. TCT에 의해 평가되는 신뢰성을 TCT 신뢰성이라고도 한다.

높은 TCT 신뢰성을 갖는 회로 기판으로서는, 후지산의 기슭 같은 산기슭 형상의 단부면을 갖는 구리 회로판을 구비하는 회로 기판이 알려져 있다. 산기슭 형상의 단부면을 갖는 구리 회로판은, 예를 들어 단부면을 완만하게 경사지도록 가공함으로써 형성된다.

산기슭 형상의 단부면을 갖는 구리 회로판에서는, 두께를 0.8㎜ 이하로 할 필요가 있다. 산기슭 형상의 단부면은, 예를 들어 구리 회로판을 에칭함으로써 형성된다. 구리 회로판을 에칭하기 위해서는, 염화제2철이나 염화제2구리 등의 약액을 사용할 필요가 있다. 두꺼운 구리 회로판의 에칭이 가능한 에칭 기술의 개발이 진행되고 있지만, 상기 약액을 사용하는 경우, 구리 회로판의 두께가 0.8㎜보다도 두꺼우면 구리 회로판을 에칭하는 것이 곤란해진다. 상기 에칭에서는, 비용이 드는 것 뿐만 아니라, 폐액 처리에 의해 환경에 영향을 미치는 문제가 있다.

반도체 소자의 고출력화가 진행되면 반도체 소자에 큰 전류 또는 높은 전압을 부여할 필요가 있다. 이 때문에, 구리 회로판을 두껍게 하여 회로 기판의 냉각 효과를 높일 것이 요망되고 있다. 그러나, 구리 회로판의 두께를 0.7㎜보다도 두껍게 하면, 구리 회로판의 높은 열팽창률에 의해, TCT 신뢰성이 저하하는 경우가 있다.

또한, 산기슭 형상의 단부면을 갖는 구리 회로판에서는, 단부에 반도체 소자를 탑재하는 것이 곤란하다. 반도체 소자를 탑재하는 스페이스를 확보하면서, 구리 회로판의 회로 패턴 간의 치수를 확보하기 위해서는, 산기슭 형상을 고려하여 구리 회로판을 크게 할 필요가 있다. 이로 인해, 회로 설계의 자유도가 저하된다.

국제 공개 제2011/034075호

실시 형태에서는, 구리 회로판을 두껍게 해도 높은 TCT 신뢰성을 갖고, 또한 회로 설계에 있어서 높은 자유도를 갖는 회로 기판을 제공한다.

실시 형태에 따른 회로 기판은, 제1면과, 제1면에 대향하는 제2면을 갖는 세라믹 기판과, 세라믹 기판의 제1면 및 제2면 중 적어도 한쪽 상에 설치되고, 0.7㎜ 이상의 두께 T(mm)와, 85° 이상 95° 이하의 단면의 내각의 각도 θ와, 표면에 설치된 25㎟ 이상의 반도체 소자 탑재부를 갖는 구리 회로판과, 세라믹 기판과 구리 회로판을 접합하는 접합층을 구비한다. 접합층은, 구리 회로판의 외측으로 비어져 나오고, 또한 구리 회로판의 측면을 따라서 기어오르도록 설치되고, 0.1㎜ 이상 1.0㎜ 이하의 비어져 나옴량 W1과, 0.05T(mm) 이상 0.6T(mm) 이하의 기어오름량 W2를 갖는 비어져 나옴부를 구비한다.

도 1은 회로 기판의 일례를 도시하는 도면이다.
도 2는 회로 기판의 일례를 도시하는 도면이다.
도 3은 회로 기판의 일례를 도시하는 도면이다.
도 4는 회로 기판의 일례를 도시하는 도면이다.
도 5는 반도체 장치의 일례를 도시하는 도면이다.

도 1은, 회로 기판의 구조예를 도시하는 도면이다. 도 1에 도시하는 회로 기판(1)은 세라믹 기판(2)과, 구리 회로판(3)과, 접합층(4)을 구비한다.

세라믹 기판(2)은 예를 들어 제1면과, 제1면에 대향하는 제2면을 갖는다. 세라믹 기판(2)으로서는, 예를 들어 질화규소 기판, 질화알루미늄 기판, 또는 산화알루미늄 기판 등을 사용할 수 있다.

질화규소 기판으로서는, 예를 들어 70W/m·K 이상의 열전도율을 갖고, 또한 600MPa 이상의 3점 굽힘 시험에 의한 굽힘 강도(3점 굽힘 강도)를 갖는 질화규소 기판을 사용할 수 있다. 질화규소 기판은, 예를 들어 70W/m·K 이상 110W/m·K 이하의 열전도율을 갖는 경우에도 높은 강도를 갖는다. 이로 인해, 두께를 0.1㎜ 이상 1.0㎜ 이하, 바람직하게는 0.1㎜ 이상 0.4㎜ 이하로 할 수 있다. 세라믹 기판을 얇게 함으로써, 열전도율을 높게 할 수 있다. 질화규소 기판의 3점 굽힘 강도는, 650MPa 이상인 것이 보다 바람직하다.

질화알루미늄 기판으로서는, 예를 들어 160W/m·K 이상의 열전도율을 갖고, 또한 300MPa 이상의 3점 굽힘 강도를 갖는 질화알루미늄 기판을 사용할 수 있다. 질화알루미늄 기판의 강도는, 300MPa 이상 550MPa 이하로 낮다. 따라서, 질화알루미늄 기판의 두께는, 0.5㎜ 이상 1.2㎜ 이하인 것이 바람직하다. 또한, 질화알루미늄 기판에서는, 열전도율을 160W/m·K 이상, 나아가 200W/m·K 이상으로 할 수 있다.

산화알루미늄 기판으로서는, 예를 들어 20W/m·K 이상 40W/m·K 이하의 열전도율을 갖고, 또한 400MPa 이상의 3점 굽힘 강도를 갖는 산화알루미늄 기판을 사용할 수 있다. 산화알루미늄 기판은, 질화규소 기판이나 질화알루미늄 기판보다도 저렴하다.

구리 회로판(3)은 세라믹 기판(2)의 편면(제1면) 상에 설치되어 있다. 구리 회로판(3)은 접합층(4)을 사이에 두고 세라믹 기판(2)의 제1면에 접합되어 있다.

구리 회로판(3)은 표면에 설치된 반도체 소자 탑재부를 갖는다. 이때, 구리 회로판(3)은 단면에 있어서 85° 이상 95° 이하의 각도 θ(단부의 단면 각도 θ라고도 한다)의 내각을 갖는 것이 바람직하다.

구리 회로판(3)의 단면에 있어서 구리 회로판(3)의 내각을 대략 직각으로 함으로써, 구리 회로판(3) 단부를 반도체 소자 탑재부로서 사용할 수 있다. 또한, CCD 카메라 등의 위치 검출기에 의해 구리 회로판(3) 단부를 검출하기 쉬워진다. 구리 회로판(3) 단부의 검출 정밀도를 향상시키기 위해서는, 각도 θ를 89° 이상 91° 이하, 나아가 90°로 하는 것이 바람직하다.

반도체 소자 탑재부의 면적은, 25㎟ 이상인 것이 바람직하다. 반도체 소자 탑재부의 면적을 크게 함으로써 회로 설계의 자유도를 높일 수 있다. 반도체 소자 탑재부의 면적은, 1㎠ 이상(100㎟ 이상)인 것이 보다 바람직하다.

여기서, 반도체 소자 탑재부의 면적이란, 반도체 소자의 탑재 영역으로서 사용 가능한 구리 회로판(3)의 표면적이다. 예를 들어, 도 1에 도시하는 회로 기판(1)에 있어서, 반도체 소자 탑재부는, 구리 회로판(3)의 상면에 설치된다.

반도체 소자 탑재부의 표면 형상으로서는, 예를 들어 정사각 형상, 직사각 형상 등의 사각 형상을 들 수 있다. 단면에 있어서 구리 회로판(3)의 내각의 각도 θ를 85° 이상 95° 이하로 조정하기 위해서는, 구리 회로판(3)에 대하여 프레스 가공을 행하는 방법이 유효하다. 프레스 가공을 행하기 위하여 반도체 소자 탑재부의 형상은, 사각 형상과 같은 단순 형상인 것이 바람직하다. 반도체 소자 탑재부의 표면 형상이 사각 형상인 경우, 적어도 1변을 물결형, S자형으로 해도 된다. 또한, 반도체 소자 탑재부의 표면 형상을 원 형상, 타원 형상, 다각 형상 등으로 해도 된다.

구리 회로판(3)의 두께 T는, 0.7㎜ 이상인 것이 바람직하다. 구리 회로판(3)의 두께 상한은, 특별히 한정되지 않지만, 예를 들어 7㎜ 이하인 것이 바람직하다. 두께가 7㎜를 초과하면, 단면에 있어서 구리 회로판(3)의 내각의 각도 θ를 85° 이상 95° 이하로 조정하기 어려워진다. 구리 회로판(3)의 두께 T는, 1㎜ 이상 7㎜ 이하, 나아가 2㎜ 이상 5㎜ 이하인 것이 보다 바람직하다.

접합층(4)은 세라믹 기판(2)과, 구리 회로판(3)을 접합한다. 접합층(4)은 예를 들어 Ag, Cu 및 Ti를 함유하는 것이 바람직하다. 접합층(4)의 Ag 농도는 50질량％ 이상 80질량％ 이하, Cu 농도는 20질량％ 이상 50질량％ 이하, Ti 농도는 1질량％ 이상 7질량％ 이하인 것이 바람직하다. 접합층(4)은 예를 들어, Ag, Cu 및 Ti를 포함하는 활성 금속 납재 페이스트를 도포한 후에 가열하여 세라믹 기판(2) 및 구리 회로판(3)에 고착함으로써 형성된다.

활성 금속 납재로서, Ag, Cu, Ti 이외에, Sn 및 In의 한쪽 또는 양쪽을 5질량％ 이상 25질량％ 이하 첨가해도 된다. Sn 및 In 중 적어도 한쪽을 첨가함으로써, 접합층(4)의 유연성이 향상되어 TCT 신뢰성을 향상시킬 수 있다. 또한, 접합 온도가 저하되기 때문에 TCT 신뢰성을 향상시킬 수 있다. 접합층(4)은 예를 들어 활성 금속 납재에 포함되는 금속 성분과 구리 회로판(3)의 반응층이어도 된다.

접합층(4)의 두께는, 20㎛ 이상 200㎛ 이하인 것이 바람직하다. 접합층(4)의 두께가 20㎛ 미만인 경우, 세라믹 기판(2)과 구리 회로판(3)의 미접합부가 형성되기 쉽다. 또한, 200㎛를 초과하면 접합 강도 등의 특성이 향상되기 어렵다. 또한, 접합층(4)의 세라믹 기판(2)과 구리 회로판(3)에 끼워진 부분의 두께를 접합층(4)의 두께라고 간주해도 된다. 세라믹 기판(2)에 대한 구리 회로판(3)의 접합 강도(박리 강도)는 10kN/ｍ 이상인 것이 바람직하다.

접합층(4)은 구리 회로판(3)의 외측으로 비어져 나온 비어져 나옴부를 갖는다. 비어져 나옴부는, 구리 회로판(3)의 측면을 따라서 기어오르도록 설치된다. 즉, 구리 회로판(3)의 일부는, 두께 방향에 있어서 접합층(4)에 매립되어 있다. 도 1에 도시한 바와 같이, 비어져 나옴부의 폭을 접합층(4)의 비어져 나옴량 W1이라 한다. 구리 회로판(3)의 두께 방향에 있어서, 접합층(4)의 기어오르기에 의해 구리 회로판의 측면에 접하는 부분의 길이(구리 회로판(3)의 접합층(4)에 매립된 부분의 깊이)를 접합층(4)의 기어오름량 W2라 한다. 비어져 나옴량 W1과 기어오름량 W2의 값은, 예를 들어 활성 금속 납재 페이스트의 조성이나 접합 시의 열처리 조건에 의해 제어할 수 있다.

비어져 나옴량 W1은, 예를 들어 0.1㎜ 이상 2㎜ 이하인 것이 바람직하다. 비어져 나옴량 W1이 0.1㎜ 미만이면 응력의 완화가 불충분해지기 쉽다. 응력의 완화가 불충분하면 TCT 신뢰성이 저하되기 쉬워진다. 비어져 나옴량 W1이 2㎜를 초과하면 접합 강도 등의 특성이 향상되기 어렵다. 또한, 세라믹 기판(2) 상에 구리 회로판(3)을 배치하는 스페이스가 적어지고, 회로 기판(1)의 사이즈가 커지기 쉽다. 비어져 나옴량 W1은, 0.1㎜ 이상 1.0㎜ 이하, 나아가 0.2㎜ 이상 0.7㎜ 이하인 것이 보다 바람직하다.

기어오름량 W2는, 예를 들어 구리 회로판(3)의 두께 T(mm)에 대하여0.05T(mm) 이상 0.6T(mm) 이하인 것이 바람직하다. 기어오름량 W2가 0.05T(mm) 미만, 즉 구리 회로판(3)의 두께 T의 10％ 미만인 경우, 응력의 완화가 불충분해지기 쉽다. 기어오름량 W2가 0.6T(mm)를 초과하면 접합 강도 등의 특성이 향상되기 어렵다. 또한, 접합층(4)이 흘러내려서 비어져 나옴량 W1을 2㎜ 이하로 조정하는 것이 곤란해진다. 기어오름량 W2는, 0.1T(mm) 이상 0.4T(mm) 이하인 것이 보다 바람직하다.

비어져 나옴량 W1 및 기어오름량 W2를 상기 범위로 제어함으로써, 0.7㎜ 이상의 두께 T(mm)를 갖고, 또한 25㎟ 이상의 반도체 소자 탑재부의 표면적을 갖는 대형의 구리 회로판을 세라믹 기판에 접합했다고 해도, 응력이 완화되어, TCT 신뢰성을 높일 수 있다.

실시 형태에 따른 회로 기판에서는, 단면에 있어서 85° 이상 95° 이하의 각도 θ의 내각을 갖는 구리 회로판에 의해, 단부에 반도체 소자 탑재부를 설치할 수 있기 때문에, 회로 기판의 면적 증대가 억제되어, 회로 기판을 소형으로 할 수 있다. 따라서, 실시 형태에 따른 회로 기판을 사용한 반도체 장치는, 높은 냉각 효과를 갖고, 고출력의 반도체 소자를 탑재할 수 있다. 또한, 설계 자유도가 높아지고, 제품을 소형으로 할 수 있고, TCT 신뢰성을 향상시킬 수 있다.

또한, 구리 회로판(3)은 접합층(4)의 성분의 적어도 일부가 확산된 확산 영역을 갖고 있어도 된다. 확산 영역은, 적어도 Ti를 포함하고, 예를 들어, Ag, Cu, Ti를 포함한다. 확산 영역을 형성함으로써, 예를 들어 세라믹 기판(2)에 대한 구리 회로판(3)의 접합 강도를 향상시킬 수 있다. 또한, 접합층(4)에 Sn 및 In 중 적어도 하나를 첨가함으로써, 확산 영역의 유연성이 향상되기 때문에 TCT 신뢰성을 향상시킬 수 있다.

확산 영역의 두께는 0.01㎜(10㎛) 이상인 것이 바람직하다. 예를 들어, 확산 영역의 두께를 10㎛ 이상으로 함으로써, 접합 강도가 향상되고, 예를 들어 세라믹 기판(2)에 대한 구리 회로판(3)의 접합 강도(박리 강도)를 15kN/ｍ 이상으로 할 수 있다. 확산 영역의 두께는, 0.2㎜(200㎛) 이하인 것이 바람직하다. 확산 영역의 두께가 0.2㎜를 초과하면, 가열 시간이 길어져 구리 회로판(3)에 응력이 과도하게 가해져버린다. 확산 영역의 두께는, 10㎛ 이상 120㎛ 이하, 나아가 20㎛ 이상 100㎛ 이하인 것이 보다 바람직하다.

원하는 범위 내에 확산 영역을 형성하기 위해서는, 예를 들어 접합 시의 열처리 조건을 제어하는 것이 바람직하다. 또한, 원하는 범위 내에 확산 영역을 형성하기 위해서는, 접합층(4)의 두께를 30㎛ 이상 100㎛ 이하로 하는 것이 바람직하다.

도 2는, 확산 영역의 일례를 도시하는 도면이다. 도 2에 도시하는 회로 기판(1)은 도 1에 도시하는 구성 외에, 확산 영역(5)과, 확산 영역(6)과, 확산 영역(7)을 갖는다. 확산 영역(5)은 구리 회로판(3)의 폭 방향에 있어서, 접합층(4)과의 접합면(구리 회로판(3)의 측면)을 따라 형성되는 폭 방향 확산 영역이다. 확산 영역(6)은 구리 회로판(3)의 두께 방향에 있어서, 접합층(4)과의 접합면(구리 회로판(3)의 저면)을 따라 형성되는 두께 방향 확산 영역이다. 또한, 확산 영역(6)의 두께는, 구리 회로판(3)의 폭 방향의 길이가 된다. 또한, 확산 영역(5) 내지 확산 영역(7)을 연속하는 하나의 확산 영역으로 간주해도 된다.

확산 영역(7)은 구리 회로판(3)의 폭 방향 및 두께 방향에 있어서, 접합층(4)과의 접합면의 단부에 설치된다. 즉, 확산 영역(7)은 확산 영역(5)과 확산 영역(6)의 중첩부에 설치된다. 확산 영역(7)의 Ti 농도는, 확산 영역(5), 확산 영역(6)의 각각의 Ti 농도보다도 높다. 따라서, 확산 영역(7)은 Ti 리치 영역이라고도 한다. Ti 리치 영역인 확산 영역(7)을 설치함으로써, 응력이 가해지기 쉬운 구리 회로판(3) 단부의 열팽창을 억제할 수 있다.

확산 영역(7)의 Ti 농도는, 확산 영역의 Ti 농도의 평균값보다도 그 평균값의 30％ 이상 높다. 여기서, 확산 영역의 Ti 농도의 평균값이란, 확산 영역(5) 및 확산 영역(6)의 각각의 Ti 농도를 측정한 값의 평균값이다. Ti 농도가 평균값의 30％보다도 낮을 때, 확산 영역(5) 또는 확산 영역(6)과의 Ti 농도차가 작기 때문에, 충분한 열팽창 억제 효과를 얻을 수 없다. 확산 영역(7)의 Ti 농도는, 확산 영역의 Ti 농도의 평균값보다도 그 평균값의 30％ 이상 70％ 이하 높은 것이 바람직하다.

상온(25℃)에서의 각 원소의 선팽창 계수는, Ti라면 8.4×10^-6/K, Cu라면 16.6×10^-6/K, Ag라면 19.0×10^-6/K이다. 세라믹 기판(2)의 선팽창 계수(25℃)는 산화알루미늄 기판이라면 6.7×10^-6/K 이상 7.4×10^-6/K 이하, 질화알루미늄 기판이라면 4.5×10^-6/K 이상 5.5×10^-6/K 이하, 질화규소 기판이라면 2.5×10^-6/K 이상 3.5×10^-6/K 이하이다.

확산 영역(7)의 면적은, 400㎛² 이상(=20㎛×20㎛), 나아가 10000㎛²(=100㎛×100㎛) 이상인 것이 바람직하다. 확산 영역(7)의 면적 상한은 특별히 한정되지 않지만, 500000㎛² 이하인 것이 바람직하다. 확산 영역(7)의 범위가 크면 가열 시간을 길게 할 필요가 있다. 이로 인해, 구리 회로판(3)에 불필요한 응력이 발생할 우려가 있다.

확산 영역(5), 확산 영역(6) 및 확산 영역(7)에 있어서의 Ag, Cu, Ti의 확산 영역의 범위는, 예를 들어 EPMA(Electron Probe MicroAnalyzer: EPMA)에 의해 측정할 수 있다. 예를 들어 Ag 및 Ti의 면 분석에 있어서 컬러 맵핑을 행함으로써, 구리 회로판 중의 확산 영역의 범위를 조사할 수 있다.

예를 들어, 확산 영역(5)의 검출에서는, 구리 회로판(3)의 폭 방향에 있어서, 폭 500㎛ 이상의 범위에서 컬러 맵핑을 행한다. 확산 영역(6)의 검출에서는, 구리 회로판(3)의 두께 방향에 있어서, 폭 500㎛ 이상의 범위에서 컬러 맵핑을 행한다. 확산 영역(7)의 검출에서는, 구리 회로판(3)의 폭 방향 및 두께 방향에 있어서, 500㎛×500㎛ 이상의 범위에서 컬러 맵핑을 행한다. 또한, 구리 회로판(3)으로부터 잘라낸, 확산 영역(5), 확산 영역(6) 및 확산 영역(7) 각각을 포함하는 각 시료에 대하여 ICP(Inductively Coupled Plasma: ICP) 질량 분석(ICP-MS)을 행함으로써 원소 농도를 측정한다.

접합층(4)에 Sn 및 In 중 적어도 한쪽을 첨가한 경우, 확산 영역(5), 확산 영역(6) 및 확산 영역(7)에도 Sn, In이 확산된다. 따라서, Ag, Cu, Ti와 마찬가지로 구리 회로판(3)의 단면을 EPMA로 분석함으로써, Sn 또는 In의 분산 상태를 분석할 수 있다.

도 3은, 세라믹 기판의 양면에 구리 회로판을 구비하는 회로 기판의 일례를 도시하는 도면이다. 도 3에 도시하는 회로 기판(1)은 세라믹 기판(2)과, 구리 회로판(3)(표면 구리 회로판)과, 구리 회로판(8)(이면 구리 회로판)을 구비한다. 도 3에 도시하는 회로 기판(1)에 있어서, 도 1 및 도 2에 도시하는 회로 기판(1)과 동일한 구성 요소에 대해서는, 도 1 및 도 2에 도시하는 회로 기판(1)의 설명을 적절히 원용할 수 있다.

구리 회로판(8)은 접합층(4b)을 사이에 두고 세라믹 기판(2)의 편면(제2면)에 접합된다. 구리 회로판(8)으로서는, 구리 회로판(3)과 동일한 재료를 사용할 수 있다. 접합층(4b)으로서는, 접합층(4)과 동일한 기능을 갖고, 동일한 재료를 사용할 수 있다. 접합층(4b)의 비어져 나옴량 W1 및 기어오름량 W2는, 접합층(4)과 동일한 값이어도 된다. 예를 들어, 접합층(4b)의 비어져 나옴량 W1은, 0.1㎜ 이상 2㎜ 이하인 것이 바람직하다. 접합층(4b)의 기어오름량 W2는, 0.05T(mm) 이상 0.6T(mm) 이하인 것이 바람직하다. 또한, 구리 회로판(3)과 마찬가지로, 구리 회로판(8)은 확산 영역(5), 확산 영역(6), 및 확산 영역(7)을 갖고 있어도 된다.

도 4는, 세라믹 기판의 편면에 복수의 구리 회로판을 구비하는 회로 기판의 일례를 도시하는 도면이다. 도 4에 도시하는 회로 기판(1)은 세라믹 기판(2)과, 2개의 구리 회로판(3)과, 구리 회로판(8)을 구비한다. 도 4에 도시하는 회로 기판(1)에 있어서, 도 1 내지 도 3에 도시하는 회로 기판(1)과 동일한 구성 요소에 대해서는, 도 1 내지 도 3에 도시하는 회로 기판(1)의 설명을 적절히 원용할 수 있다.

2개의 구리 회로판(3) 각각은, 접합층(4)을 사이에 두고 세라믹 기판(2)에 접합된다. 도 4에 도시한 바와 같이 2개의 구리 회로판(3)을 사용하는 경우, 도 1 내지 도 3에 도시하는 구리 회로판(3)과 마찬가지로, 각각의 구리 회로판(3)의 두께 T는 0.7㎜ 이상, 비어져 나옴량 W1은 0.1㎜ 이상 2㎜ 이하, 기어오름량 W2는 0.05T(mm) 이상 0.6T(mm) 이하인 것이 바람직하다. 또한, 도 4에서는 구리 회로판(3)을 2개 배치한 예를 도시하고 있지만, 3개 이상의 구리 회로판(3)을 배치해도 된다. 또한, 도 4에 도시하는 구리 회로판(3) 및 구리 회로판(8)에 도 2 및 도 3에 도시하는 확산 영역(5) 내지 확산 영역(7)을 형성해도 된다.

도 3 및 도 4와 같이 구리 회로판(8)을 설치하는 경우, 구리 회로판(8)의 두께는 0.7㎜ 이상, 나아가 1㎜ 이상인 것이 바람직하다. 또한, 구리 회로판(8)의 체적은, 구리 회로판(3)의 체적과 동일하게 해도 된다. 구리 회로판(8)은 회로 기판(1)의 휨을 방지하는 기능을 갖는다. 구리 회로판(3)의 체적과 거의 동등한 체적의 구리 회로판(8)을 접합함으로써, 휨을 방지할 수 있다. 또한, 도 4에 도시한 바와 같이, 복수의 구리 회로판(3)을 배치하는 경우, 구리 회로판(3)의 합계 체적과 구리 회로판(8)의 체적을 거의 동등하게 하는 것이 바람직하다.

상기 회로 기판에서는, TCT 신뢰성을 높일 수 있다. 또한, 두께 0.7㎜ 이상의 구리 회로판을 세라믹 기판에 접합하고 있기 때문에 대전류·고전압을 부여할 수도 있다. 또한, SiC 소자와 같이, 높은 동작 온도를 갖는 반도체 소자를 회로 기판에 탑재해도, TCT 신뢰성을 높일 수 있다.

상기 회로 기판에서는, 예를 들어 -50℃×30분 유지→실온(25℃)×10분 유지→175℃×30분 유지→실온(25℃)×10분 유지를 1사이클로 한, 1000사이클의 TCT에 있어서, 구리 회로판의 박리, 세라믹 기판의 크랙의 발생을 방지할 수 있다. 또한, 1000사이클의 TCT 후에 있어서, 세라믹 기판에 대한 구리 회로판의 접합 강도(박리 강도)의 저하율을 10％ 이하로 할 수 있다. 또한, 600MPa 이상의 3점 굽힘 강도를 갖는 질화규소 기판을 사용함으로써, 3000사이클, 나아가 5000사이클의 TCT 후에도 접합 강도(박리 강도)의 저하율을 10％ 이하로 할 수 있다.

상기 회로 기판을 구비하는 반도체 장치에서는, 우수한 TCT 신뢰성을 얻을 수 있다. 도 5는, 반도체 장치의 일례를 도시하는 도면이다. 도 5에 도시하는 반도체 장치(10)는 세라믹 기판(2)과, 세라믹 기판(2)의 제1면 상에 설치된 구리 회로판(3)과, 세라믹 기판의 제1면과 구리 회로판(3)을 접합하는 접합층(4)과, 세라믹 기판(2)의 제2면 상에 설치된 구리 회로판(8)과, 세라믹 기판(2)의 제2면과 구리 회로판(8)을 접합하는 접합층(4b)과, 반도체 소자(9)를 구비한다. 구리 회로판(3) 및 구리 회로판(8)의 각각에 확산 영역(5) 내지 확산 영역(7)을 형성해도 된다. 도 5에 도시하는 반도체 장치(10)에 있어서, 도 1 내지 도 4에 도시하는 회로 기판(1)과 동일한 구성 요소에 대해서는, 각 도면의 회로 기판(1)의 설명을 적절히 원용할 수 있다. 또한, 도 5에 도시하는 구리 회로판(3) 및 구리 회로판(8)에 도 2 및 도 3에 도시하는 확산 영역(5) 내지 확산 영역(7)을 형성해도 된다.

반도체 소자(9)는 접합 납재를 사이에 두고 구리 회로판(3) 상에 접합된다. 단면에 있어서, 구리 회로판(3)은 85° 이상 95° 이하의 각도 θ의 내각을 갖기 때문에, 구리 회로판(3) 단부로부터 0.1㎜ 이상 2㎜ 이하의 위치를 포함하도록 반도체 소자 탑재부를 설치할 수 있다. 즉, 구리 회로판(3) 단부로부터 0.1㎜ 이상 2㎜ 이하의 위치에 반도체 소자(9)를 탑재할 수 있다. 또한, 구리 회로판(3) 단부로부터 0.1㎜ 이상 1.0㎜ 이하의 위치에 반도체 소자(9)를 탑재할 수도 있다.

단면에 있어서, 구리 회로판(3)은 85° 이상 95° 이하의 각도 θ의 내각을 갖기 때문에, CCD(Charge Coupled Device: CCD) 카메라 등으로 반도체 소자 탑재부의 위치가 검출되기 쉽다. 그로 인해, 반도체 장치에 사용하는 회로 기판으로서 사용하기 쉬워진다.

이어서, 회로 기판의 제조 방법에 대하여 설명한다. 회로 기판의 제조 방법은, 상기 회로 기판의 구성을 충족할 수 있으면, 특별히 한정되지 않지만, 효율적인 회로 기판의 제조 방법으로서는, 예를 들어 다음과 같은 방법을 들 수 있다.

먼저, 세라믹 기판(2)을 준비한다. 세라믹 기판(2)으로서는, 전술한 바와 같이 질화규소 기판, 질화알루미늄 기판, 또는 산화알루미늄 기판 등을 사용할 수 있다.

이어서, 접합층(4)을 형성하기 위한 납재 페이스트를 준비한다. 납재는, 활성 금속 납재인 것이 바람직하다. 활성 금속 납재에 있어서, Ag 농도는 50질량％ 이상 80질량％ 이하, Cu 농도는 20질량％ 이상 50질량％ 이하, Ti 농도는 1질량％ 이상 7질량％ 이하의 범위인 것이 바람직하다. 활성 금속 납재에는, Ag, Cu, Ti 이외에, Sn 및 In의 한쪽 또는 양쪽을 5질량％ 이상 25질량％ 이하 첨가해도 된다. 예를 들어, 각 금속 분말과, 유기 용매를 혼합함으로써, 활성 금속 납재 페이스트를 조제할 수 있다. 또한, 각 금속 분말의 평균 입경은, 1㎛ 이상 7㎛ 이하인 것이 바람직하다.

이어서, 활성 금속 납재 페이스트를 세라믹 기판 상에 도포한다. 활성 금속 납재 페이스트의 도포층의 두께는, 10㎛ 이상 50㎛ 이하인 것이 바람직하다. 도포층의 두께가 10㎛ 미만이면 구리 회로판에 확산 영역을 형성하기 어려워진다. 또한, 도포층의 두께가 50㎛를 초과하면, 접합 강도 등의 특성이 향상되기 어렵고, 또한, 비용 상승의 요인이 된다. 도포층의 두께는, 20㎛ 이상 40㎛ 이하인 것이 보다 바람직하다.

이어서, 도포층의 일부 상에 구리 회로판을 배치한다. 구리 회로판을 배치할 때, 응력을 부가하여 구리 회로판을 배치하는 것이 바람직하다. 구리 회로판에 응력을 부가하여 배치함으로써, 도포한 납재 페이스트가 조금 넓어진다. 이에 의해, 접합층의 비어져 나옴부를 형성할 수 있다. 또한, 두께 방향으로 구리 회로판의 일부를 도포층에 매립하는 것이 바람직하다. 이에 의해, 구리 회로판의 측면을 따라서 기어오르도록 접합층의 비어져 나옴부를 형성하기 쉽게 할 수 있다. 또한, 응력을 부가하지 않고 구리 회로판을 배치하는 경우에는, 활성 금속 납재 페이스트를 추가해도 된다. 이면 구리 회로판을 설치하는 경우나 복수의 표면 구리 회로판을 배치하는 경우에도 상기와 동일한 공정을 행하는 것이 바람직하다.

구리 회로판으로서, 프레스 가공 또는 절단 가공에 의해, 목적으로 하는 사이즈로 가공된 구리 회로판을 사용해도 된다. 프레스 가공이나 절단 가공을 이용함으로써, 단면에 있어서, 내각의 각도 θ를 85° 이상 95° 이하로 조정하기 쉬워진다.

이어서, 가열 접합을 행한다. 가열 접합에서는, 진공 중(1×10^-2Pa 이하) 또는 질소 분위기 중과 같은 불활성 분위기 중에서, 700℃ 이상 900℃ 이하에서 10분 이상 150분 이하 가열한다. 확산 영역을 형성하기 위해서는 10분 이상 가열하는 것이 바람직하다. 또한, Ti 리치 영역을 형성하기 위해서는 30분 이상 가열하는 것이 바람직하다.

가열 접합 공정에 있어서, 500℃ 미만까지는 질소 분위기 중(10Pa 이상), 500℃ 이상은 진공 중(1×10^-2Pa 이하)에서 가열 접합 공정을 행하는 것도 유효하다. 질소 분위기 중에서 열처리를 행함으로써, 접합층 중의 TiN(질화티타늄)의 생성을 촉진시킬 수 있다. 또한, 진공 중에서 가열함으로써, 활성 금속 납재 페이스트에 의해 발생하는 가스 성분을 밖으로 빼내기 쉽게 할 수 있다. 이 결과, 세라믹 기판에 대한 구리 회로판의 박리 강도가 높아진다.

가열 접합 공정에 있어서, 진공 중(1×10^-2Pa 이하)과 질소 분위기 중(10Pa 이상)을 교대로 전환하여 가열 접합을 행하는 것도 유효하다. 진공 중과 질소 분위기 중을 교대로 전환함으로써, TiN(질화티타늄)의 생성과 가스 성분의 배출을 효과적으로 행할 수 있다.

또한, 가열 접합 시에 활성 금속 납재 페이스트가 구리 회로판의 측면을 기어올라서, 가열 전후에 기어오름량 W2가 변화하는 경우가 있다. 이 때문에, 활성 금속 납재 페이스트 상에 구리 회로판을 배치하는 공정에 있어서, 기어오름량 W2를 0.1T(mm) 이상 0.4T(mm) 이하로 해 두는 것이 바람직하다.

이상의 공정에 의해 회로 기판을 제조할 수 있다. 활성 금속 납재 페이스트의 조성 및 접합 시에 열처리 조건을 상기한 바와 같이 제어함으로써, 접합층의 비어져 나옴량 W1, 기어오름량 W2, 확산 영역의 범위 등을 제어할 수 있다.

상기 회로 기판의 제조 방법에서는, 산기슭 형상의 단부면을 갖는 구리 회로판을 형성하기 위한 에칭을 행할 필요가 없다. 그로 인해, 비용 상승을 억제할 수 있다. 또한, 상기 구리 회로판을 형성할 때에, 염화제2철액이나 염화제2구리액, 및 TiN의 에칭에서 사용하는 불화수소산계의 에칭액의 처리도 불필요하다. 그로 인해, 환경 부하를 저감할 수 있다.

실시예

(실시예 1 내지 6, 비교예 1 내지 3)

먼저, 세라믹 기판을 준비하였다. 실시예 1 내지 6, 비교예 1 내지 3 각각에 있어서의 세라믹 기판의 종류를 표 1에 나타내었다. 또한, 질화규소 기판으로서는, 열전도율 90W/m·K, 3점 굽힘 강도 700MPa, 세로 50㎜×가로 35㎜×두께 0.32㎜의 질화규소 기판을 준비하였다. 질화알루미늄 기판으로서는, 열전도율 190W/m·K, 3점 굽힘 강도 360MPa, 세로 50㎜×가로 35㎜×두께 0.635㎜의 질화알루미늄 기판을 준비하였다. 산화알루미늄 기판으로서는, 열전도율 20W/m·K, 3점 굽힘 강도 500MPa, 세로 50㎜×가로 35㎜×두께 1.0㎜의 산화알루미늄 기판을 준비하였다.

이어서, 65질량％의 Ag 분말과, 30질량％의 Cu 분말과, 5질량％의 Ti 분말과, 유기 용매를 혼합하여, Ag, Cu, Ti의 합계가 100질량％인 활성 금속 납재 페이스트를 조제하였다. 또한, Ag 분말, Cu 분말, Ti 분말의 각각의 평균 입경은, 2㎛였다.

이어서, 구리 회로판을 준비하였다. 실시예 1 내지 6, 비교예 1 내지 3 각각에 있어서의 구리 회로판의 치수(세로(mm)×가로(mm)×두께(mm)) 및 단면의 내각의 각도 θ를 표 1에 나타내었다. 또한, 금형 프레스 가공 또는 절단 가공에 의해, 구리 회로판을 목적으로 하는 사이즈로 가공하였다.

이어서, 세라믹 기판의 제1면 상에 활성 금속 납재 페이스트를 도포하고, 활성 금속 납재 페이스트의 도포층의 일부 상에 표면 구리 회로판이 될 구리 회로판을 배치하였다. 그 때, 표면 구리 회로판에 응력을 부가하고, 두께 방향에 있어서, 구리 회로판의 일부를 활성 금속 납재 페이스트에 매립하도록 배치하였다. 마찬가지로, 세라믹 기판의 제2면 상에 활성 금속 납재 페이스트를 도포하고, 활성 금속 납재 페이스트의 도포층의 일부 상에 이면 구리 회로판이 될 구리 회로판을 배치하였다.

이어서, 진공 중(1×10^-3Pa), 800℃ 이상 850℃ 이하, 70분 이상 90분 이하의 조건에서 가열 접합을 행함으로써 실시예 1 내지 6, 비교예 1 내지 3에 관한 회로 기판을 제작하였다. 실시예 1 내지 6, 비교예 1 내지 3에 있어서의, 접합층의 두께, 비어져 나옴량 W1, 기어오름량 W2를 표 1에 나타내었다. 또한, 비교예 1은, W1=0T, W2=0T이다. 비교예 2에서는, 응력을 부가하지 않고 구리 회로판을 배치하고, W2=0T이다. 비교예 3에서는, 응력을 부가하면서 구리 회로판을 배치하고, W2=0.8T이다.

실시예 1 내지 6, 비교예 1 내지 3에 관한 회로 기판에 있어서, EPMA에 의해 단면의 Ti의 분산 상태를 측정함으로써, 폭 방향 확산 영역의 두께, 두께 방향 확산 영역의 두께, 및 Ti 리치 영역의 면적을 산출하였다. 결과를 표 2에 나타내었다.

(실시예 7 내지 10)

먼저, 세라믹 기판으로서, 세로 50㎜×가로 35㎜×두께 0.32㎜의 질화규소 기판을 준비하였다. 실시예 7 내지 10의 질화규소 기판의 열전도율과 3점 굽힘 강도를 표 3에 나타내었다.

이어서, 60질량％의 Ag 분말, 26질량％의 Cu 분말, 10질량％의 Sn 분말, 4질량％의 Ti 분말과, 유기 용매를 혼합하여, Ag, Cu, Sn, Ti의 합계가 100질량％인 활성 금속 납재 페이스트를 조제하였다. 또한, Ag 분말, Cu 분말, Sn 분말, Ti 분말의 각각의 평균 입경은 2㎛였다.

이어서, 구리 회로판을 준비하였다. 실시예 7 내지 10의 구리 회로판의 치수(세로(mm)×가로(mm)×두께(mm)) 및 단면의 내각의 각도 θ를 표 4에 나타내었다. 또한, 금형 프레스 가공 또는 절단 가공에 의해, 구리 회로판을 목적으로 하는 사이즈로 가공하였다.

이어서, 세라믹 기판의 제1면 상에 활성 금속 납재 페이스트를 도포하고, 활성 금속 납재 페이스트의 도포층의 일부 상에 표면 구리 회로판이 될 구리 회로판을 배치하였다. 이때, 표면 구리 회로판에 응력을 부가하고, 표면 구리 회로판의 일부를 활성 금속 납재 페이스트층에 매립하도록 표면 구리 회로판을 배치하였다. 마찬가지로, 세라믹 기판의 제2면 상에 활성 금속 납재 페이스트를 도포하고, 활성 금속 납재 페이스트의 도포층의 일부 상에 이면 구리 회로판이 될 구리 회로판을 배치하였다.

이어서, 표 4에 나타내는 조건에서 가열 접합 공정을 행함으로써, 실시예 7 내지 10에 관한 회로 기판을 제작하였다. 실시예 7 내지 10에 있어서의, 접합층의 두께, 비어져 나옴량 W1, 기어오름량 W2를 표 4에 나타내었다.

이어서, 실시예 7 내지 10에 관한 회로 기판에 있어서, EPMA에 의해 단면의 Ti의 분산 상태를 측정함으로써, 폭 방향의 확산 영역 및 두께 방향의 확산 영역의 두께, 및 Ti 리치 영역의 면적을 산출하였다. 결과를 표 5에 나타내었다.

실시예 7 내지 9에서는, 질소 분위기와 진공 분위기를 조합하여 가열 접합을 행하였고, 접합층의 질화규소 기판측에 TiN(질화티타늄)이 많이 생성되고, 확산 영역이 작았다. 한편, 실시예 10에서는, 열처리 시간이 짧기 때문에 Ti 리치 영역의 면적이 작았다. 이것으로부터, 열처리 조건에 의해 Ti 리치 영역 등의 확산 영역의 범위를 제어할 수 있음을 알 수 있다.

실시예 및 비교예에 관한 회로 기판에 대하여 구리 회로판의 접합 강도, TCT 신뢰성을 평가하였다. 구리 회로판의 접합 강도로서 세라믹 기판에 대한 구리 회로판의 박리 강도를 구하였다. 또한, -40℃×30분 유지→실온(25℃)×10분 유지→175℃×30분 유지→실온(25℃)×10분 유지를 1사이클로 한 TCT를 1000사이클 반복하였다. TCT 후, 구리 회로판의 박리, 세라믹 기판의 크랙의 발생 등의 문제의 유무를 확인함으로써 TCT 신뢰성을 평가하였다. 또한, 문제가 발생하지 않은 회로 기판에 대하여 세라믹 기판에 대한 구리 회로판의 박리 강도를 측정하고, TCT 전의 박리 강도로부터의 저하율을 산출하였다. 결과를 표 6에 나타내었다.

표 6으로부터 알 수 있는 바와 같이, 실시예 1 내지 10에 관한 회로 기판에서는, 박리 강도가 높거나 또는 박리 강도의 저하율이 낮다. 따라서, 0.7㎜ 이상, 나아가 1㎜ 이상의 두께를 갖는 구리 회로판을 세라믹 기판에 접합시킨 회로 기판이어도, TCT 특성을 높일 수 있음을 알 수 있다.

실시예 1 내지 10에 따른 회로 기판에 대하여 -40℃×30분 유지→실온(25℃)×10분 유지→175℃×30분 유지→실온(25℃)×10분 유지를 1사이클로 한 TCT를 3000사이클 및 5000사이클 반복하여 행하였다. 3000사이클 또는 5000사이클의 TCT 후에, 구리 회로판의 박리, 세라믹 기판의 크랙의 발생 등의 문제의 유무를 확인하였다. 5000사이클의 TCT 후의 세라믹 기판에 대한 구리 회로판의 박리 강도를 측정하였다. 결과를 표 7에 나타내었다.

표 7에 나타내는 바와 같이, 600MPa 이상의 3점 굽힘 강도를 갖는 질화규소 기판을 사용한 실시예 1 내지 3 및 실시예 6 내지 10에 관한 질화규소 회로 기판은, 우수한 TCT 특성을 나타낸다. 활성 금속 납재에 Sn을 첨가한 실시예 7 내지 9에 관한 질화규소 기판의 접합 강도는 높고, 5000사이클의 TCT 후에 있어서의, 질화규소 기판에 대한 구리 회로판의 박리 강도가 높고, 또한 박리 강도의 저하율이 낮았다.

실시예 1 내지 10에 관한 회로 기판의 구리 회로판 상에 반도체 소자를 탑재하기 위해서, CCD 카메라에 의해 위치 검출을 행하고, 검출 가능한 구리 회로판 단부로부터의 최단 위치를 측정하였다. 또한, 비교예 4로서, 단면의 내각의 각도 θ이 80°인 구리 회로판을 준비하고, 마찬가지로 검출 가능한 구리 회로판 단부로부터의 최단 위치를 측정하였다. 결과를 표 8에 나타내었다.

표 8로부터 알 수 있는 바와 같이, 실시예 1 내지 10에 관한 회로 기판에서는, 검출 가능한 구리 회로판 단부로의 최단 위치가 0.1㎜였다. 이와 같이, 실시예 1 내지 10에 관한 회로 기판에서는, CCD 카메라 등에 의해 단부로부터 0.1㎜의 위치를 검출할 수 있다. 따라서, 실시예 1 내지 10에 관한 회로 기판에서는, 구리 회로판의 단부로부터 0.1㎜의 위치를 포함하는 영역을 반도체 소자 탑재부로서 사용할 수 있다. 이에 비해, 비교예 4에 관한 구리 회로판과 같이, 단면의 내각의 각도 θ가 80°인 경우, 구리 회로판의 단부로부터 1.2㎜ 이상 이격된 위치가 아니면 검출할 수 없었다.

상기 실시 형태는, 예로서 제시한 것이며, 발명의 범위를 한정하는 것은 의도하고 있지 않다. 상기 실시 형태는, 그 밖의 다양한 형태로 실시되는 것이 가능하고, 발명의 요지를 일탈하지 않는 범위에서, 다양한 생략, 치환, 변경 등을 행할 수 있다. 상기 실시 형태나 그 변형예는, 발명의 범위나 요지에 포함됨과 함께, 특허 청구 범위에 기재된 발명과 그 균등의 범위에 포함된다. 또한, 전술한 각 실시 형태는, 서로 조합하여 실시할 수 있다.

Claims

제1면과, 상기 제1면에 대향하는 제2면을 갖는 세라믹 기판과,
상기 세라믹 기판의 상기 제1면 및 상기 제2면 중 적어도 한쪽 상에 설치되고, 0.7㎜ 이상의 두께 T(mm)와, 단면에 있어서 85° 이상 95° 이하의 각도 θ의 내각과, 표면에 설치된 25㎟ 이상의 반도체 소자 탑재부를 갖는 구리 회로판과,
상기 세라믹 기판과 상기 구리 회로판을 접합하는 접합층을 구비하고,
상기 접합층은,
상기 구리 회로판의 외측으로 비어져 나오고, 또한 상기 구리 회로판의 측면을 따라서 기어오르도록 설치되고, 0.1㎜ 이상 1.0㎜ 이하의 비어져 나옴량 W1과, 0.05T(mm) 이상 0.6T(mm) 이하의 기어오름량 W2를 갖는 비어져 나옴부를 구비하는, 회로 기판.
제1항에 있어서, 상기 세라믹 기판은, 0.1㎜ 이상 1.0㎜ 이하의 두께를 갖는 질화규소 기판인, 회로 기판.
제1항에 있어서, 상기 구리 회로판은, 1㎜ 이상의 상기 두께 T(mm)를 갖는 회로 기판.
제1항에 있어서, 상기 구리 회로판은, 단면에 있어서 89° 이상 91° 이하의 각도 θ의 상기 내각을 갖는 회로 기판.
제1항에 있어서, 상기 구리 회로판은, 7㎜ 이하의 상기 두께 T(mm)를 갖는 회로 기판.
제1항에 있어서, 상기 구리 회로판은, 100㎟ 이상의 상기 반도체 소자 탑재부를 갖는 회로 기판.
제1항에 있어서, 상기 접합층은, Ag, Cu 및 Ti를 함유하는, 회로 기판.
제7항에 있어서, 상기 접합층은, Sn 및 In 중 적어도 한쪽을 함유하는, 회로 기판.
제7항 또는 제8항에 있어서, 상기 구리 회로판은,
상기 접합층과의 접합면을 따라 설치되고, 적어도 Ti를 포함하는, 0.01㎜ 이상의 두께의 확산 영역을 갖고,
상기 확산 영역은,
상기 구리 회로판의 폭 방향에 있어서, 상기 접합층과의 접합면을 따라 설치된 제1 확산 영역과,
상기 구리 회로판의 두께 방향에 있어서, 상기 접합층과의 접합면을 따라 설치된 제2 확산 영역과,
상기 제1 확산 영역과 상기 제2 확산 영역의 중첩부에 설치되고, 상기 제1 확산 영역 및 제2 확산 영역의 Ti 농도의 평균값보다도 상기 평균값의 30％ 이상 높은 농도의 Ti를 포함하는 제3 확산 영역을 갖는 회로 기판.
제9항에 있어서, 상기 제3 확산 영역의 면적은, 400㎛² 이상인, 회로 기판.
제1항에 있어서, 상기 세라믹 기판에 대한 상기 구리 회로판의 박리 강도는, 10kN/ｍ 이상인, 회로 기판.
제1항에 있어서, 1000사이클의 TCT 후에 있어서, 상기 세라믹 기판에 대한 상기 구리 회로판의 박리 강도의 저하율은 10％ 이하인, 회로 기판.
제1항에 있어서, 상기 반도체 소자 탑재부는, 상기 구리 회로판의 단부로부터 0.1㎜ 이상 2㎜ 이하의 위치를 포함하도록 설치되는, 회로 기판.
제1항에 있어서, 상기 구리 회로판으로서, 제1 구리 회로판 및 제2 구리 회로판과,
상기 접합층으로서, 상기 세라믹 기판의 제1면과 상기 제1 구리 회로판을 접합하는 제1 접합층, 및 상기 세라믹 기판의 제2면과 상기 제2 구리 회로판을 접합하는 제2 접합층을 구비하는, 회로 기판.
제1항에 기재된 회로 기판과,
상기 반도체 소자 탑재부에 탑재된 반도체 소자를 구비하는, 반도체 장치.