KR20160022744A - 가드 링 구조 및 그 형성 방법 - Google Patents

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쿠오-지 첸
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민-창 리앙
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Abstract

회로 디바이스는 코어 회로부를 포함한다. 본 회로 디바이스는, 제1 도펀트 형태를 갖고, 상기 코어 회로부의 주변 주위에 있고, 제1 가드 링과 제2 가드 링을 포함하는 제1 세트의 가드 링들을 더 포함한다. 본 회로 디바이스는, 상기 제1 도펀트 형태에 반대인 제2 도펀트 형태를 갖는 제2 세트의 가드 링들을 더 포함하며, 상기 제2 세트의 가드 링들 중 적어도 하나의 가드 링은 상기 제1 세트의 가드 링들 중 적어도 하나의 가드 링의 주변 주위에 있고, 상기 제2 세트의 가드 링들은 제3 가드 링과 제4 가드 링을 포함한다.

Description

가드 링 구조 및 그 형성 방법{GUARD RING STRUCTURE AND METHOD OF FORMING THE SAME}
집적 회로 내의 디바이스들 간의 절연 영역들로서 가드 링들이 사용된다. 가드 링들은 인접 디바이스들 간의 간섭을 감소시키기 위하여 회로 디바이스들의 주위를 둘러싼다. 일부 접근법에서, 핀 전계 효과 트랜지스터(Fin field-effect transistor; FinFET) 회로 디바이스들과 연관된 가드 링들은 또한 핀 구조들을 포함한다.
가드 링들은 또한 ESD(electrostatic discharge) 이벤트 동안 회로 디바이스에서 에너지를 소모하는 것을 돕는다. ESD 이벤트는, 큰 흐름의 전기가 한 소자로부터 다른 소자로 흐를 때 발생한다. 가드 링은, 회로 디바이스에의 손상의 위험성을 감소시키기 위하여 큰 흐름의 전기를 보내는 것을 돕는 데 사용된다. 가드 링들은 회로 디바이스 내의 홀딩 전압(holding voltage)에 영향을 미친다. 홀딩 전압은, ESD 이벤트 동안 에너지를 소실시키는 가드 링들의 능력에 관련된다. 일부 접근법에서, 인접 가드 링들 사이의 공간은, 회로 디바이스의 홀딩 전압을 증가시키기 위하여 증대된다.
본 개시의 태양은, 첨부된 도면과 함께 이해될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업 표준 관행에 따라, 다양한 특징부(feature)들은 일정한 비례에 따라 도시된 것이 아님이 주목된다. 사실상, 다양한 피쳐들의 치수는, 논의의 명료성을 위하여 임의로 증가되거나 축소될 수도 있다.
도 1은 일부 실시예들에 따른 가드 링들을 포함하는 회로 디바이스의 상면도이다.
도 2a는 일부 실시예들에 따른 제1 방향의 가드 링들의 일부의 상면도이다.
도 2b는 일부 실시예들에 따른 제2 방향의 가드 링들의 일부의 상면도이다.
도 3a 내지 도 3f는 일부 실시예들에 따른 다양한 가드 링 레이아웃들의 상면도이다.
도 4는 일부 실시예들에 따른 가드 링들의 제조 방법의 흐름도이다.
다음 개시는 제공된 주제의 상이한 특징들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 본 개시를 단순화하기 위하여 구성 요소들 및 배열의 특정 예들이 이하에 설명되어 있다. 이들은 물론 단지 예들이며, 제한되고자 함이 아니다. 예컨대, 다음의 설명에서 제2 특징부 위의 또는 그 상의 제1 특징부의 형성은, 제1 및 제2 특징부들이 직접 접촉하여 형성되는 실시예들을 포함할 수도 있고, 또한 제1 특징부와 제2 특징부 사이에 추가적인 특징부들이 형성될 수도 있어 제1 및 제2 특징부들이 직접 접촉하지 않을 수도 있는 실시예들을 포함할 수도 있다. 부가적으로, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수도 있다. 이 반복은, 단순성와 명료성을 위한 것이며, 그 자체로 다양한 실시예들 및/또는 논의된 구성들 간의 관계를 지시하지 않는다.
또한, "바로 아래에(beneath)", "아래에(below)", "더 낮은(lower)", "보다 위에(above)", "더 위의(upper)" 등과 같은 공간적으로 관련된 용어들이, 도면들에 도시된 바와 같은 하나의 소자 또는 특징부의 다른 소자(들) 또는 특징부(들)에 대한 관계를 설명하기 위하여, 설명의 편의를 위해 여기서 사용될 수도 있다. 이 공간적으로 관련된 용어들은, 도면에 나타낸 방향 외에, 사용 또는 동작시 디바이스의 상이한 방향들을 포함하고자 한다. 본 장치는 달리 방향지워질 수도 있고(90도 회전되거나 다른 방향에서), 여기서 사용된 공간적으로 관련된 기술자들은 따라서 유사하게 해석될 수도 있다.
도 1은 일부 실시예들에 따른 가드 링들을 포함하는 회로 디바이스(100)의 상면도이다. 회로 디바이스(100)는 코어 회로부(110)를 포함한다. 회로 디바이스(100)는 코어 회로부(110)의 주변을 둘러싸는 제1 세트의 가드 링들(120)을 더 포함한다. 회로 디바이스(100)는, 제1 세트의 가드 링들(120)의 주변을 둘러싸는 제2 세트의 가드 링들(130)을 더 포함한다. 제1 세트의 가드 링들(120)은 제2 세트의 가드 링들(130)과는 반대의 도펀트 형태를 갖는다. 제1 세트의 가드 링들(120)의 외부 표면은 제2 세트의 가드 링들(130)의 내부 표면과 접촉한다.
코어 회로부(110)는 원하는 기능 또는 작업을 수행하기 위한 능동 소자를 포함한다. 일부 실시예들에서, 코어 회로부(110)에서의 능동 소자는, 회로의 입력/출력(I/O)부들에서 능동 소자보다 작은 게이트 길이를 갖는다. 일부 실시예들에서, 코어 회로부(110)에서의 능동 소자는, 회로의 I/O부들에서 능동 소자보다 낮은 동작 전압을 갖는다. 일부 실시예들에서, 능동 소자들은 전계 효과 트랜지스터(Field-Effect Transistors; FETs), 핀 FET(FinFETs), 바이폴라 트랜지스터(BJTs), 또는 다른 형태의 능동 소자들을 포함한다. 일부 실시예들에서, 코어 회로부(110)는 또한, 레지스터, 커패시터와 같은 수동 소자, 또는 다른 형태의 수동 소자를 포함한다. 일부 실시예들에서, 코어 회로부(110)는 기판에서, 예컨대 소스 및 드레인 영역들에서 복수의 도핑된 영역들을 포함한다.
제1 세트의 가드 링들(120)은 코어 회로부(110)의 주변 주위에 제1 가드 링(122)을 포함한다. 제1 세트의 가드 링들(120)의 각 가드 링은, 코어 회로부(110)를 포함하는 기판 내에 도핑된 영역을 포함한다. 일부 실시예들에서, 제1 세트의 가드 링들(120) 중 적어도 하나의 가드 링은, 핀 구조들과 같은 접촉 특징부들을 포함하여, 에너지 소실 경로를 제공한다. 일부 실시예들에서, 제1 가드 링(122)은 코어 회로부(110)의 가장 근접한 도핑된 영역과 직접 접촉되어 있다. 일부 실시예들에서, 제1 가드 링(122)은, 코어 회로부(110)의 가장 근접한 도핑된 영역의 도핑 형태에 반대인 도핑 형태를 포함한다. 일부 실시예들에서, 제1 가드 링(122)은 코어 회로부(110)의 가장 근접한 도핑 영역으로부터 분리되어 있다.
제1 세트의 가드 링들(120)은 제2 가드 링(124)을 더 포함한다. 제2 가드 링(124)은 제1 가드 링(122)과 동일한 도펀트 형태를 갖는다. 제2 가드 링(124)은 제1 가드 링(122)과 직접 접촉되어 있다. 일부 실시예들에서, 제2 가드 링(124)의 형상은 제1 가드 링(122)의 형상과 일치한다. 일부 실시예들에서, 제2 가드 링(124)의 도펀트 농도는 제1 가드 링(122)의 도펀트 농도와 동일하다. 일부 실시예들에서, 제2 가드 링(124)의 도펀트 농도는 제1 가드 링(122)의 도펀트 농도와는 상이하다. 일부 실시예들에서, 제2 가드 링(124)의 폭은 제1 가드 링(122)의 폭과 동일하다. 일부 실시예들에서, 제2 가드 링(124)의 폭은 제1 가드 링(122)의 폭과는 상이하다.
도 1은 제1 세트의 가드 링들(120)에서 2개의 가드 링들, 즉 제1 가드 링(122)과 제2 가드 링(124)을 포함한다. 일부 실시예들에서, 제1 세트의 가드 링(120)에 2개보다 많은 가드 링들이 포함한다. 일부 실시예들에서, 부가적인 가드 링들 중 적어도 하나의 가드 링은, 제1 가드 링(122) 또는 제2 가드 링(124) 중 적어도 하나의 가드 링과 동일한 폭을 갖는다. 일부 실시예들에서, 부가적인 가드 링들 중 적어도 하나의 가드 링은, 제1 가드 링(122) 또는 제2 가드 링(124) 중 적어도 하나의 가드 링과는 상이한 폭을 갖는다. 일부 실시예들에서, 부가적인 가드 링들 중 적어도 하나의 가드 링은, 제1 가드 링(122) 또는 제2 가드 링(124) 중 적어도 하나의 가드 링과는 상이한 도펀트 농도를 갖는다. 일부 실시예들에서, 부가적인 가드 링들 중 적어도 하나의 가드 링은, 제1 가드 링(122) 또는 제2 가드 링(124) 중 적어도 하나의 가드 링과 동일한 도펀트 농도를 갖는다.
제2 세트의 가드 링들(130)은 제1 세트의 가드 링들(120)에 인접한 제3 가드 링(132)을 포함한다. 제3 가드 링(132)은 제1 세트의 가드 링들(120) 중 가장 근접한 가드 링과 직접 접촉한다. 제2 세트의 가드 링들(130)은 제1 세트의 가드 링들(120)과는 반대의 도펀트 형태를 갖는다.
제2 세트의 가드 링들(130)은 제4 가드 링(134)을 더 포함한다. 제4 가드 링(134)은 제3 가드 링(132)과 동일한 도펀트 형태를 갖는다. 제4 가드 링(134)은 제3 가드 링(132)과 직접 접촉되어 있다. 일부 실시예들에서, 제4 가드 링(134)의 형상은 제3 가드 링(132)의 형상과 일치한다. 일부 실시예들에서, 제4 가드 링(134)의 도펀트 농도는 제3 가드 링(132)의 도펀트 농도와 동일하다. 일부 실시예들에서, 제4 가드 링(134)의 도펀트 농도는 제3 가드 링(132)의 도펀트 농도와는 상이하다. 일부 실시예들에서, 제4 가드 링(134)의 폭은 제3 가드 링(132)의 폭과 동일하다. 일부 실시예들에서, 제4 가드 링(134)의 폭은 제3 가드 링(132)의 폭과는 상이하다.
도 1은 제2 세트의 가드 링들(130)에서 2개의 가드 링들, 즉 제3 가드 링(132) 및 제4 가드 링(134)을 포함한다. 일부 실시예들에서, 제2 세트의 가드 링들(130)에 2개보다 많은 가드 링들이 포함된다. 일부 실시예들에서, 부가적인 가드 링들 중 적어도 하나의 가드 링은, 제3 가드 링(132) 또는 제4 가드 링(134) 중 적어도 하나의 가드 링과 동일한 폭을 갖는다. 일부 실시예들에서, 부가적인 가드 링들 중 적어도 하나의 가드 링은, 제3 가드 링(132) 또는 제4 가드 링(134) 중 적어도 하나의 가드 링과는 상이한 폭을 갖는다. 일부 실시예들에서, 부가적인 가드 링들 중 적어도 하나의 가드 링은, 제3 가드 링(132) 또는 제4 가드 링(134) 중 적어도 하나의 가드 링과는 상이한 도펀트 농도를 갖는다. 일부 실시예들에서, 부가적인 가드 링들 중 적어도 하나의 가드 링은, 제3 가드 링(132) 또는 제4 가드 링(134) 중 적어도 하나의 가드 링과 동일한 도펀트 농도를 갖는다.
도 1은 제1 세트의 가드 링들(120)의 주변 주위의 제2 세트의 가드 링들(130)을 포함한다. 일부 실시예들에서, 제1 세트의 가드 링들(120) 및 제2 세트의 가드 링들(130)은 교대로 배열된다. 예컨대, 제1 가드 링(122)은 코어 회로부(110)에 가장 근접하고, 제3 가드 링(132)은 제1 가드 링의 주변 주위에 있고, 제2 가드 링(124)은 제3 가드 링의 주변 주위에 있고, 제4 가드 링(134)은 제2 가드 링의 주변 주위에 있다.
일부 실시예들에서, 제1 세트의 가드 링들(120)은 p형 도펀트를 포함하고, 제2 세트의 가드 링들(130)은 n형 도펀트를 포함한다. 일부 실시예들에서, 제1 세트의 가드 링들(120)은 n형 도펀트를 포함하고, 제2 세트의 가드 링들(130)은 p형 도펀트를 포함한다. 일부 실시예들에서, p형 도펀트는 붕소, BF2, 또는 다른 적합한 p형 도펀트로부터 선택된다. 일부 실시예들에서, n형 도펀트는 인, 비소, 또는 다른 적합한 n형 도펀트로부터 선택된다.
일부 실시예들에서, 코어 회로부(110)는 FinFET 능동 소자들을 포함한다. 일부 실시예들에서, 제1 세트의 가드 링들(120) 또는 제2 세트의 가드 링들(130) 중 적어도 하나의 가드 링은 핀 구조들을 포함한다.
인접한 가드 링들 사이의 공간들을 포함하는 다른 접근법과 비교하면, 회로 디바이스(100)는, 제1 세트의 가드 링들(120)이 제2 세트의 가드 링들(130)과 접촉하고 있기 때문에, 칩 영역의 감소를 용이하게 한다. 제1 세트의 가드 링들(120)의, 제2 세트의 가드 링들(130)과는 반대의 도펀트 형태 또한, 회로 디바이스(100)의 홀딩 전압을 증가시키는 것을 돕고, ESD(electro-static discharge) 이벤트 동안 회로 디바이스로의 손상 위험성을 감소시키는 것을 돕는다. 반대의 도펀트 형태는 또한, 이웃하는 회로 디바이스들 간의 간섭을 감소시키는 것을 돕기 위하여, 인접하는 회로 디바이스들, 예컨대 회로 디바이스들(100) 간의 증가된 절연을 제공하는 것을 돕는다.
도 2a는 일부 실시예들에 따른 제1 방향의 가드 링들의 일부의 상면도이다. 제1 세트의 가드 링들(220)은 제1 세트의 가드 링들(120)(도 1)과 유사하다. 제2 세트의 가드 링들(230)은 제2 세트의 가드 링들(130)과 유사하다. 제1 세트의 가드 링들(220)은 제1 가드 링(122)과 유사한 제1 가드 링(222)을 포함한다. 제1 세트의 가드 링들(220)은 또한 제2 가드 링(124)과 유사한 제2 가드 링(224)을 포함한다. 제1 세트의 가드 링들(220)은 또한 제1 가드 링(222)에서 그리고 제2 가드 링(224)에서 다수의 핀 구조들(250)을 포함한다. 제2 세트의 가드 링들(230)은 제3 가드 링(132)과 유사한 제3 가드 링(232)을 포함한다. 제2 세트의 가드 링들(230)은 제4 가드 링(134)과 유사한 제4 가드 링(234)을 더 포함한다. 제2 세트의 가드 링들(230)은 또한 제3 가드 링(232)에서 그리고 제4 가드 링(234)에서 다수의 핀 구조들(260)을 포함한다.
제1 가드 링(222) 내의 핀 구조들(250)은, 회로 디바이스, 예컨대 회로 디바이스(100)(도 1)의 기판의 상부면에 평행한 방향으로 거리 S만큼 서로 떨어져 있다. 인접하는 핀 구조들(250) 간의 거리 S는 제1 가드 링(222)의 형성을 위한 처리 룰에 기초하여 결정된다. 처리 룰은, 회로 디바이스의 적절한 기능을 보장하는 것을 돕기 위하여 충분한 소자 크기 및 공간을 제공하기 위하여 생산 처리 동안 사용된 설계 룰을 포함한다. 일부 실시예들에서, 각 핀 구조(250)는 적어도 하나의 접촉부를 포함한다. 일부 실시예들에서, 제1 가드 링(222)에서의 각 핀 구조(250)로부터의 접촉부들은 연결선에 의하여 함께 연결된다. 일부 실시예들에서, 연결선은 기준 전압, 예컨대 그라운드 전압에 연결된다. 일부 실시예들에서, 제1 가드 링(222)에서의 핀 구조(250)로부터의 적어도 하나의 접촉부는, 제1 가드 링에서의 다른 핀 구조(250)의 접촉부로부터 분리되어 있다.
제2 가드 링(224) 내의 핀 구조들(250)은 제1 가드 링(222)에서의 핀 구조들(250)과 유사하다. 제2 가드 링(224)에서의 핀 구조들(250)은 제1 가드 링(222)에서의 핀 구조들(250)에 관하여 오프셋되어 있다. 오프셋 배열은, 제2 가드 링(224)에서의 핀 구조(250)의 부분이, 제1 가드 링에서의 인접하는 핀 구조들 간의 공간에 수직인 방향으로 제1 가드 링(222)에서의 핀 구조(250)와 중첩한다는 것을 의미한다. 일부 실시예들에서, 제1 가드 링(222)에서의 핀 구조와 중첩하는 제2 가드 링(224)에서의 핀 구조(250)의 부분은 약 30% 내지 약 70%의 범위이다. 일부 실시예들에서, 제1 가드 링(222)에서의 핀 구조와 중첩하는 제2 가드 링(224)에서의 핀 구조(250)의 부분은 약 45% 내지 약 55%의 범위이다. 중첩 부분이 너무 작으면, 인접하는 가드 링들에서의 핀 구조들(250)의 형성이 어려워진다. 중첩 부분이 너무 크면, ESD(electro-static discharge) 이벤트 동안 에너지를 소실하는 제1 세트의 가드 링들(220)의 능력은, 제1 세트의 가드 링들에서의 접촉부들의 보다 낮은 밀도로 인하여 감소된다.
일부 실시예들에서, 제2 가드 링(224)에서의 적어도 하나의 핀 구조(250)의 접촉부는, 제1 가드 링(222)에서의 적어도 하나의 핀 구조의 접촉부에 전기적으로 연결된다. 일부 실시예들에서, 제2 가드 링(224)에서의 모든 핀 구조들(250)의 접촉부들은, 제1 가드 링(222)에서의 모든 핀 구조들의 접촉부들로부터 분리되어 있다.
제3 가드 링(232) 내의 핀 구조들(260)은, 회로 디바이스, 예컨대 회로 디바이스(100)(도 1)의 기판의 상부면에 평행한 방향으로 서로 떨어져 있다. 인접하는 핀 구조들(260) 간의 공간은 제3 가드 링(232)의 형성을 위한 처리 룰에 기초하여 결정된다. 일부 실시예들에서, 인접하는 핀 구조(260) 간의 공간은 인접하는 핀 구조들(250) 간의 공간과 동일하다. 일부 실시예들에서, 인접하는 핀 구조들(260) 간의 공간은 인접하는 핀 구조들(250) 간의 공간과는 상이하다. 각 핀 구조(260)는 적어도 하나의 접촉부를 포함한다. 일부 실시예들에서, 제3 가드 링(232)에서의 각 핀 구조(260)로부터의 접촉부들은 연결선에 의하여 함께 연결된다. 일부 실시예들에서, 연결선은 기준 전압, 예컨대 그라운드 전압에 연결되어 있다. 일부 실시예들에서, 제3 가드 링(232)에서의 핀 구조(260)로부터의 적어도 하나의 접촉부는, 제3 가드 링에서의 다른 핀 구조(260)의 접촉부로부터 분리되어 있다.
제4 가드 링(234) 내의 핀 구조들(260)은 제3 가드 링(232)에서의 핀 구조들(260)에 유사하다. 제4 가드 링(234)에서의 핀 구조들(260)은 제3 가드 링(232)에서의 핀 구조들(260)에 관하여 오프셋되어 있다. 일부 실시예들에서, 제3 가드 링(232)에서의 핀 구조와 중첩하는 제4 가드 링(234)에서의 핀 구조(260)의 부분은 약 30% 내지 약 70%의 범위이다. 일부 실시예들에서, 제3 가드 링(232)에서의 핀 구조와 중첩하는 제4 가드 링(234)에서의 핀 구조(260)의 부분은 약 50% 부터의 범위이다. 일부 실시예들에서, 제3 가드 링(232)에서의 핀 구조와 중첩하는 제4 가드 링(234)에서의 핀 구조(260)의 부분은, 제1 가드 링(222)에서의 핀 구조와 중첩하는 제2 가드 링(224)에서의 핀 구조(250)의 부분과 동일하다. 일부 실시예들에서, 제3 가드 링(232)에서의 핀 구조와 중첩하는 제4 가드 링(234)에서의 핀 구조(260)의 부분은, 제1 가드 링(222)에서의 핀 구조와 중첩하는 제2 가드 링(224)에서의 핀 구조(250)의 부분과는 상이하다. 중첩 부분이 너무 작으면, 인접하는 가드 링들에서의 핀 구조들(260)의 형성은 어려워진다. 중첩 부분이 너무 크면, ESD 이벤트 동안 에너지를 소실하는 제2 세트의 가드 링들(230)의 능력은, 제2 세트의 가드 링들에서의 접촉부들의 보다 낮은 밀도로 인하여 감소된다.
일부 실시예들에서, 제3 가드 링(232)에서의 적어도 하나의 핀 구조(260)는, 제2 가드 링(224)에서의 적어도 하나의 핀 구조(250)와 정렬된다. 정렬된다는 것은, 적어도 하나의 핀 구조(260)의 방향에 수직인 제1 표면이 적어도 하나의 핀 구조(250)의 제1 표면과 일치하고(in line with), 제1 표면에 반대인 적어도 하나의 핀 구조(260)의 제2 표면은, 제1 표면에 반대인 적어도 하나의 핀 구조(250)의 제2 표면과 일치한다는 것을 의미한다. 일부 실시예들에서, 제3 가드 링(232)에서의 모든 핀 구조들(260)은 제2 가드 링(224)에서의 모든 핀 구조들(250)에 관하여 오프셋되어 있다.
일부 실시예들에서, 제4 가드 링(234)에서의 적어도 하나의 핀 구조(260)의 접촉부는, 제3 가드 링(232)에서의 적어도 하나의 핀 구조의 접촉부와 전기적으로 연결된다. 일부 실시예들에서, 제4 가드 링(234)에서의 모든 핀 구조들(260)의 접촉부들은, 제3 가드 링(232)에서의 모든 핀 구조들의 접촉부들로부터 분리되어 있다.
도 2b는 일부 실시예들에 따른 제2 방향의 가드 링들의 일부의 상면도이다. 도 2b는 도 2a에서와 유사한 요소들을 포함하고, 유사한 요소들은 동일한 참조 번호를 갖는다. 도 2b의 제2 방향은 도 2a로부터의 제1 방향에 수직이다. 제1 방향(도 2a)에서의 핀 구조들(250)과 비교하여, 제1 세트의 가드 링들(220)의 인접하는 핀 구조들(250) 간의 거리는 제2 방항(도 2b)에서 더 작다. 일부 실시예들에서, 제1 세트의 가드 링들(220)에서의 인접하는 핀 구조들(250)은 제2 방향으로 접촉하고 있다. 유사하게, 제2 방향에서의 핀 구조들(260)은, 제1 방향에서의 핀 구조들(260)과 비교하여 보다 작은 분리 거리를 갖는다. 일부 실시예들에서, 제2 방향에서의 인접하는 핀 구조들(260)은 서로 접촉되어 있다.
인접하는 핀 구조들(250)과 인접하는 핀 구조들(260)은, 제1 방향과 비교하여 제2 방향에서의 감소된 처리 변동에 의하여 함께 더 근접하게 형성될 수 있다. 일부 실시예들에서, 제2 방향으로 연장하는 제1 가드 링(222)에서의 적어도 하나의 핀 구조(250)는, 제2 방향으로 연장하는 제2 가드 링(224)에서의 적어도 하나의 핀 구조(250)와 정렬된다. 일부 실시예들에서, 제2 방향으로 연장하는 제1 가드 링(222)에서의 모든 핀 구조들(250)은, 제2 방향으로 연장하는 제2 가드 링(224)에서의 모든 핀 구조들(250)로부터 오프셋된다. 일부 실시예들에서, 제2 방향으로 연장하는 제3 가드 링(232)에서의 적어도 하나의 핀 구조(260)는, 제2 방향으로 연장하는 제4 가드 링(234)에서의 적어도 하나의 핀 구조(260)와 정렬된다. 일부 실시예들에서, 제2 방향으로 연장하는 제3 가드 링(232)에서의 모든 핀 구조들(260)은, 제2 방향으로 연장하는 제4 가드 링(234)에서의 모든 핀 구조들(260)로부터 오프셋되어 있다. 일부 실시예들에서, 제2 방향으로 연장하는 제3 가드 링(232)에서의 적어도 하나의 핀 구조(260)은, 제2 방향으로 연장하는 제2 가드 링(224)에서의 적어도 하나의 핀 구조(250)와 정렬된다. 일부 실시예들에서, 제2 방향으로 연장하는 제3 가드 링(232)에서의 모든 핀 구조들(260)은, 제2 방향으로 연장하는 제2 가드 링(224)에서의 모든 핀 구조들(250)로부터 오프셋되어 있다.
일부 실시예들에서, 도 2a로부터의 핀 구조들(250) 및 핀 구조들(260)의 배열은, 도 2b로부터의 핀 구조들(250) 및 핀 구조들(260)의 배열과 병합되어, 코어 회로부, 예컨대 코어 회로부(110)(도 1)의 전체 주변을 둘러싸는 가드 링들을 형성한다. 예컨대, 일부 실시예들에서, 제1 방향은 도 1의 수직 방향이고, 제2 방향은 도 1의 수평 방향이다.
도 3a 내지 도 3f는 일부 실시예들에 따른 다양한 가드 링 레이아웃의 상면도이다. 도 3a 내지 도 3f는 가드 링들의 상이한 부품들의 형상 및 방향에 대한 다양한 상이한 레이아웃 옵션들을 포함한다. 도 3a 내지 도 3f는 회로 디바이스(100)(도 1)과 유사한 요소들을 포함하고, 유사한 요소들은 200만큼 큰 동일한 참보 번호를 갖는다. 도 1 내지 도 2b에서와 같은 직사각형의 도핑된 영역들과 대조하여, 도 3a 내지 도 3f로부터의 가드 링들의 형상 및 방향은 도핑된 영역들에 대한 대안적인 기하 구조의 예들이다. 도 3a 내지 도 3f는 단지 예들이며, 현재 설명의 상이한 변형을 제한하고자 함은 아니다.
도 3a는 체크 패턴으로 배열된 가드 링들(322~334)의 부품부들의 일련의 정사각형 형상의 영역을 포함한다. 도 3a는 제1 가드 링(322)과 제3 가드 링(332) 사이에 제2 가드 링(324)을 포함한다. 일부 실시예들에서, 코어 회로부, 예컨대 코어 회로부(110)(도 1)는 제1 가드 링(322)에 가장 근접하에 위치된다. 일부 실시예들에서, 코어 회로부는 제4 가드 링(334)에 가장 근접하게 위치된다.
도 3b는 가드 링들(322~334)의 부품부들의 원형 배열을 포함한다. 도 3b는, 코어 회로부(미도시)의 제1 부분에 인접한 제1 가드 링(322)과, 코어 회로부의 제2 부분에 인접한 제3 가드 링(332)를 포함한다. 제2 가드 링(324)은 코어 회로부의 제2 부분 주위에 제3 가드 링(332)의 주변 주위에 있다. 제4 가드 링(334)은 코어 회로부의 제1 부분 주위에 제1 가드 링(322)의 주변 주위에 있다.
도 3c는 가드 링들(322~334)의 부품부들의 사다리꼴 배열이다. 도 3c는 제1 가드 링(322)과 제2 가드 링(324)의 교대를 포함하고, 여기서 제1 가드 링의 크기는 제2 가드 링의 크기보다 크다. 유사하게, 제3 가드 링(332)은 제4 가드 링(334)과 교대로 배열되고, 제4 가드 링은 제3 가드 링보다 큰 크기를 갖는다. 제3 가드 링(332)은 제1 가드 링(322)과 일치되고, 제4 가드 링(334)은 제2 가드 링(324)과 일치되어, 가드 링들(322~334)의 조합의 일관된 두께를 유지한다. 일부 실시예들에서, 코어 회로부, 예컨대 코어 회로부(110)(도 1)는 제1 가드 링(322)과 제2 가드 링(324)에 가장 근접하게 위치된다. 일부 실시예들에서, 코어 회로부는 제3 가드 링(332)과 제4 가드 링(334)에 가장 근접하게 위치된다.
도 3d는 가드 링들(322~334)의 부품부들의 자유 형태의 다각형 배열이다. 도 3d의 자유 형태의 다각형 형상은, 유사한 도펀트 형태의 인접한 가드 링으로 연장하는 하나의 가드 링으로부터의 돌출부들을 포함한다. 예컨대, 제1 가드 링(322)으로부터의 돌출부들은 제2 가드 링(324)의 특징부들 사이에서 연장한다. 그러나, 자유 형태의 다각형 형상은 이 배열에 한정되지 않는다. 일부 실시예들에서, 코어 회로부, 예컨대 코어 회로부(110)(도 1)는 제1 가드 링(322)과 제2 가드 링(324)에 가장 근접하게 위치된다. 일부 실시예들에서, 코어 회로부는 제3 가드 링(332)과 제4 가드 링(334)에 가장 근접하게 위치된다.
도 3e는 가드 링들(322~334)의 부품부들의 6각형 배열이다. 6각형 배열은 제1 가드 링(322)과 제2 가드 링(324) 사이에 제3 가드 링(332)을 포함한다. 6각형 배열은 또한, 제3 가드 링(332)과 제4 가드 링(334) 사이에 제2 가드 링(324)을 포함한다. 일부 실시예들에서, 동일한 도펀트 형태를 갖는 가드 링들이 서로 인접하여 위치되어 있다. 일부 실시예들에서, 코어 회로부, 예컨대 코어 회로부(110)(도 1)는 제1 가드 링(322)에 가장 근접하게 위치되어 있다. 일부 실시예들에서, 코어 회로부는 제4 가드 링(334)에 가장 근접하게 위치되어 있다.
도 3f는 가드 링들(322~334)의 삼각형 배열이다. 삼각형 배열은, 제3 가드 링(332)의 부분들과 교대하는 제1 가드 링(322)의 부분들과, 제4 가드 링(334)의 부분들과 교대하는 제2 가드 링(324)의 부분들을 포함한다. 제3 가드 링(332)은 제4 가드 링(334)에 인접한다. 일부 실시예들에서, 제1 가드 링(322)은 제2 가드 링(324)에 인접한다. 일부 실시예들에서, 코어 회로부, 예컨대 코어 회로부(110)(도 1)는 제3 가드 링(332)에 가장 근접하게 위치된다. 일부 실시예들에서, 코어 회로부는 제4 가드 링(334)에 가장 근접하게 위치된다.
가드 링들(322~334)의 상이한 배열들은, 현재 설명이 다양한 배열에 어떻게 적용될 수 있는지의 예들로서 제공되고, 포함되어 나타낸 배열들에만 본 설명을 제한하고자 함은 아니다.
도 4는 일부 실시예들에 따라 가드 링들을 제조하는 방법(400)의 흐름도이다. 방법(400)은, 코어 회로부, 예컨대 코어 회로부(110)(도 1)가 형성되는 동작(402)으로 시작한다. 일부 실시예들에서, 코어 회로부는 CMOS 처리를 사용하여 형성된다. 일부 실시예들에서, 코어 회로부는 FinFET 능동 요소들을 포함한다. 일부 실시예들에서, 코어 회로부는, 메모리 소자들, 처리 소자들, 레지스터들 또는 다른 적합한 회로를 포함한다.
동작 404에서, 제1 세트의 가드 링들은 코어 회로부의 주변 주위에 형성된다. 제1 세트의 가드 링들의 각 가드 링은 동일한 도펀트 형태를 포함한다. 일부 실시예들에서, 제1 세트의 가드 링들은 임플란테이션 처리에 의하여 형성된다. 일부 실시예들에서, 제1 세트의 가드 링들은 2개의 가드 링들, 예컨대 제1 가드 링(122)과 제2 가드 링(124)(도 1)을 포함한다. 일부 실시예들에서, 제1 세트의 가드 링들은 2개보다 많은 가드 링들을 포함한다. 일부 실시예들에서, 제1 세트의 가드 링들의 모든 가드 링들은 동시에 형성된다. 일부 실시예들에서, 제1 세트의 가드 링들 중 적어도 하나의 가드 링은 제1 세트의 가드 링들 중 적어도 하나의 다른 가드 링과 연속적으로 형성된다. 일부 실시예들에서, 제1 세트의 가드 링들 중 모든 가드 링들은 동일한 도펀트 농도를 갖도록 형성된다. 일부 실시예들에서, 제1 세트의 가드 링들 중 적어도 하나의 가드 링은, 제1 세트의 가드 링들 중 적어도 하나의 다른 가드 링과는 상이한 도펀트 농도를 갖는다. 일부 실시예들에서, 제1 세트의 가드 링들 중 모든 가드 링들은 동일한 도펀트 종을 갖는다. 일부 실시예들에서, 제1 세트의 가드 링들 중 적어도 하나의 가드 링은, 제1 세트의 가드 링들 중 적어도 하나의 다른 가드 링의 도펀트 종과는 상이한 도펀트 종을 갖는다.
동작 406에서, 제2 세트의 가드 링들이 형성된다. 제2 세트의 가드 링들 중 적어도 하나의 가드 링은, 제1 세트의 가드 링들 중 적어도 하나의 가드 링의 주변 주위에 있다. 제2 세트의 가드 링들의 각 가드 링은 동일한 도펀트 형태를 포함하고, 제1 세트의 가드 링들의 도펀트 형태와 반대이다. 일부 실시예들에서, 제2 세트의 가드 링들은 임플란테이션 처리에 의하여 형성된다. 일부 실시예들에서, 제2 세트의 가드 링들은 2개의 가드 링들, 예컨대 제3 가드 링(132)과 제4 가드 링(134)(도 1)을 포함한다. 일부 실시예들에서, 제2 세트의 가드 링들은 2개보다 많은 가드 링들을 포함한다. 일부 실시예들에서, 제2 세트의 가드 링들의 모든 가드 링들은 동시에 형성된다. 일부 실시예들에서, 제2 세트의 가드 링들 중 적어도 하나의 가드 링은, 제2 세트의 가드 링들 중 적어도 하나의 다른 가드 링과 연속하여 형성된다. 일부 실시예들에서, 제2 세트의 가드 링들의 모든 가드 링들은 동일한 도펀트 농도를 갖도록 형성된다. 일부 실시예들에서, 제2 세트의 가드 링들 중 적어도 하나의 가드 링은, 제2 세트의 가드 링들 중 적어도 하나의 다른 가드 링과는 상이한 도펀트 농도를 갖는다. 일부 실시예들에서, 제2 세트의 가드 링들의 모든 가드 링들은 동일한 도펀트 종을 갖는다. 일부 실시예들에서, 제2 세트의 가드 링들 중 적어도 하나의 가드 링은, 제2 세트의 가드 링들 중 적어도 하나의 다른 가드 링의 도펀트 종과는 상이한 도펀트 종을 갖는다.
선택적인 동작 408에서, 제1 세트의 가드 링들에서 또는 제2 세트의 가드 링들에서 핀 구조들이 형성된다. 일부 실시예들에서, 핀 구조들은 기판의 표면을 에칭함으로써 형성된다. 일부 실시예들에서, 핀 구조들은 기판의 상부 표면 위에 재료를 에피택시얼 성장시킴으로써 형성된다. 일부 실시예들에서, 핀 구조들은 기판의 상부 표면에 평행한 제1 방향을 따라 서로 떨어져 있다. 일부 실시예들에서, 인접하는 가드 링들에서의 핀 구조들은 서로에 관하여 오프셋되어 있다. 일부 실시예들에서, 제1 방향에 수직인 제2 방향에서의 인접하는 핀 구조들 사이의 공간은, 제1 방향에서의 인접하는 핀 구조들 사이의 공간보다 작다. 일부 실시예들에서, 동작 408은 제1 세트의 가드 링들 또는 제2 세트의 가드 링들에서 형성되어 있지 않다. 일부 실시예들에서, 동작 408은, 제1 세트의 가드 링들 중 도핑된 부분들 또는 제2 세트의 가드 링들 중 도핑된 부분들이 기준 전압에 직접 연결되어 있을 때 생략된다.
선택적인 동작 410에서, 제1 세트의 가드 링들 또는 제2 세트의 가드 링들은 기준 전압에 연결되어 있다. 일부 실시예들에서, 기준 전압은 그라운드 전압이다. 핀 구조들을 포함하는 일부 실시예들에서, 다수의 핀 구조들은 기준 전압에 함께 연결되어 있다. 일부 실시예들에서, 제1 세트의 가드 링들 또는 제2 세트의 가드 링들은 적어도 하나의 연결선을 사용하여 기준 전압에 연결되어 있다. 일부 실시예들에서, 동작 410은, 기판을 통하여 에너지를 소실하도록 구성될 때 생략된다.
방법 400의 동작들의 순서는 가변적이다. 예컨대, 일부 실시예들에서, 제2 세트의 가드 링들은 제1 세트의 가드 링들 전에 형성된다. 일부 실시예들에서, 코어 회로부는, 제1 세트의 가드 링들 또는 제2 세트의 가드 링들 중 적어도 하나의 가드 링과 동시에 또는 후속하여 형성된다. 일부 실시예들에서, 방법 400에 부가적인 동작들이 또한 부가된다.
본 설명의 일 태양은 회로 디바이스에 관한 것이다. 본 회로 디바이스는 코어 회로부를 포함한다. 본 회로 디바이스는, 제1 도펀트 형태를 갖는 제1 세트의 가드 링들을 더 포함하고, 제1 세트의 가드 링들은 코어 회로부의 주변 주위에 있고, 제1 세트의 가드 링들은 제1 가드 링과 제2 가드 링을 포함한다. 회로 디바이스는 제2 도펀트 형태를 갖는 제2 세트의 가드 링들을 더 포함하고, 제2 도펀트 형태는 제1 도펀트 형태와 반대이며, 제2 세트의 가드 링들 중 적어도 하나의 가드 링은 제1 세트의 가드 링들 중 적어도 하나의 가드 링의 주변 주위에 있고, 제2 세트의 가드 링들은 제3 가드 링과 제4 가드 링을 포함한다.
본 설명의 다른 태양은 가드 링 구조에 관한 것이다. 가드 링 구조는, 제1 도펀트 형태를 갖는 제1 가드 링을 포함한다. 가드 링 구조는, 제1 도펀트 형태를 갖는 제2 가드 링을 더 포함하고, 제2 가드 링은 제1 가드 링의 주변 주위에 있고, 제1 가드 링과 접촉한다. 가드 링 구조는, 제2 도펀트 형태를 갖는 제3 가드 링을 더 포함하고, 제2 도펀트 형태는 제1 도펀트 형태와 반대이며, 제3 가드 링은 제2 가드 링의 주변 주위에 있고, 제2 가드 링과 접촉한다. 가드 링 구조는, 제2 도펀트 형태를 갖는 제4 가드 링을 더 포함하고, 제4 가드 링은 제3 가드 링의 주변 주위에 있고, 제3 가드 링과 접촉한다.
본 설명의 또다른 태양은 회로 디바이스를 제조하는 방법에 관한 것이다. 본 방법은 코어 회로부를 형성하는 것을 포함한다. 본 방법은 코어 회로부의 주변 주위의 제1 세트의 가드 링들을 형성하는 것을 더 포함하고, 제1 세트의 가드 링들은 제1 도펀트 형태를 갖는다. 본 방법은 제2 도펀트 형태를 갖는 제2 세트의 가드 링들을 형성하는 것을 더 포함하고, 제2 도펀트 형태는 제1 도펀트 형태와 반대이고, 제2 세트의 가드 링들 중 적어도 하나의 가드 링은 제1 세트의 가드 링들 중 적어도 하나의 가드 링의 주변 주위에 있다.
상기는 몇몇 실시예들의 특징들을 개략화한 것이므로, 당업자들은 본 개시의 태양들을 더 잘 이해할 수도 있다. 당업자들은, 당업자들이 여기서 도입된 실시예들의 동일한 목적들을 수행하고, 및/또는 그 동일한 이점들을 달성하기 위하여, 다른 처리들 및 구조들을 설계하거나 수정하기 위한 기반으로서 본 개시를 용이하게 이용할 수도 있다는 것을 이해해야 한다. 당업자들은 또한, 그러한 등가의 구조들은 본 개시의 사상 및 범위로부터 이탈하지 않고, 당업자들은 본 개시의 사상 및 범위로부터 벗어나지 않고 여기서 다양한 변경, 대체, 및 개조를 제작할 수도 있다는 것을 또한 인식해야 한다.

Claims (10)

  1. 회로 디바이스로서,
    코어 회로부;
    제1 도펀트 형태를 갖고, 상기 코어 회로부의 주변 주위에 있고, 제1 가드 링과 제2 가드 링을 포함하는 제1 세트의 가드 링들; 및
    상기 제1 도펀트 형태에 반대인 제2 도펀트 형태를 갖는 제2 세트의 가드 링들로서, 상기 제2 세트의 가드 링들 중 적어도 하나의 가드 링은 상기 제1 세트의 가드 링들 중 적어도 하나의 가드 링의 주변 주위에 있고, 상기 제2 세트의 가드 링들은 제3 가드 링과 제4 가드 링을 포함하는 것인 상기 제2 세트의 가드 링들
    을 포함하는 회로 디바이스.
  2. 제 1 항에 있어서, 상기 제3 가드 링은 상기 제1 가드 링과 상기 제2 가드 링 사이에 있는 것인 회로 디바이스.
  3. 제 1 항에 있어서, 상기 제1 가드 링과 상기 제2 가드 링에 핀(fin) 구조들을 더 포함하는 회로 디바이스.
  4. 제 3 항에 있어서, 상기 제1 가드 링에서의 인접한 핀 구조들은 제1 방향으로 서로로부터 제1 거리만큼 떨어져 있는 것인 회로 디바이스.
  5. 제 4 항에 있어서, 상기 제1 가드 링에서의 인접한 핀 구조들은, i) 상기 제1 방향에 수직인 제2 방향으로 서로로부터 상기 제1 거리보다 작은 제2 거리만큼 떨어져 있거나, 또는 ii) 상기 제1 방향에 수직인 제2 방향으로 서로 접촉하는 것인 회로 디바이스.
  6. 제 3 항에 있어서, 상기 제1 가드 링에서의 인접한 핀 구조들은 서로 연결선으로 연결되는 것인 회로 디바이스.
  7. 제 3 항에 있어서, 상기 제1 가드 링에서의 핀 구조들은 상기 제2 가드 링에서의 핀 구조들에 관하여 오프셋되어 있는 것인 회로 디바이스.
  8. 제 7 항에 있어서, 상기 제1 가드 링에서의 핀 구조의 부분은, 상기 제1 가드 링에서의 인접한 핀 구조들 사이의 공간에 수직인 방향으로 상기 제2 가드 링에서의 핀 구조의 부분과 중첩하는 것인 회로 디바이스.
  9. 가드 링 구조로서,
    제1 도펀트 형태를 갖는 제1 가드 링;
    상기 제1 도펀트 형태를 갖고, 상기 제1 가드 링의 주변 주위에 있으며 상기 제1 가드 링과 접촉하는 제2 가드 링;
    상기 제1 도펀트 형태에 반대인 제2 도펀트 형태를 갖고, 상기 제2 가드 링의 주변 주위에 있으며 상기 제2 가드 링과 접촉하는 제3 가드 링; 및
    상기 제2 도펀트 형태를 갖고, 상기 제3 가드 링의 주변 주위에 있으며 상기 제3 가드 링과 접촉하는 제4 가드 링
    을 포함하는 가드 링 구조.
  10. 회로 디바이스의 제조 방법으로서,
    코어 회로부를 형성하는 것;
    상기 코어 회로부의 주변 주위에 있고 제1 도펀트 형태를 갖는 제1 세트의 가드 링들을 형성하는 것;
    상기 제1 도펀트 형태에 반대인 제2 도펀트 형태를 갖는 제2 세트의 가드 링들을 형성하는 것으로서, 상기 제2 세트의 가드 링들 중 적어도 하나의 가드 링은 상기 제1 세트의 가드 링들 중 적어도 하나의 가드 링의 주변 주위에 있는 것인 상기 제2 세트의 가드 링들을 형성하는 것
    을 포함하는 회로 디바이스의 제조 방법.
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