KR101084110B1 - 저항성을 갖는 다결정실리콘층을 사용한 종단 기술에 기반한 광 검출용 반도체 센서 구조 - Google Patents

저항성을 갖는 다결정실리콘층을 사용한 종단 기술에 기반한 광 검출용 반도체 센서 구조 Download PDF

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Abstract

본 발명은 저항성을 갖는 다결정실리콘층을 사용한 종단 기술(termination technique)에 기초하여, 항복 전압(breakdown voltage) 향상뿐만아니라, 측면 공핍 영역(lateral depletion region)의 확장을 최소화할 수 있으며, 대면적 반도체 센서 어레이에도 적용할 수 있는 반도체 센서 구조에 관한 것이다. 본 발명의 일면에 따른 반도체 센서는, 반도체 기판에 광검출용 복수의 액티브 픽셀들을 포함하는 센서 어레이 영역의 가장 자리 액티브 픽셀로부터, 일정 거리 간격을 두고 상기 센서 어레이 영역의 주위를 둘러싸는 가드 링을 포함하며, 상기 가드 링은 상기 반도체 기판에 도펀트 도핑으로 형성된 제1 가드 링과 제2 가드 링, 및 상기 반도체 기판 위에 형성된 절연막 상에 형성되고 도펀트 도핑된 반절연 다결정실리콘 링을 포함하고, 상기 반절연 다결정실리콘 링은 상기 제1 가드 링과 상기 제2 가드 링 사이에서 상기 제1 가드 링 및 상기 제2 가드 링과 전기적으로 접속되도록 결합된 것을 특징으로 한다.
광검출용 반도체 센서, 반절연 다결정실리콘(SIPOS; semi-insulating polycrystalline silicon)

Description

저항성을 갖는 다결정실리콘층을 사용한 종단 기술에 기반한 광 검출용 반도체 센서 구조{Photon Detecting Semiconductor Sensor Structure Based on Termination Technique using Resistive Poly-Silicon Layer}
본 발명은 반도체 센서 소자 구조에 관한 것으로서, 특히, 저항성을 갖는 다결정실리콘층을 사용한 종단 기술(termination technique)에 기초하여, 항복 전압(breakdown voltage) 향상뿐만아니라, 측면 공핍 영역(lateral depletion region)의 확장을 최소화할 수 있으며, 대면적 반도체 센서 어레이에도 적용할 수 있는 반도체 센서 구조에 관한 것이다.
광 검출용 반도체 센서가 사용되고 있지만, 반도체 센서의 종단에서 발생하는 전기적인 현상으로 인해 여러 가지 문제점이 있어왔다. 예를 들어, 항복 전압(breakdown voltage)이 감소하고, 측면 방향으로 공핍 영역(depletion region)이 확장되는 문제가 반도체 센서의 대면적화를 저해하고 있다. 이는 픽셀 검출기 어플리케이션 결정에 매우 중요한 요소이다.
기존에 항복 전압을 향상시키기 위한 연구가 많이 이루어져 오고 있지만, 항복 전압의 상승과 측면 공핍 영역(lateral depletion region)의 확장 최소화는 서 로 반대적인 관계를 가짐으로 인해, 항복 전압을 향상시킨다 하여도 측면 공핍 영역이 확장되어 대면적 반도체 센서 어레이에 적용하기 어려우며 수율도 저하시키는 문제점이 있다.
따라서, 본 발명은 상술한 문제점을 해결하기 위한 것으로서, 본 발명의 목적은, 저항성을 갖는 다결정실리콘층을 사용한 종단 기술(termination technique)에 기초하여, 항복 전압(breakdown voltage) 향상뿐만아니라, 측면 공핍 영역(lateral depletion region)의 확장을 최소화할 수 있으며, 대면적 반도체 센서 어레이에도 적용할 수 있는 반도체 센서 구조를 제공하는 데 있다.
먼저, 본 발명의 특징을 요약하면, 상기와 같은 본 발명의 목적을 달성하기 위한 본 발명의 일면에 따른 반도체 센서는, 반도체 기판에 광검출용 복수의 액티브 픽셀들을 포함하는 센서 어레이 영역의 가장 자리 액티브 픽셀로부터, 일정 거리 간격을 두고 상기 센서 어레이 영역의 주위를 둘러싸는 가드 링을 포함하며, 상기 가드 링은 상기 반도체 기판에 도펀트 도핑으로 형성된 제1 가드 링과 제2 가드 링, 및 상기 반도체 기판 위에 형성된 절연막 상에 형성되고 도펀트 도핑된 반절연 다결정실리콘 링을 포함하고, 상기 반절연 다결정실리콘 링은 상기 제1 가드 링과 상기 제2 가드 링 사이에서 상기 제1 가드 링 및 상기 제2 가드 링과 전기적으로 접속되도록 결합된 것을 특징으로 한다.
상기 반절연 다결정실리콘 링에서의 선형적 전위 변화가 전기장 분포를 분산시켜 상기 센서 어레이 영역의 액티브 픽셀들의 항복 전압을 증가시키고 상기 제2 가드 링의 채널 스톱 역할로 공핍 영역의 측면으로의 확장을 차단한다.
상기 제1 가드 링 및 상기 제2 가드 링 사이에 역 바이어스 전압이 인가될 수 있다.
상기 반절연 다결정실리콘 링은 N형의 상기 반도체 기판 위에 형성된 절연막 상에 형성되어 N형 도펀트로 도핑된 다결정실리콘 층을 포함한다.
상기 반도체 기판은 N형 실리콘 기판이며, 상기 제1 가드 링은 상기 반도체 기판에 P형 도펀트로 도핑된 층을 포함하고, 상기 제2 가드 링은 상기 반도체 기판에 N형 도펀트로 도핑된 층을 포함한다.
그리고, 본 발명의 다른 일면에 따른 반도체 센서는, 반도체 기판에 광검출용 복수의 액티브 픽셀들을 포함하는 센서 어레이 영역의 가장 자리 액티브 픽셀로부터, 일정 거리 간격을 두고 상기 센서 어레이 영역의 주위를 둘러싸는 멀티 가드 링을 포함하며, 상기 멀티 가드 링은 상기 반도체 기판에 도펀트 도핑으로 형성된 복수의 가드 링, 및 상기 반도체 기판 위에 형성된 절연막 상에 형성되고 도펀트 도핑된 복수의 반절연 다결정실리콘 링을 포함하고, 상기 복수의 반절연 다결정실리콘 링 각각은 상기 복수의 가드 링 중 어느 2개의 가드 링들 사이에서 해당 가드 링들과 전기적으로 접속되도록 결합된 것을 특징으로 한다.
상기 반도체 기판은 N형 실리콘 기판이며, 상기 복수의 가드 링 중 가장 바깥쪽의 가드 링만이 상기 반도체 기판에 N형 도펀트로 도핑된 층을 포함하고, 상기 복수의 가드 링 중 나머지 가드링들은 상기 반도체 기판에 P형 도펀트로 도핑된 층을 포함한다.
상기 가장 바깥쪽의 가드 링 및 상기 복수의 가드 링 중 가장 안쪽의 가드 링 사이에 역 바이어스 전압이 인가된다.
본 발명에 따른 반도체 센서 구조에 따르면, 저항성을 갖는 다결정실리콘층을 사용한 종단 기술(termination technique)을 적용하여, 항복 전압(breakdown voltage) 향상뿐만아니라, 측면 공핍 영역(lateral depletion region)의 확장을 최소화할 수 있고, 이에 따라 대면적 반도체 센서 어레이에도 적용할 수 있다.
이하 첨부 도면들 및 첨부 도면들에 기재된 내용들을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하지만, 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다. 도 1은 본 발명의 일실시예에 따른 반도체 센서(10)의 구조를 설명하기 위한 도면이다.
도 1을 참조하면, 본 발명의 일실시예에 따른 반도체 센서(10)는 반도체(예를 들어, Si) 기판에 형성된 복수의 액티브 픽셀들로 이루어진 센서 어레이 영역(11) 및 센서 어레이 영역(11) 주위를 둘어싸는 링 형태의 가드 링(GR; Guard Ring)을 포함한다. 여기서, 가드 링은 제1 가드 링 (12), 제2 가드 링(13), 및 저항성을 갖는 다결정 실리콘층으로 이루어진 반절연 다결정실리콘(SIPOS; semi- insulating polycrystalline silicon) 링(14)을 포함한다.
도 1에는 반도체 센서(10)의 한쪽 모서리 부분만을 나타낸 것으로서, 실질적으로는 제1 가드 링(12)은 센서 어레이 영역(11)의 가장 자리 액티브 픽셀(15)와 일정 거리 간격(예를 들어, 80 μm)을 유지하며 센서 어레이 영역(11)의 전체 주위를 둘러싸면서 링 형태로 형성된다. 또한, 반절연 다결정실리콘 링(14)는 제1 가드 링(12)을 둘러싸면서 링 형태로 형성되고, 그 밖으로 제2 가드 링(12)이 반절연 다결정실리콘 링(14)을 둘러싸면서 링 형태로 형성된다. 제1 가드 링(12), 반절연 다결정실리콘 링(14), 및 제2 가드 링(12)은 전기적으로 접속되도록 이웃하게 접속된다.
여기서, 센서 어레이 영역(11)에 2차원 행렬 형태로 형성된 복수의 액티브 픽셀들은 각각이 P-I-N 구조(P형 반도체, 절연막, 및 N형 반도체의 적층 구조), P-N 구조(P형 반도체 및 N형 반도체의 적층 구조), 또는 쇼트키(Schottky) 구조, 또는 어발란치(avalanche) 구조 등을 가지는 광검출용 반도체 검출 소자일 수 있고, 80 μm *80 μm 정도 크기로 형성될 수 있다.
도 2는 도 1의 A-B 사이의 단면 구조를 보여준다.
도 2와 같이, 반도체 기판 위에 센서 어레이 영역(11)의 액티브 픽셀들이 형성된 후 그 픽셀들 상부에 필요한 금속 전극을 형성하기 전에, IMD(Inter-metal Dielectric) 층으로서 SiO2와 같은 절연막(16)을 증착하고 적절한 마스크를 이용한 PR(PhotoResist) 노광 공정과 식각 공정을 통하여 절연막(16)을 패턴할 수 있다. 여기서, 절연막(16)은 6000옴스트롱 정도의 두께로 형성될 수 있다.
이 후, 반절연 다결정실리콘 링(14)을 위한 다결정실리콘을 2000 옴스트롱 정도의 두께로 증착하고 적절한 마스크를 이용한 PR 노광 공정과 식각 공정을 통하여 반절연 다결정실리콘 링(14)이 형성될 수 있다. 여기서, 다결정실리콘의 증착 시에는 증착 장비에 N형의 도펀트 역할을 하는 포스피린 가스를 주입하면서 다결정실리콘을 증착함으로써, 고농도 N형 도핑된, 즉, N+ 도핑된 다결정실리콘이 균일한 농도로 형성되도록 하여 저항성을 갖도록, 즉, 어느 정도의 전기 전도성을 갖도록 할 수 있다.
이후, 센서 어레이 영역(11)의 가장 자리 액티브 픽셀(15)와 예를 들어, 80 μm 정도 간격을 가지며 안쪽에서 반절연 다결정실리콘 링(14)과 전기적으로 접속되도록 제1 가드 링(12)이 형성된다. 제1 가드 링(12)은 P형 불순물(도펀트) 농도 5.0X1015/cm3 수준으로 반도체 기판의 해당 부분에 도핑되는 층(P+ GR 층)을 포함하며, 그 위에 소정 금속을 형성하여 반도체 기판의 P+ GR 층이 반절연 다결정실리콘 링(14)과 접속되도록 할 수 있다. 제1 가드 링(12)은 20 μm 정도의 폭으로 형성된다.
이 후, 최외곽으로 20 μm 정도의 폭으로 제1 가드 링(12)으로부터 180 μm 정도 떨어진 위치에 바깥쪽에서 반절연 다결정실리콘 링(14)과 전기적으로 접속되도록 제2 가드 링(13)이 형성된다. 제2 가드 링(13)은 N형 불순물 농도 1.0x1016/cm3 수준으로 반도체 기판의 해당 부분에 도핑되는 층(N+ GR 층)을 포함하며, 그 위에 소정 금속을 형성하여 반도체 기판의 N+ GR 층이 반절연 다결정실리콘 링(14)과 접속되도록 할 수 있다.
도 3은 본 발명의 일실시예에 따른 반도체 센서(10)에서의 항복 전압의 향상을 설명하기 위한 수직(vertical) 방향(도 1의 CD 참조)으로의 전위와 전기장 분포에 대한 도면이다. 도 3은 센서 어레이 영역(11)의 가장 자리 액티브 픽셀(15)의 P+ GR 층과 그 하부의 기판의 N형 층 사이의 수직(vertical) 방향(도 1의 CD 참조)으로의 기본적인 전위(potential)와 전기장(E-field)의 관계를 보여준다. P+ GR 층과 그 하부의 기판의 N형 층의 접합 부분이 x=0의 위치이다.
P+ GR 층과 기판의 N형 층 사이의 접합(junction) 부분에서 전기장이 가장 많이 집중되며, 전위가 더 이상 증가하지 않고 일정해 지는 지점이 기판의 N형 방향으로의 공핍경계(depletion boundary)에 해당한다. 전위의 변화량이 전기장의 크기에 해당하면 전위의 증가 기울기가 클수록 큰 전계가 집중된다.
도 4는 본 발명의 일실시예에 따른 반도체 센서(10)에서의 항복 전압의 향상을 설명하기 위한 측면(lateral) 방향으로의 전위와 전기장 분포에 대한 도면이다. 도 4는 가장 자리 액티브 픽셀(15)의 P+ GR 층, N형 반도체 기판, 및 제1 가드 링(12)의 P+ GR 층에서의 측면(lateral) 방향(도 1의 EF 참조)으로의 전위(potential)와 전기장(E-field)의 관계를 보여준다. 가장 자리 액티브 픽셀(15)과 N형 반도체 기판의 접합 부분이 x=0의 위치이다.
도 4와 같이 측면 방향으로 가장 자리 액티브 픽셀(15)의 P+ GR 층, N형 반도체 기판, 및 제1 가드 링(12)의 P+ GR 층 사이에는 PNP 구조를 이룬다. 가장 자리 액티브 픽셀(15)의 P+ GR 층과 제1 가드 링(12)의 P+ GR 층에 역 바이어스(reverse bias)가 인가되었을 때, N 형 반도체 기판에 모인 전자(electron)들은 두P-N 접합 부분의 측면 방향의 확장을 방해하므로 전계가 집중된다.
도 5는 본 발명의 일실시예에 따른 반도체 센서(10)에서의 반절연 다결정실리콘 링(14)의 측면으로의 길이(즉, 폭) 변화에 따른 전위의 선형적 감소 현상 원리를 설명하기 위한 도면이다.
도 5와 같이, 반절연 다결정실리콘 링(14)의 아래에서 전위 및 전자/정공(electron/hole) 농도의 등고선(equi-contour line)이 모두 세로로 형성됨을 볼 수 있다. 이는 아래쪽 기판의 하부(backside)의 바이어스에 의해 받는 영향보다 제2 가드 링(13)의 N+ GR 층에 인가되어 있는 DC 전압 VDD에 더욱 영향을 많이 받는다는 의미이다. 따라서, VDD가 인가된 제2 가드 링(13)의 N+ GR 층과 접지 GND(ground)되어 있는 제1 가드 링(12)의 P+ GR 층 사이의 반절연 다결정실리콘 링(14)에서의 현상에 주목할 필요가 있다. 도 2와 같이, N형 반도체 기판의 하면에 N형 도펀트로 도핑하여 N+ 층을 형성하고 그 밑에 백사이드(backside) 금속 전극을 형성한 후, 제2 가드 링(13)에 인가되는 직류 DC 전압(VDD)이 백사이드 금속 전극에도 동시에 인가되도록 할 수 있다.
도 6은 본 발명의 일실시예에 따른 반도체 센서(10)에서의 반절연 다결정실리콘 링(14)에서 전위의 선형적 변화를 보여준다. 본 발명에서는 도 6과 같이 전위의 선형적 변화 원리를 이용한 전계 분산효과를 이용한다.
도 6의 610과 같은 반절연 다결정실리콘 링(14)에서 전위의 선형적 변화는 반절연 다결정실리콘 링(14)의 폭(측면으로의 길이)에 의존적이며, 전위의 변화가 일정한 기울기를 가지므로, 반절연 다결정실리콘 링(14)에서 전기장은 일정값을 갖 게 된다. 즉, [수학식 1]과 같이, 단면적 A가 일정, 다결정실리콘의 농도도 일정하므로 비저항 ρ도 일정하고, 폭(측면으로의 길이) L에 따라 저항 R이 달라지게 된다.
[수학식 1]
Figure 112009073374074-pat00001
Figure 112009073374074-pat00002
또한, 도 7과 같이 반절연 다결정실리콘 링(14)을 폭 방향으로 모델링할 때, 제2 가드 링(13)의 N+ GR 층에 VDD를 인가하고 제1 가드 링(12)의 P+ GR 층에 접지(GND)하면, 반절연 다결정실리콘 링(14)에서 제2 가드 링(13)에서 제1 가드 링(12) 쪽으로 흐르는 전류 I는 일정하다.
따라서, [수학식 2]와 같이, 저항체의 길이에 따라 저항 R이 커지므로 전압 V도 따라서 증가하게 되므로, 반절연 다결정실리콘 링(14)의 폭이 커짐에 따라 선형적으로 저항 R값이 증가하게 된다.
[수학식 2]
L1 < L2 < L3
R1 < R2 < R3
V1 < V2 < V3
V = IR
[수학식 2]와 같이, 전류(I)는 전압(V)이 일정할 때, 어느 지점(V1, V2, V3)에서도 모두 일정한 전류값을 가지므로, 전압(V)이 VDD에서 GND 쪽으로 가까워 지면서 선형적인 전위 감소(linear voltage dropping)가 일어나게 된다. 추가적으로, 기울기(E=V/L)가 감소하므로 제1 가드 링(12)의 P+ GR 층에 집중되는 전기장도 효율적으로 분산시킬 수 있게 된다.
이와 같은 원리에 따라, 본 발명에서는 2000 옴스트롱 정도의 두께로 N형 도핑되도록 증착하여 저항성을 갖도록 형성된 반절연 다결정실리콘 링(14)을 사용함으로써, 센서 어레이 영역(11)의 액티브 픽셀들, 특히, 가장 자리 액티브 픽셀(15)에서의 항복 전압이 증가되는 효과를 얻을 수 있다.
이하, 본 발명의 일실시예에 따른 반도체 센서(10)를 대면적 반도체 센서 어레이에도 적용할 수 있음을 설명한다. 본 발명의 반절연 다결정실리콘 링(14)을 적용하여 전체 공핍 전압(fully depletion voltage) 이상의 항복 전압을 확보하였다. 위에서 언급한 반절연 다결정실리콘 링(14)의 저항층에 의한 전위 선형화를 통해 항복 전압을 전체 공핍 전압(fully depletion voltage) 이상으로 확보하였으므로 실질적으로 그 이상의 전압은 큰 의미가 없게 된다. 최외곽에서 채널 스톱(channel stop) 역할을 하는 제2 가드 링(13)의 N+ GR층을 점점 제1 가드 링(12)의 P+ GR 층에 가까이 위치시킴으로써, 전체 공핍 전압(fully depletion voltage)이 항복 전압이 되도록 하는 지점까지 가까이 위치시킬 수 있으므로 결국, 가장 자리 액티브 픽셀(15)로부터 확장되는 공핍 영역(depletion region)의 측면으로의 확장을 최소화하면서 센서 어레이 영역(11)을 크게 할 수 있게 된다. 따라서, 대면적 반도체 센 서 어레이에 적용하여 대면적화를 실현하기가 용이해 진다.
도 8은 본 발명의 일실시예에 따른 반도체 센서(10)에서의 반절연 다결정실리콘 링(14)의 폭(측면으로의 길이)을 4가지로 변화시켰을 때의 전위 분포의 결과 그래프이다. 도 9는 도 8과 같은 조건에서의 전기장 분포의 결과 그래프이다. 여기서, 제2 가드 링(13)의 N+ GR 층에 VDD=200V를 인가하고 제1 가드 링(12)의 P+ GR 층에 접지한 경우이다. 제1 가드 링(12)의 반절연 다결정실리콘 링(14) 방향으로의 끝 지점(제1 가드 링(12)의 P+ GR 층의 오른쪽 에지)이 x=220μm의 위치이다.
반절연 다결정실리콘 링(14)의 폭(측면으로의 길이)(L)을 150, 100, 50, 10 μm 의 4가지로 변화시킨 경우에, 도 8과 같이, L 값이 작아짐에 따라 반절연 다결정실리콘 링(14)에서 전위의 선형적인 변화는 크지 않으나, 전위 변화의 선형적 기울기가 점점 더 급격해짐을 알 수 있다. 즉, 전위가 점점 더 한 곳에서 집중됨을 알 수 있다.
또한, 도 9와 같이 L=10 μm일 때, 제1 가드 링(12)의 P+ GR 층의 오른쪽 에지(edge)(910)에서 전기장이 매우 집중되는 것을 확인할 수 있다. 이와 같이, L=10μm로 가까워지면 심각한 전계집중으로 인하여 항복 전압이 200V이하로 취약해지므로 취지에 맞지 않는다. 따라서, 전제 공핍 전압(fully depletion voltage)을 412V인 조건에 부합하고 L이 가장 작은 구조는 50μm인 것이 바람직하다. 이는 single silicon 반도체 기판의 두께가 1000μm이고, 기판의 N형 불순물 농도 Substrate concentration가 4.3 x 1011/cm3 인 경우이다. 예를 들어, L=180μm에서 L=50μm로 줄이는 경우에, 높은 항복 전압을 확보하면서, 데드 에리어(dead srea)를 (180μm x 180μm)-(50μm x 50μm) 만큼 줄일 수 있게 된다. 따라서, 그만큼 센서 어레이 영역(11)을 크게 할 수 있으므로, 대면적 반도체 센서 어레이를 실현할 수 있다.
도 10은 본 발명의 일실시예에 따른 반절연 다결정실리콘 링(14)의 다결정실리콘에 도핑된 N형 불순물 P(phosphorus)의 농도 분포를 보여준다. 도 10과 같이 5가지 농도 모두에서 반절연 다결정실리콘 링(14)의 폭 방향으로 균일하게 농도가 분포되도록 할 수 있다. 이때, 반절연 다결정실리콘 링(14)의 폭은 180μm로 하였다.
도 11은 본 발명의 일실시예에 따른 반절연 다결정실리콘 링(14)의 다결정실리콘에 도 10과 같이 도핑할 때, 제1 가드 링(12)과 제2 가드 링(13) 사이에 전압을 인가한 후의 전위 분포이다.
도 11과 같이, 다결정실리콘의 N형 불순물 P(phosphorus)의 농도(C.phos)가 5.0x1019/cm3이상의 경우에는 동일한 기울기로 전위 선형화가 일어남을 알 수 있고, 그 농도가 5.0x105/cm3의 경우에는 오히려 다결정실리콘 층을 구현하지 않은 구조(No SIPOS)보다 급격한 전위변화를 보이면서 전계 집중이 더 큼을 알 수 있다.
도 12는 본 발명의 일실시예에 따른 반절연 다결정실리콘 링(14)의 다결정실리콘에 도 10과 같이 도핑할 때, 제1 가드 링(12)과 제2 가드 링(13) 사이에 전압을 인가한 후의 다결정실리콘에서의 전자 분포이다. 전자의 농도가 균일하게 분포되어 있을 때 저항역할을 유지한다는 사실로부터, 도 12와 같이 C.phos=5.0e5, C.phos=5.0e11, C.phos=5.0e15 모델의 경우에는 제1 가드 링(12)의 P+ GR층으로부터 반절연 다결정실리콘 링(14) 방향으로 약0~60 μm 영역 부근에서 전자의 농도가 균일하지 못하여, 0~60 μm 영역은 상대적으로 고저항 특성을 가지므로 이 부분에서 전위 변화가 매우 급격하며 전계가 집중됨이 확인된다.
도 13은 본 발명의 일실시예에 따른 반절연 다결정실리콘 링(14)의 다결정실리콘의 두께 변화에 따른 전위 분포이다. 그 두께를 0.5 μm, 0.8 μm, 및 1.0 μm로 변화시켰으나, 도 13과 같이 그와 같은 두께 변화가 전위 분포의 비선형성에 영향을 미칠것으로 예상한 것과는 달리 선형성을 그대로 유지하는 것으로 나타났다. 따라서, 공정 장비의 셋업 상황을 고려하여 안전하게 다결정실리콘을 증착하되 농도 분포를 균일하게 하면 원하는 특성을 확보할 수 있을 것이다.
도 14는 본 발명의 다른 실시예에 따른 반도체 센서의 구조를 설명하기 위한 도면이다.
도 14와 같이, 반도체 기판에 도 1과 같은 복수의 액티브 픽셀들로 이루어진 센서 어레이 영역이 복수로 형성될 수 있으며, 이와 같은 복수의 센서 어레이 영역 각각의 가장 자리 액티브 픽셀로부터, 일정 거리 간격을 두고 해당 센서 어레이 영역의 주위를 둘러싸는 도 1과 같은 제1 가드 링, 반절연 다결정실리콘 링, 및 제2 가드 링이 전기적으로 접속되도록 이웃하게 접속될 수 있다. 특히, 도 14와 같이 반절연 다결정실리콘 링도 복수(multi-SIPOS)로 형성될 수 있고, 이때, 각각의 반절연 다결정실리콘 링의 양측에서 전기적으로 접속되는 복수의 가드 링들이 포함되는 멀티 가드링 형태로 구성될 수 있다. 예를 들어, 복수의 반절연 다결정실리콘 링 각각이 상기 복수의 가드 링 중 어느 2개의 가드 링들 사이에서 해당 가드 링들과 전기적으로 접속되도록 결합될 수 있다.
도 14와 같은 구조는, 반도체 센서를 대면적화 하기 위하여 각각의 센서 어레이 영역들이 서로 최대한 인접하도록 배치한 구조이다. 도 14와 같은 4개의 센서 어레이 영역 이외에도 더 많은 센서 어레이 영역이 2차원 행렬 형태로 형성되어 배치될 수 있는데, 도 14와 같이 복수의 가드 링과 복수의 반절연 다결정실리콘 링으로 이루어진 멀티 가드링 형태로 반도체 센서를 구현할 때, 센서 어레이 영역 밖의 멀티 가드링 부분은 데드 에리어(dead area)로서 본 발명에서는 이 부분을 최소화 할 수 있다.
본 발명에서와 같이, 반절연 다결정실리콘 링에 저항성을 갖는 다결정실리콘층을 사용한 종단 기술(termination technique)을 적용하고, 이에 따라 항복 전압(breakdown voltage) 향상뿐만아니라, 측면 공핍 영역(lateral depletion region)의 확장을 최소화할 수 있으므로, 각 센서 어레이 영역의 좌우 데드 에리어 폭 L, 즉, 두 인접 센서 어레이 영역 간의 데드 에리어 폭 2L을 최소화할 수 있으며, 이에 따라 대면적 반도체 센서 어레이에 용이하게 적용할 수 있게 된다.
도 15는 도 14와 같은 멀티 가드링 형태를 구성할 때의 반도체 센서의 단면 구조를 설명하기 위한 도면이다. 도 15의 구조는 도 2의 구조와 유사하지만, P+ GR 층이 포함된 가드 링(22)이 더 포함된 멀티 가드링 형태이다.
즉, 도 15의 반도체 센서는, 복수의 반절연 다결정실리콘 링(25, 26)이 포함되며, 각각의 반절연 다결정실리콘 링의 양측에서 전기적으로 접속되는 복수의 가드 링들(21, 22, 23)이 포함되는 구조이다. 제1 반절연 다결정실리콘 링(25)은 두 개의 가드 링(21, 22) 사이에서 해당 가드 링들(21, 22)과 전기적으로 접속되며, 제2 반절연 다결정실리콘 링(26)은 두 개의 가드 링(22, 23) 사이에서 해당 가드 링들(22, 23)과 전기적으로 접속된다. 여기서, 가장 바깥쪽의 가드 링(23)만이 도 2의 제2 가드링(13)과 유사하게 반도체 기판의 해당 부분에 N형 도펀트로 도핑되는 N+ GR 층을 포함하며, 나머지 안쪽의 가드링들(21, 22)은 도 2의 제1 가드링(12)과 유사하게 반도체 기판의 해당 부분에 P형 도펀트로 도핑되는 P+ GR 층을 포함한다.
여기서, 채널 스톱 역할을 하는 가장 바깥쪽의 가드 링(23)에 직류 DC 전압(VDD)를 인가하고, 가장 안쪽의 가드링(21)에 접지(GND)를 인가하여, 가장 바깥쪽의 가드 링(23)과 가장 안쪽의 가드링(21) 사이에 역 바이어스되도록 할 수 있다. 도 15와 같이, N형 반도체 기판의 하면에 N형 도펀트로 도핑하여 N+ 층을 형성하고 그 밑에 백사이드(backside) 금속 전극을 형성한 후, 가장 바깥쪽의 가드 링(23)에 인가되는 직류 DC 전압(VDD)이 백사이드 금속 전극에도 동시에 인가되도록 할 수 있다. 이때, 중간의 가드링(22)은 플로팅(floating)되고, 다만, 복수의 반절연 다결정실리콘 링(25, 26)이 가드 링들(21, 22, 23)에 의하여 전기적으로 접속되고 있으므로, 가장 바깥쪽의 가드 링(23)과 가장 안쪽의 가드링(21) 사이에 위에서 설명한 바와 같은 전위의 선형적 변화 원리에 의한 전계 분산효과를 그대로 이용할 수 있다.
더 많은 반절연 다결정실리콘 링을 형성하고, 이때 각 반절연 다결정실리콘 링의 양측에서 전기적으로 접속되는 더 많은 가드 링들이 포함되도록 구성한 반도체 센서를 구성하는 경우에 있어서도, 가장 바깥쪽의 가드 링만이 도 2의 제2 가드링(13)과 유사하게 반도체 기판의 해당 부분에 N형 도펀트로 도핑되는 N+ GR 층을 포함하며, 나머지 안쪽의 가드링들은 도 2의 제1 가드링(12)과 유사하게 반도체 기판의 해당 부분에 P형 도펀트로 도핑되는 P+ GR 층을 포함하도록 할 수 있다. 이때, 가장 바깥쪽의 N+ 가드 링에 직류 DC 전압(VDD)를 인가하고, 가장 안쪽의 P+ 가드링에 접지(GND)를 인가하여, 가장 바깥쪽의 가드 링과 가장 안쪽의 가드링 사이에 역 바이어스되도록 할 수 있다.
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 본 발명의 일실시예에 따른 반도체 센서의 구조를 설명하기 위한 도면이다.
도 2는 도 1의 A-B 사이의 단면 구조를 보여준다.
도 3은 본 발명의 일실시예에 따른 반도체 센서에서의 항복 전압의 향상을 설명하기 위한 수직 방향(도 1의 CD 참조)으로의 전위와 전기장 분포에 대한 도면이다.
도 4는 본 발명의 일실시예에 따른 반도체 센서에서의 항복 전압의 향상을 설명하기 위한 측면 방향으로의 전위와 전기장 분포에 대한 도면이다.
도 5는 본 발명의 일실시예에 따른 반도체 센서에서의 반절연 다결정실리콘 링의 측면으로의 길이(즉, 폭) 변화에 따른 전위의 선형적 감소 현상 원리를 설명하기 위한 도면이다.
도 6은 본 발명의 일실시예에 따른 반도체 센서에서의 반절연 다결정실리콘 링에서 전위의 선형적 변화를 보여준다.
도 7은 본 발명의 일실시예에 따른 반절연 다결정실리콘 링의 폭 방향으로의 전기적 모델이다.
도 8은 본 발명의 일실시예에 따른 반도체 센서에서의 반절연 다결정실리콘 링의 폭(측면으로의 길이)을 4가지로 변화시켰을 때의 전위 분포의 결과 그래프이다.
도 9는 본 발명의 일실시예에 따른 반도체 센서에서의 반절연 다결정실리콘 링의 폭(측면으로의 길이)의 변화에 대한 전기장 분포의 결과 그래프이다.
도 10은 본 발명의 일실시예에 따른 반절연 다결정실리콘 링의 다결정실리콘에 도핑된 N형 불순물 P(phosphorus)의 농도 분포를 보여준다.
도 11은 본 발명의 일실시예에 따른 반절연 다결정실리콘 링의 다결정실리콘에 도 10과 같이 도핑할 때, 제1 가드 링과 제2 가드 링 사이에 전압을 인가한 후의 전위 분포이다.
도 12는 본 발명의 일실시예에 따른 반절연 다결정실리콘 링의 다결정실리콘에 도 10과 같이 도핑할 때, 제1 가드 링과 제2 가드 링 사이에 전압을 인가한 후의 다결정실리콘에서의 전자 분포이다.
도 13은 본 발명의 일실시예에 따른 반절연 다결정실리콘 링의 다결정실리콘의 두께 변화에 따른 전위 분포이다.
도 14는 본 발명의 다른 실시예에 따른 반도체 센서의 구조를 설명하기 위한 도면이다.
도 15는 본 발명의 다른 실시예에 따른 반도체 센서의 단면 구조를 설명하기 위한 도면이다.

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  6. N형 반도체 기판에 광검출용 복수의 액티브 픽셀들을 포함하는 센서 어레이 영역의 가장 자리 액티브 픽셀로부터, 일정 거리 간격을 두고 상기 센서 어레이 영역의 주위를 둘러싸는 멀티 가드 링을 포함하며,
    상기 멀티 가드 링은, 상기 반도체 기판에 N형 도펀트 도핑으로 형성된 가장 바깥쪽의 N형 가드 링과 P형 도펀트 도핑으로 형성된 나머지 그 안쪽의 복수의 P형 가드 링들을 포함한 복수의 가드 링, 및 상기 반도체 기판 위에 형성된 절연막 상에 증착 장비에서 포스피린 가스를 주입하면서 다결정실리콘 층을 증착하여 N형 도펀트 도핑된 형태로 형성된 복수의 반절연 다결정실리콘 링을 포함하고,
    상기 복수의 반절연 다결정실리콘 링은 상기 복수의 가드 링 중 어느 2개의 가드 링들 사이에서 각각 금속 전극에 의해 해당 가드 링들과 전기적으로 접속되도록 결합되고,
    상기 복수의 가드 링 중 가장 바깥쪽의 가드 링 및 상기 복수의 가드 링 중 가장 안쪽의 가드 링 사이에 역 바이어스 전압을 인가하고, 상기 복수의 가드 링 중 상기 가장 바깥쪽의 가드 링과 상기 가장 안쪽의 가드 링을 제외한 하나 이상의 중간의 가드링은 플로팅되며,
    상기 전기적으로 접속된 복수의 반절연 다결정실리콘 링에서 선형적 전위 변화가 일어나도록, 상기 복수의 반절연 다결정실리콘 링이, 5x1019/cm3 이상의 도펀트 P(phosphorus)가 포함되도록 도핑되는 도펀트 농도와 미리 결정된 폭 및 두께를 가지도록 형성되며,
    상기 복수의 반절연 다결정실리콘 링에서의 상기 선형적 전위 변화가 전기장 분포를 분산시켜 상기 센서 어레이 영역의 액티브 픽셀들의 항복 전압을 증가시키고, 상기 복수의 가드 링 중 가장 바깥쪽의 가드 링의 채널 스톱 역할로 상기 가장 자리 액티브 픽셀로부터 확장되는 공핍 영역의 측면으로의 확장을 차단하기 위한 것을 특징으로 하는 반도체 센서.
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