KR20160004098A - 리던던시 메모리 셀의 리프레쉬 동작을 제어하는 반도체 메모리 장치 - Google Patents

리던던시 메모리 셀의 리프레쉬 동작을 제어하는 반도체 메모리 장치 Download PDF

Info

Publication number
KR20160004098A
KR20160004098A KR1020140082530A KR20140082530A KR20160004098A KR 20160004098 A KR20160004098 A KR 20160004098A KR 1020140082530 A KR1020140082530 A KR 1020140082530A KR 20140082530 A KR20140082530 A KR 20140082530A KR 20160004098 A KR20160004098 A KR 20160004098A
Authority
KR
South Korea
Prior art keywords
refresh
memory cell
address
rows
redundancy
Prior art date
Application number
KR1020140082530A
Other languages
English (en)
Other versions
KR102116980B1 (ko
Inventor
배휘영
김영식
변영용
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020140082530A priority Critical patent/KR102116980B1/ko
Priority to US14/722,634 priority patent/US10062427B2/en
Publication of KR20160004098A publication Critical patent/KR20160004098A/ko
Application granted granted Critical
Publication of KR102116980B1 publication Critical patent/KR102116980B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40611—External triggering or timing of internal or partially internal refresh operations, e.g. auto-refresh or CAS-before-RAS triggered refresh
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/24—Accessing extra cells, e.g. dummy cells or redundant cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/74—Masking faults in memories by using spares or by reconfiguring using duplex memories, i.e. using dual copies
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/783—Masking faults in memories by using spares or by reconfiguring using programmable devices with refresh of replacement cells, e.g. in DRAMs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/816—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout for an application-specific layout
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0411—Online error correction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4061—Calibration or ate or cycle tuning

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

본 발명은 리던던시 메모리 셀의 리프레쉬 동작을 제어하는 반도체 메모리 장치에 대하여 개시된다. 반도체 메모리 장치는, 노멀 메모리 셀 로우들과 불량 셀이 연결되는 노멀 메모리 로우를 리페어하는 리던던시 메모리 셀 로우들, 그리고 불량 셀을 구제하기 위한 패리티 비트들을 저장하는 ECC 메모리 셀 로우를 포함한다. 노멀 메모리 셀 로우들은 제1 리프레쉬 주기로 리프레쉬된다. 리던던시 메모리 셀 로우들, 노멀 메모리 셀 로우들 중 리던던시 메모리 셀 로우와 인접한 에지 메모리 셀 로우, 그리고 ECC 메모리 셀 로우는 제1 리프레쉬 주기와는 다른 제2 리프레쉬 주기로 리프레쉬된다.

Description

리던던시 메모리 셀의 리프레쉬 동작을 제어하는 반도체 메모리 장치 {Semiconductor memory device for controlling refresh operation of redundancy memory cells}
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 리던던시 메모리 셀의 리프레쉬 동작을 제어하는 반도체 메모리 장치에 관한 것이다.
다이나믹 랜덤 억세스 메모리(이하, "DRAM")은 컴퓨터 등과 같은 데이터 처리 장치의 메인 메모리로서 사용되고 있다. DRAM 에서, 노멀 메모리 셀 어레이 내의 노멀 메모리 셀이 페일로 판정된 경우, 그 노멀 메모리 셀은 리던던시 메모리 셀 어레이 내의 리던던시 메모리 셀로 리페어된다(repair). 페일로 판정된 노멀 메모리 셀들은 랜덤하게 리던던시 메모리 셀들로 리페어된다. 리던던시 메모리 셀이 빈번하게 억세스되는 경우, 인접한(adjacent) 리던던시 메모리 셀들은 디스털브(disturb)를 받게 된다. 이에 따라, 인접한 리던던시 메모리 셀들의 데이터 보유(retention) 특성이 나빠진다.
본 발명이 해결하고자 하는 기술적 과제는, 리던던시 메모리 셀들의 데이터 보유 특성에 따라 리던던시 메모리 셀들의 리프레쉬 동작을 제어하는 반도체 메모리 장치를 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 리던던시 메모리 셀들의 디스털브를 해소할 수 있는 반도체 메모리 장치의 리프레쉬 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일면에 따른 반도체 메모리 장치는, 로우들과 칼럼들로 배열되는 복수개의 메모리 셀들을 포함하고, 로우들은 노멀 메모리 셀 로우들과 리던던시 메모리 셀 로우들로 구분되고, 리던던시 메모리 셀 로우는 불량 셀이 연결되는 노멀 메모리 로우를 리페어하는 메모리 셀 어레이, 그리고 노멀 메모리 셀 로우들은 제1 리프레쉬 주기로 리프레쉬되고, 리던던시 메모리 셀 로우들은 제1 리프레쉬 주기와는 다른 제2 리프레쉬 주기로 리프레쉬되도록 리프레쉬 로우 어드레스를 생성하는 리프레쉬 어드레스 발생부를 포함한다.
실시예에 따라, 제1 리프레쉬 주기는 반도체 메모리 장치의 표준에서 정의된 리프레쉬 주기(tREF)에 상응하는 주기이고, 제2 리프레쉬 주기는 제1 리프레쉬 주기보다 짧은 주기로 설정될 수 있다.
실시예에 따라, 노멀 메모리 셀 로우 및 리던던시 메모리 셀 로우에 연결되는 메모리 셀들은 1-트랜지스터와 1-커패시터로 구성되는 DRAM (Dynamic Random Access Memory) 셀일 수 있다.
실시예에 따라, 제1 리프레쉬 주기는 반도체 메모리 장치의 표준에서 정의된 리프레쉬 주기(tREF)에 상응하는 주기이고, 제2 리프레쉬 주기는 제1 리프레쉬 주기보다 긴 주기로 설정될 수 있다.
실시예에 따라, 노멀 메모리 셀 로우에 연결되는 메모리 셀들은 1-트랜지스터와 1-커패시터로 구성되는 DRAM 셀이고, 리던던시 메모리 셀 로우에 연결되는 메모리 셀들은 2-트랜지스터와 2-커패시터로 구성되는 트윈 셀 타입의 DRAM 셀일 수 있다.
실시예에 따라, 리프레쉬 어드레스 발생부는 카운팅 동작을 수행하여 제1 카운팅 신호를 생성하고 제1 카운팅 신호를 노멀 메모리 셀 로우들에 대한 제1 리프레쉬 어드레스로 출력하는 제1 리프레쉬 어드레스 발생부, 카운팅 동작을 수행하여 제2 카운팅 신호를 생성하고 제2 카운팅 신호를 리던던시 메모리 셀 로우들에 대한 제2 리프레쉬 어드레스로 출력하는 제2 리프레쉬 어드레스 발생부, 제1 카운팅 신호 중 적어도 하나의 비트를 리프레쉬 제어 신호로 수신하고 리프레쉬 제어 신호와 제2 카운팅 신호 중 최상위 비트(MSB)에 응답하여 선택 신호를 발생하는 리프레쉬 제어부, 그리고, 선택 신호에 응답하여 제1 리프레쉬 어드레스 또는 제2 리프레쉬 어드레스를 선택적으로 리프레쉬 로우 어드레스로 출력하는 어드레스 선택부를 포함할 수 있다.
실시예에 따라, 제1 리프레쉬 어드레스 발생부는 제1 카운팅 신호의 최상위 비트(MSB)에서 1 비트 낮은 비트를 리프레쉬 제어 신호로 출력할 수 있다.
실시예에 따라, 노멀 메모리 셀 로우들은 반도체 메모리 장치의 표준에서 정의된 리프레쉬 주기(tREF)로 리프레쉬되고, 리던던시 메모리 셀 로우들은 리프레쉬 주기(tREF)의 반에 해당하는 주기로 리프레쉬될 수 있다.
실시예에 따라, 제1 리프레쉬 어드레스 발생부는 제1 카운팅 신호의 최상위 비트(MSB)에서 2 비트 낮은 비트를 리프레쉬 제어 신호로 출력할 수 있다.
실시예에 따라, 노멀 메모리 셀 로우들은 반도체 메모리 장치의 표준에서 정의된 리프레쉬 주기(tREF)로 리프레쉬되고, 리던던시 메모리 셀 로우들은 리프레쉬 주기(tREF)의 1/4에 해당하는 주기로 리프레쉬될 수 있다.
실시예에 따라, 리프레쉬 어드레스 발생부는 노멀 메모리 셀 로우들 중 리던던시 메모리 셀 로우와 인접한 에지 메모리 셀 로우는 제2 리프레쉬 주기로 리프레쉬되도록 리프레쉬 로우 어드레스를 생성할 수 있다.
실시예에 따라, 리프레쉬 어드레스 발생부는 카운팅 동작을 수행하여 제1 카운팅 신호를 생성하고 제1 카운팅 신호를 노멀 메모리 셀 로우들에 대한 제1 리프레쉬 어드레스로 출력하는 제1 리프레쉬 어드레스 발생부, 카운팅 동작을 수행하여 제2 카운팅 신호를 생성하고 제2 카운팅 신호를 리던던시 메모리 셀 로우들에 대한 제2 리프레쉬 어드레스로 출력하는 제2 리프레쉬 어드레스 발생부, 에지 메모리 셀 로우에 대한 어드레스를 저장하고 에지 셀 리프레쉬 어드레스로 출력하는 어드레스 저장부, 제1 카운팅 신호 중 적어도 하나의 비트를 리프레쉬 제어 신호로 수신하고 리프레쉬 제어 신호, 제2 카운팅 신호 중 최상위 비트(MSB) 및 에지 메모리 셀 로우의 개수에 상응하는 리프레쉬 신호에 응답하여 선택 신호를 발생하는 리프레쉬 제어부, 그리고, 선택 신호에 응답하여 제1 리프레쉬 어드레스, 제2 리프레쉬 어드레스 또는 에지 셀 리프레쉬 어드레스를 선택적으로 리프레쉬 로우 어드레스로 출력하는 어드레스 선택부를 포함할 수 있다.
실시예에 따라, 노멀 메모리 셀 로우들은 반도체 메모리 장치의 표준에서 정의된 리프레쉬 주기(tREF)로 리프레쉬되고, 리던던시 메모리 셀 로우들 및 에지 메모리 셀 로우는 리프레쉬 주기(tREF)의 반에 해당하는 주기로 리프레쉬될 수 있다.
실시예에 따라, 노멀 메모리 셀 로우들은 반도체 메모리 장치의 표준에서 정의된 리프레쉬 주기(tREF)로 리프레쉬되고, 리던던시 메모리 셀 로우들 및 에지 메모리 셀 로우는 리프레쉬 주기(tREF)의 1/4에 해당하는 주기로 리프레쉬될 수 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 다른 면에 따른 반도체 메모리 장치는, 제1 로우들과 제1 칼럼들로 배열되는 복수개의 제1 메모리 셀들을 포함하는 제1 메모리 셀 블락, 제2 로우들과 제2 칼럼들로 배열되는 복수개의 제2 메모리 셀들을 포함하고 제1 메모리 셀 블락 내 제1 메모리 셀들 중 불량 셀을 구제하기 위한 패리티 비트들을 제2 메모리 셀들에 저장하는 제2 메모리 셀 블락, 그리고 제1 로우들은 제1 리프레쉬 주기로 리프레쉬되고 제2 로우들은 제1 리프레쉬 주기와는 다른 제2 리프레쉬 주기로 리프레쉬되도록 리프레쉬 로우 어드레스를 생성하는 리프레쉬 어드레스 발생부를 포함한다.
실시예들에 따라, 반도체 메모리 장치는 불량 셀을 포함하는 제1 메모리 셀들로 기입되는 데이터에 대하여 패리티 비트들을 발생하고, 제1 메모리 셀들로부터 독출되는 데이터와 제2 메모리 셀들로부터 독출되는 패리티 비트들을 이용하여 독출되는 데이터의 에러 비트를 검출하고 정정하여 에러 정정된 데이터를 출력하는 ECC (Error Correction Code) 유닛을 더 포함할 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 일면에 따른 반도체 메모리 장치의 리프레쉬 방법은, 노멀 메모리 셀 로우들과 불량 셀이 연결되는 노멀 메모리 셀을 리페어하는 리던던시 메모리 셀 로우들을 포함하는 반도체 메모리 장치에서, 노멀 메모리 셀 로우들은 제1 리프레쉬 주기로 리프레쉬하는 단계와, 리던던시 메모리 셀 로우들은 상기 제1 리프레쉬 주기와는 다른 제2 리프레쉬 주기로 리프레쉬하는 단계를 포함한다.
실시예에 따라, 노멀 메모리 셀 로우들 중 리던던시 메모리 셀 로우와 인접한 에지 메모리 셀 로우는 제2 리프레쉬 주기로 리프레쉬하는 단계를 더 포함할 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 다른 면에 따른 반도체 메모리 장치의 리프레쉬 방법은, 메인 메모리 셀 로우들과 메인 메모리 셀 로우에 연결된 불량 셀을 검출하고 정정하기 위한 패리티 비트들을 저장하는 ECC 메모리 셀 로우들을 포함하는 반도체 메모리 장치에서, 메인 메모리 셀 로우들은 제1 리프레쉬 주기로 리프레쉬하는 단계와, ECC 메모리 셀 로우들은 제1 리프레쉬 주기와는 다른 제2 리프레쉬 주기로 리프레쉬하는 단계를 포함한다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 또다른 면에 따른 반도체 메모리 장치의 리프레쉬 방법은, 카운팅 동작을 수행하여 제1 카운팅 신호를 제1 메모리 셀 로우들에 대한 제1 리프레쉬 어드레스를 생성하는 단계, 카운팅 동작을 수행하여 제2 카운팅 신호를 제2 메모리 셀 로우들에 대한 제2 리프레쉬 어드레스를 생성하는 단계, 제1 카운팅 신호 중 최상위 비트(MSB) 보다 적어도 하나 비트 낮은 비트와 제2 카운팅 신호 중 최상위 비트(MSB)에 응답하여 선택 신호를 발생하는 단계, 그리고 선택 신호에 응답하여 제1 리프레쉬 어드레스 또는 제2 리프레쉬 어드레스를 선택하여 제1 메모리 셀 로우들 또는 상기 제2 메모리 셀 로우들을 리프레쉬하는 단계를 포함한다. 제1 메모리 셀 로우들은 제1 리프레쉬 주기로 리프레쉬하고, 제2 메모리 셀 로우들은 제1 리프레쉬 주기와는 다른 제2 리프레쉬 주기로 리프레쉬할 수 있다.
실시예에 따라, 제2 메모리 셀 로우들은 불량 셀이 연결되는 제1 메모리 셀 로우를 리페어할 수 있다.
실시예에 따라, 제2 메모리 셀 로우들은 제1 메모리 셀 로우에 연결된 불량 셀을 검출하고 정정하기 위한 패리티 비트들을 저장할 수 있다.
실시예에 따라, 제2 메모리 셀 로우들에 인접한 제1 메모리 셀 로우는 제2 리프레쉬 주기로 리프레쉬할 수 있다.
상술한 본 발명의 반도체 메모리 장치는 불량 셀이 연결되는 노멀 메모리 로우를 리페어하는 리던던시 메모리 셀 로우들과 불량 셀을 구제하기 위한 패리티 비트들을 저장하는 ECC 메모리 셀 로우의 리프레쉬 주기를 노멀 메모리 셀 로우들의 주기와 다르게 리프레쉬함으로써 디스털브에 따른 리던던시 메모리 셀들 또는 ECC 메모리 셀들의 데이터 보유 특성을 개선할 수 있다.
도 1은 본 발명의 일 실시예에 따른 리프레쉬 동작을 제어하는 반도체 메모리 장치를 설명하는 도면이다.
도 2a 및 도 2b는 도 1의 반도체 메모리 장치에 포함된 노멀 메모리 셀과 리던던시 메모리 셀을 설명하는 도면이다.
도 3은 도 1의 반도체 메모리 장치의 리프레쉬 동작에 따라 수행되는 메모리 셀 로우들의 리프레쉬들을 설명하는 일 예의 타이밍도이다.
도 4는 도 1의 반도체 메모리 장치에 포함된 리프레쉬 어드레스 발생부의 일 예를 설명하는 블락도이다.
도 5는 본 발명의 실시예들에 따른 반도체 메모리 장치의 리프레쉬 방법의 일 예를 설명하는 플로우챠트이다.
도 6은 도 4의 리프레쉬 어드레스 발생부를 설명하는 도면이다.
도 7은 도 6의 리프레쉬 어드레스 발생부의 동작을 설명하는 일 예의 타이밍도이다.
도 8은 도 6의 리프레쉬 어드레스 발생부의 동작을 설명하는 다른 예의 타이밍도이다.
도 9는 도 1의 반도체 메모리 장치의 리프레쉬 동작에 따라 수행되는 메모리 셀 로우들의 리프레쉬들을 설명하는 다른 예의 타이밍도이다.
도 10는 도 1의 반도체 메모리 장치에 포함된 리프레쉬 어드레스 발생부의 다른 예를 설명하는 도면이다.
도 11은 본 발명의 실시예들에 따른 반도체 메모리 장치의 리프레쉬 방법의 다른 예를 설명하는 플로우챠트이다.
도 12는 도 10의 리프레쉬 어드레스 발생부를 설명하는 도면이다.
도 13은 도 1의 메모리 셀 어레이의 메모리 블락 구성을 설명하는 블락도이다.
도 14는 도 12의 리프레쉬 어드레스 발생부의 동작을 설명하는 타이밍도이다.
도 15는 도 1의 반도체 메모리 장치의 리프레쉬 동작에 따라 수행되는 메모리 셀 로우들의 리프레쉬들을 설명하는 다른 예의 타이밍도이다.
도 16은 도 1의 반도체 메모리 장치에 포함된 리던던시 메모리 셀의 다른 예를 설명하는 도면이다.
도 17은 도 16의 리던던시 메모리 셀의 억세스를 설명하는 터이밍도이다.
도 18은 본 발명의 다른 실시예에 따른 리프레쉬 동작을 제어하는 반도체 메모리 장치를 설명하는 도면이다.
도 19는 도 18의 메모리 셀 블락들의 구성을 설명하는 블락도이다.
도 20은 도 18의 반도체 메모리 장치의 리프레쉬 동작에 따라 수행되는 메모리 셀 로우들의 리프레쉬들을 설명하는 타이밍도이다.
도 21은 본 발명의 실시예들에 따른 리던던시 메모리 셀의 리프레쉬 동작을 제어하는 반도체 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 22는 본 발명의 실시예들에 따른 리던던시 메모리 셀의 리프레쉬 동작을 제어하는 반도체 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 리프레쉬 동작을 제어하는 반도체 메모리 장치를 설명하는 도면이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 커맨드 디코더(120), 어드레스 레지스터(130), 로우 어드레스 멀티플렉서(140), 로우 디코더(150), 그리고 리프레쉬 어드레스 발생부(400)를 포함한다.
메모리 셀 어레이(110)는 노멀 메모리 셀 어레이(112)와 리던던시 메모리 셀 어레이(114)를 포함한다. 노멀 메모리 셀 어레이(112)는 행들 및 열들로 배열되는 복수개의 노멀 메모리 셀들(NMCs)을 포함한다. 리던던시 메모리 셀 어레이(114)는 행들 및 열들로 배열되는 복수개의 리던던시 메모리 셀들(RMCs)을 포함한다.
행 방향의 워드라인(WL)과 칼럼 방향의 비트라인(BL)은 복수개로서 서로 직교로 배치되어 매트릭스 구조를 이루고 있다. 메모리 셀은 매트릭스의 각 교차점에 하나씩 인터섹트된 배열 구조를 이룬다. 노멀 메모리 셀(NMC)과 연결되는 워드라인을 구별의 목적상 노멀 워드라인(WL)이라 하고, 리던던시 메모리 셀(RMC)와 연결된 워드라인을 리던던시 워드라인(RWL)이라 칭한다.
노멀 메모리 셀(NMC)은, 도 2a에 도시된 바와 같이, 하나의 억세스 트랜지스터(201)와 하나의 스토리지 커패시터(203)로 구성된다. 억세스 트랜지스터(201)의 게이트는 노멀 워드라인(WL)에 연결되고, 억세스 트랜지스터(203)의 드레인 또는 소스는 비트라인(BL)에 연결된다. 리던던시 메모리 셀(RMC)은, 도 2b에 도시된 바와 같이, 하나의 억세스 트랜지스터(211)와 하나의 스토리지 커패시터(213)로 구성된다. 억세스 트랜지스터(211)의 게이트는 리던던시 워드라인(RWL)에 연결되고, 억세스 트랜지스터(211)의 드레인 또는 소스는 비트라인(BL)에 연결된다.
커맨드 디코더(120)는 메모리 콘트롤러로부터 수신되는 커맨드(CMD)를 디코딩할 수 있다. 커맨드 디코더(120)는 기입 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 칼럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS) 등을 디코딩하여 커맨드(CMD)에 상응하는 제어 신호들을 생성할 수 있다. 커맨드 디코더(120)는 리프레쉬 커맨드(REF_CMD)에 응답하여 리프레쉬 어드레스 발생부(400)가 리프레쉬를 위한 리프레쉬 로우 어드레스(REF_ADDR)를 생성하도록 하는 리프레쉬 요청 신호(REF_REQ)를 생성할 수 있다.
어드레스 레지스터(130)는 메모리 콘트롤러로부터 로우 어드레스 및 칼럼 어드레스를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 레지스터(130)는 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(140)로 제공하고, 수신된 칼럼 어드레스를 칼럼 디코더로 제공할 수 있다. 칼럼 디코더는 칼럼 어드레스에 상응하는 센스 앰프를 활성화시킬 수 있다. 메모리 셀 어레이(110)에서 독출되는 데이터는 센스 앰프에 의해 감지 증폭되고, 데이터 입출력 버퍼를 통하여 메모리 콘트롤러로 제공될 수 있다.
로우 어드레스 멀티플렉서(140)는 어드레스 레지스터(130)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 어드레스 발생부(400)로부터 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉스(140)는 리프레쉬 요청 신호(REF_REQ)에 응답하여 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(440)에서 출력되는 로우 어드레스는 로우 디코더(150)로 제공될 수 있다.
로우 디코더(150)는 로우 어드레스 멀티플렉서(140)에서 출력된 로우 어드레스를 디코딩하여, 로우 어드레스에 상응하는 워드라인(WL)을 활성화할 수 있다. 노멀 메모리 셀 어레이(112)의 워드라인들(WLs)은 노멀 로우 어드레스(NRA)에 의해 어드레싱되고, 리던던시 메모리 셀 어레이(114)의 워드라인들(RWLs)은 리던던시 로우 어드레스(RRA)에 의해 어드레싱된다. 설명의 편의를 위하여, 노멀 메모리 셀 어레이(112)는 n (n은 1 이상의 자연수)개의 노멀 워드라인들(WLs)이 NRA1-NRAn 노멀 메모리 셀 로우들에 상응하는 로우 어드레스에 의해 어드레싱되고, 리던던시 메모리 셀 어레이(114)는 m (m은 1 이상의 자연수, m<n) 개의 리던던시 워드라인들(RWLs)이 RRA1-RRAm 리던던시 메모리 셀 로우들에 상응하는 로우 어드레스에 의해 어드레싱되는 것으로 설명된다.
노멀 메모리 셀 어레이(112)에서, 노멀 메모리 셀(NMC)이 페일로 판정되는 경우, 페일된 노멀 메모리 셀은 리던던시 메모리 셀(RMC)로 리페어된다. 리던던시 리페어 방법에 따라, 셀 단위, 워드라인 단위, 비트라인 단위, 또는 블록 단위의 리페어 방법이 선택적으로 또는 혼합적으로 사용될 수 있다.
페일된 노멀 메모리 셀들은 랜덤하게 리던던시 메모리 셀들(RMC)로 리페어될 수 있다. 통상적으로, 억세스되는 노멀 메모리 셀(NMC)은 외부에서 인가되는 어드레스(ADDR)에 의해 그 위치를 알 수 있다. 그러나, 노멀 메모리 셀(NMC)이 페일되어 리던던시 메모리 셀(RMC)로 리페어된 경우, 리페어된 리던던시 메모리 셀(RMC)의 위치는 알 수 없다.
경우에 따라, 특정 리던던시 메모리 셀이 빈번하게 억세스될 수 있다. 이 때, 인접한 리던던시 메모리 셀들은 디스털브를 받게 되고, 데이터 보유(retention) 특성이 나빠질 수 있다. 인접한 리던던시 메모리 셀들(RMCs)의 데이터 보유 시간이 노멀 메모리 셀들(NMCs)의 데이터 보유 시간 보다 짧아질 수 있다.
반도체 메모리 장치(100)는 메모리 셀에 저장된 데이터를 유지하기 위하여 리프레쉬 동작을 수행한다. 반도체 메모리 장치(100)의 메모리 셀은 표준(Specification)에서 정의된 리프레쉬 주기 (tREF) 동안 리프레쉬되도록 규정된다. 리프레쉬 어드레스 발생부(400)는 NRA1-NRAn 노멀 메모리 셀 로우들에 연결되는 메모리 셀들(NMCs)은 리프레쉬 주기(tREF)로 리프레쉬되고, RRA1-RRAm 리던던시 메모리 셀 로우들에 연결되는 리던던시 메모리 셀들(RMCs)은 리프레쉬 주기(tREF)와는 다른 주기로 리프레쉬되도록 리프레쉬 로우 어드레스(REF_ADDR)를 생성할 수 있다.
일 실시예에서, 리프레쉬 어드레스 발생부(400)는, 도 3에 도시된 바와 같이, 노멀 메모리 셀 로우들(NRA1-NRAn)은 리프레쉬 주기(tREF)로 수행되고, 리던던시 메모리 셀 로우들(RRA1-RRAm)에 대한 리프레쉬 동작들은 리프레쉬 주기(TREF)의 반에 해당하는 주기로 수행되도록 리프레쉬 로우 어드레스(REF_ADDR)를 생성할 수 있다. 노멀 메모리 셀 로우들(NRA1-NRAn) 중 반에 해당하는 NRA1-NRAn/2 노멀 메모리 셀 로우들이 순차적으로 리프레쉬되고, 리던던시 메모리 셀 로우들(RRA1-RRAm)이 순차적으로 리프레쉬되고, 나머지 반에 해당하는 NRAn/2+1-NRAn 노멀 메모리 셀 로우들이 순차적으로 리프레쉬되고, 리던던시 메모리 셀 로우들(RRA1-RRAm)이 순차적으로 리프레쉬될 수 있다.
도 4는 도 1의 반도체 메모리 장치에 포함된 리프레쉬 어드레스 발생부의 일 예를 설명하는 블락도이다
도 4를 참조하면, 리프레쉬 어드레스 발생부(400)는 리프레쉬 제어부(410), 노멀 셀 어드레스 발생부(420), 리던던시 셀 어드레스 발생부(430), 그리고 어드레스 선택부(440)를 포함할 수 있다. 노멀 셀 어드레스 발생부(420)와 리던던시 셀 어드레스 발생부(430)는 카운터를 이용하여 노멀 메모리 셀 로우들(NRA1-NRAn)와 리던던시 메모리 셀 로우들(RRA1-RRAm)에 대한 로우 어드레스들을 순차적으로 출력할 수 있다.
리프레쉬 제어부(410)는 리프레쉬 요청 신호(REF_REQ)와 리프레쉬 주기 제어 신호(RCTL)에 응답하여 제1 리프레쉬 신호(NREF)와 제2 리프레쉬 신호(RREF) 그리고 선택 신호(SEL)를 발생할 수 있다. 리프레쉬 주기 제어 신호(RCTL)는 노멀 셀 어드레스 발생부(420)에서 출력되는 카운팅 신호의 적어도 하나의 비트에 상응될 수 있다. 실시예에 따라, 리프레쉬 요청 신호(REF_REQ)는 호스트 장치, 예컨대 메모리 콘트롤러로부터 주기적으로 인가되는 리프레쉬 커맨드에 응답하여 생성되거나, 반도체 메모리 장치에 포함된 빌트-인 타이머에 의해 생성될 수 있다.
노멀 셀 어드레스 발생부(420)는 제1 리프레쉬 신호(NREF)에 응답하여 카운팅 동작을 수행함으로써 카운팅 신호를 생성할 수 있다. 노멀 셀 어드레스 발생부(420)는 카운팅 신호의 적어도 하나의 비트를 리프레쉬 주기 제어 신호(RCTL)로 출력할 수 있다. 예컨대, 노멀 셀 어드레스 발생부(420)는 N+1 비트들(N은 1 이상의 자연수)을 가지는 카운팅 신호를 생성하고, N+1 비트들의 카운팅 신호를 노멀 셀 리프레쉬 어드레스(NRA_C)로 출력하고, 카운팅 신호의 상위 3 비트들을 리프레쉬 주기 제어 신호(RCTL)로 출력할 수 있다.
리던던시 셀 어드레스 발생부(430)는 제2 리프레쉬 신호(RREF)에 응답하여 카운팅 동작을 수행함으로써 카운팅 신호를 생성할 수 있다. 예컨대, 리던던시 셀 어드레스 발생부(430)는 M+1 비트들(M은 1 이상의 자연수, M<N)을 가지는 카운팅 신호를 생성하고, M+1 비트들의 카운팅 신호를 리던던시 셀 리프레쉬 어드레스(RRA_C)로 출력할 수 있다.
어드레스 선택부(440)는 선택 신호(SEL)에 응답하여 노멀 셀 어드레스 발생부(420)로부터 제공된 노멀 셀 리프레쉬 어드레스(NRA_C) 또는 리던던시 셀 어드레스 발생부(430)로부터 제공된 리던던시 셀 리프레쉬 어드레스(RRA_C)를 선택적으로 출력할 수 있다. 실시예에 따라, 어드레스 선택부(440)는 선택 신호(SEL)에 응답하여 노멀 셀 리프레쉬 어드레스(NRA_C) 또는 리던던시 셀 리프레쉬 어드레스(RRA_C)를 선택적으로 출력하는 멀티 플렉서를 포함할 수 있다.
일 실시예에서, 제1 리프레쉬 신호(NREF)는 리프레쉬 요청 신호(REF_REQ)에 따라 생성될 수 있다. 제2 리프레쉬 신호(RREF)는 리프레쉬 주기 제어 신호(RCTL)와 리던던시 셀 리프레쉬 어드레스(RRA_C)의 최상위 비트(MSB)에 응답하여 리프레쉬 요청 신호(REF_REQ)에 따라 생성될 수 있다. 제1 리프레쉬 신호(NREF)와 제2 리프레쉬 신호(RREF)는 서로 상보적으로 생성될 수 있다. 선택 신호(SEL)는 제2 리프레쉬 신호(RREF)의 생성 구간 동안 로직 하이레벨로 생성될 수 있다.
도 5는 본 발명의 실시예들에 따른 반도체 메모리 장치의 리프레쉬 동작의 일 예를 설명하는 플로우챠트이다.
도 4와 연계하여 도 5를 참조하면, 리프레쉬 제어부(410)는 리프레쉬 요청 신호(REF_REQ)에 응답하여 노멀 셀 어드레스 발생부(420)의 카운팅 동작을 인에이블시키는 제1 리프레쉬 신호(NREF)를 생성할 수 있다. 노멀 셀 어드레스 발생부(420)는 제1 리프레쉬 신호(NREF)에 응답하여 카운팅 동작을 수행함으로써 카운팅 신호를 출력하고, 카운팅 신호는 제1 그룹의 노멀 메모리 셀 로우들에 대한 노멀 셀 리프레쉬 어드레스(NRA_C)로 출력할 수 있다(S510).
노멀 셀 어드레스 발생부(420)에서 출력되는 카운팅 신호 중 적어도 하나의 비트는, 리프레쉬 제어부(410)로 제공되어 리던던시 셀 어드레스 발생부(430)의 카운팅 동작을 인에이블시키는 제2 리프레쉬 신호(RREF)를 생성하는 데 이용될 수 있다. 리프레쉬 제어부(410)는 제2 리프레쉬 신호(RREF)가 활성화되면 제1 리프레쉬 신호(NREF)는 비활성화되도록 하여, 제1 리프레쉬 신호(NREF)와 제2 리프레쉬 신호(RREF)를 서로 상보적으로 생성할 수 있다. 제1 리프레쉬 신호(NREF)의 비활성화에 응답하여 노멀 셀 어드레스 발생부(420)의 카운팅 동작이 정지될 수 있다. 리던던시 셀 어드레스 발생부(430)는 제2 리프레쉬 신호(RREF)에 응답하여 카운팅 동작을 수행함으로써 카운팅 신호를 출력하고, 카운팅 신호는 리던던시 메모리 셀 로우들에 대한 리던던시 셀 리프레쉬 어드레스(RRA_C)로 출력될 수 있다(S520).
리던던시 셀 어드레스 발생부(430)에서 출력되는 카운팅 신호 중 최상위 비트(MSB)는, 리프레쉬 제어부(410)로 제공되어 제2 리프레쉬 신호(RREF)를 비활성화시키는 데 이용될 수 있다. 리프레쉬 제어부(410)는 제2 리프레쉬 신호(RREF)가 비활성화되면 제1 리프레쉬 신호(NREF)는 활성화되도록 할 수 있다. 노멀 셀 어드레스 발생부(420)는 제1 리프레쉬 신호(NREF)에 응답하여 정지된 카운팅 동작을 수행함으로써 카운팅 신호를 출력하고, 카운팅 신호는 제2 그룹의 노멀 메모리 셀 로우들에 대한 노멀 셀 리프레쉬 어드레스(NRA_C)로 출력될 수 있다(S530). 제2 그룹의 노멀 메모리 셀 로우들은 전체 노멀 메모리 셀 로우들 중 제1 그룹의 노멀 메모리 셀 로우들을 제외한 나머지 노멀 메모리 셀 로우들을 나타낸다.
제2 리프레쉬 신호(RREF)를 활성화시키는 노멀 셀 어드레스 발생부(420)에서 출력되는 카운팅 신호 중 적어도 하나의 비트가 리프레쉬 제어부(410)로 제공될 수 있다. 리프레쉬 제어부(410)는 제1 리프레쉬 신호(NREF)가 비활성화되고 제2 리프레쉬 신호(RREF)는 활성화되도록 할 수 있다. 리던던시 셀 어드레스 발생부(430)는 제2 리프레쉬 신호(RREF)에 응답하여 카운팅 동작을 수행함으로써 카운팅 신호를 출력하고, 카운팅 신호는 리던던시 메모리 셀 로우들에 대한 리던던시 셀 리프레쉬 어드레스(RRA_C)로 출력될 수 있다(S540).
본 실시예의 리프레쉬 동작은, 노멀 메모리 셀 로우들을 제1 및 제2 그룹들로 나누어 수행될 수 있다. 리프레쉬 동작은, 제1 그룹의 노멀 메모리 셀 로우들에 대한 리프리쉬 어드레스들을 생성하고, 전체 리던던시 메모리 셀 로우들에 대한 리프레쉬 어드레스들을 생성하고, 나머지 제2 그룹의 노멀 메모리 셀 로우들에 대한 리프리쉬 어드레스들을 생성하고, 전체 리던던시 메모리 셀 로우들에 대한 리프레쉬 어드레스들을 생성하여 리프레쉬 동작을 수행할 수 있다. 이에 따라, 노멀 메모리 셀 로우들은 반도체 메모리 장치의 표준에서 정의된 리프레쉬 주기(tREF)로 리프레쉬되고, 리던던시 메모리 셀 로우들은 리프레쉬 주기(tREF)의 반에 해당하는 주기로 리프레쉬되도록 할 수 있다.
다른 실시예에 따라, 리프레쉬 동작은 노멀 메모리 셀 로우들을 제1 내지 제4 그룹들로 나누어 수행될 수 있다. 리프레쉬 동작은, 제1 그룹의 노멀 메모리 셀 로우들에 대한 리프리쉬 어드레스들을 생성하고, 전체 리던던시 메모리 셀 로우들에 대한 리프레쉬 어드레스들을 생성하고, 제2 그룹의 노멀 메모리 셀 로우들에 대한 리프리쉬 어드레스들을 생성하고, 전체 리던던시 메모리 셀 로우들에 대한 리프레쉬 어드레스들을 생성하고, 제3 그룹의 노멀 메모리 셀 로우들에 대한 리프리쉬 어드레스들을 생성하고, 전체 리던던시 메모리 셀 로우들에 대한 리프레쉬 어드레스들을 생성하고, 제4 그룹의 노멀 메모리 셀 로우들에 대한 리프리쉬 어드레스들을 생성하고, 전체 리던던시 메모리 셀 로우들에 대한 리프레쉬 어드레스들을 생성하여 리프레쉬 동작을 수행할 수 있다. 이에 따라, 노멀 메모리 셀 로우들은 반도체 메모리 장치의 표준에서 정의된 리프레쉬 주기(tREF)로 리프레쉬되고, 리던던시 메모리 셀 로우들은 리프레쉬 주기(tREF)의 1/4에 해당하는 주기로 리프레쉬되도록 할 수 있다.
도 6은 도 4의 리프레쉬 어드레스 발생부를 설명하는 도면이다.
도 6을 참조하면, 리프레쉬 제어부(410)는 리프레쉬 요청 신호(REF_REQ)와 리프레쉬 주기 제어 신호(RCTL)에 응답하여 제1 리프레쉬 신호(NREF)와 제2 리프레쉬 신호(RREF)를 발생하는 로직 회로(411)를 포함할 수 있다. 로직 회로(411)는 노멀 셀 어드레스 발생부(420)에서 출력되는 카운팅 신호들(CNT[0], CNT[1], …, CNT[N-2], CNT[N-1], CNT[N])의 상위 3 비트들(CNT[N-2:N])을 리프레쉬 주기 제어 신호(RCTL)로 입력할 수 있다. 상위 3 비트들(CNT[N-2:N]) 중 하나의 비트가 리프레쉬 주기 제어 신호(RCTL)로 이용될 수 있다.
로직 회로(411)는 리프레쉬 요청 신호(REF_REQ)에 따라 노멀 셀 어드레스 발생부(420)의 카운팅 동작을 인에이블시키는 제1 리프레쉬 신호(NREF)를 생성할 수 있다.
로직 회로(411)는 상위 3 비트들(CNT[N-2:N]) 중 하나의 비트인 리프레쉬 주기 제어 신호(RCTL)에 응답하여 리던던시 셀 어드레스 발생부(430)의 카운팅 동작을 인에이블시키는 제2 리프레쉬 신호(RREF)를 리프레쉬 요청 신호(REF_REQ)에 따라 생성하고, 제1 리프레쉬 신호(NREF)는 비활성화할 수 있다. 로직 회로(411)는 리던던시 셀 어드레스 발생부(430)에서 출력되는 카운팅 신호들(CNT[0], CNT[1], …, CNT[M])의 최상위 비트(CNT[M])에 응답하여 제2 리프레쉬 신호(RREF)를 비활성화할 수 있다. 로직 회로(411)는 제2 리프레쉬 신호(RREF)의 비활성화에 따라 제1 리프레쉬 신호(NREF)를 생성할 수 있다.
로직 회로(411)는 제2 리프레쉬 신호(RREF)의 생성 구간에 상응하는 로직 하이레벨을 갖는 선택 신호(SEL)를 생성될 수 있다. 선택 신호(SEL)는 어드레스 선택부(440)로 제공되고, 노멀 셀 리프레쉬 어드레스(NRA_C) 또는 리던던시 셀 리프레쉬 어드레스(RRA_C)를 선택하여 리프레쉬 로우 어드레스(REF_ADDR)로 출력하도록 할 수 있다.
노멀 셀 어드레스 발생부(420)는 직렬 연결된 제1 내지 제N 카운터들(421, 423, 425, 427, 429)을 포함할 수 있다. 제1 카운터(421)는 제1 리프레쉬 신호(NREF)에 응답하여 제1 비트(CNT[0])를 생성하고, 제2 카운터(423)는 제1 비트(CNT[0])에 응답하여 제2 비트(CNT[1])를 생성하고, 제N-2 카운터(425)는 제N-3 비트에 응답하여 제N-2 비트(CNT[N-2])를 생성하고, 제N-1 카운터(427)는 제N-2 비트(CNT[N-2])에 응답하여 제N-1 비트(CNT[N-1])를 생성하고, 제N 카운터(429)는 제N-1 비트(CNT[N-1])에 응답하여 제N 비트(CNT[N])를 생성할 수 있다.
제N-2 카운터(425), 제N-1 카운터(427) 그리고 제N 카운터(429)에 의해 생성된 상위 3 비트들(CNT[N-2:N])은 리프레쉬 주기 제어 신호(RCTL)로서 출력되고, 제1 내지 제N 카운터들(421, 423, 425, 427, 429)에 의해 생성된 제1 내지 제N 비트들(CNT[0], CNT[1], …, CNT[N-2], CNT[N-1], CNT[N])은 노멀 셀 리프레쉬 어드레스(NRA_C)로 출력될 수 있다. 노멀 셀 리프레쉬 어드레스(NRA_C)는 노멀 메모리 셀 로우들을 리프레쉬한다.
일 실시예에서, 최상위 비트(MSB)의 제N 카운터(429) 보다 1 비트 낮은 카운터(427)의 제N-1 비트(CNT[N-1])가 리프레쉬 주기 제어 신호(RCTL)로 이용되는 경우, 노멀 메모리 셀 로우들은 리프레쉬 주기(tREF) 동안 2 그룹으로 나뉘어져 리프레쉬되도록 설정될 수 있다. 다른 실시예에 따라, 제N 카운터(429) 보다 2 비트 낮은 카운터(425)의 제N-2 비트(CNT[N-2])가 리프레쉬 주기 제어 신호(RCTL)로 이용되는 경우, 노멀 메모리 셀 로우들은 리프레쉬 주기(tREF) 동안 4 그룹으로 나뉘어져 리프레쉬되도록 설정될 수 있다.
리던던시 셀 어드레스 발생부(430)는 직렬 연결된 제1 내지 제M 카운터들(431, 433, 435)을 포함할 수 있다. 제1 카운터(431)는 제2 리프레쉬 신호(RREF)에 응답하여 제1 비트(CNTa[0])를 생성하고, 제2 카운터(433)는 제1 비트(CNTa[0])에 응답하여 제2 비트(CNTa[1])를 생성하고, 제M 카운터(435)는 제M-1 비트에 응답하여 제M 비트(CNTa[M])를 생성할 수 있다. 제1 내지 제M 카운터들(431, 433, 435)에 의해 생성된 제1 내지 제M 비트들(CNTa[0], CNTa[1], …, CNTa[M])은 리던던시 셀 리프레쉬 어드레스(RRA_C)로 출력될 수 있다. 리던던시 셀 리프레쉬 어드레스(RRA_C)는 리던던시 메모리 셀 로우들을 리프레쉬한다.
어드레스 선택부(440)는 선택 신호(SEL)에 응답하여 노멀 셀 리프레쉬 어드레스(NRA_C) 또는 리던던시 셀 리프레쉬 어드레스(RRA_C)를 선택적으로 출력하는 멀티플렉서(441)를 포함할 수 있다. 멀티플렉서(441)는 선택 신호(SEL)가 로직 로우레벨을 가질 때 노멀 셀 리프레쉬 어드레스(NRA_C)를 리프레쉬 로우 어드레스(REF_ADDR)로 출력하고, 선택 신호(SEL)가 로직 하이레벨을 가질 때 리던던시 셀 리프레쉬 어드레스(RRA_C)를 리프레쉬 로우 어드레스(REF_ADDR)로 출력할 수 있다.
일 실시예에 따라, 노멀 셀 어드레스 발생부(420)의 제N-1 비트(CNT[N-1])가 리프레쉬 주기 제어 신호(RCTL)로 이용되는 경우, 리프레쉬 제어부(410)의 로직 회로(411)에 의해 제2 리프레쉬 신호(RREF)는 제N-1 비트(CNT[N-1])가 로직 하이레벨에서 로직 로우레벨로 토글될 때마다 리프레쉬 요청 신호(REF_REQ)에 따라 활성화되고, 리던던시 셀 어드레스 발생부(430)의 제M 비트(CNTa[M])가 리프레쉬 로직 하이레벨에서 로직 로우레벨로 토글될 때마다 로직 로우레벨로 비활성화될 수 있다. 이에 따라, 리프레쉬 주기(tREF) 동안 제2 리프레쉬 신호(RREF)는 2 번 활성화 구간을 가질 수 있다. 이 구간 동안 리던던시 셀 리프레쉬 어드레스(RRA_C)가 리프레쉬 로우 어드레스(REF_ADDR)로 출력되어 리던던시 메모리 셀 로우들이 리프레쉬될 수 있다. 즉, 리프레쉬 주기(tREF) 동안 리던던시 메모리 셀 로우들이 2번 리프레쉬될 수 있다.
도 7a 및 도 7b는 도 6의 리프레쉬 어드레스 발생부의 동작을 설명하는 일 예의 타이밍도이다.
도 7a을 참조하면, 리프레쉬 커맨드(REF_CMD)를 수신하는 커맨드 디코더(120, 도 1)에 의해 리프레쉬 요청 신호(REF_REQ)가 생성될 수 있다. 리프레쉬 커맨드(REF_CMD)는 메모리 콘트롤러로부터 표준에서 정의된 리프레쉬 시간 간격(tRFC)으로 주기적으로 제공될 수 있다. 리프레쉬 요청 신호(REF_REQ)는 리프레쉬 커맨드(REF_CMD) 마다 소정의 펄스로 생성되고, 그 펄스 구간 동안 리프레쉬 어드레스 발생부(400)의 카운팅 동작이 수행될 수 있다.
리프레쉬 요청 신호(REF_REQ)가 로직 하이레벨에서 로직 로우레벨로 토글될 때, 노멀 셀 어드레스 발생부(420)의 제1 비트(CNT[0])를 생성하고, 제1 비트(CNT[0])가 로직 하이레벨에서 로직 로우레벨로 토글될 때 제2 비트(CNT[1])를 생성하고, 제2 비트(CNT[1])가 로직 하이레벨에서 로직 로우레벨로 토글될 때 제3 비트(CNT[2])를 생성할 수 있다.
도 7b를 참조하면, 리프레쉬 요청 신호(REF_REQ)를 수신하는 리프레쉬 주기 제어부(410)에 의해 제1 리프레쉬 신호(NREF)가 생성될 수 있다 (①). 제1 리프레쉬 신호(NREF)는 리프레쉬 요청 신호(REF_REQ)에 따라 생성될 수 있다.
제1 리프레쉬 신호(NREF)에 응답하여 노멀 셀 어드레스 발생부(420)의 제1 내지 제N 카운터들(421, 423, 425, 427, 429)에 의해 제1 내지 제N 비트들(CNT[0], CNT[1], …, CNT[N-2], CNT[N-1], CNT[N])이 생성될 수 있다. 제1 비트(CNT[0])의 토글링에 따라 노멀 셀 리프레쉬 어드레스(NRA_C)가 순차적으로 출력될 수 있다(②).
리프레쉬 제어부(410)에 의해, 제2 리프레쉬 신호(RREF)는 제N-1 비트(CNT[N-1])가 로직 하이레벨에서 로직 로우레벨로 토글될 때 리프레쉬 요청 신호(REF_REQ)에 따라 생성될 수 있다(③). 제2 리프레쉬 신호(RREF)가 생성되는 구간 동안(SA1), 제1 리프레쉬 신호(NREF)는 로직 로우레벨로 비활성화되어 노멀 셀 어드레스 발생부(420)의 제1 내지 제N 카운터들(421, 423, 425, 427, 429)의 카운팅 동작이 정지된다.
제2 리프레쉬 신호(RREF)에 응답하여 리던던시 셀 어드레스 발생부(430)의 제1 내지 제M 카운터들(431, 433, 435)에 의해 제1 내지 제M 비트들(CNTa[0], CNTa[1], …, CNTa[M])이 생성될 수 있다. 제1 비트(CNTa[0])의 토글링에 따라 리던던시 셀 리프레쉬 어드레스(RRA_C)가 순차적으로 출력될 수 있다(④).
제2 리프레쉬 신호(RREF)는 리던던시 셀 어드레스 발생부(430)의 제M 비트(CNTa[M])가 리프레쉬 로직 하이레벨에서 로직 로우레벨로 토글될 때 로직 로우레벨로 비활성화된다(⑤).
제2 리프레쉬 신호(RREF)가 로직 로우레벨로 비활성화되면, 제1 리프레쉬 신호(NREF)는 리프레쉬 요청 신호(REF_REQ)에 따라 생성되고(⑥), 노멀 셀 어드레스 발생부(420)의 제1 내지 제N 카운터들(421, 423, 425, 427, 429)은 정지된 시점부터 카운팅 동작을 수행할 수 있다. 제1 내지 제N 카운터들(421, 423, 425, 427, 429)에 의해 제1 내지 제N 비트들(CNT[0], CNT[1], …, CNT[N-2], CNT[N-1], CNT[N])이 생성되고, 제1 비트(CNT[0])의 토글링에 따라 나머지 노멀 셀 리프레쉬 어드레스(NRA_C)가 순차적으로 출력될 수 있다.
다시, 제2 리프레쉬 신호(RREF)는 노멀 셀 어드레스 발생부(420)의 제N-1 비트(CNT[N-1])가 로직 하이레벨에서 로직 로우레벨로 토글될 때 리프레쉬 요청 신호(REF_REQ)에 따라 생성되고, 리던던시 셀 어드레스 발생부(430)의 제1 내지 제M 카운터들(431, 433, 435)에 의해 리던던시 셀 리프레쉬 어드레스(RRA_C)가 순차적으로 출력될 수 있다. 제2 리프레쉬 신호(RREF)가 생성되는 구간 동안(SA2), 노멀 셀 어드레스 발생부(420)의 제1 내지 제N 카운터들(421, 423, 425, 427, 429)의 카운팅 동작이 정지될 수 있다. 제2 리프레쉬 신호(RREF)는 리던던시 셀 어드레스 발생부(430)의 제M 비트(CNTa[M])가 리프레쉬 로직 하이레벨에서 로직 로우레벨로 토글될 때 로직 로우레벨로 비활성화될 수 있다.
따라서, 리프레쉬 어드레스 발생부(400)를 포함하는 반도체 메모리 장치에서, 노멀 메모리 셀 로우들은 반도체 메모리 장치의 표준에서 정의된 리프레쉬 주기(tREF)로 리프레쉬되고, 리던던시 메모리 셀 로우들은 리프레쉬 주기(tREF)의 1/2에 해당하는 주기로 리프레쉬될 수 있다.
도 8은 도 6의 리프레쉬 어드레스 발생부의 동작을 설명하는 다른 예의 타이밍도이다.
도 8을 참조하면, 도 7b의 타이밍도와 비교하여, 제2 리프레쉬 신호(RREF)가 제N-2 비트(CNT[N-2])가 로직 하이레벨에서 로직 로우레벨로 토글될 때 리프레쉬 요청 신호(REF_REQ)에 따라 생성되고(③a), 리던던시 셀 어드레스 발생부(430)의 제M 비트(CNTa[M])가 리프레쉬 로직 하이레벨에서 로직 로우레벨로 토글될 때 로직 로우레벨로 비활성화된다(⑤a)는 점에서 차이가 있다. 이에 따라, 리프레쉬 주기(tREF) 동안 제2 리프레쉬 신호(RREF)는 4 번 활성화 구간을 가질 수 있으므로, 리던던시 메모리 셀 로우들이 4번 리프레쉬될 수 있다.
리프레쉬 어드레스 발생부(400)를 포함하는 반도체 메모리 장치에서, 노멀 메모리 셀 로우들은 반도체 메모리 장치의 표준에서 정의된 리프레쉬 주기(tREF)로 리프레쉬되고, 리던던시 메모리 셀 로우들은 리프레쉬 주기(tREF)의 1/4에 해당하는 주기로 리프레쉬될 수 있다.
도 1로 돌아가서, 메모리 셀 어레이(110)에서, 노멀 메모리 셀 어레이(112) 에지의 NRAn 노멀 메모리 셀 로우는 리던던시 메모리 셀 어레이(114)의 RRA1 리던던시 메모리 셀 로우와 인접하게 배치되어 있다. RRA1 리던던시 메모리 셀 로우가 빈번하게 억세스되는 경우, NRAn 노멀 메모리 셀 로우는 디스털브를 받을 수 있다. 이에 따라, NRAn 노멀 메모리 셀 로우에 연결되는 노멀 메모리 셀들(NMCs)의 데이터 보유 시간이 짧아질 수 있으므로, NRAn 메모리 셀 로우는 리던던시 메모리 셀 로우들과 마찬가지로 리프레쉬 주기(tREF)의 1/2 또는 1/4에 해당하는 주기로 리프레쉬되도록 설정될 수 있다.
도 9는 도 1의 반도체 메모리 장치의 리프레쉬 동작에 따라 수행되는 메모리 셀 로우들의 리프레쉬들을 설명하는 다른 예의 타이밍도이다.
도 9를 참조하면, 리프레쉬 동작은 리프레쉬 주기(tREF) 동안 전체 노멀 메모리 셀 로우들(NRA1-NRAn)에 대한 리프레쉬 동작들이 두 그룹으로 나뉘어져 수행될 수 있다. 리프레쉬 동작은 제1 그룹의 노멀 메모리 셀 로우들(NRA1-NRAn/2)에 대한 리프레쉬 동작을 수행하고, 리던던시 메모리 셀 로우들(RRA1-RRAm)와 에지 메모리 셀 로우(ERA)에 대한 리프레쉬 동작들이 수행될 수 있다. 이어서, 제2 그룹의 노멀 메모리 셀 로우들(NRAn/2+1-NRAn)에 대한 리프레쉬 동작을 수행하고, 리던던시 메모리 셀 로우들(RRA1-RRAm)와 에지 메모리 셀 로우(ERA)에 대한 리프레쉬 동작들이 수행될 수 있다.
도 10은 도 1의 반도체 메모리 장치에 포함된 본 발명의 제2 실시예에 따른 리프레쉬 어드레스 발생부를 설명하는 도면이다.
도 10을 참조하면, 리프레쉬 어드레스 발생부(1000)는 리프레쉬 제어부(1010), 노멀 셀 어드레스 발생부(1020), 리던던시 셀 어드레스 발생부(1030), 에지 셀 어드레스 저장부(1040), 제1 어드레스 선택부(1050) 그리고 제2 어드레스 선택부(1060)를 포함할 수 있다.
노멀 셀 어드레스 발생부(1020)와 리던던시 셀 어드레스 발생부(1030)는, 도 4에서 설명된 노멀 셀 어드레스 발생부(420)와 리던던시 셀 어드레스 발생부(430)와 거의 동일하다. 노멀 셀 어드레스 발생부(1020)와 리던던시 셀 어드레스 발생부(1030)는 카운터를 이용하여 노멀 메모리 셀 로우들(NRA1-NRAn)와 리던던시 메모리 셀 로우들(RRA1-RRAm)에 대한 로우 어드레스들을 순차적으로 출력할 수 있다.
노멀 셀 어드레스 발생부(1020)는 제1 리프레쉬 신호(NREF)에 응답하여 카운팅 동작을 수행함으로써 카운팅 신호를 생성할 수 있다. 노멀 셀 어드레스 발생부(1020)는 카운팅 신호의 적어도 하나의 비트를 리프레쉬 주기 제어 신호(RCTL)로 출력할 수 있다. 예컨대, 노멀 셀 어드레스 발생부(1020)는 N+1 비트들(N은 1 이상의 자연수)을 가지는 카운팅 신호를 생성하고, N+1 비트들의 카운팅 신호를 노멀 셀 리프레쉬 어드레스(NRA_C)로 출력하고, 카운팅 신호의 상위 3 비트들을 리프레쉬 주기 제어 신호(RCTL)로 출력할 수 있다.
리던던시 셀 어드레스 발생부(1030)는 제2 리프레쉬 신호(RREF)에 응답하여 카운팅 동작을 수행함으로써 카운팅 신호를 생성할 수 있다. 예컨대, 리던던시 셀 어드레스 발생부(1030)는 M+1 비트들(M은 1 이상의 자연수, M<N)을 가지는 카운팅 신호를 생성하고, M+1 비트들의 카운팅 신호를 리던던시 셀 리프레쉬 어드레스(RRA_C)로 출력할 수 있다.
리프레쉬 제어부(1010)는 리프레쉬 요청 신호(REF_REQ)와 리프레쉬 주기 제어 신호(RCTL)에 응답하여 제1 리프레쉬 신호(NREF), 제2 리프레쉬 신호(RREF) 그리고 제3 리프레쉬 신호(EREF)를 생성할 수 있다. 리프레쉬 제어부(1010)는 제2 리프레쉬 신호(RREF)와 제3 리프레쉬 신호(EREF)에 응답하여 제1 선택 신호(SEL1)와 제2 선택 신호(SEL2)를 생성할 수 있다.
제1 리프레쉬 신호(NREF)는 리프레쉬 요청 신호(REF_REQ)에 응답하여 생성될 수 있다. 제1 리프레쉬 신호(NREF)는 제2 및 제3 리프레쉬 신호(RREF, EREF)와 서로 상보적으로 생성될 수 있다. 제2 리프레쉬 신호(RREF)는 리프레쉬 주기 제어 신호(RCTL)와 리던던시 셀 리프레쉬 어드레스(RRA_C)의 최상위 비트(MSB)에 응답하여 리프레쉬 요청 신호(REF_REQ)에 따라 생성될 수 있다. 제3 리프레쉬 신호(EREF)는 리던던시 셀 리프레쉬 어드레스(RRA_C)의 최상위 비트(MSB)에 응답하여 리프레쉬 요청 신호(REF_REQ)에 따라 생성될 수 있다. 제3 리프레쉬 신호(EREF)는 에지 셀 어드레스 저장부(1040)에 저장된 에지 셀 리프레쉬 어드레스(ERA)의 개수에 상응하는 리프레쉬 요청 신호(REF_REQ)에 따라 생성될 수 있다.
제1 선택 신호(SEL)는 제3 리프레쉬 신호(EREF)가 생성되는 구간에 상응하여 로직 하이레벨로 생성될 수 있다. 제2 선택 신호(SEL2)는 제2 리프레쉬 신호(RREF)와 제3 리프레쉬 신호(EREF)가 생성되는 구간에 상응하여 로직 하이레벨로 생성될 수 있다.
에지 셀 어드레스 저장부(1040)는 노멀 메모리 셀 어레이(112)의 노멀 메모리 셀 로우들 중 리던던시 메모리 셀 어레이의 리던던시 메모리 셀 로우와 인접한 노멀 메모리 셀 로우에 대한 어드레스를 저장할 수 있다. 도 1에서, RRA1 리던던시 메모리 셀 로우에 인접한 NRAn 노멀 메모리 셀 로우에 대한 어드레스 비트들을 저장할 수 있다. NRAn 노멀 메모리 셀 로우는 노멀 메모리 셀 어레이(112)의 에지에 배치되므로, 구별의 목적상 에지 셀 리프레쉬 어드레스(ERA)에 의해 어드레싱되는 것으로 설정할 수 있다.
실시예에 따라, 에지 셀 어드레스 저장부(1040)는 레이저-프로그래머블 퓨즈 메모리, 안티-퓨즈 메모리, 전기적 프로그래머블 퓨즈 메모리 등과 같은 원-타임 프로그래머블 메모리로 구현되거나, MRAM (Magnetic Ramdom Access Memory), RRAM (Resistance Random Access memory), PRAM (Phase Change Ramdom Access Memory), 플래쉬 메모리(Flash memory)와 같은 비휘발성 메모리로 구현될 수 있다.
제1 어드레스 선택부(1050)는 제1 선택 신호(SEL1)에 응답하여 에지 셀 어드레스 저장부(1040)로부터 제공되는 에지 셀 리프레쉬 어드레스(ERA)와 리던던시 셀 어드레스 발생부(1030)로부터 제공된 리던던시 셀 리프레쉬 어드레스(RRA_C)를 선택적으로 출력할 수 있다. 실시예에 따라, 제1 어드레스 선택부(1050)는 제1 선택 신호(SEL1)에 응답하여 에지 셀 리프레쉬 어드레스(ERA) 또는 리던던시 셀 리프레쉬 어드레스(RRA_C)를 선택적으로 출력하는 멀티 플렉서를 포함할 수 있다.
제2 어드레스 선택부(1060)는 제2 선택 신호(SEL2)에 응답하여 노멀 셀 어드레스 발생부(1020)로부터 제공된 노멀 셀 리프레쉬 어드레스(NRA_C) 또는 제1 어드레스 선택부(1050)로부터 제공된 리던던시 셀 리프레쉬 어드레스(RRA_C) 또는 에지 셀 리프레쉬 어드레스(ERA)를 선택적으로 출력할 수 있다. 실시예에 따라, 제2 어드레스 선택부(1060)는 제2 선택 신호(SEL2)에 응답하여 노멀 셀 리프레쉬 어드레스(NRA_C), 리던던시 셀 리프레쉬 어드레스(RRA_C) 또는 에지 셀 리프레쉬 어드레스(ERA)를 선택적으로 출력하는 멀티 플렉서를 포함할 수 있다.
도 11은 본 발명의 실시예들에 따른 반도체 메모리 장치의 리프레쉬 방법의 다른 예를 설명하는 플로우챠트이다.
도 10과 연계하여 도 11을 참조하면, 리프레쉬 제어부(1010)는 리프레쉬 요청 신호(REF_REQ)에 응답하여 노멀 셀 어드레스 발생부(1020)의 카운팅 동작을 인에이블시키는 제1 리프레쉬 신호(NREF)를 생성할 수 있다. 노멀 셀 어드레스 발생부(1020)는 제1 리프레쉬 신호(NREF)에 응답하여 카운팅 동작을 수행함으로써 카운팅 신호를 출력하고, 카운팅 신호는 제1 그룹의 노멀 메모리 셀 로우들에 대한 노멀 셀 리프레쉬 어드레스(NRA_C)로 출력할 수 있다(S1110).
노멀 셀 어드레스 발생부(1020)에서 출력되는 카운팅 신호 중 적어도 하나의 비트는, 리프레쉬 제어부(1010)로 제공되어 리던던시 셀 어드레스 발생부(1030)의 카운팅 동작을 인에이블시키는 제2 리프레쉬 신호(RREF)를 생성하는 데 이용될 수 있다. 리프레쉬 제어부(1010)는 제2 리프레쉬 신호(RREF)가 활성화되면 제1 리프레쉬 신호(NREF)는 비활성화되도록 할 수 있다. 제1 리프레쉬 신호(NREF)의 비활성화에 응답하여 노멀 셀 어드레스 발생부(1020)의 카운팅 동작이 정지될 수 있다.
리던던시 셀 어드레스 발생부(1030)는 제2 리프레쉬 신호(RREF)에 응답하여 카운팅 동작을 수행함으로써 카운팅 신호를 출력하고, 카운팅 신호는 리던던시 메모리 셀 로우들에 대한 리던던시 셀 리프레쉬 어드레스(RRA_C)로 출력될 수 있다(S1120).
리던던시 셀 어드레스 발생부(1030)에서 출력되는 카운팅 신호 중 최상위 비트(MSB)는, 리프레쉬 제어부(1010)로 제공되어 제2 리프레쉬 신호(RREF)를 비활성화시키고 제3 리프레쉬 신호(EREF)를 활성화시키는 데 이용될 수 있다. 리프레쉬 제어부(1010)는 에지 셀 어드레스 저장부(1040)에 저장된 에지 셀 리프레쉬 어드레스(ERA)의 개수에 상응하는 리프레쉬 요청 신호(REF_REQ)에 따라 제3 리프레쉬 신호(EREF)를 생성한 후 비활성화할 수 있다. 에지 셀 어드레스 저장부(1040)는 제3 리프레쉬 신호(EREF)에 응답하여 에지 셀 리프레쉬 어드레스(ERA)를 출력할 수 있다(S1130).
리프레쉬 제어부(1010)는 제3 리프레쉬 신호(EREF)가 비활성화되면 제1 리프레쉬 신호(NREF)는 활성화되도록 할 수 있다. 노멀 셀 어드레스 발생부(1020)는 제1 리프레쉬 신호(NREF)에 응답하여 정지된 카운팅 동작을 수행함으로써 카운팅 신호를 출력하고, 카운팅 신호는 제2 그룹의 노멀 메모리 셀 로우들에 대한 노멀 셀 리프레쉬 어드레스(NRA_C)로 출력될 수 있다(S1140). 제2 그룹의 노멀 메모리 셀 로우들은 전체 노멀 메모리 셀 로우들 중 제1 그룹의 노멀 메모리 셀 로우들을 제외한 나머지 노멀 메모리 셀 로우들을 나타낸다.
제2 리프레쉬 신호(RREF)를 활성화시키는 노멀 셀 어드레스 발생부(1020)에서 출력되는 카운팅 신호 중 적어도 하나의 비트가 리프레쉬 제어부(1010)로 제공될 수 있다. 리프레쉬 제어부(1010)는 제1 리프레쉬 신호(NREF)가 비활성화되고 제2 리프레쉬 신호(RREF)는 활성화되도록 할 수 있다. 리던던시 셀 어드레스 발생부(1030)는 제2 리프레쉬 신호(RREF)에 응답하여 카운팅 동작을 수행함으로써 카운팅 신호를 출력하고, 카운팅 신호는 리던던시 메모리 셀 로우들에 대한 리던던시 셀 리프레쉬 어드레스(RRA_C)로 출력될 수 있다(S1150).
리던던시 셀 어드레스 발생부(1030)의 최상위 비트(MSB)에 의해, 제2 리프레쉬 신호(RREF)가 비활성화되고 제3 리프레쉬 신호(EREF)는 활성화될 수 있다. 에지 셀 어드레스 저장부(1040)는 제3 리프레쉬 신호(EREF)에 응답하여 에지 셀 리프레쉬 어드레스(ERA)를 출력할 수 있다(S1160).
본 실시예의 리프레쉬 동작은, 노멀 메모리 셀 로우들이 제1 및 제2 그룹들과 에지 메모리 셀 로우로 나누어 리프레쉬될 수 있다. 리프레쉬 동작은, 제1 그룹의 노멀 메모리 셀 로우들에 대한 리프리쉬 어드레스들을 생성하고, 전체 리던던시 메모리 셀 로우들에 대한 리프레쉬 어드레스들을 생성하고, 에지 메모리 셀 로우에 대한 리프레쉬 어드레스를 생성하고, 나머지 제2 그룹의 노멀 메모리 셀 로우들에 대한 리프리쉬 어드레스들을 생성하고, 전체 리던던시 메모리 셀 로우들에 대한 리프레쉬 어드레스들을 생성하고, 에지 메모리 셀 로우에 대한 리프레쉬 어드레스를 생성하여 리프레쉬 동작을 수행할 수 있다. 이에 따라, 노멀 메모리 셀 로우들은 반도체 메모리 장치의 표준에서 정의된 리프레쉬 주기(tREF)로 리프레쉬되고, 리던던시 메모리 셀 로우들과 에지 메모리 셀 로우는 리프레쉬 주기(tREF)의 반에 해당하는 주기로 리프레쉬되도록 할 수 있다.
도 12는 도 10의 리프레쉬 어드레스 발생부를 설명하는 도면이다.
도 12를 참조하면, 리프레쉬 제어부(1010)는 리프레쉬 요청 신호(REF_REQ)와 리프레쉬 주기 제어 신호(RCTL)에 응답하여 제1 리프레쉬 신호(NREF), 제2 리프레쉬 신호(RREF), 제3 리프레쉬 신호(EREF), 제1 선택 신호(SEL1), 그리고 제2 선택 신호(SEL2)를 발생하는 로직 회로(1011)를 포함할 수 있다. 로직 회로(1011)는 노멀 셀 어드레스 발생부(1020)에서 출력되는 카운팅 신호들(CNT[0], CNT[1], …, CNT[N-2], CNT[N-1], CNT[N])의 상위 3 비트들(CNT[N-2:N])을 리프레쉬 주기 제어 신호(RCTL)로 입력할 수 있다. 상위 3 비트들(CNT[N-2:N]) 중 하나의 비트가 리프레쉬 주기 제어 신호(RCTL)로 이용될 수 있다.
로직 회로(1011)는 리프레쉬 요청 신호(REF_REQ)에 따라 노멀 셀 어드레스 발생부(1020)의 카운팅 동작을 인에이블시키는 제1 리프레쉬 신호(NREF)를 생성할 수 있다.
로직 회로(1011)는 상위 3 비트들(CNT[N-2:N]) 중 하나의 비트인 리프레쉬 주기 제어 신호(RCTL)에 응답하여 리던던시 셀 어드레스 발생부(1030)의 카운팅 동작을 인에이블시키는 제2 리프레쉬 신호(RREF)를 리프레쉬 요청 신호(REF_REQ)에 따라 생성하고, 제1 리프레쉬 신호(NREF)를 비활성화할 수 있다. 로직 회로(1011)는 리던던시 셀 어드레스 발생부(1030)에서 출력되는 카운팅 신호들(CNT[0], CNT[1], …, CNT[M])의 최상위 비트(CNT[M])에 응답하여 제2 리프레쉬 신호(RREF)를 비활성화할 수 있다. 즉, 로직 회로(1011)는 리프레쉬 주기 제어 신호(RCTL)와 리던던시 셀 리프레쉬 어드레스(RRA_C)의 최상위 비트(MSB)에 응답하여 리프레쉬 요청 신호(REF_REQ)에 따라 제2 리프레쉬 신호(RREF)를 생성할 수 있다.
로직 회로(1011)는 리던던시 셀 리프레쉬 어드레스(RRA_C)의 최상위 비트(MSB)에 응답하여 에지 셀 어드레스 저장부(1040)에 저장된 에지 셀 리프레쉬 어드레스(ERA)의 개수에 상응하는 리프레쉬 요청 신호(REF_REQ)에 따라 제3 리프레쉬 신호(EREF)를 생성할 수 있다.
로직 회로(1011)는 제3 리프레쉬 신호(EREF)가 생성되는 구간에 상응하는 로직 하이레벨을 갖는 제1 선택 신호(SEL)를 생성할 수 있다. 제1 선택 신호(SEL1)는 제1 어드레스 선택부(1050)로 제공되고, 에지 셀 리프레쉬 어드레스(ERA) 또는 리던던시 셀 리프레쉬 어드레스(RRA_C)를 선택적으로 출력하여 제2 어드레스 선택부(1060)로 제공할 수 있다.
로직 회로(1011)는 제2 리프레쉬 신호(RREF)와 제3 리프레쉬 신호(EREF)가 생성되는 구간에 상응하는 로직 하이레벨을 갖는 제2 선택 신호(SEL2)를 생성할 수 있다. 제2 선택 신호(SEL2)는 제2 어드레스 선택부(1060)로 제공되고, 노멀 셀 어드레스 발생부(1020)로부터 제공된 노멀 셀 리프레쉬 어드레스(NRA_C) 또는 제1 어드레스 선택부(1050)로부터 제공된 리던던시 셀 리프레쉬 어드레스(RRA_C) 또는 에지 셀 리프레쉬 어드레스(ERA)를 선택적으로 출력하여 리프레쉬 로우 어드레스(REF_ADDR)로 출력하도록 할 수 있다.
노멀 셀 어드레스 발생부(1020)는 직렬 연결된 제1 내지 제N 카운터들을 포함할 수 있다. 제1 내지 제N 카운터들에 의해 제1 내지 제N 비트들(CNT[0], CNT[1], CNT[2], …, CNT[N-2], CNT[N-1], CNT[N])이 생성되어 노멀 셀 리프레쉬 어드레스(NRA_C)로 출력될 수 있다. 제1 내지 제N 비트들(CNT[0], CNT[1], CNT[2], …, CNT[N-2], CNT[N-1], CNT[N]) 중 상위 3 비트들(CNT[N-2:N])는 리프레쉬 주기 제어 신호(RCTL)로 로직 회로(1011)로 제공될 수 있다.
리던던시 셀 어드레스 발생부(1030)는 직렬 연결된 제1 내지 제M 카운터들을 포함할 수 있다. 제1 내지 제M 카운터들에 의해 제1 내지 제M 비트들(CNTa[0], CNTa[1], …, CNTa[M])이 생성되어 리던던시 셀 리프레쉬 어드레스(RRA_C)로 출력될 수 있다. 제1 내지 제M 비트들(CNTa[0], CNTa[1], …, CNTa[M]) 중 최상위 비트(CNTa[M])는 로직 회로(1011)로 제공되어 제2 리프레쉬 신호(RREF)와 제3 리프레쉬 신호(EREF)를 생성하는 데 이용될 수 있다.
에지 셀 어드레스 저장부(1040)는 노멀 메모리 셀 어레이(112, 도 1)의 노멀 메모리 셀 로우들(NRA1-NRAn) 중 리던던시 메모리 셀 어레이(114)의 리던던시 메모리 셀 로우(RRA1)와 인접한 에지 메모리 셀 로우(NTAn)에 대한 어드레스를 저장할 수 있다. 에지 셀 어드레스 저장부(1040)는 제3 리프레쉬 신호(EREF)에 응답하여 에지 메모리 셀 로우(NRAn)의 어드레스를 에지 셀 리프레쉬 어드레스(ERA)로 출력할 수 있다.
실시예에 따라, 에지 셀 어드레스 저장부(1040)는 메모리 셀 어레이(110)를 구성하는 메모리 셀 블락들의 배치에 따라 2개 이상의 에지 셀 리프레쉬 어드레스들(ERA)을 출력할 수 있다. 도 13에 도시된 바와 같이, 메모리 셀 어레이(110a)가 8개의 메모리 셀 블락들(1310-1380)로 구성되는 경우, 리프레쉬 커맨드(REF_CMD)에 의해 4개의 노멀 메모리 셀 로우들이 리프레쉬되도록 설정될 수 있다. 예를 들어, 리프레쉬 주기(tREF) 동안 2개 메모리 셀 블락들씩(1310-1320, 1330-1340, 1350-1360, 1370-1380) 리프레쉬되도록 설정될 수 있다.
제1 및 제2 메모리 셀 블락들(1310, 1320)을 대표적으로 살펴보면, 제1 메모리 셀 블락(1310)은 노멀 메모리 셀 어레이(1312)와 리던던시 메모리 셀 어레이(1314)을 포함하고, 제2 메모리 셀 블락(1320)은 노멀 메모리 셀 어레이(1322)와 리던던시 메모리 셀 어레이(1324)를 포함할 수 있다.
리프레쉬 주기(tREF) 동안, 제1 메모리 셀 블락(1310)의 노멀 메모리 셀 로우(NRA1, NRA3, …, NRAn-1)를 리프레쉬하는 노멀 셀 리프레쉬 어드레스와 제2 메모리 셀 블락(1320)의 노멀 메모리 셀 로우(NRA2, NRA4, …, NRAn)를 리프레쉬하는 노멀 셀 리프레쉬 어드레스는 서로 교번적으로 출력될 수 있다. 그리고, 제1 메모리 셀 블락(1310)의 리던던시 메모리 셀 로우(RRA1, …, RRAm-1)를 리프레쉬하는 리던던시 셀 리프레쉬 어드레스와 제2 메모리 셀 블락(1320)의 리던던시 메모리 셀 로우(RRA2, …, RRAm)를 리프레쉬하는 리던던시 셀 리프레쉬 어드레스도 서로 교번적으로 출력될 수 있다. 이에 따라, 노멀 메모리 셀 로우들은 NRA1-NRA2-NRA3-NRA4, …, NRAn-1-NRAn 순으로 리프레쉬되고, 리던던시 메모리 셀 로우들은 RRA1-RRA2, …, RRAm-1-RRAm 순으로 리프레쉬될 수 있다.
노멀 억세스 동작에서, NRAn-1과 NRAn 노멀 메모리 셀 로우들은 RRA1과 RRA2 리던던시 메모리 셀 로우들에 인접하게 배치되므로, RRA1과 RRA2 리던던시 메모리 셀 로우들의 억세스에 의해 디스털브를 받게 된다. 이에 따라, NRAn-1과 NRAn 노멀 메모리 셀 로우들에 상응하는 어드레스들이 에지 셀 리프레쉬 어드레스들(ERA1, ERA2)로서 에지 셀 어드레스 저장부(1040, 도 12)에 저장될 수 있다.
도 12로 돌아가서, 제1 어드레스 선택부(1050)은 제1 선택 신호(SEL1)에 응답하여 리던던시 셀 리프레쉬 어드레스(RRA_C) 또는 에지 셀 리프레쉬 어드레스(ERA)를 선택적으로 출력하는 멀티플렉서(1051)를 포함할 수 있다. 멀티플렉서(1051)는 제1 선택 신호(SEL1)가 로직 로우레벨을 가질 때 리던던시 셀 리프레쉬 어드레스(RRA_C)를 출력하고, 제1 선택 신호(SEL1)가 로직 하이레벨을 가질 때 에지 셀 리프레쉬 어드레스(ERA)를 출력할 수 있다.
제2 어드레스 선택부(1060)은 제2 선택 신호(SEL2)에 응답하여 노멀 셀 리프레쉬 어드레스(NRA_C) 또는 제1 어드레스 선택부(1050)에서 출력되는 리던던시 셀 리프레쉬 어드레스(RRA_C) 또는 에지 셀 리프레쉬 어드레스(ERA)를 선택적으로 출력하는 멀티플렉서(1061)를 포함할 수 있다. 멀티플렉서(1061)는 제2 선택 신호(SEL1)가 로직 로우레벨을 가질 때 노멀 셀 리프레쉬 어드레스(NRA_C)를 리프레쉬 로우 어드레스(REF_ADDR)로 출력하고, 제2 선택 신호(SEL2)가 로직 하이레벨을 가질 때 리던던시 셀 리프레쉬 어드레스(RRA_C) 또는 에지 셀 리프레쉬 어드레스(ERA)를 리프레쉬 로우 어드레스(REF_ADDR)로 출력할 수 있다.
도 14는 도 12의 리프레쉬 어드레스 발생부의 동작을 설명하는 일 예의 타이밍도이다.
도 12 및 도 13과 연계하여 도 14를 참조하면, 앞서 도 7b에서 설명한 바와 같이, 리프레쉬 요청 신호(REF_REQ)에 응답하여 제1 리프레쉬 신호(NREF)가 생성될 수 있다(ⓐ). 제1 리프레쉬 신호(NREF)에 응답하여 노멀 셀 어드레스 발생부(1020)에서 제1 내지 제N 비트들(CNT[0], CNT[1], CNT[2], …, CNT[N-2], CNT[N-1], CNT[N])이 생성될 수 있다. 제1 비트(CNT[0])의 토글링에 따라 노멀 셀 리프레쉬 어드레스(NRA_C)가 순차적으로 출력될 수 있다(ⓑ).
리프레쉬 제어부(1010)에 의해, 제2 리프레쉬 신호(RREF)는 제N-1 비트(CNT[N-1])가 로직 하이레벨에서 로직 로우레벨로 토글될 때 리프레쉬 요청 신호(REF_REQ)에 따라 생성될 수 있다(ⓒ). 제2 리프레쉬 신호(RREF)에 응답하여 리던던시 셀 어드레스 발생부(1030)에 의해 제1 내지 제M 비트들(CNTa[0], CNTa[1], …, CNTa[M])이 생성될 수 있다. 제1 비트(CNTa[0])의 토글링에 따라 리던던시 셀 리프레쉬 어드레스(RRA_C)가 순차적으로 출력될 수 있다(ⓓ).
리던던시 셀 어드레스 발생부(430)의 제M 비트(CNTa[M])가 리프레쉬 로직 하이레벨에서 로직 로우레벨로 토글될 때 제2 리프레쉬 신호(RREF)는 로직 로우레벨로 비활성화될 수 있다(ⓔ).
또한, 리던던시 셀 어드레스 발생부(430)의 제M 비트(CNTa[M])가 리프레쉬 로직 하이레벨에서 로직 로우레벨로 토글될 때 에지 셀 어드레스 저장부(1040)에 저장된 에지 셀 리프레쉬 어드레스(ERA)의 개수에 상응하는 리프레쉬 요청 신호(REF_REQ)에 따라 제3 리프레쉬 신호(EREF)가 생성될 수 있다(ⓕ). 본 실시예에서는 도 13의 NRAn-1과 NRAn 노멀 메모리 셀 로우들에 상응하는 어드레스들이 에지 셀 리프레쉬 어드레스들(ERA1, ERA2)로 에지 셀 어드레스 저장부(1040)에 저장되어 있다.
제3 리프레쉬 신호(EREF)에 응답하여 에지 셀 어드레스 저장부(1040)의 에지 셀 리프레쉬 어드레스들(ERA1, ERA2)이 출력될 수 있다(ⓖ). 제2 리프레쉬 신호(RREF)와 제3 리프레쉬 신호(EREF)가 생성되는 구간 동안(SB1), 제1 리프레쉬 신호(NREF)는 로직 로우레벨로 비활성화되어 노멀 셀 어드레스 발생부(1020)의 카운팅 동작이 정지된다.
제3 리프레쉬 신호(EREF)가 로직 로우레벨로 비활성화되면, 제1 리프레쉬 신호(NREF)는 리프레쉬 요청 신호(REF_REQ)에 따라 생성되고(ⓗ), 노멀 셀 어드레스 발생부(1020)는 정지된 시점부터 카운팅 동작을 수행할 수 있다. 노멀 셀 어드레스 발생부(1020)에 의해 제1 내지 제N 비트들(CNT[0], CNT[1], …, CNT[N-2], CNT[N-1], CNT[N])이 생성되고, 제1 비트(CNT[0])의 토글링에 따라 나머지 노멀 셀 리프레쉬 어드레스(NRA_C)가 순차적으로 출력될 수 있다.
다시, 제2 리프레쉬 신호(RREF)는 노멀 셀 어드레스 발생부(420)의 제N-1 비트(CNT[N-1])가 로직 하이레벨에서 로직 로우레벨로 토글될 때 리프레쉬 요청 신호(REF_REQ)에 따라 생성될 수 있다. 제2 리프레쉬 신호(RREF)에 응답하여 리던던시 셀 어드레스 발생부(1030)에 의해 리던던시 셀 리프레쉬 어드레스(RRA_C)가 순차적으로 출력될 수 있다.
리던던시 셀 어드레스 발생부(430)의 제M 비트(CNTa[M])가 리프레쉬 로직 하이레벨에서 로직 로우레벨로 토글될 때 제2 리프레쉬 신호(RREF)는 로직 로우레벨로 비활성화되고, 에지 셀 어드레스 저장부(1040)에 저장된 에지 셀 리프레쉬 어드레스(ERA)의 개수에 상응하는 리프레쉬 요청 신호(REF_REQ)에 따라 제3 리프레쉬 신호(EREF)가 생성될 수 있다.
제3 리프레쉬 신호(EREF)에 응답하여 에지 셀 어드레스 저장부(1040)의 에지 셀 리프레쉬 어드레스들(ERA1, ERA2)이 출력될 수 있다. 제2 리프레쉬 신호(RREF)와 제3 리프레쉬 신호(EREF)가 생성되는 구간 동안(SB2), 제1 리프레쉬 신호(NREF)는 로직 로우레벨로 비활성화되어 노멀 셀 어드레스 발생부(1020)의 카운팅 동작이 정지된다.
따라서, 리프레쉬 어드레스 발생부(1000)를 포함하는 반도체 메모리 장치에서, 노멀 메모리 셀 로우들(NRA1-NRAn)에 대한 리프레쉬 동작들이 두 그룹으로 나뉘어져 수행될 수 있다. 제1 그룹의 노멀 메모리 셀 로우들(NRA1-NRAn/2)에 대한 리프레쉬 동작을 수행하고, 리던던시 메모리 셀 로우들(RRA1-RRAm)와 에지 메모리 셀 로우(ERA)에 대한 리프레쉬 동작들이 수행될 수 있다. 이어서, 제2 그룹의 노멀 메모리 셀 로우들(NRAn/2+1-NRAn)에 대한 리프레쉬 동작을 수행하고, 리던던시 메모리 셀 로우들(RRA1-RRAm)와 에지 메모리 셀 로우(ERA1, ERA2)에 대한 리프레쉬 동작들이 수행될 수 있다. 이에 따라, 노멀 메모리 셀 로우들(NRA1-NRAn)은 반도체 메모리 장치의 표준에서 정의된 리프레쉬 주기(tREF)로 리프레쉬되고, 리던던시 메모리 셀 로우들(RRA1-RRAm)과 에지 메모리 셀 로우들(NRAn-1, NRAn)은 리프레쉬 주기(tREF)의 1/2에 해당하는 주기로 리프레쉬될 수 있다.
실시예에 따라, 노멀 셀 어드레스 발생부(420)의 제N-2 비트(CNT[N-2])가 리프레쉬 주기 제어 신호(RCTL)로 이용되는 경우, 리프레쉬 주기(tREF) 동안 제2 리프레쉬 신호(RREF)와 제3 리프레쉬 신호(EREF)는 4 번 활성화 구간을 가질 수 있다. 이에 따라, 노멀 메모리 셀 로우들(NRA1-NRAn)은 반도체 메모리 장치의 표준에서 정의된 리프레쉬 주기(tREF)로 리프레쉬되고, 리던던시 메모리 셀 로우들(RRA1-RRAm)과 에지 메모리 셀 로우들(NRAn-1, NRAn)은 리프레쉬 주기(tREF)의 1/4에 해당하는 주기로 리프레쉬될 수 있다.
도 15는 도 1의 반도체 메모리 장치의 리프레쉬 동작에 따라 수행되는 메모리 셀 로우들의 리프레쉬들을 설명하는 다른 예의 타이밍도이다.
도 15를 참조하면, 노멀 메모리 셀 로우들(NRA1-NRAn)에 대한 리프레쉬 동작들은 표준에서 정의된 리프레쉬 주기(tREF)로 수행되고, 리던던시 메모리 셀 로우들(RRA1-RRAm)에 대한 리프레쉬 동작들은 리프레쉬 주기(tREF)의 두 배에 해당하는 주기로 수행될 수 있다.
리던던시 메모리 셀 로우들(RRA1-RRAm)에 연결되는 리던던시 메모리 셀들의 데이터 보유 시간이 리프레쉬 주기(tREF)의 두 배보다 길 수 있다. 이러한 리던던시 메모리 셀들은 트윈 셀 타입으로 구성될 수 있다. 트윈 셀 타입의 리던던시 메모리 셀은 리던던시 메모리 셀이 빈번하게 억세스되어, 인접한 리던던시 메모리 셀들이 디스털브를 받게 되더라도, 데이터 보유 시간이 짧아지는 것을 방지할 수 있다.
도 16은 도 1의 반도체 메모리 장치에 포함된 리던던시 메모리 셀의 다른 예를 설명하는 도면이다.
도 16을 참조하면, 리던던시 메모리 셀(RMC)은 트윈 셀 타입의 DRAM 셀로 구성된다. 리던던시 메모리 셀(RMC)은 두 개의 NMOS 억세스 트랜지스터들(1612, 1614)과 두 개의 커패시터들(1622, 1624)을 포함할 수 있다. NMOS 억세스 트랜지스터들(1612, 1614)은 커패시터들(1622, 1624)을 억세스하는 데 이용되고, 커패시터들(1622, 1624)은 리던던시 메모리 셀(RMC)에 데이터를 저장하는 데 이용될 수 있다.
NMOS 억세스 트랜지스터들(1612, 1614)은 트랜지스터들(1612, 1614)의 게이트들이 연결되는 리던던시 워드라인(RWL, 1606)에 의해 제어될 수 있다. 리던던시 메모리 셀(RMC)은 바이너리 비트와 그 비트의 상보적인 비트 (예컨대, `0 및 1`, 또는 `1 및 0`)를 저장한다. 비트와 상보적인 비트는 커패시터들(1622, 1624)에 저장될 수 있다. 리던던시 메모리 셀(RMC)이 억세스되면, 저장된 비트와 상보적인 비트는 비트라인(BLt, 1604)과 상보 비트라인(BLc, 1602) 각각으로 출력될 수 있다.
도 17은 도 16의 리던던시 메모리 셀의 억세스를 설명하는 터이밍도이다.
도 17을 참조하면, 억세스 전 T0 시간에서, 리던던시 워드라인 전압(VRWL)은 접지 전압(VGND) 또는 워드라인 오프 전압(VWLOFF)이어서, 커패시터들(1622, 1624)과 비트라인들(1602, 1604)이 연결되지 않는다. 워드라인 오프 전압(VWLOFF)은 차아지 펌프에 의해 낮은 전압으로 부스팅된 저전압일 수 있다. 로직값 "1"을 나타내는 고전압(VNT=VCC)은 리던던시 메모리 셀(RMC)의 트루(true) 커패시터(1622)에 저장될 수 있고, 로직값 "0"을 나타내는 저전압(VNC=VGND)은 상보(complementary) 커패시터(1624)에 저장될 수 있다.
리던던시 메모리 셀(RMC)이 억세스되기 전에, 비트라인들1602, 1604)은 이퀄라이징 전압(VBLEQ)으로 프리차아징될 수 있다. 프리차아징은 비트라인들(1602, 1604)을 사용한 이전 억세스에서 비트라인들(1602, 1604)에 남아있는 전압 레벨을 등화시키시 위하여 수행될 수 있다. 프리차아징은 리던던시 메모리 셀(RMC)에 저장된 데이터의 파괴(destruction)를 방지하고, 리던던시 메모리 셀(RMC)에 정보를 저장하기 위하여 사용된 작은 전압 레벨이 제대로 감지될 수 있도록 한다.
T1 시간에서, 리던던시 메모리 셀(RMC)의 억세스가 시작될 수 있다. 리던던시 워드라인 전압(VRWL)이 워드라인 온 전압(VWLON)으로 인가되고, 워드라인 온 전압(VWLON)은 NMOS 트랜지스터들(1612, 1614)을 턴-온시키기에 충분한 전압 레벨로서, 차아지 펌프에 의해 높은 전압으로 차아지 펌핑되는 승압 전압(high voltage, VPP)일 수 있다. NMOS 트랜지스터들(1612, 1614)이 턴-온되면, 커패시터들(1622, 1624)에 저장된 VNC, VNT 전압들이 비트라인들(1602, 1604)로 구동되어져서, VNT 전압은 낮아지고 VNC 전압은 높아져 이퀄라이징 전압(VBLEQ)으로 구동될 수 있다. 커패시터들(1622, 1624)에 저장된 VNC, VNT 전압들이 비트라인들(1602, 1604)로 구동되어짐에 따라, T2 시간에서 트루 비트라인(BLt, 1604)과 상보 비트라인(BLc, 1602) 사이의 전압차(VBLT-VBLC)가 발생될 수 있다.
T3 시간에서, 비트라인들(1602, 1604)에 연결된 센스앰프가 인에이블될 수 있다. 센스앰프는 리던던시 메모리 셀(RMC)에 의해 비트라인들(1602, 1604) 사이에 발생된 전압차(VBLT-VBLC)를 감지 증폭하는 데 사용될 수 있다. 이에 따라, T3 및 T4 시간에서, 전압차(VBLT-VBLC)가 증폭되어, VBLT 전압은 비트라인 고전압(VBLH) 쪽으로 구동되고, VBLC 전압은 비트라인 저전압(VBLL) 쪽으로 구동될 수 있다. NMOS 트랜지스터들(1612, 1614)이 계속해서 턴-온되어 있기 때문에, VNT 전압 또한 비트라인 고전압(VBLH) 쪽으로 구동되고 VNC 전압도 비트라인 저전압(VBLL) 쪽으로 구동될 수 있다.
리던던시 메모리 셀(RMC)의 누설 전류로 인하여, 커패시터들(1622, 1624)에 저장된 VNC, VNT 전압들이 시간이 지남에 따라 낮아질 수 있다(deteriorated). 그런데, 리던던시 메모리 셀(RMC)의 억세스 동작이 수행되면, VNT 전압은 비트라인 고전압(VBLH)으로 구동되고 VNC 전압은 비트라인 저전압(VBLL)으로 구동되기 때문에, 리던던시 메모리 셀(RMC)의 커패시터들(1622, 1624)에 저장된 데이터는 리프레쉬된다.
T5 시간에서, 리던던시 워드라인 전압(VRWL)이 접지 전압(VGND) 또는 워드라인 오프 전압(VWLOFF)으로 낮아지고, 커패시터들(1622, 1624)과 비트라인들(1602, 1604)은 연결 차단되며 억세스를 완료한다. 이 후, T6 시간에서, 비트라인들(1602, 1604)의 트루 비트라인 전압(VBLT)과 상보 비트라인 전압(VBLC)은 이퀄라이징 전압(VBLEQ)으로 구동되고, 비트라인들(1602, 1604)은 다음 억세스를 준비한다.
본 실시예의 트윈 셀 타입의 리던던시 메모리 셀(RMC)는 억세스 동작에 의해 리프레쉬되기 때문에, 데이터 보유 특성이 향상될 수 있다. 이에 따라, 트윈 셀 타입의 리던던시 메모리 셀(RMC)은 표준에서 정의된 리프레쉬 주기(tREF) 보다 긴 주기로 리프레쉬될 수 있다. 실시예에 따라, 트윈 셀 타입의 리던던시 메모리 셀(RMC)은, 도 15에 도시된 바와 같이, 리프레쉬 주기(tREF)의 두 배에 해당하는 주기로 수행될 수 있다.
반도체 메모리 장치의 수율 확보를 위하여, 불량 메모리 셀들은 리던던시 메모리 셀들로 교체되어 리페어될 수 있다. 그런데, 리던던시 리페어 동작으로는 충분한 수율 확보가 불가능할 수 있다. 이에 따라, 반도체 메모리 장치 내부에 ECC (Error Correction Code) 동작을 적용하여 에러 비트들을 구제하는 방법이 제안되고 있다.
ECC 동작은 데이터를 기록하고 읽는 과정에서 생길 수 있는 에러들을 검출하고, 이를 스스로 정정할 수 있는 ECC 기능을 제공한다. 데이터 무결성을 제공하기 위하여, 반도체 메모리 장치는 ECC 회로를 채용할 수 있다. ECC 회로는 에러의 검출/정정하는 과정에서 패리티 비트들을 이용하는 ECC 동작을 수행할 수 있다.
도 18은 본 발명의 다른 실시예에 따른 리프레쉬 동작을 제어하는 반도체 메모리 장치를 설명하는 도면이다.
도 18을 참조하면, 반도체 메모리 장치(1800)는 메인 메모리 셀 블락(1810), ECC 메모리 셀 블락(1820), 리프레쉬 어드레스 발생부(1830), 로우 어드레스 멀티플렉서(1840), 로우 디코더(1850), 칼럼 선택부(1860), ECC 회로(1870), 그리고 입출력 회로부(1880)를 포함한다.
메인 메모리 셀 블락(1810)은 다수개의 메모리 셀 블락들(1801-1808)을 포함한다. 메모리 셀 블락(1801-1808) 각각에는 행들 및 열들로 배열되는 복수개의 메모리 셀들이 배열된다. 메모리 셀 블락(1801-1808) 각각의 메모리 셀들에 저장된 데이터는 해당되는 데이터 입출력 패드(DQ0-DQ7)를 통하여 입출력되므로, 설명의 편의를 위하여, 메모리 셀 블락(1801-1808)을 DQ0-DQ7 셀 블락(1801-1808)으로 칭한다.
ECC 메모리 셀 블락(1820)은, 행들 및 열들로 배열되는 복수개의 메모리 셀들이 배열된다. ECC 메모리 셀 블락(1820)의 행들의 개수는 DQ0-DQ7 셀 블락(1801-1808)의 행들의 개수보다 적을 수 있다. 예컨대, ECC 메모리 셀 블락(1820)은 DQ0-DQ7 셀 블락(1801-1808)에서 불량 셀들이 발생한 워드라인들(WLs)에 대해서만 ECC를 수행하도록 설정되는 경우, DQ0-DQ7 셀 블락(1801-1808)의 행들의 개수보다 적을 수 있다.
ECC 메모리 셀 블락(1820)의 열들의 개수는 DQ0-DQ7 셀 블락(1801-1808)의 열들의 개수보다 적을 수 있다. 예컨대, ECC 메모리 셀 블락(1820)의 열들은 반도체 메모리 장치(1800)에 설정되는 버스트 길이 (Burst Length; BL)에 상응하는 개수로 구성될 수 있다. ECC 메모리 셀 블락(1820)은, DQ0-DQ7 셀 블락(1801-1808)에 데이터를 기록하고 읽는 과정에서 생길 수 있는 에러들을 검출하고, 이를 스스로 정정하기 위한 패리티 비트들을 저장할 수 있다.
리프레쉬 어드레스 발생부(1830)는 메모리 셀 블락(1801-1808)의 메모리 셀들(NMCs)은 리프레쉬 주기(tREF)로 리프레쉬되고, ECC 메모리 셀 블락(1820)의 메모리 셀들은 리프레쉬 주기(tREF)와는 다른 주기로 리프레쉬되도록 리프레쉬 로우 어드레스(REF_ADDR)를 생성할 수 있다.
로우 어드레스 멀티플렉서(1840)는 리프레쉬 요청 신호(REF_REQ)에 응답하여 어드레스 레지스터에서 출력되는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 어드레스 발생부(1830)에서 출력되는 리프레쉬 로우 어드레스(REF_ADDR)를 선택적으로 출력하고 로우 디코더(1850)로 제공할 수 있다.
반도체 메모리 장치(1800)의 노멀 동작시, 로우 디코더(1850)는 로우 어드레스 멀티플렉서(1840)에서 선택된 로우 어드레스(ROW_ADDR)를 디코딩하여, 로우 어드레스(ROW_ADDR)에 상응하는 워드라인(WL)을 활성화할 수 있다. DQ0-DQ7 셀 블락들(1801-1808)의 워드라인들(WLs)은 로우 어드레스들(ROW_ADDR)에 의해 억세스되고, 비트라인들(BLs)은 칼럼 어드레스들에 의해 억세스될 수 있다. 칼럼 어드레스들은 칼럼 디코더를 통해 디코딩되고, 비트라인들(BLs)을 선택하는 칼럼 선택 신호들로 생성되어 칼럼 선택부(1860)로 제공될 수 있다.
실시예에 따라, 비트라인들(BLs)은 억세스할 수 있는 칼럼 로케이션들의 최대 수를 나타내는 버스트 길이 (BL)를 지원하기 위하여, BL에 해당하는 비트라인들(BLs)이 동시에 억세스될 수 있다. 예시적으로, 버스트 길이 BL=8이 설정될 수 있다. 칼럼 선택부(1860)는 칼럼 선택 신호에 응답하여 DQ0-DQ7 셀 블락들(1801-1808) 각각에서 8개의 비트라인들(BLs)이 동시에 선택되도록 할 수 있다. 이에 따라, DQ0-DQ7 셀 블락들(1801-1808)에 기입될 데이터(Data[0:63])는 64개의 데이터 라인들(GIO[0:63])과 DQ0-DQ7 셀 블락(1801-1808) 각각의 8개 비트라인들(BLs)를 통하여 DQ0-DQ7 셀 블락들(101-108)로 제공될 수 있다.
DQ0-DQ7 셀 블락(1801-1808)에서, 워드라인(WL)에 연결된 복수개의 메모리 셀들 중1개 불량 셀이 있을 수 있다. 예컨대, 워드라인(WL)과 8개 비트라인들(BLs)에 의해 선택되는 DQ0-DQ7 셀 블락(101-108)의 메모리 셀들 중 DQ0 셀 블락(1801) 내 불량 셀(● 표시)이 하나 있을 수 있다. 불량 셀(● 표시)은 DQ0 셀 블락(1801)의 불량 셀이 아니라, DQ1-DQ7 셀 블락(1801-1808) 내 워드라인(WL)과 8개 비트라인들(BLs)에 의해 선택되는 메모리 셀들 중에서 발생되는 어느 하나의 불량 셀일 수도 있다.
ECC 유닛(1870)은 DQ0-DQ7 셀 블락(1801-1808)의 불량 셀을 검출하고 정정할 수 있다. ECC 유닛(1870)은 기입 동작시, 기입 데이터(Data[0:63])에 대하여 패리티 비트들을 발생하고 패리티 데이터 라인(ECCP[0:7])으로 전달할 수 있다. 패리티 데이터 라인(ECCP[0:7]) 상의 패리티 비트들은 불량 셀의 워드라인(WL)과 연결되는 ECC 셀 블락(1820)의 메모리 셀들에 저장될 수 있다.
ECC 유닛(1870)은 독출 동작시, DQ0-DQ7 셀 블락(1801-1808)에서 독출되어 데이터 라인들(GIO[0:63])로 전달되는 데이터와 ECC 셀 블락(1820)에서 독출되어 패리티 데이터 라인(ECCP[0:7])으로 전달되는 데이터를 수신할 수 있다. ECC 유닛(1870)은, 데이터 라인들(GIO[0:63]) 및 패리티 데이터 라인(ECCP[0:7])으로 전달된 데이터를 이용하여, 신드롬 데이터를 발생하고, 에러 비트 위치를 계산하고, 에러 비트 위치에 대응하는 데이터를 정정하고, 에러 정정된 데이터(Data[0:63])를 출력할 수 있다.
반도체 메모리 장치(1800)의 리프레쉬 동작시, 로우 디코더(1850)는 로우 어드레스 멀티플렉서(1840)에서 선택된 리프레쉬 로우 어드레스(REF_ADDR)를 디코딩하여, 리프레쉬 로우 어드레스(REF_ADDR)에 상응하는 워드라인(WL)을 활성화할 수 있다. 리프레쉬 동작 설명의 편의를 위하여, 도 19에 도시된 바와 같이, 메인 메모리 셀 블락들(1801-1808)의 워드라인들(WLs)은 메인 메모리 셀 로우들(MRA1-MRAn, n은 자연수)로 칭하고, ECC 셀 블락(1820)의 워드라인들(WLs)은 ECC 메모리 셀 로우들(ECCRA1-ECCRAi, i<n)라고 칭한다.
도 20은 도 18의 반도체 메모리 장치의 리프레쉬 동작에 따라 수행되는 메모리 셀 로우들의 리프레쉬들을 설명하는 타이밍도이다.
도 18 및 도 19와 연계하여 도 20을 참조하면, 메인 메모리 셀 로우들(MRA1-MRAn)에 대한 리프레쉬 동작들은 표준에서 정의된 리프레쉬 주기(tREF)로 수행되고, ECC 메모리 셀 로우들(ECCRA1-ECCRAi)에 대한 리프레쉬 동작들은 리프레쉬 주기(TREF)의 반에 해당하는 주기로 수행될 수 있다. 리프레쉬 동작은, 메인 메모리 셀 로우들(MRA1-MRAn) 중 반에 해당하는 MRA1-NRAn/2 노멀 메모리 셀 로우들이 순차적으로 리프레쉬되고, ECC 메모리 셀 로우들(ECCRA1-ECCRAi)이 순차적으로 리프레쉬되고, 나머지 반에 해당하는 MRAn/2+1-MRAn 메인 메모리 셀 로우들이 순차적으로 리프레쉬되고, ECC 메모리 셀 로우들(ECCRA1-ECCRAi)이 순차적으로 리프레쉬되도록 수행될 수 있다.
도 21은 본 발명의 실시예들에 따른 리던던시 메모리 셀의 리프레쉬 동작을 제어하는 반도체 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 21을 참조하면, 모바일 시스템(2100)은 버스(2102)를 통하여 서로 연결되는 어플리케이션 프로세서(2110), 통신(Connectivity)부(2120), 제1 메모리 장치(2130), 제2 메모리 장치(2140), 사용자 인터페이스(2150) 및 파워 서플라이(2160)를 포함할 수 있다. 제1 메모리 장치(2130)는 휘발성 메모리 장치로 설정되고, 제2 메모리 장치(2140)는 비휘발성 메모리 장치로 설정될 수 있다. 실시예에 따라, 모바일 시스템(2100)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation)시스템 등과 같은 임의의 모바일 시스템일 수 있다.
어플리케이션 프로세서(2110)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(2110)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(2110)는 듀얼 코어(Dual-Core), 퀴드 코어(Quid-Core), 헥사 코어(Hexa-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(2110)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
통신부(2120)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(2120)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(2120)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GRPS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.
휘발성 메모리 장치인 제1 메모리 장치(2130)는 어플리케이션 프로세서(2110)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 제1 메모리 장치(2130)는 리던던시 메모리 셀들의 디스털브를 해소하기 위하여, 리던던시 메모리 셀들의 리프레쉬 동작을 제어하는 DRAM으로 구현될 수 있다. 제1 메모리 장치(2130)는 노멀 메모리 셀 로우들은 제1 리프레쉬 주기(tREF)로 리프레쉬되고, 리던던시 메모리 셀 로우들은 제1 리프레쉬 주기 보다 짧은 제2 리프레쉬 주기로 리프레쉬되도록 리프레쉬 로우 어드레스를 생성할 수 있다. 제1 메모리 장치(2130)는 노멀 메모리 셀 로우들 중 리던던시 메모리 셀 로우와 인접한 에지 메모리 셀 로우는 제2 리프레쉬 주기로 리프레쉬되도록 리프레쉬 로우 어드레스를 생성할 수 있다.
실시예에 따라, 제1 메모리 장치(2130)는 리던던시 메모리 셀들의 리프레쉬 특성을 개선하기 위하여, 듀얼 셀 타입의 리던던시 메모리 셀을 채용하는 DRAM으로 구현될 수 있다. 제1 메모리 장치(2130)는 노멀 메모리 셀 로우들은 제1 리프레쉬 주기로 리프레쉬되고, 리던던시 메모리 셀 로우들은 제1 리프레쉬 주기 보다 긴 제2 리프레쉬 주기로 리프레쉬되도록 리프레쉬 로우 어드레스를 생성할 수 있다.
실시예에 따라, 제1 메모리 장치(2130)는 메인 메모리 셀 블락 내 메모리 셀들 중 불량 셀을 구제하기 위한 ECC 동작을 수행하여 패리티 비트들을 생성하고, 패리티 비트들을 저장하는 ECC 메모리 셀 블락을 포함하는 DRAM으로 구현될 수 있다. 제1 메모리 장치(2130)는 메인 메모리 셀 로우들은 제1 리프레쉬 주기(tREF)로 리프레쉬되고, ECC 메모리 셀 로우들은 제1 리프레쉬 주기 보다 짧은 제2 리프레쉬 주기로 리프레쉬되도록 리프레쉬 로우 어드레스를 생성할 수 있다.
비휘발성 메모리 장치인 제2 메모리 장치(2140)는 모바일 시스템(2100)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 예를 들어, 비휘발성 메모리 장치(2140)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플레시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다.
사용자 인터페이스(2150)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(2160)의 동작 전압을 공급할 수 있다. 또한, 실시예에 따라, 모바일 시스템(2100)은 카메라 이미지 프로세서(Camera Image Processor; CIP)를더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.
도 22는 본 발명의 실시예들에 따른 리던던시 메모리 셀의 리프레쉬 동작을 제어하는 반도체 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 22를 참조하면, 컴퓨터 시스템(2200)은 프로세서(2210), 입출력 허브(2220), 입출력 컨트롤러 허브(2230), 적어도 하나의 메모리 모듈(2240) 및 그래픽 카드(2250)를 포함한다. 실시예에 따라, 컴퓨터 시스템(2200)은 개인용 컴퓨터(Personal Computer: PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal digital assistant: PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player: PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(2210)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(2210)는 마이크로 프로세서 또는 중앙 처리 장치(Central Processing Uint: CPU) 일 수 있다. 실시예에 따라, 프로세서(2210)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(2210)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코드(Hexa-Core) 등을 포함할 수 있다. 또한, 도 22에는 하나의 프로세서(2210)를 포함하는 컴퓨팅 시스템(2200)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(2200)은 복수의 프로세서들을 포함할 수 있다. 또한 실시예에 따라, 프로세서(2210)는 내부 또는 외부네 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
프로세서(2210)는 메모리 모듈(2240)의 동작을 제어하는 메모리 콘트롤러(2211)를 포함할 수 있다. 프로세서(2210)에 포함된 메모리 콘트롤러(2211)는 집적 메모리 콘트롤러(Intergrated Memory Controller: IMC) 라 불릴 수 있다. 메모리 콘트롤러(2211)와 메모리 모듈(2240) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(2240)이 연결될 수 있다. 실시예에 따라, 메모리 콘트롤러(2211)는 입출력 허브(2220) 내에 위치할 수 있다. 메모리 콘트롤러(2211)를 포함하는 입출력 허브(2220)는 메모리 콘트롤러 허브(memory Controller Hub: MCH)라 불릴 수 있다.
메모리 모듈(2240)은 메모리 콘트롤러(2211)로부터 제공된 데이터를 저장하는 복수의 메모리 칩들을 포함할 수 있다. 메모리 칩들은 예컨대, DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 등과 같은 동적 램덤 엑세스 메모리일 수 있다.
메모리 칩은 리던던시 메모리 셀들의 디스털브를 해소하기 위하여, 리던던시 메모리 셀들의 리프레쉬 동작을 제어하는 DRAM으로 구현될 수 있다. 메모리 칩은 노멀 메모리 셀 로우들은 제1 리프레쉬 주기(tREF)로 리프레쉬되고, 리던던시 메모리 셀 로우들은 제1 리프레쉬 주기 보다 짧은 제2 리프레쉬 주기로 리프레쉬되도록 리프레쉬 로우 어드레스를 생성할 수 있다. 메모리 칩은 노멀 메모리 셀 로우들 중 리던던시 메모리 셀 로우와 인접한 에지 메모리 셀 로우는 제2 리프레쉬 주기로 리프레쉬되도록 리프레쉬 로우 어드레스를 생성할 수 있다.
실시예에 따라, 메모리 칩은 리던던시 메모리 셀들의 리프레쉬 특성을 개선하기 위하여, 듀얼 셀 타입의 리던던시 메모리 셀을 채용하는 DRAM으로 구현될 수 있다. 메모리 칩은 노멀 메모리 셀 로우들은 제1 리프레쉬 주기로 리프레쉬되고, 리던던시 메모리 셀 로우들은 제1 리프레쉬 주기 보다 긴 제2 리프레쉬 주기로 리프레쉬되도록 리프레쉬 로우 어드레스를 생성할 수 있다.
실시예에 따라, 메모리 칩은 메인 메모리 셀 블락 내 메모리 셀들 중 불량 셀을 구제하기 위한 ECC 동작을 수행하여 패리티 비트들을 생성하고, 패리티 비트들을 저장하는 ECC 메모리 셀 블락을 포함하는 DRAM으로 구현될 수 있다. 메모리 칩은 메인 메모리 셀 로우들은 제1 리프레쉬 주기(tREF)로 리프레쉬되고, ECC 메모리 셀 로우들은 제1 리프레쉬 주기 보다 짧은 제2 리프레쉬 주기로 리프레쉬되도록 리프레쉬 로우 어드레스를 생성할 수 있다.
입출력 허브(2220)는 그래픽 카드(2250)와 같은 장치들과 프로세서(2210) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(2220)는 다양한 방식의 인터페이스를 통하여 프로세서(2210)에 연결될 수 있다. 예를 들어, 입출력 허브(2220)와 프로세서(2210)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lighting Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; CSI 등의 다양한 표준의 인터페이스로 연결할 수 있다. 도 22에는 하나의 입출력 허브(2220)를 포함하는 컴퓨팅 시스템(2200)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(2200)은 복수의 입출력 허브들을 포함할 수 있다.
입출력 허브(2220)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(2220)는 가속 그래픽 포트(Accelerated Graphics Port;AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.
그래픽 카드(2250)는 AGP 또는 PCIe를 통하여 입출력 허브(2220)와 연결될 수 있다. 그래픽 카드(2250)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽카드(2250)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 입출력 허브(2220)는, 입출력 허브(2220)의 외부에 위치한 그래픽 카드(2250)와 함께, 또는 그래픽 카드(2250) 대신에 입출력 허브(2220)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(2220)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(2220)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(2230)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(2230)는 내부 버스를 통하여 입출력 허브(2220)와 연결될 수 있다. 예를 들어, 입출력 허브(2220)와 입출력 컨트롤러 허브(2230)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(2230)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(2230)는 범용 직렬 버스(Universal Serial Bus; USB)포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시예에 따라, 프로세서(2210), 입출력 허브(2220) 또는 입출력 컨트롤러 허브(2230) 중 2 이상의 구성 요소들이 하나의 칩셋으로 구현될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (20)

  1. 로우들과 칼럼들로 배열되는 복수개의 메모리 셀들을 포함하고, 상기 로우들은 노멀 메모리 셀 로우들과 리던던시 메모리 셀 로우들로 구분되고, 상기 리던던시 메모리 셀 로우는 불량 셀이 연결되는 상기 노멀 메모리 로우를 리페어하는 메모리 셀 어레이; 및
    상기 노멀 메모리 셀 로우들은 제1 리프레쉬 주기로 리프레쉬되고, 상기 리던던시 메모리 셀 로우들은 상기 제1 리프레쉬 주기와는 다른 제2 리프레쉬 주기로 리프레쉬되도록 리프레쉬 어드레스를 생성하는 리프레쉬 어드레스 발생부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 제2 리프레쉬 주기는 상기 제1 리프레쉬 주기보다 짧은 주기인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 제2 리프레쉬 주기는 상기 제1 리프레쉬 주기보다 긴 주기인 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 노멀 메모리 셀 로우에 연결되는 상기 메모리 셀들은 1-트랜지스터와 1-커패시터로 구성되는 DRAM 셀이고,
    상기 리던던시 메모리 셀 로우에 연결되는 상기 메모리 셀들은 2-트랜지스터와 2-커패시터로 구성되는 트윈 셀 타입의 DRAM 셀인 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 리프레쉬 어드레스 발생부는
    카운팅 동작을 수행하여 제1 카운팅 신호를 생성하고, 상기 제1 카운팅 신호를 상기 노멀 메모리 셀 로우들에 대한 제1 리프레쉬 어드레스로 출력하는 제1 리프레쉬 어드레스 발생부;
    카운팅 동작을 수행하여 제2 카운팅 신호를 생성하고, 상기 제2 카운팅 신호를 상기 리던던시 메모리 셀 로우들에 대한 제2 리프레쉬 어드레스로 출력하는 제2 리프레쉬 어드레스 발생부;
    상기 제1 카운팅 신호 중 적어도 하나의 비트를 리프레쉬 제어 신호로 수신하고, 상기 리프레쉬 제어 신호와 상기 제2 카운팅 신호 중 최상위 비트(MSB)에 응답하여 선택 신호를 발생하는 리프레쉬 제어부; 및
    상기 선택 신호에 응답하여 상기 제1 리프레쉬 어드레스 또는 상기 제2 리프레쉬 어드레스를 선택적으로 상기 리프레쉬 어드레스로 출력하는 어드레스 선택부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 제1 리프레쉬 어드레스 발생부는
    상기 제1 카운팅 신호의 최상위 비트(MSB)에서 1 비트 낮은 비트를 상기 리프레쉬 제어 신호로 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 리던던시 메모리 셀 로우들은 상기 노멀 메모리 셀 로우들의 리프레쉬 주기의 반에 해당하는 주기로 리프레쉬되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제5항에 있어서, 상기 제1 리프레쉬 어드레스 발생부는
    상기 제1 카운팅 신호의 최상위 비트(MSB)에서 2 비트 낮은 비트를 상기 리프레쉬 제어 신호로 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 리던던시 메모리 셀 로우들은 상기 노멀 메모리 셀 로우들의 리프레쉬 주기의 1/4에 해당하는 주기로 리프레쉬되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제1항에 있어서, 상기 리프레쉬 어드레스 발생부는
    상기 노멀 메모리 셀 로우들 중 상기 리던던시 메모리 셀 로우와 인접한 에지 메모리 셀 로우는 상기 제2 리프레쉬 주기로 리프레쉬되도록 상기 리프레쉬 어드레스를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서, 상기 리프레쉬 어드레스 발생부는
    카운팅 동작을 수행하여 제1 카운팅 신호를 생성하고, 상기 제1 카운팅 신호를 상기 노멀 메모리 셀 로우들에 대한 제1 리프레쉬 어드레스로 출력하는 제1 리프레쉬 어드레스 발생부;
    카운팅 동작을 수행하여 제2 카운팅 신호를 생성하고, 상기 제2 카운팅 신호를 상기 리던던시 메모리 셀 로우들에 대한 제2 리프레쉬 어드레스로 출력하는 제2 리프레쉬 어드레스 발생부;
    상기 에지 메모리 셀 로우에 대한 어드레스를 저장하고 에지 셀 리프레쉬 어드레스로 출력하는 어드레스 저장부;
    상기 제1 카운팅 신호 중 적어도 하나의 비트를 리프레쉬 제어 신호로 수신하고, 상기 리프레쉬 제어 신호, 상기 제2 카운팅 신호 중 최상위 비트(MSB) 및 상기 에지 메모리 셀 로우의 개수에 상응하는 리프레쉬 신호에 응답하여 선택 신호를 발생하는 리프레쉬 제어부; 및
    상기 선택 신호에 응답하여 상기 제1 리프레쉬 어드레스, 상기 제2 리프레쉬 어드레스 또는 상기 에지 셀 리프레쉬 어드레스를 선택적으로 상기 리프레쉬 어드레스로 출력하는 어드레스 선택부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서,
    상기 리던던시 메모리 셀 로우들 및 상기 에지 메모리 셀 로우는 상기 노멀 메모리 셀 로우들의 리프레쉬 주기의 반에 해당하는 주기로 리프레쉬되는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제11항에 있어서,
    상기 리던던시 메모리 셀 로우들 및 상기 에지 메모리 셀 로우는 상기 노멀 메모리 셀 로우들의 리프레쉬 주기의 1/4에 해당하는 주기로 리프레쉬되는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제1 로우들과 제1 칼럼들로 배열되는 복수개의 제1 메모리 셀들을 포함하는 제1 메모리 셀 블락;
    제2 로우들과 제2 칼럼들로 배열되는 복수개의 제2 메모리 셀들을 포함하고, 상기 제1 메모리 셀 블락 내 상기 제1 메모리 셀들 중 불량 셀을 구제하기 위한 패리티 비트들을 상기 제2 메모리 셀들에 저장하는 제2 메모리 셀 블락; 및
    상기 제1 로우들은 제1 리프레쉬 주기로 리프레쉬되고, 상기 제2 로우들은 상기 제1 리프레쉬 주기와는 다른 제2 리프레쉬 주기로 리프레쉬되도록 리프레쉬 어드레스를 생성하는 리프레쉬 어드레스 발생부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제14항에 있어서, 상기 반도체 메모리 장치는
    상기 불량 셀을 포함하는 상기 제1 메모리 셀들로 기입되는 데이터에 대하여 상기 패리티 비트들을 발생하고, 상기 제1 메모리 셀들로부터 독출되는 데이터와 상기 제2 메모리 셀들로부터 독출되는 패리티 비트들을 이용하여 상기 독출되는 데이터의 에러 비트를 검출하고 정정하여 에러 정정된 데이터를 출력하는 ECC (Error Correction Code) 유닛을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제14항에 있어서,
    상기 제2 리프레쉬 주기는 상기 제1 리프레쉬 주기보다 짧은 주기인 것을 특징으로 하는 반도체 메모리 장치.
  17. 노멀 메모리 셀 로우들과 불량 셀이 연결되는 상기 노멀 메모리 로우를 리페어하는 리던던시 메모리 셀 로우들을 포함하는 반도체 메모리 장치의 리프레쉬 방법에 있어서,
    상기 노멀 메모리 셀 로우들은 제1 리프레쉬 주기로 리프레쉬하는 단계; 및
    상기 리던던시 메모리 셀 로우들은 상기 제1 리프레쉬 주기와는 다른 제2 리프레쉬 주기로 리프레쉬하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 방법.
  18. 제17항에 있어서,
    상기 노멀 메모리 셀 로우들 중 상기 리던던시 메모리 셀 로우와 인접한 에지 메모리 셀 로우는 상기 제2 리프레쉬 주기로 리프레쉬하는 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 방법.
  19. 제18항에 있어서,
    상기 제2 리프레쉬 주기는 상기 제1 리프레쉬 주기보다 짧은 주기인 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 방법.
  20. 메인 메모리 셀 로우들과 상기 메인 메모리 셀 로우에 연결된 불량 셀을 검출하고 정정하기 위한 패리티 비트들을 저장하는 ECC 메모리 셀 로우들을 포함하는 반도체 메모리 장치의 리프레쉬 방법에 있어서,
    상기 메인 메모리 셀 로우들은 제1 리프레쉬 주기로 리프레쉬하는 단계; 및
    상기 ECC 메모리 셀 로우들은 상기 제1 리프레쉬 주기와는 다른 제2 리프레쉬 주기로 리프레쉬하는 단계를 구비하고,
    상기 제2 리프레쉬 주기는 상기 제1 리프레쉬 주기보다 짧은 주기인 것을 특징으로 하는 반도체 메모리 장치의 리프레쉬 방법.
KR1020140082530A 2014-07-02 2014-07-02 리던던시 메모리 셀의 리프레쉬 동작을 제어하는 반도체 메모리 장치 KR102116980B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140082530A KR102116980B1 (ko) 2014-07-02 2014-07-02 리던던시 메모리 셀의 리프레쉬 동작을 제어하는 반도체 메모리 장치
US14/722,634 US10062427B2 (en) 2014-07-02 2015-05-27 Semiconductor memory device for controlling having different refresh operation periods for different sets of memory cells

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140082530A KR102116980B1 (ko) 2014-07-02 2014-07-02 리던던시 메모리 셀의 리프레쉬 동작을 제어하는 반도체 메모리 장치

Publications (2)

Publication Number Publication Date
KR20160004098A true KR20160004098A (ko) 2016-01-12
KR102116980B1 KR102116980B1 (ko) 2020-05-29

Family

ID=55017453

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140082530A KR102116980B1 (ko) 2014-07-02 2014-07-02 리던던시 메모리 셀의 리프레쉬 동작을 제어하는 반도체 메모리 장치

Country Status (2)

Country Link
US (1) US10062427B2 (ko)
KR (1) KR102116980B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180027234A (ko) * 2016-09-06 2018-03-14 에스케이하이닉스 주식회사 반도체장치
KR20210024355A (ko) * 2019-08-22 2021-03-05 윈본드 일렉트로닉스 코포레이션 메모리 장치와 그 리프레시 방법
US11145350B2 (en) 2019-08-01 2021-10-12 Winbond Electronics Corp. Memory device for refreshing redundancy area word lines, and refresh method thereof

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160011021A (ko) * 2014-07-21 2016-01-29 에스케이하이닉스 주식회사 메모리 장치
US9836349B2 (en) * 2015-05-29 2017-12-05 Winbond Electronics Corp. Methods and systems for detecting and correcting errors in nonvolatile memory
US9812185B2 (en) * 2015-10-21 2017-11-07 Invensas Corporation DRAM adjacent row disturb mitigation
JP6705604B2 (ja) * 2016-03-09 2020-06-03 ホアウェイ・テクノロジーズ・カンパニー・リミテッド フラッシュメモリデバイスをリフレッシュする方法および装置
US9741421B1 (en) 2016-04-05 2017-08-22 Micron Technology, Inc. Refresh circuitry
KR102553181B1 (ko) 2016-07-12 2023-07-10 에스케이하이닉스 주식회사 메모리 장치 및 메모리 장치의 동작 방법
KR102550685B1 (ko) * 2016-07-25 2023-07-04 에스케이하이닉스 주식회사 반도체장치
US10007454B2 (en) * 2016-08-23 2018-06-26 SK Hynix Inc. Memory device and system including the same
CN106409327B (zh) * 2016-08-31 2019-05-17 西安紫光国芯半导体有限公司 字线被频繁激活时减轻干扰其相邻字线的方法
KR102650154B1 (ko) * 2016-12-08 2024-03-22 삼성전자주식회사 가상 페일 생성기를 포함하는 메모리 장치 및 그것의 메모리 셀 리페어 방법
US10613924B2 (en) * 2017-05-17 2020-04-07 Rambus Inc. Energy-efficient error-correction-detection storage
KR102308778B1 (ko) * 2017-05-24 2021-10-05 삼성전자주식회사 디스터브 로우를 케어하는 메모리 장치 및 그 동작방법
KR102312178B1 (ko) * 2017-10-30 2021-10-14 에스케이하이닉스 주식회사 트윈 셀 모드를 가지는 메모리 장치 및 그의 리프레쉬 방법
US10468076B1 (en) 2018-08-17 2019-11-05 Micron Technology, Inc. Redundancy area refresh rate increase
US10777297B2 (en) * 2018-12-10 2020-09-15 Micron Technology, Inc. Age-based refresh of firmware
CN112447222B (zh) * 2019-09-03 2024-01-12 华邦电子股份有限公司 存储器装置及其更新方法
US11887685B2 (en) 2020-08-18 2024-01-30 Changxin Memory Technologies, Inc. Fail Bit repair method and device
US11791010B2 (en) 2020-08-18 2023-10-17 Changxin Memory Technologies, Inc. Method and device for fail bit repairing
EP3985675B1 (en) * 2020-08-18 2024-01-31 Changxin Memory Technologies, Inc. Method and device for repairing fail bits
US11797371B2 (en) 2020-08-18 2023-10-24 Changxin Memory Technologies, Inc. Method and device for determining fail bit repair scheme
US11984179B2 (en) 2021-03-26 2024-05-14 Changxin Memory Technologies, Inc. Redundant circuit assigning method and device, and medium
US11791012B2 (en) 2021-03-31 2023-10-17 Changxin Memory Technologies, Inc. Standby circuit dispatch method, apparatus, device and medium
US11881278B2 (en) 2021-03-31 2024-01-23 Changxin Memory Technologies, Inc. Redundant circuit assigning method and device, apparatus and medium
EP4276832A4 (en) * 2021-12-06 2024-10-02 Changxin Memory Tech Inc ADDRESS REFRESH CIRCUIT, METHOD, MEMORY, AND ELECTRONIC DEVICE

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150026227A (ko) * 2013-09-02 2015-03-11 에스케이하이닉스 주식회사 반도체 메모리 장치

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100317195B1 (ko) 1998-10-28 2002-02-28 박종섭 반도체메모리의리프레쉬제어회로
KR100346452B1 (ko) 1999-12-30 2002-07-27 주식회사 하이닉스반도체 리던던트 워드라인 디스터번스 테스트 장치 및 그 방법
JP4767401B2 (ja) 2000-10-30 2011-09-07 ルネサスエレクトロニクス株式会社 半導体記憶装置及びその製造方法
KR100465597B1 (ko) * 2001-12-07 2005-01-13 주식회사 하이닉스반도체 반도체 메모리 소자의 리프레쉬장치 및 그것의 리프레쉬방법
KR100819649B1 (ko) 2001-12-27 2008-04-04 주식회사 하이닉스반도체 반도체 메모리 소자의 로오 어드레스 카운트회로
JP2005116106A (ja) * 2003-10-09 2005-04-28 Elpida Memory Inc 半導体記憶装置とその製造方法
KR100527548B1 (ko) 2004-03-29 2005-11-09 주식회사 하이닉스반도체 메모리 장치의 리프레시 테스트 회로
KR101017812B1 (ko) 2004-11-01 2011-02-28 주식회사 하이닉스반도체 리던던시 워드라인 리프레쉬 장치
KR101163086B1 (ko) 2005-06-30 2012-07-05 에스케이하이닉스 주식회사 반도체 메모리 장치의 리프레쉬 제어 회로
KR100668510B1 (ko) * 2005-06-30 2007-01-12 주식회사 하이닉스반도체 반도체 메모리 장치
KR100745074B1 (ko) * 2005-12-28 2007-08-01 주식회사 하이닉스반도체 반도체 장치
KR100833592B1 (ko) 2006-12-27 2008-05-30 주식회사 하이닉스반도체 반도체 메모리 장치 및 반도체 메모리의 리프레시 방법
JP5104864B2 (ja) * 2007-07-11 2012-12-19 富士通セミコンダクター株式会社 半導体記憶装置及びシステム
JP5449670B2 (ja) * 2007-12-25 2014-03-19 ピーエスフォー ルクスコ エスエイアールエル 半導体記憶装置、および冗長領域のリフレッシュ方法
KR101879442B1 (ko) 2011-05-25 2018-07-18 삼성전자주식회사 휘발성 메모리 장치의 리프레쉬 방법, 리프레쉬 어드레스 생성기 및 휘발성 메모리 장치
KR20160025305A (ko) * 2014-08-27 2016-03-08 에스케이하이닉스 주식회사 반도체 메모리 장치 및 리프레쉬 동작 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150026227A (ko) * 2013-09-02 2015-03-11 에스케이하이닉스 주식회사 반도체 메모리 장치

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180027234A (ko) * 2016-09-06 2018-03-14 에스케이하이닉스 주식회사 반도체장치
US11145350B2 (en) 2019-08-01 2021-10-12 Winbond Electronics Corp. Memory device for refreshing redundancy area word lines, and refresh method thereof
KR20210024355A (ko) * 2019-08-22 2021-03-05 윈본드 일렉트로닉스 코포레이션 메모리 장치와 그 리프레시 방법

Also Published As

Publication number Publication date
US10062427B2 (en) 2018-08-28
KR102116980B1 (ko) 2020-05-29
US20160005452A1 (en) 2016-01-07

Similar Documents

Publication Publication Date Title
KR102116980B1 (ko) 리던던시 메모리 셀의 리프레쉬 동작을 제어하는 반도체 메모리 장치
KR102193682B1 (ko) 선택적 ecc 기능을 갖는 반도체 메모리 장치
US9727412B2 (en) Memory device having error notification function
US9653141B2 (en) Method of operating a volatile memory device and a memory controller
US10235258B2 (en) Memory device capable of quickly repairing fail cell
US9275717B2 (en) Refresh address generator, volatile memory device including the same and method of refreshing the volatile memory device
US9336851B2 (en) Memory device and method of refreshing in a memory device
US11309054B2 (en) Method of controlling repair of volatile memory device and storage device performing the same
US9767882B2 (en) Method of refreshing memory device
US20160048425A1 (en) Memory device having a shareable error correction code cell array
KR102048407B1 (ko) 리프레쉬 어드레스 생성기 및 휘발성 메모리 장치
US9741425B2 (en) Memory device and memory system including the memory device
KR20170047105A (ko) 온도에 따라 셀프 리프레쉬 사이클을 제어하는 리프레쉬 방법
US10468092B2 (en) Memory device for controlling refresh operation by using cell characteristic flags
KR20170030304A (ko) 스위처블 감지 증폭기를 갖는 메모리 장치
KR20140106770A (ko) 반도체 메모리 장치, 이의 테스트 방법 및 동작 방법
KR20160024503A (ko) 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
CN106611621B (zh) 补偿电路和补偿方法
KR20170047447A (ko) 반도체 메모리 장치
US9384092B2 (en) Semiconductor memory device with multiple sub-memory cell arrays and memory system including same
KR20170098647A (ko) 리프레쉬방법 및 이를 이용한 반도체장치
US20220366949A1 (en) Electronic device, operation method of host, operation method of memory module, and operation method of memory device
US11163638B2 (en) Memory device for swapping data and operating method thereof
JP2016004594A (ja) 半導体装置

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant