KR20150074215A - 트랜지스터 게이트용 캡핑 유전체 구조 - Google Patents

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Abstract

본 발명은 마이크로전자 디바이스를 위한, 비-평면 트랜지스터를 포함한 마이크로전자 트랜지스터의 제조 분야에 관한 것이다. 본 발명의 실시형태는 고밀도 플라즈마 공정으로 형성될 수 있는, 실질적으로 보이드가 없는 유전체 캡핑 유전체 구조에 의해 캡핑된 오목한 게이트 전극의 형성에 관한 것이다.

Description

트랜지스터 게이트용 캡핑 유전체 구조{CAPPING DIELECTRIC STRUCTURE FOR TRANSISTOR GATES}
본 발명의 실시형태는 일반적으로 마이크로전자 디바이스 제조 분야에 관한 것이며, 더 구체적으로, 비-평면 트랜지스터 게이트 내에 캡핑 유전체 구조를 제조하는 것에 관한 것이다.
본 발명의 주제는 본 명세서의 결론 부분에서 특별히 지목되며 명백하게 청구된다. 본 발명의 전술한 특징 및 다른 특징들은 첨부 도면들과 함께 설명된 후속하는 설명 및 첨부 청구항으로부터 더욱 완전히 명백하게 될 것이다. 첨부 도면은 본 발명에 따른 수 개의 실시형태만을 묘사하며, 따라서 본 발명의 범위를 제한하는 것으로 간주되지 않음이 이해된다. 하기와 같은 첨부 도면의 사용을 통해 본 발명의 추가 특이성 및 상세내용이 설명되어, 본 발명의 장점이 더 용이하게 확인될 수 있다:
도 1은 본 발명의 실시형태에 따른 비-평면 트랜지스터의 투시도이다.
도 2는 마이크로전자 기판 내 또는 상에 형성된 비-평면 트랜지스터 핀(fin)의 측 단면도를 예시한다.
도 3은 본 발명의 실시형태에 따른, 도 2의 비-평면 트랜지스터 핀 위에 퇴적된 희생 재료의 측 단면도를 예시한다.
도 4는 본 발명의 실시형태에 따른, 퇴적된 희생 재료에 형성되어 도 3의 비-평면 트랜지스터 핀의 일부를 노출시키는 트랜치의 측 단면도를 예시한다.
도 5는 본 발명의 실시형태에 따른, 도 4의 트랜치에 형성된 희생 게이트의 측 단면도를 예시한다.
도 6은 본 발명의 실시형태에 따른, 도 5의 희생 재료 제거 후의 희생 게이트의 측 단면도를 예시한다.
도 7은 본 발명의 실시형태에 따른, 도 6의 희생 게이트 및 마이크로전자 기판 위에 퇴적된 등각 유전체 층의 측 단면도를 예시한다.
도 8은 본 발명의 실시형태에 따른, 도 7의 등각 유전체 층으로 형성된 게이트 스페이서들의 측 단면도를 예시한다.
도 9는 본 발명의 실시형태에 따른, 도 8의 게이트 스페이서들의 어느 한 측 상의 비-평면 트랜지스터 핀에 형성된 소스 영역 및 드레인 영역의 측 단면도를 예시한다.
도 10은 본 발명의 실시형태에 따른, 도 9의 게이트 스페이서들, 희생 게이트, 비-평면 트랜지스터 핀 및 마이크로전자 기판 위에 퇴적된 제1 유전체 재료의 측 단면도를 예시한다.
도 11은 본 발명의 실시형태에 따른, 제1 유전체 재료를 평탄화하여 희생 게이트의 상부 표면을 노출시킨 후의 도 10의 구조의 측 단면도를 예시한다.
도 12는 본 발명의 실시형태에 따른, 희생 게이트를 제거하여 게이트 트랜치를 형성한 후의 도 11의 구조의 측 단면도를 예시한다.
도 13은 본 발명의 실시형태에 따른, 게이트 스페이서들 사이의 비-평면 트랜지스터 핀 인근에 게이트 유전체를 형성한 후의 도 12의 구조의 측 단면도를 예시한다.
도 14는 본 발명의 실시형태에 따른, 도 13의 게이트 트랜치에 퇴적된 도전성 게이트 재료의 측 단면도를 예시한다.
도 15는 본 발명의 실시형태에 따른, 과량의 도전성 게이트 재료를 제거하여 비-평면 트랜지스터 게이트를 형성한 후의 도 14의 구조의 측 단면도를 예시한다.
도 16은 본 발명의 실시형태에 따른, 비-평면 트랜지스터 게이트의 일부를 식각해내어 오목한(recessed) 비-평면 트랜지스터 게이트를 형성한 후의 도 15의 구조의 측 단면도를 예시한다.
도 17은 본 발명의 실시형태에 따른, 오목한 비-평면 트랜지스터 게이트의 형성으로부터 초래된 오목부(recess)에 캡핑 유전체 재료를 퇴적한 후의 도 16의 구조의 측 단면도를 예시한다.
도 18은 본 발명의 실시형태에 따른, 도 17의 캡핑 유전체 재료를 퇴적하기 위한 고밀도 퇴적 공정의 흐름도를 예시한다.
도 19는 본 발명의 실시형태에 따른, 과량의 캡핑 유전체 재료를 제거하여 비-평면 트랜지스터 게이트 상에 캡핑 유전체 구조를 형성한 후의 도 17의 구조의 측 단면도를 예시한다.
도 20은 본 발명의 실시형태에 따른, 도 19의 제1 유전체 재료 층, 게이트 스페이서들, 및 희생 게이트 상부 표면 위에 퇴적된 제2 유전체 재료의 측 단면도를 예시한다.
도 21은 본 발명의 실시형태에 따른, 도 20의 제2 유전체 재료 상에 패터닝된 식각 마스크의 측 단면도를 예시한다.
도 22는 본 발명의 실시형태에 따른, 도 21의 제1 및 제2 유전체 재료 층을 통과하여 형성된 콘택 개구부의 측 단면도를 예시한다.
도 23은 본 발명의 실시형태에 따른, 식각 마스크 제거 후의 도 22의 구조의 측 단면도를 예시한다.'
도 24는 본 발명의 실시형태에 따른, 도 23의 콘택 개구부에 퇴적된 도전성 콘택 재료의 측 단면도를 예시한다.
도 25는 본 발명의 실시형태에 따른, 과량의 도전성 콘택 재료를 제거하여 소스/드레인 콘택을 형성한 후의 도 24의 구조의 측 단면도를 예시한다.
후속하는 상세한 설명에서, 예시로서, 청구된 주제가 실시될 수 있는 특정 실시형태를 도시하는 첨부 도면이 언급된다. 상기 실시형태들은 당업자가 주제를 실시하는 것이 가능하도록 충분히 상세하게 설명된다. 비록 상이하기는 하지만 다양한 실시형태들이 반드시 상호 배타적일 필요는 없음이 이해될 것이다. 예를 들어, 한 실시형태와 관련하여, 본 출원에 설명된 특정한 특징, 구조 또는 특성은 청구된 주제의 사상 및 범위로부터 벗어남이 없이 다른 실시형태 내에서 구현될 수 있다. 본 명세서 내에서 "한 실시형태" 또는 "실시형태"로 지칭하는 것은, 상기 실시형태와 관련하여 설명된 특정한 특징, 구조 또는 특성이 본 발명 내에 망라된 적어도 하나의 구현에 포함됨을 의미한다. 따라서, 문구 "한 실시형태" 또는 "실시형태에서"의 사용이 반드시 동일한 실시형태를 지칭할 필요는 없다. 또한, 각각의 개시된 실시형태 내에서의 개별 요소들의 위치 또는 배치는 청구된 주제의 사상 및 범위로부터 벗어남이 없이 변형될 수 있음이 이해될 것이다. 따라서, 후속하는 상세한 설명은 한정하는 의미로 설명되지 않으며, 주제의 범위는 첨부된 청구항에 의해서만, 적절히 해석하기로는, 첨부된 청구항에 부여된 권리의 동등물의 전체 범위를 따라 정의된다. 도면에서, 전체 도면에 걸쳐 유사한 번호는 동일하거나 유사한 요소 또는 기능을 지칭하고, 도면에 묘사된 요소들은 반드시 서로 일정한 비율일 필요는 없으며, 오히려 본 발명의 맥락에서 요소들을 좀더 이해하기 쉽도록 하기 위해 개별 요소들을 확대하거나 축소할 수 있다.
트리-게이트(tri-gate) 트랜지스터 및 FinFET와 같은 비-평면 트랜지스터의 제조시, 비-평면 반도체 몸체를 사용하여, 매우 작은 게이트 길이로(예를 들어, 약 30 nm 미만) 완전히 공핍될 수 있는 트랜지스터를 형성할 수 있다. 이들 반도체 몸체들은 일반적으로 핀-형상이며, 따라서 일반적으로 트랜지스터 "핀"으로 지칭된다. 예를 들어, 트리-게이트 트랜지스터에서, 트랜지스터 핀은 상부 표면, 및 벌크 반도체 기판 또는 실리콘-온-인슐레이터 기판상에 형성된 2개의 대향하는 측벽을 갖는다. 게이트 유전체는 반도체 몸체의 상부 표면 및 측벽 상에 형성될 수 있으며, 게이트 전극은 반도체 몸체의 상부 표면상의 게이트 유전체 위에 및 반도체 몸체의 측벽 상의 게이트 유전체 인근에 형성될 수 있다. 따라서, 게이트 유전체 및 게이트 전극은 반도체 몸체의 3면에 인접하므로, 3개의 분리된 채널 및 게이트가 형성된다. 3개의 분리된 채널이 형성되므로, 반도체 몸체는 트랜지스터가 턴-온될 경우 완전히 공핍될 수 있다. finFET 트랜지스터와 관련하여, 게이트 재료 및 전극은 반도체 몸체의 측벽과만 접촉하여, 2개의 분리된 채널이 형성된다(트리-게이트 트랜지스터에서는 3개인 것과 달리).
본 발명의 실시형태는 마이크로전자 트랜지스터의 형성에 관한 것이며, 상기에서 트랜지스터는 고밀도 플라즈마 공정을 이용하여 형성될 수 있는, 실질적으로 보이드가 없는 유전체 캡핑 유전체 구조에 의해 캡핑된 오목한 게이트 전극를 포함한다. 비록 본 출원의 실시형태는 비-평면 트랜지스터 및 대체 게이트(replacement gate) 기술 측면에서 설명되지만, 주제는 평면 트랜지스터 및 비-대체 게이트 응용에 사용될 수 있으므로 주제가 이에 한정되지 않는다.
도 1은 마이크로전자 기판(102)상에 형성된, 적어도 하나의 트랜지스터 핀 상에 형성된 적어도 하나의 게이트를 포함하는 비-평면 트랜지스터(100)의 투시도이다. 본 발명의 실시형태에서, 마이크로전자 기판(102)은 단결정 실리콘 기판일 수 있다. 마이크로전자 기판(102)은 또한, 이들 중 임의의 것이 실리콘과 결합할 수 있는, 실리콘-온-인슐레이터("SOI"), 게르마늄, 비화 갈륨, 안티몬화 인듐, 텔루르화 납, 비화 인듐, 인화 인듐, 비화 갈륨, 안티몬화 갈륨 등과 같은 다른 종류의 기판일 수 있다.
트리-게이트 트랜지스터로서 도시된 비-평면 트랜지스터는 적어도 하나의 비-평면 트랜지스터 핀(112)을 포함할 수 있다. 비-평면 트랜지스터 핀(112)은 상부 표면(114), 및 각각 측벽(116) 및 대향 측벽(118)의 한 쌍의 횡 방향으로 대향하는 측벽을 가질 수 있다.
도 1에 추가로 도시된 바와 같이, 적어도 하나의 비-평면 트랜지스터 게이트(122)는 비-평면 트랜지스터 핀(112) 위에 형성될 수 있다. 비-평면 트랜지스터 게이트(122)는 비-평면 트랜지스터 핀 상부 표면(114) 상에 또는 인근에, 및 비-평면 트랜지스터 핀 측벽(116) 및 대향하는 비-평면 트랜지스터 핀 측벽(118) 상 또는 인근에 게이트 유전체 층(124)을 형성함으로써 제조될 수 있다. 게이트 전극(126)은 게이트 유전체 층(124)상에 또는 인근에 형성될 수 있다. 본 발명의 한 실시형태에서, 비-평면 트랜지스터 핀(112)은 비-평면 트랜지스터 게이트(122)에 실질적으로 수직인 방향으로 이어질 수 있다.
게이트 유전체 층(124)은, 이에 제한되지는 않지만, 이산화 실리콘(SiO2), 산질화 실리콘(SiOxNy), 질화 실리콘(Si3N4), 및 산화 하프늄, 산화 하프늄 실리콘, 산화 란타늄, 산화 란타늄 알루미늄, 산화 지르코늄, 산화 지르코늄 실리콘, 산화 탄탈륨, 산화 티타늄, 산화 바륨 스트론튬 티타늄, 산화 바륨 티타늄, 산화 스트론튬 티타늄, 산화 이트륨, 산화 알루미늄, 산화 납 스칸듐 탄탈륨 및 니오브산 납 아연과 같은 고-유전율(high-k) 유전체 재료를 포함하는 임의의 공지된 게이트 유전체 재료로 형성될 수 있다. 게이트 유전체 층(124)은, 당업자에게 이해되는 바와 같이, 예를 들어, 게이트 유전체 재료를 등각 퇴적한 다음, 공지의 포토리소그래피 및 식각 기술로 게이트 유전체 재료를 패터닝하는 것과 같은 공지의 기술에 의해 형성될 수 있다.
게이트 전극(126)은 임의의 적절한 게이트 전극 재료로 형성될 수 있다. 본 발명의 실시형태에서, 게이트 전극(126)은, 이에 제한되지는 않지만, 폴리실리콘, 텅스텐, 루테늄, 팔라듐, 백금, 코발트, 니켈, 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 탄화 티타늄, 탄화 지르코늄, 탄화 탄탈륨, 탄화 하프늄, 탄화 알루미늄, 다른 탄화 금속, 질화 금속, 및 산화 금속을 포함하는 재료로 형성될 수 있다. 게이트 전극(126)은, 당업자에게 이해되는 바와 같이, 게이트 전극 재료를 블랭킷 퇴적한 다음, 공지의 포토리소그래피 및 식각 기술로 게이트 전극 재료를 패터닝하는 것과 같은 공지의 기술에 의해 형성될 수 있다.
게이트 전극(126)의 대향 측 상의 비-평면 트랜지스터 핀(112)에 소스 영역 및 드레인 영역(도 1에 미도시)이 형성될 수 있다. 한 실시형태에서, 소스 및 드레인 영역은, 당업자에게 이해되는 바와 같이, 비-평면 트랜지스터 핀(112)을 도핑함으로써 형성될 수 있다. 다른 실시형태에서, 소스 및 드레인 영역은, 당업자에게 이해되는 바와 같이, 비-평면 트랜지스터 핀(112)의 일부를 제거하고 이들 부분을 적절한 재료(들)로 대체하여 소스 및 드레인 영역을 형성함으로써 형성될 수 있다.
도 2-26은 비-평면 트랜지스터를 제조하는 한 실시형태의 측 단면도를 예시하며, 상기에서 도 2-5는 도 1의 화살표 A-A 및 B-B를 따르는 도면이고, 도 6-15는 도 1의 화살표 A-A를 따르는 도면이며, 도 16-26은 도 1의 화살표 C-C를 따르는 도면이다.
도 2에 도시된 바와 같이, 비-평면 트랜지스터 핀(112)은, 마이크로전자 기판(102)을 식각하거나, 당 업계에 공지된 임의의 기술에 의해 마이크로전자 기판(102) 상에 비-평면 트랜지스터 핀(112)을 형성함으로써 형성될 수 있다. 도 3에 예시된 바와 같이, 희생 재료(132)는 도 3에 도시된 바와 같이 비-평면 트랜지스터 핀(112) 위에 퇴적될 수 있으며, 도 4에 도시된 바와 같이, 희생 재료(132)에 트랜치(134)를 형성하여 비-평면 트랜지스터 핀(112)의 일부를 노출시킬 수 있다. 희생 재료(132)는 당 업계에 공지된 임의의 적절한 재료일 수 있으며, 트랜치(134)는, 이에 제한되지는 않지만, 리소그래피 마스킹 또는 식각을 포함하는 당 업계에 공지된 임의의 기술에 의해 형성될 수 있다.
도 5에 도시된 바와 같이, 트랜치(134)(도 4 참조)에 희생 게이트(136)를 형성할 수 있다. 희생 게이트(136)는, 폴리실리콘 재료 등과 같은 임의의 적절한 재료일 수 있으며, 이에 제한되지는 않지만, 화학 기상 증착("CVD") 및 물리 기상 증착("PVD")을 포함하는 당 업계에 공지된 임의의 기술에 의해 트랜치(134)(도 4 참조)에 퇴적될 수 있다.
도 6에 도시된 바와 같이, 희생 재료(132)의 선택적 식각과 같은, 당 업계에 공지된 임의의 기술에 의해 도 5의 희생 재료(132)를 제거하여 희생 게이트(136)를 노출시킬 수 있다. 도 7에 도시된 바와 같이, 희생 게이트(136) 및 마이크로전자 기판(102) 위에 등각 유전체 층(142)을 퇴적할 수 있다. 등각 유전체 층(142)은, 이에 제한되지는 않지만, 질화 실리콘(Si3N4) 및 탄화 실리콘(SiC)을 포함하는 임의의 적절한 재료일 수 있으며, 이에 제한되지는 않지만 원자 층 증착("ALD")을 포함하는 임의의 적절한 기술에 의해 형성될 수 있다.
도 8에 도시된 바와 같이, 도 7의 등각 유전체 층(142)은, 마이크로전자 기판(102), 및 희생 게이트(136)의 상부 표면(148) 근처의 등각 유전체 재료 층(142)을 실질적으로 제거하면서, 예를 들어 적절한 식각제를 이용한 방향성 식각(directional etch)에 의해 식각되어, 희생 게이트(136)의 측벽(146) 상에 한 쌍의 게이트 스페이서(144)를 형성할 수 있다. 게이트 스페이서(144)의 형성 동안 비-평면 트랜지스터 핀(112)의 측벽(116 및 118)(도 1 참조) 상에 핀 스페이서(미도시)가 동시에 형성될 수 있음이 이해된다.
도 9에 도시된 바와 같이, 게이트 스페이서(144)의 어느 한 측 상에 소스 영역(150a) 및 드레인 영역(150b)이 형성될 수 있다. 한 실시형태에서, 소스 영역(150a) 및 드레인 영역(150b)은 도펀트의 이온주입으로 비-평면 트랜지스터 핀(112)에 형성될 수 있다. 당업자에게 이해되는 바와 같이, 도펀트 이온주입은 도전성 및 전자적 특성을 변화시킬 목적으로 불순물을 반도체 재료에 도입하는 공정이다. 이는 일반적으로, 총체적으로 "도펀트"로 지칭되는 P-형 이온(예를 들어, 붕소) 또는 N-형 이온(예를 들어, 인) 중 어느 하나를 이온주입 함으로써 달성된다. 다른 실시형태에서, 비-평면 트랜지스터 핀(112)의 일부는 예를 들어 식각과 같은 당 업계에 공지된 임의의 기술에 의해 제거되고, 제거된 부분 대신에 소스 영역(150a) 및 드레인 영역(150b)을 형성할 수 있다. 소스 영역(150a) 및 드레인 영역은 이하에서 총체적으로 "소스/드레인 영역(150)"으로 지칭될 것이다.
도 10에 도시된 바와 같이, 게이트 스페이서(144), 희생 게이트 상부 표면(148), 비-평면 트랜지스터 핀(112) 및 마이크로전자 기판(102) 위에 제1 유전체 재료 층(152)을 퇴적할 수 있다. 도 11에 도시된 바와 같이, 제1 유전체 재료 층(152)을 평탄화하여 희생 게이트 상부 표면(148)을 노출시킬 수 있다. 제1 유전체 재료 층(152)의 평탄화는, 이에 제한되지는 않지만 화학 기계적 연마(CMP)를 포함하는, 당 업계에 공지된 임의의 기술에 의해 달성될 수 있다.
도 12에 도시된 바와 같이, 도 11의 희생 게이트(136)를 제거하여 게이트 트랜치(154)를 형성할 수 있다. 희생 게이트(136)는 선택적 식각과 같은, 당 업계에 공지된 임의의 기술에 의해 제거될 수 있다. 도 13에 도시된 바와 같이, 도 1에도 예시된 게이트 유전체 층(124)을 전술한 바와 같이 비-평면 트랜지스터 핀(112)에 인접하도록 형성할 수 있다.
도 14에 도시된 바와 같이, 게이트 트랜치(154)에 도전성 게이트 재료(156)를 퇴적할 수 있고, 도 15에 도시된 바와 같이, 과량의 도전성 게이트 재료(156)(예를 들어, 도 12의 게이트 트랜치(154) 내부에 존재하지 않은 도전성 게이트 재료(156))를 제거하여 비-평면 트랜지스터 게이트 전극(126)(도 1 또한 참조)을 형성할 수 있다. 게이트 전극(126)을 형성하는 재료 및 방법은 전술되었다. 과량의 도전성 게이트 재료(156)의 제거는, 이에 제한되지는 않지만 화학 기계적 연마(CMP), 식각 등을 포함하는, 당 업계에 공지된 임의의 기술에 의해 달성될 수 있다.
도 16에 도시된 바와 같이, 비-평면 트랜지스터 게이트 전극(126)의 일부를 제거하여 오목부(recess)(158) 및 오목한 비-평면 트랜지스터 게이트(162)를 형성할 수 있다. 제거는, 이에 제한되지는 않지만 습식 또는 건식 식각을 포함하는 임의의 공지된 기술에 의해 달성될 수 있다.
도 17에 도시된 바와 같이, 캡핑 유전체 재료(164)를 퇴적하여 도 16의 오목부(158)를 충진할 수 있다. 캡핑 유전체 재료(164)는, 이에 제한되지는 않지만 질화 실리콘(SixNy) 및 탄화 실리콘(SixCy)을 포함하는 임의의 적절한 재료일 수 있다. 하지만, 플라즈마 강화 화학 기상 증착과 같은, 유전체를 퇴적하기 위해 공지된 공정은 종횡비(높이 대 폭 비)가 높은 오목부(158)를 충진할 수 없을 수 있으며, 캡핑 유전체 재료(164)에 보이드가 형성되는 결과를 초래할 수 있다. 상기 보이드는 이후에 설명되는 바와 같이 콘택-대-게이트 단락을 초래할 수 있다. 보이드가 형성되는 것을 방지하기 위해, 고온 퇴적 기술(예를 들어, 400 ℃ 초과)을 사용할 수 있다. 하지만, 고온 퇴적은, 당업자에 의해 이해되는 바와 같이, 비-평면 트랜지스터 게이트 전극(126)의 일 함수에 영향을 미칠 수 있다. 또한, 고온 퇴적은 소스/드레인 영역(150)에서 도펀트 이동 또는 불활성화를 초래할 수 있다.
도 18은 고 종횡비 오목부(158)(도 16 참조) 내에 실질적으로 보이드가 없는 캡핑 유전체 재료(164)(도 17 참조)를 형성하기 위한 고밀도 플라즈마(HDP) 유전체 퇴적 공정(200)의 흐름도이다. 블록 210에서 정의된 바와 같이, 고밀도 플라즈마 챔버의 벽은 원하는 유전체 막, 즉 퇴적되는 유전체로 코팅될 수 있다. 블록 220에서 정의된 바와 같이, 실리콘 웨이퍼와 같은 마이크로전자 기판을 고밀도 플라즈마 챔버의 척(chuck) 상에 위치시킬 수 있다. 한 실시형태에서, 척은 예를 들어 약 75 ℃의 실온에서 수냉된 세라믹 정전 척일 수 있다. 블록 230에 정의된 바와 같이, 고밀도 플라즈마 챔버는 아르곤과 같은 비활성 기체로 가압될 수 있다. 한 실시형태에서, 고밀도 플라즈마 챔버는 지속가능한 저전력(low power) 무선 주파수(RF) 플라즈마를 타격하기 위해 약 40 mTorr 초과의 압력까지 가압될 수 있다. 블록 240에 정의된 바와 같이, 고밀도 플라즈마 챔버 내의 RF 전극은 고밀도 플라즈마 챔버에 적어도 하나의 반응성 기체를 도입하면서 파워 업(power up) 될 수 있다. 한 실시형태에서, 상부 및 측부 전극와 같은 각각의 RF 전극은 약 30초와 60초 사이의 지속시간 동안 약 2 kV와 8kV 사이의 범위까지 파워 업 될 수 있다. 반응성 기체는, 이에 제한되지는 않지만 산소, 질소 등을 포함할 수 있다. 마이크로전자 기판 온도는 척의 온도를 조정함으로써 약 300 ℃ 미만과 600 ℃ 사이에서(between less than about 300 ℃ and 600 ℃) 조절될 수 있다. 원하는 퇴적 결과를 위해 지속 시간, 마이크로전자 기판 온도, RF 전력 및 반응성 기체 혼합물을 조정할 수 있음이 이해된다. 블록 250에서 정의된 바와 같이, 퇴적 기체는 바이어스 RF 전극에 전력을 공급하면서 고밀도 플라즈마 챔버에 도입될 수 있다. 한 실시형태에서, 실란(SiH4), 질소(N2), 아르곤(Ar) 및 헬륨(He)을 포함하는 퇴적 기체를 사용하여 질화 실리콘 유전체를 퇴적할 수 있다. 다른 실시형태에서, 실란(SiH4), 메탄(CH4), 아르곤(Ar) 및 헬륨(He)을 포함하는 퇴적 기체를 사용하여 탄화 실리콘 유전체를 퇴적할 수 있다. RF 전극은 약 1 kV 내지 3 kV 범위의 바이어스 RF 전극으로 약 3 kV와 5 kV 사이의 범위까지 전력이 공급될 수 있다. 질화 실리콘 퇴적에 있어서 질소 기체 부피 대 실란 기체 부피의 비 및 메탄 기체 부피 대 실란 기체 부피의 비는, 실란 기체 유량을 약 30과 70 sccm 사이로 유지하면서, 유전체 층의 원하는 특성에 따라, 약 0.5와 9 사이일 수 있다. 상기 조건하에서, 퇴적 속도는 초당 약 7 내지 30 Å 사이의 범위일 수 있다. 퇴적 지속시간은 원하는 유전체 층 두께 및 퇴적 속도를 기초로 산출될 수 있음이 이해된다. 블록 260에서 정의된 바와 같이, 퇴적 공정은, 고밀도 플라즈마 퇴적 챔버로의 퇴적 기체의 도입을 중단시키고 바이어스 RF에 대한 전력 공급을 중단시킴으로써 중단된다. RF 전극에 대한 전력 공급은 단계적으로 감소될 수 있으며, 마이크로전자 기판에서 정전하가 소멸되어, 정전 척에서 마이크로전자 기판이 제거될 수 있다. 제거 후에, 예를 들어 원격 플라즈마 유닛에 의해 고밀도 플라즈마 챔버를 세정할 수 있으며, 고밀도 플라즈마 챔버의 벽을 원하는 유전체 막으로 재코팅할 수 있다.
상술한 공정은 유전체 층의 동시 퇴적 및 스퍼터링을 초래할 수 있으며, 상기에서 적절한 퇴적 대 스퍼터링 비는 실질적으로 보이드가 없는 유전체 층을 초래할 수 있다.
퇴적 후, 캡핑 유전체 재료(164)를 평탄화하여 과량의 캡핑 유전체 재료(164)(예를 들어, 도 16의 오목부 내에 존재하지 않는 캡핑 유전체 재료(164))를 제거하여, 도 19에 도시된 바와 같이, 오목한 비-평면 트랜지스터 게이트(162) 상에 및 게이트 스페이서(144)들 사이에 캡핑 유전체 구조(166)를 형성할 수 있다. 과량의 캡핑 유전체 재료(164)의 제거는, 이에 제한되지는 않지만 화학 기계적 연마(CMP), 식각 등을 포함하는, 당 업계에 공지된 임의의 기술에 의해 달성될 수 있다.
도 20에 도시된 바와 같이, 제1 유전체 재료 층(152), 게이트 스페이서(144) 및 캡핑 유전체 구조(166) 위에 제2 유전체 재료 층(168)이 퇴적될 수 있다. 제2 유전체 재료 층(168)은, 이에 제한되지는 않지만 이산화 실리콘(SiO2), 산질화 실리콘(SiOxNy) 및 질화 실리콘(Si3N4)을 포함하는 임의의 적절한 유전체 재료로 임의의 공지된 퇴적 기술에 의해 형성될 수 있다. 도 21에 도시된 바와 같이, 식각 마스크(172)는, 예를 들어 공지된 리소그래피 기술에 의해 제2 유전체 재료 층(168) 상에 적어도 하나의 개구부(174)를 갖도록 패터닝될 수 있다.
도 22에 도시된 바와 같이, 콘택 개구부(182)는, 도 21의 식각 마스크 개구부(174)를 통해 식각하여 소스/드레인 영역(150)의 일부를 노출시킴으로써, 제1 유전체 재료 층(152) 및 제2 유전체 재료 층(168)을 통과하여 형성될 수 있다. 도 23에 도시된 바와 같이, 도 22의 식각 마스크(172)는 그 이후에 제거될 수 있다. 한 실시형태에서, 제1 유전체 재료 층(152) 및 제2 유전체 재료 층(168)은 게이트 스페이서(144) 및 캡핑 유전체 구조(166) 모두의 유전체 재료와 상이하여, 제1 유전체 재료 층(152) 및 제2 유전체 재료 층(168)의 식각은 게이트 스페이서(144) 및 캡핑 유전체 구조(166)에 대해 선택적일 수 있다(즉, 더 빨리 식각된다). 이는 자기-정렬(self-aligning)로서 당 업계에 공지되어 있다.
도 24에 도시된 바와 같이, 도 23의 콘택 개구부(182)에 도전성 콘택 재료(188)를 퇴적할 수 있다. 도전성 콘택 재료(188)는, 이에 제한되지는 않지만 폴리실리콘, 텅스텐, 루테늄, 팔라듐, 백금, 코발트, 니켈, 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 탄화 티타늄, 탄화 지르코늄, 탄화 탄탈륨, 탄화 하프늄, 탄화 알루미늄, 다른 탄화 금속, 질화 금속 및 산화 금속을 포함할 수 있다. 도전성 콘택 재료(188)를 퇴적하기 전에 도 23의 콘택 개구부(182)에 다양한 접착층, 배리어 층, 실리사이드 층 및/또는 도전성 층들이 등각으로 배치 또는 형성될 수 있음이 이해된다.
도 25에 도시된 바와 같이, 도 24의 과량의 도전성 콘택 재료(188)(예를 들어, 도 12의 콘택 개구부(182) 내에 존재하지 않는 도전성 콘택 재료(188))를 제거하여 소스/드레인 콘택(190)을 형성할 수 있다. 과량의 도전성 콘택 재료(188)의 제거는, 이에 제한되지는 않지만 화학 기계적 연마(CMP), 식각 등을 포함하는, 당 업계에 공지된 임의의 기술에 의해 달성될 수 있다.
전술한 바와 같이, 한 실시형태에서, 제1 유전체 재료 층(152) 및 제2 유전체 재료 층(168)은 게이트 스페이서(144) 및 캡핑 유전체 구조(166) 모두의 유전체 재료와 상이하여, 제1 유전체 재료 층(152) 및 제2 유전체 재료 층(168)의 식각은 게이트 스페이서(144) 및 캡핑 유전체 구조(166)에 대해 선택적일 수 있다(즉, 더 빨리 식각된다). 따라서, 오목한 비-평면 트랜지스터(162)는 콘택 개구부(182)의 형성 동안 보호된다. 이로 인해, 비교적 크기가 큰 소스/드레인 콘택(190)을 형성하는 것이 가능하며, 이는 소스/드레인 콘택(190)과 오목한 비-평면 트랜지스터 게이트(162) 간의 단락 위험이 없이, 트랜지스터 구동 전류 성능을 증가시킬 수 있다. 보이드는 소스/드레인 콘택(190)과 오목한 비-평면 트랜지스터 게이트(162) 간의 단락 가능성을 증가시킬 것이므로, 캡핑 유전체 구조(166)에 보이드가 존재할 경우 상기는 가능하지 않다.
본 발명의 주제는 반드시 도 1-25에 예시된 특정 응용에 한정될 필요가 없음이 이해된다. 비록 예시된 실시형태는 비-평면 응용에 관한 것이지만, 주제는 비-평면 트랜지스터 및 비-대체 게이트 응용에 적용될 수 있음이 이해된다. 또한, 주제는 당업자에게 이해되는 바와 같이, 다른 마이크로전자 디바이스 제조 응용에 적용될 수 있다.
본 발명의 상세한 실시형태에 상기와 같이 설명된바, 첨부 청구항에 의해 정의된 본 발명은, 본 발명의 사상 또는 범위로부터 벗어나지 않고 본 발명의 다수의 명백한 변형이 가능하므로, 상기 설명에서 서술된 특정한 상세 내용에 의해 한정되지 않음이 이해된다.

Claims (1)

  1. 제1항에 기재된 장치.
KR1020157015842A 2011-09-30 2011-09-30 트랜지스터 게이트용 캡핑 유전체 구조를 형성하는 방법 KR101735976B1 (ko)

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