KR20150073595A - 반도체 소자의 배선 구조물 및 그 형성 방법 - Google Patents

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Abstract

반도체 소자의 배선 구조물 및 그 형성 방법에서, 배선 구조물은 기판 상에 제1 절연막이 구비된다. 상기 제1 절연막 상에는, 금속 패턴들 및 금속 패턴들의 측벽 및 저면을 둘러싸는 베리어 금속 패턴들을 포함하는 배선 패턴들이 구비된다. 상기 배선 패턴들과 직접 접촉하면서 상기 배선 패턴들 상부면을 덮고, 하부막에 따라 성막 특성이 다른 물질을 포함하는 보호막 패턴들이 구비된다. 상기 배선 패턴들 사이에 고립된 에어 갭을 생성하면서 상기 보호막 패턴 상에는 제2 절연막이 구비된다. 상기 반도체 소자의 배선 구조물은 에어 갭이 구비됨으로써 기생 커패시턴스가 감소되고, 금속 패턴의 손상이 감소되어 저저항을 갖는다.

Description

반도체 소자의 배선 구조물 및 그 형성 방법{WIRING STRUCTURE IN A SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}
본 발명은 반도체 소자의 배선 구조물 및 그 형성 방법에 관한 것이다. 보다 상세하게, 본 발명은 고집적화된 반도체 소자에 적합한 미세 금속 배선 구조물 및 그 형성 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 금속 배선들 간의 이격 거리가 가까워지면서 기생 커패시턴스가 높아지고 있다. 따라서, 상기 기생 커패시턴스가 감소되고 저저항을 갖는 금속 배선들이 요구되고 있다.
본 발명의 목적은 기생 커패시턴스가 감소되고 저저항을 갖는 반도체 소자의 금속 배선 구조물을 제공하는데 있다.
본 발명의 목적은 상기한 금속 배선 구조물의 형성 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 금속 배선 구조물은, 기판 상에 제1 절연막이 구비된다. 상기 제1 절연막 상에는 금속 패턴들 및 금속 패턴들의 측벽 및 저면을 둘러싸는 베리어 금속 패턴들을 포함하는 배선 패턴들이 구비된다. 상기 배선 패턴들과 직접 접촉하면서 상기 배선 패턴들 상부면을 덮고, 하부막에 따라 성막 특성이 다른 물질을 포함하는 보호막 패턴들이 구비된다. 상기 배선 패턴들 사이에 고립된 에어 갭을 생성하면서 상기 보호막 패턴 상에는 제2 절연막이 구비된다.
본 발명의 일 실시예에서, 상기 보호막 패턴은 금속 또는 금속 질화물을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 보호막 패턴은 알루미늄 질화물 또는 코발트를 포함하는 금속 물질일 수 있다.
상기한 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 소자의 금속 배선 구조물은, 제1 영역의 기판 상에는 개구부들을 포함하는 제1 유전막이 구비된다. 제2 영역의 기판 상에는 상기 제1 유전막보다 낮은 상부면을 갖는 제2 유전막이 구비된다. 상기 제1 유전막의 개구부들 내부에, 제1 금속 패턴 및 제1 금속 패턴의 측벽 및 저면을 둘러싸는 제1 베리어 금속 패턴을 포함하고, 제1 간격으로 이격되면서 배치되는 제1 배선 패턴들이 구비된다. 상기 제2 유전막 상에, 제2 금속 패턴들 및 제2 금속 패턴들의 측벽 및 저면을 둘러싸는 제2 베리어 금속 패턴들을 포함하고, 상기 제1 간격보다 좁은 제2 간격으로 이격되면서 배치되는 제2 배선 패턴들이 구비된다. 상기 제1 배선 패턴들과 직접 접촉하면서 상기 제1 배선 패턴들 상부면을 덮고, 하부막에 따라 성막 특성이 다른 물질을 포함하는 제1 보호막 패턴들이 구비된다. 상기 제2 배선 패턴들과 직접 접촉하면서 상기 제2 배선 패턴들 상부면을 덮고, 상기 제1 보호막 패턴과 동일한 물질을 포함하는 제2 보호막 패턴들이 구비된다. 상기 제2 배선 패턴들 사이에만 고립된 에어 갭을 생성하면서, 상기 제1 유전막, 제1 보호막 패턴 및 제2 보호막 패턴 상에 구비되는 절연막이 구비된다.
본 발명의 일 실시예에서, 상기 제1 및 제2 보호막 패턴은 금속 질화물을 포함할 수 있다. 또한, 상기 제1 유전막의 상부면에는 금속 산 질화물을 포함하는 제1 희생막 패턴이 더 포함될 수 있다.
상기 제1 및 제2 보호막 패턴은 알루미늄 질화물을 포함하고, 상기 제1 희생막 패턴은 알루미늄 산 질화물을 포함할 수 있다.
상기 제1 희생막 패턴 및 제1 보호막 패턴 상부면을 덮는 절연막 패턴이 더 구비될 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 금속 배선 구조물의 형성 방법으로, 기판 상에, 개구부들을 포함하는 제1 절연막을 형성한다. 상기 개구부들의 측벽 및 저면에 베리어 금속막을 형성한다. 상기 베리어 금속막 상에 상기 개구부들을 채우는 금속막을 형성한다. 상기 제1 절연막의 상부면이 노출되도록 상기 금속막을 평탄화하여, 상부 표면에 제1 산화물이 생성된 금속 패턴들 및 상부 표면에 제2 산화물이 생성된 베리어 금속 패턴들을 각각 형성한다. 상기 제1 및 제2 산화물에 환원 가스를 유입하면서 UV를 노출하는 UV 전처리 공정을 통해 상기 제1 및 제2 산화물을 제거하여, 상기 베리어 금속 패턴 및 금속 패턴을 포함하는 배선 패턴들을 형성한다. 상기 배선 패턴들과 직접 접촉하면서 상기 배선 패턴들 상부면을 덮고, 하부막에 따라 성막 특성이 다른 물질을 포함하는 보호막 패턴들을 형성한다. 상기 제1 절연막을 부분적으로 제거하여 상기 배선 패턴들 양 측에 리세스부를 형성한다. 또한, 상기 배선 패턴들 사이에 고립된 에어 갭을 생성하면서, 상기 보호막 패턴 상에 제2 절연막을 형성한다.
본 발명의 일 실시예에서, 상기 UV 전처리 공정 및 보호막 패턴들을 형성하는 공정은 진공 상태가 계속 유지된 상태에서 수행될 수 있다.
본 발명의 일 실시예에서, 상기 UV 전처리 공정시에 사용되는 상기 환원 가스는 H2 와 NH3 중 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예에서, 상기 UV 전처리 공정은 250 내지 400℃의 온도에서 수행할 수 있다.
본 발명의 일 실시예에서, 상기 UV 전처리 공정을 수행한 이 후에 NH3를 이용한 플라즈마 처리 공정을 더 수행할 수 있다.
상기 UV 전처리 공정과 NH3 플라즈마 전처리 공정은 진공 상태를 유지하면서 서로 다른 진공 챔버에서 진행할 수 있다. 상기 NH3 플라즈마 전처리 공정은 250 내지 500℃의 온도에서 수행할 수 있다.
본 발명의 일 실시예에서, 상기 베리어 금속막은 탄탈륨(Ta), 탄탈륨 질화막(TaN), TaC, TaCN, 티타늄(Ti), 티타늄 질화막(TiN), WN으로 이루어지는 군에서 선택된 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예에서, 상기 금속막은 구리 또는 구리를 포함하는 재료로 형성될 수 있다.
상기 보호막 패턴을 형성하는 증착 공정에서, 상기 보호막 패턴은 금속 질화물을 포함하고, 상기 제1 절연막 상에는 금속 산 질화물을 포함하는 제1 희생막 패턴을 함께 증착할 수 있다.
상기 보호막 패턴을 형성하는 공정에서, 알루미늄 질화물 전구체를 이용하여 화학 기상 증착법을 수행하여, 알루미늄 질화물을 포함하는 보호막 패턴 및 알루미늄 산 질화물을 포함하는 제1 희생막 패턴을 형성할 수 있다.
상기 제1 절연막을 부분적으로 제거하기 이 전에 상기 제1 희생막 패턴을 선택적으로 제거할 수 있다.
상기 보호막 패턴을 형성하는 공정에서, 상기 보호막 패턴은 금속을 사용하여 형성하고, 상기 베리어 금속 패턴 및 금속 패턴 상에만 선택적으로 상기 금속이 증착되도록 할 수 있다.
상기 보호막 패턴은 Co, CoSi2, CoWP, CoPRu로 이루어지는 군에서 선택된 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예에서, 상기 제2 절연막은 상기 배선 패턴들 및 제1 절연막 상에는 제1 두께를 갖고 상기 보호막 패턴 상에는 상기 제1 두께보다 더 두꺼운 제2 두께를 갖도록 컨포멀하지 않은 증착 특성을 갖는 절연 물질로 형성할 수 있다.
본 발명의 일 실시예에서, 상기 리세스부를 형성한 이 후에, 상기 리세스부를 채우는 제2 희생막 패턴을 형성한다. 상기 제2 희생막 패턴 및 제1 보호막 패턴 상에 다공성의 절연막을 형성한다. 또한, 상기 다공성의 절연막에 포함된 기공을 통해 상기 제2 희생막 패턴을 선택적으로 제거하는 단계를 더 포함할 수 있다.
상기한 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 소자의 금속 배선 구조물의 형성 방법으로, 제1 및 제2 영역이 구분된 기판 상에, 제1 및 제2 개구부들을 포함하는 예비 유전막을 형성한다. 상기 제1 개구부들 내부에는 제1 베리어 금속 패턴 및 제1 금속 패턴을 포함하고 제1 간격으로 서로 이격되는 제1 배선 패턴들과, 상기 제2 개구부들 내부에 제2 베리어 금속 패턴 및 제2 금속 패턴을 포함하고 상기 제1 간격보다 좁은 제2 간격으로 서로 이격되는 제2 배선 패턴들을 형성하고, 상기 제1 및 제2 배선 패턴들 상부면에는 자연 산화물이 생성된다. 상기 자연 산화물이 생성된 제1 및 제2 금속 패턴에 환원 가스를 유입하면서 UV를 노출하는 UV 전처리 공정을 통해 상기 자연 산화물을 제거한다. 상기 제1 및 제2 배선 패턴들과 직접 접촉하면서 상기 제1 및 제2 배선 패턴들 상부면을 각각 덮고, 하부막에 따라 성막 특성이 물질을 포함하는 제1 및 제2 보호막 패턴들을 형성한다. 상기 제2 영역에 위치하는 상기 예비 유전막을 부분적으로 제거하여 상기 제2 배선 패턴들 양측에 리세스부를 형성하여, 상기 제1 및 제2 영역에 각각 제1 유전막 및 제2 유전막을 형성한다. 또한, 상기 제2 배선 패턴들 사이에만 고립된 에어 갭을 생성하면서, 상기 제1 유전막, 제1 보호막 패턴 및 제2 보호막 패턴 상에 절연막을 형성한다.
상기 UV 전처리 공정시에 사용되는 상기 환원 가스는 H2 와 NH3 중 적어도 하나를 포함할 수 있다.
본 발명에 의하면, 고집적화되면서 고성능을 요구하는 반도체 소자에서 에어 갭을 포함하면서 저저항을 갖는 금속 배선을 제공할 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 소자의 금속 배선 구조물을 나타내는 단면도 및 사시도이다.
도 2 내지 도 10은 도 1a 및 도 1b에 도시된 금속 배선 구조물의 형성 방법을 나타내는 단면도이다.
도 11은 본 발명의 일 실시예에 따른 반도체 소자의 금속 배선 구조물을 나타내는 단면도이다.
도 12 내지 도 17은 도 11에 도시된 반도체 소자의 금속 배선 구조물을 형성하는 방법을 나타내는 단면도이다.
도 18은 본 발명의 일 실시예에 따른 반도체 소자의 금속 배선 구조물을 나타내는 단면도이다.
도 19 및 도 20은 도 18에 도시된 반도체 소자의 금속 배선 구조물 제조 방법을 나타내는 단면도이다.
도 21a 및 도 21b는 본 발명의 일 실시예에 따른 반도체 소자의 금속 배선 구조물을 나타내는 단면도 및 사시도이다.
도 22 내지 도 24는 도 21a 및 도 21b에 도시된 반도체 소자의 금속 배선 구조물의 제조 방법을 나타내는 단면도들이다.
도 25는 본 발명의 일 실시예에 따른 반도체 소자의 금속 배선 구조물을 나타내는 단면도이다.
도 26 내지 도 29는 도 25에 도시된 반도체 소자의 금속 배선 구조물 제조 방법을 나타내는 단면도들이다.
도 30은 샘플 1 및 비교 샘플 1의 막에서 산소 성분에 대한 SIMS 프로파일을 나타낸다.
도 31은 샘플 2 및 비교 샘플 2의 막에서 각 비아 콘택 저항에 따른 수율을 나타낸다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 소자의 금속 배선 구조물을 나타내는 단면도 및 사시도이다.
도 1a 및 도 1b를 참조하면, 반도체 기판(10)이 마련된다. 상기 반도체 기판(10) 상에는 FEOL 공정을 통해 형성된 하부 소자들이 구비될 수 있다. 또한, 상기 하부 소자들을 덮는 하부 층간 절연막들이 더 구비될 수 있다.
상기 기판(10) 상에 제1 절연막(12a)이 구비될 수 있다. 상기 제1 절연막(12a)은 약 4.0정도의 유전 상수를 갖는 실리콘 산화물(SiO2)보다 낮은 유전 상수를 갖는 물질을 포함할 수 있다. 보다 바람직하게는 3.5 미만의 유전 상수를 갖는 물질을 포함할 수 있다. 그러나, 상기 제1 절연막(12a)은 이에 한정되지 않으며, 4.0정도의 유전 상수를 갖는 일반적인 실리콘 산화물(SiO2)을 포함할 수도 있다.
상기 제1 절연막(12a) 상에는 베리어 금속 패턴(16a) 및 금속 패턴(18a)을 포함하는 복수의 배선 패턴(20)이 구비된다. 상기 금속 패턴(18a)은 제1 방향으로 연장되는 라인 형상을 갖고 서로 이격되면서 나란하게 배치될 수 있다. 상기 베리어 금속 패턴(16a)은 상기 금속 패턴(18a)의 측벽 및 저면을 따라 구비되어 상기 금속 패턴(18a)의 측벽 및 저면을 둘러싸는 형상을 가질 수 있다.
본 발명과 다른 실시예로, 상기 베리어 금속 패턴 및 금속 패턴은 콘택 플러그의 형태를 가질 수도 있다.
상기 금속 패턴(18a)은 구리, 텅스텐 또는 알루미늄을 포함할 수 있다. 일 실시예에서, 상기 금속 패턴(18a)은 저저항을 갖고, 고집적화된 소자에 사용하기에 적합한 구리 또는 구리를 포함하는 재료일 수 있다.
상기 베리어 금속 패턴(16a)은 탄탈륨 함유막, 티타늄 함유막 또는 텅스텐 함유막을 포함할 수 있다. 예를들어, 상기 베리어 금속 패턴(16a)은 탄탈륨(Ta), 탄탈륨 질화막(TaN), TaC, TaCN, 티타늄(Ti), 티타늄 질화막(TiN), WN으로 이루어지는 군에서 선택된 적어도 하나를 포함할 수 있다. 일 실시예에서, 상기 베리어 금속 패턴(16a)은 탄탈륨 질화막 및 탄탈륨이 적층되는 형상을 가질 수 있다. 상기 금속 패턴(18a)이 구리 또는 구리를 포함하는 재료인 경우, 상기 베리어 금속 패턴(16a)은 탄탈륨 함유막으로 형성되는 것이 구리 확산 방지를 위하여 바람직하다.
상기 베리어 금속 패턴(16a) 및 금속 패턴(18a)의 상부면을 덮는 보호막 패턴(24a)이 구비된다. 상기 보호막 패턴(24a)은 상기 베리어 금속 패턴(16a) 및 금속 패턴(18a) 이외의 다른 부위에는 구비되지 않는다.
상기 보호막 패턴(24a)은 금속 또는 금속 질화물을 포함할 수 있다. 상기 보호막 패턴(24a)은 하지막에 따라 증착 특성이 다른 물질을 포함할 수 있다. 상기 보호막 패턴(24a)을 이루는 물질은 산소의 함량이 매우 낮거나 산소가 거의 포함되지 않을 수 있다. 일 실시예에서, 상기 보호막 패턴(24a)은 알루미늄 질화물을 포함할 수 있다. 다른 실시예에서, 상기 보호막 패턴(24a)은 코발트를 포함하는 물질일 수 있다. 상기 코발트를 포함하는 물질의 예로는 Co, CoSi2, CoWP, CoPRu 등을 들 수 있다.
상기 보호막 패턴들(24a)은 식각 공정 시에 금속 패턴들(18a)을 보호하는 역할을 한다. 일 예로, 상기 보호막 패턴들(24a)은 습식 식각액이 상기 금속 패턴들(18a)로 침투하는 것을 억제하는 역할을 한다. 상기 보호막 패턴들(24a)이 10Å보다 얇으면 상기 금속 패턴들(18a)을 보호하기가 어려우며, 상기 보호막 패턴들(24a)이 100Å보다 두꺼우면 이 후의 반도체 소자 제조 공정이 용이하지 않을 수 있다. 따라서, 상기 보호막 패턴들(24a)은 10 내지 100Å의 두께를 가질 수 있으며, 30 내지 50Å의 두께를 갖는 것이 더 바람직하다.
상기 보호막 패턴들(24a) 상부면 및 상기 배선 패턴들(20) 사이의 에어 갭의 윗부분을 덮는 제2 절연막(26)이 구비된다. 따라서, 상기 배선 패턴들(20)사이 및 상기 제2 절연막(26) 아래에는 고립된 형상의 에어 갭(28)이 생성된다. 상기 배선 패턴들(20)이 라인 형상을 갖기 때문에, 상기 배선 패턴들(20) 사이의 에어 갭은 제1 방향으로 연장되는 에어 터널 형상을 가질 수 있다. 상기 제2 절연막(26)은 상기 배선 패턴(20)의 측벽 및 상기 제1 절연막(12a)의 저면 부위에도 일부 증착되어 있을 수 있다.
상기 제2 절연막(26)은 컨포멀하지 않은 증착 특성을 갖는 절연 물질을 포함할 수 있다. 상기 제2 절연막(26)은 실리콘 산화물(SiO2)보다 저유전율을 가지면서 높은 탄성을 갖는 물질로 형성하는 것이 바람직하다. 일 예로, 상기 제2 절연막(26)은 SiCN을 포함할 수 있다.
상기 제2 절연막(26) 상에는 금속 층간 절연막(30, IMD)이 구비될 수 있다.
상기 배선 패턴들(20) 사이에는 저유전율을 갖는 공기가 채워진다. 구체적으로, 상기 배선 패턴들(20) 사이는 약 2미만의 낮은 유전 상수를 가질 수 있다. 그러므로, 상기 배선 패턴들(20)은 기생 커패시턴스가 거의 발생되지 않을 수 있다. 또한, 상기 베리어 금속 패턴(16a) 및 금속 패턴(18a)의 상부면에 금속 또는 금속 질화물로 이루어지는 보호막 패턴(24a)이 구비된다. 상기 보호막 패턴이 구비됨으로써, 상기 에어 갭을 형성하기 위한 식각 공정에서 상기 금속 패턴이 부식(corrosion)되는 등의 문제가 감소된다. 따라서, 상기 배선 패턴은 저저항을 가질 수 있다.
도 2 내지 도 10은 도 1a 및 도 1b에 도시된 금속 배선 구조물의 형성 방법을 나타내는 단면도이다.
도 2를 참조하면, 반도체 기판(10)이 마련된다. 상기 반도체 기판(10)에 FEOL 공정을 통해 트랜지스터들과 같은 하부 소자들을 형성할 수 있다. 또한, 상기 하부 소자들을 덮는 하부 층간 절연막을 형성할 수 있다.
상기 기판(10) 상에 제1 예비 절연막(12)을 형성한다. 상기 제1 예비 절연막(12)은 약 4.0정도의 유전 상수를 갖는 실리콘 산화물보다 낮은 유전 상수를 갖는 물질을 포함할 수 있다. 보다 바람직하게는 3.5 미만의 유전상수를 갖는 물질을 포함할 수 있다. 다른 예로, 상기 제1 예비 절연막(12)은 약 4.0정도의 유전 상수를 갖는 일반적인 실리콘 산화물일 수도 있다.
상기 제1 예비 절연막(12)은 예를들어, 실리콘, 탄소, 산소 및 수소 원소로 구성되는 SiCHO 의 형태일 수 있다. 또는 상기 제1 예비 절연막(12)은 탄소 도핑된 실리콘 산화물(SiOC)의 형태일 수 있다. 상기 제1 예비 절연막은 화학 기상 증착 공정 또는 플라즈마 강화된 화학 기상증착 공정을 이용하여 증착할 수 있다.
상기 제1 예비 절연막(12)의 일부분을 식각하여 개구부들(14)을 형성한다. 상기 개구부들(14)은 배선 패턴을 형성하기 위한 몰드 패턴으로 제공될 수 있다. 따라서, 상기 개구부들(14)은 형성하고자하는 배선 패턴의 폭 및 높이에 따라 그 너비 및 깊이가 결정될 수 있다.
일 예로, 상기 개구부들(14)은 제1 방향으로 연장되는 트렌치 형상을 갖고 서로 이격되면서 나란하게 배치될 수 있다. 상기 개구부들(14)은 사진 식각 공정을 통해 형성할 수 있다. 상기 개구부들(14)은 상부폭이 하부폭보다 넓게 되도록 측벽 경사를 가질 수 있다. 또는, 개구부들(14)은 수직한 측벽 경사를 가질 수도 있다. 이하에서, 상기 개구부들(14)은 트렌치 형상을 갖는 것으로 설명하지만, 상기 개구부들(14)은 각 트렌치 아래로 콘택홀들이 더 포함되는 형상을 가질 수도 있다. 이와는 다른 예로, 상기 개구부들은 콘택홀의 형상을 가질 수도 있다.
도 3을 참조하면, 상기 개구부들(14) 내부 표면 및 상기 제1 예비 절연막(12)의 상부면을 따라 베리어 금속막(16)을 형성한다.
상기 베리어 금속막(16)은 탄탈륨(Ta), 탄탈륨 질화막(TaN), TaC, TaCN, 티타늄(Ti), 티타늄 질화막(TiN), WN으로 이루어지는 군에서 선택된 적어도 하나를 포함할 수 있다. 일 실시예에서, 상기 베리어 금속막(16)은 탄탈륨 질화막/탄탈륨막이 적층되는 형상을 가질 수 있다. 상기 베리어 금속막(16)은 금속막에 포함된 금속들이 인접하는 제1 예비 절연막(12)으로 확산되는 것을 방지하기 위하여 제공된다. 상기 탄탈륨 질화막/탄탈륨막이 적층된 구조의 베리어 금속막은 구리의 확산 방지에 효과적이다.
상기 베리어 금속막(16) 상에 금속막(18)을 형성한다. 상기 금속막(18)은 저저항을 갖는 물질인 것이 바람직하다. 상기 금속막(18)은 구리, 텅스텐, 알루미늄 등을 포함할 수 있다. 일 실시예에서, 상기 금속막(18)은 구리 또는 구리를 포함하는 막인 것으로 설명한다. 상기 구리 또는 구리를 포함하는 막은 전기화학 도금법(Electro-chemical plating) 또는 전해 도금법(Electro plating) 등으로 형성할 수 있다. 상기 금속막(18)은 상기 개구부들(14) 내부를 충분히 충전하도록 과도 증착할 수 있다.
도 4를 참조하면, 상기 제1 예비 절연막(12) 상에 형성되어 있는 베리어 금속막(16) 및 금속막(18)을 화학기계적 연마 공정을 통해 평탄화시켜 베리어 금속 패턴들(16a) 및 금속 패턴들(18a)을 각각 형성한다. 이하에서는, 상기 금속 패턴(18a) 및 베리어 금속 패턴(16a)을 포함하는 구조물을 배선 패턴(20)이라 하면서 설명한다.
상기 공정을 수행하면, 상기 베리어 금속 패턴(16a), 금속 패턴(18a) 및 제1 예비 절연막(12)이 외부에 노출된다. 외부에 노출된 상기 베리어 금속 패턴들(16a) 및 금속 패턴들(18a)은 표면 부위가 자연 산화될 수 있다. 따라서, 상기 금속 패턴(18a)의 상부면에는 제1 산화물(22a)이 생성되고, 상기 베리어 금속 패턴들(16a) 상부면에는 제2 산화물(22b)이 생성될 수 있다. 상기 제1 및 제2 산화물(22a, 22b)은 하부의 금속 패턴(18a) 및 베리어 금속 패턴(16a)으로 사용된 물질에 따라 서로 다른 물질이 될 수 있다. 일 실시예에서, 상기 제1 산화물(22a)은 구리 산화물(CuOx)일 수 있다. 상기 제2 산화물(22b)은 탄탈륨 산화물(TaOx)일 수 있다.
도 5를 참조하면, 상기 제1 및 제2 산화물(22a, 22b)은 후속의 보호막 패턴 형성 시에 불량의 원인이 되므로, 상기 제1 및 제2 산화물(22a, 22b)은 완전하게 제거될 필요가 있다. 상기 제거 공정은 진공 상태의 챔버에서 수행될 수 있다.
먼저, 상기 제1 및 제2 산화물(22a, 22b)을 제거하기 위하여, 상기 구조물에 UV를 노출하는 UV 전처리 공정을 수행한다. 상기 UV 전처리 공정을 수행할 때, 진공 챔버 내에 상기 제1 및 제2 산화물(22a, 22b)을 제거하기 위한 환원 가스를 플로우할 수 있다. 상기 환원 가스는 수소를 포함하는 가스일 수 있다. 일 예로, 상기 환원 가스는 H2 및 NH3 중 적어도 하나일 수 있다.
상기 UV 전처리는 복수의 UV 노출을 포함할 수 있고, 각 UV 노출은 동일하거나 상이한 강도, 파워, 파워 밀도, 노출 시간, 파장 범위를 가질 수 있다.
상기 UV 전처리는, 하나 이상의 UV 램프, 하나 이상의 UV LED(Light-Emitting Diode), 하나 이상의 UV 레이저, 또는 이들 중 2가지 이상의 조합으로부터의 UV 방사선에 노출시키는 단계를 포함할 수 있다. 상기 UV 방사선은 연속형 또는 펄스형일 수 있다. 상기 UV 방사선은 광대역 또는 협대역일 수 있다. 상기 UV 방사선은 파장 범위가 약 100㎚ 내지 약 600 ㎚인 UV 발광을 포함할 수 있다. 상기 UV 전처리 공정은 250 내지 400℃의 온도에서 수행될 수 있다.
또한, 상기 진공 챔버에 유입되는 H2 및 NH3에 의해, 제1 및 제2 산화물(22a, 22b)인 상기 구리 산화물 및 탄탈륨 산화물은 각 산화물에 포함되는 산소가 제거되어 각각 구리 및 탄탈륨으로 환원될 수 있다.
상기 UV 전처리는 상기 탄탈륨 산화물(TaOx) 및 구리 산화물(CuOx)의 환원 반응이 일어나도록 에너지를 가해주는 역할을 할 수 있다.
상기 구리 산화물(CuOx)은 상기 구리 산화물에 포함된 산소가 수소와 결합하여 제거되는 환원 반응의 활성화 에너지가 0보다 작기 때문에 환원 반응이 빠르게 일어날 수 있다. 그러나, 상기 탄탈륨 산화물의 경우, 상기 구리 산화물에 포함된 산소가 수소와 결합하여 제거되는 환원 반응의 활성화 에너지가 0보다 크기 때문에 상기 환원 반응 속도가 낮고 환원 반응이 잘 일어나지 않는다. 따라서, 상기 탄탈륨 산화물의 제거가 용이하지 않다.
그러나, 상기 UV 전처리를 수행하면 상기 환원 반응이 빠르게 일어날 수 있도록 충분한 에너지가 가해지기 때문에, 상기 탄탈륨 산화물에 포함된 산소를 완전하게 제거할 수 있다. 이와같이, 상기 공정에 의해 상기 제1 및 제2 산화물(22a, 22b)이 제거될 수 있다.
도 6을 참조하면, 상기 UV 전처리 공정을 수행한 다음에, 진공 분위기를 유지한 상태로 NH3 플라즈마 처리 공정을 수행한다. 상기 UV 전처리 공정과 NH3 플라즈마 처리 공정은 서로 다른 진공 챔버에서 진행하는 것이 바람직하다. 상기 NH3 플라즈마 처리 공정은 250 내지 500℃의 온도에서 수행될 수 있다.
상기 NH3 플라즈마 전처리 공정은 상기 제1 및 제2 산화물(22a, 22b)을 제거하기 위하여 추가적으로 수행될 수 있다. 그러나, 상기 제1 및 제2 산화물(22a, 22b)은 상기 UV 전처리 공정으로 대부분 제거되기 때문에, 상기 NH3 플라즈마 처리 공정은 생략할 수도 있다.
상기 제1 및 제2 산화물(22a, 22b)이 일부 제거되지 않고 남아있는 경우, 상기 NH3 플라즈마 처리 공정에 의해 환원 반응이 일어나게 된다. 따라서, 상기 남아있는 제1 및 제2 산화물(22a, 22b)이 모두 제거될 수 있다.
도 5 및 도 6에 설명한 공정을 통해, 상기 제1 및 제2 산화물(22a, 22b)이 완전하게 제거될 수 있다. 상기 설명한 것과 다른 실시예로, 상기 제1 및 제2 산화물(22a, 22b)을 제거하기 위하여 상기 NH3 플라즈마 처리 공정을 먼저 수행한 이 후에, 상기 UV 전처리 공정을 수행할 수도 있다.
도 7을 참조하면, 진공 분위기를 계속 유지한 상태에서 1회의 증착 공정을 수행하여, 상기 베리어 금속 패턴(16a) 및 금속 패턴(18a) 상에는 보호막 패턴(24a)을 형성하고, 상기 제1 예비 절연막(12) 상에는 희생막 패턴(24b)을 형성한다.
상기 증착 공정은 하지막에 따라 다른 물질막이 형성되도록 할 수 있다. 즉, 하지막에 산소를 포함하는 경우에는 산화 공정이 수반되어 산화물이 형성되고, 하지막에 산소를 포함하지 않는 경우에는 산화물이 형성되지 않을 수 있다. 상기 보호막 패턴(24a)은 금속 또는 금속 질화물을 포함할 수 있다. 또한, 상기 희생막 패턴(24b) 금속 산화물 또는 금속 산 질화물을 포함할 수 있다. 상기 보호막 패턴(24a) 및 희생막 패턴(24b)은 습식 식각 공정을 통해 선택적인 식각이 가능한 물질로 형성될 수 있다. 상기 제1 보호막 패턴은 10 내지 100Å의 두께를 가질 수 있으며, 30 내지 50Å의 두께를 갖는 것이 더 바람직하다.
예를들어, 알루미늄 질화물 전구체를 이용하여 화학 기상 증착법에 의해 상기 보호막 패턴(24a) 및 희생막 패턴(24b)을 형성할 수 있다. 이 때, 상기 베리어 금속 패턴(16a) 및 금속 패턴(18a) 상에는 산소가 포함되지 않기 때문에, 알루미늄 질화물로 이루어지는 보호막 패턴(24a)이 형성될 수 있다. 상기 알루미늄 질화물 내에는 산소의 함량이 매우 낮거나 산소 원소가 거의 없을 수 있다. 반면에, 산소를 포함하고 있는 제1 예비 절연막(12) 상에는 알루미늄 산 질화물로 이루어지는 희생막 패턴(24b)이 형성될 수 있다.
그런데, 상기 베리어 금속 패턴(16a) 및 금속 패턴(18a) 상에 제1 및 제2 산화물(22a, 22b)이 남아있는 경우에는, 상기 제1 및 제2 산화물 (22a, 22b)내의 산소에 의해 알루미늄 질화물이 형성되지 않고 알루미늄 산 질화물이 형성될 수 있다. 상기 알루미늄 산 질화물은 후속 공정에서 쉽게 제거되어 상기 금속 패턴(18a)을 보호할 수 없기 때문에, 상기 베리어 금속 패턴(16a) 및 금속 패턴(18a) 상에 알루미늄 산 질화물이 형성되지 않도록 하여야 한다. 이를 위하여, 이 전의 공정에서 상기 제1 및 제2 산화물(22a, 22b)이 완전하게 제거되어야 한다.
본 실시예의 경우, 상기 제1 및 제2 산화물(22a, 22b)이 완전하게 제거되기 때문에, 상기 베리어 금속 패턴(16a) 및 금속 패턴(18a) 상부면을 덮는 보호막 패턴을 형성할 수 있다. 따라서, 상기 베리어 금속 패턴(16a) 및 금속 패턴(18a)의 일부 영역에 상기 보호막 패턴(24a)이 형성되지 않아서 발생되는 불량들을 감소시킬 수 있다.
도 8을 참조하면, 상기 희생막 패턴(24b)을 선택적으로 제거한다. 상기 제거 공정은 습식 식각 공정 또는 건식 식각 공정일 수 있다. 상기 금속 패턴에 플라즈마 데미지가 발생하는 것을 방지하기 위하여, 습식 식각을 통해 상기 희생막 패턴(24b)을 제거하는 것이 바람직하다. 일 예로, 희석된 불산 용액(Deluted HF)을 이용하여 습식 식각하면, 상기 보호막 패턴(24a)은 식각되지 않으면서 상기 희생막 패턴(24b)을 완전하게 식각할 수 있다.
도 9를 참조하면, 상기 제1 예비 절연막(12)을 일부 두께만큼 제거하여 제1 절연막(12a)을 형성한다. 즉, 상기 배선 패턴들(20) 사이의 상기 제1 예비 절연막(12)이 제거되어 리세스부(25)가 생성된다. 상기 제거 공정은 습식 식각 공정 또는 건식 식각 공정일 수 있다. 상기 금속 패턴(18a)에 플라즈마 데미지가 발생하는 것을 방지하기 위하여, 습식 식각을 통해 제1 예비 절연막(12)을 일부 두께만큼 제거하는 것이 더 바람직하다. 일 예로, 희석된 불산 용액을 식각액으로 사용할 수 있다. 이와같이, 상기 희석된 불산 이용하는 경우, 상기 희생막 패턴(24b) 및 제1 예비 절연막(12)을 함께 제거할 수 있다.
상기 리세스부(25)는 에어 갭(Air Gap)이 생성되는 부위가 된다. 상기 리세스부(25)의 저면이 상기 배선 패턴(20)의 높이의 중심부보다 높게 형성되면 에어 갭 생성 부위가 감소되고, 상기 리세스부(25)의 저면이 상기 배선 패턴(20)의 저면부보다 더 낮으면 최종 배선 구조물이 안정한 구조를 갖지 못한다. 그러므로, 상기 리세스부(25)의 저면은 상기 배선 패턴(20)의 높이의 중심과 상기 배선 패턴(20)의 저면부 사이에 위치하도록 할 수 있다. 또는, 상기 리세스부(25) 저면은 상기 배선 패턴(20)의 저면과 인접하는 부위에 위치할 수 있다. 따라서, 상기 식각 공정 후에 남아있는 제1 절연막(12a) 상에는 갭을 가지면서 이격되어 있는 상기 배선 패턴들(20)이 구비된다.
상기 금속 패턴(18a)은 상기 보호막 패턴(24a) 및 베리어 금속 패턴(16a)에 의해 표면 부위가 감싸져 있어 외부에 노출되지 않는다. 따라서, 상기 제1 예비 절연막의 일부를 제거하는 동안, 상기 금속 패턴(18a)의 상부는 보호막 패턴(24a)에 의해 보호되고, 상기 금속 패턴(18a)의 측벽은 베리어 금속 패턴(16a)에 의해 보호된다. 따라서, 상기 금속 패턴(18a)이 상기 식각액에 의해 부식되거나 특성이 변화되는 등의 문제가 감소된다.
도 10을 참조하면, 상기 배선 패턴들(20) 사이에 에어 갭(28)이 형성되도록 하면서 제2 절연막(26)을 형성한다. 상기 제2 절연막(26)은 상기 배선 패턴들(20) 사이의 리세스부(25) 위를 덮는 형상을 갖는다. 상기 제2 절연막(26)을 형성함으로써, 상기 배선 패턴들(20) 사이에는 고립된 형상의 에어 갭(28)이 생성될 수 있다. 상기 에어 갭(28)은 에어 터널 형상을 가질 수 있다.
상기 제2 절연막(26)은 컨포멀하지 않은 증착(Non-Conformal Deposition) 특성을 갖는 공정으로 형성될 수 있다. 즉, 상기 제2 절연막(26)은 보호막 패턴(24a) 상부면에서는 상대적으로 두껍게 형성되고, 상기 배선 패턴(20)의 측벽 및 리세스부(25) 저면에서는 상대적으로 얇게 형성되도록 할 수 있다. 이 경우, 상기 배선 패턴들(20) 사이에는 더 큰 사이즈의 에어 갭(28)이 생성될 수 있다.
상기 제2 절연막(26)은 실리콘 산화물(SiO2)보다 저유전율을 가지면서 높은 탄성을 갖는 물질로 형성하는 것이 바람직하다. 일 예로, 상기 제2 절연막(26)은 SiCN을 포함할 수 있다. 이 후, 상기 제2 절연막(26) 상에 금속 층간 절연막(30, IMD)을 더 형성할 수 있다.
상기 공정에 의하면, 상기 배선 패턴들 사이에 에어 갭이 생성됨으로써 기생 커패시턴스가 감소될 수 있다. 또한, 상기 에어 갭을 생성하는 공정 중에 상기 배선 패턴에 포함되는 금속 패턴의 손상이나 부식이 최소화됨으로써, 반도체 소자의 불량 발생을 감소시킬 수 있다.
이하에서는, 도 1a 및 도 1b에 도시된 금속 배선 구조물의 다른 형성 방법을 설명하기 위한 단면도이다. (단품 제조2)
먼저, 도 2 내지 도 6을 참조로 설명한 공정을 동일하게 수행하여 도 6에 도시된 구조를 형성한다.
진공 분위기를 계속 유지한 상태에서 1회의 증착 공정을 수행하여, 상기 베리어 금속 패턴(16a) 및 금속 패턴(18a) 상에 보호막 패턴(24a)을 형성한다. 이때, 상기 제1 예비 절연막(12) 상에는 아무런 막도 형성되지 않는다. 상기 공정을 수행하면, 도 8에 도시된 것과 동일한 구조가 형성된다.
상기 증착 공정은 하지막에 따라 선택적으로 막이 증착되도록 하는 공정일 수 있다. 즉, 상기 증착 공정은 금속을 포함하고 도전성을 갖는 하지막 상에만 막이 형성되고, 금속을 포함하지 않거나 도전성을 갖지 않는 하지막에는 막이 형성되지 않는 공정일 수 있다. 상기 보호막 패턴은 금속을 포함할 수 있다.
예를들어, 상기 보호막 패턴(24a)은 무전해 도금법을 통해 형성될 수 있다. 상기 보호막 패턴(24a)을 형성하기 위하여, 먼저 물을 기반으로 하는 재료를 상기 제1 예비 절연막(12) 표면에 선택적으로 흡착시킨다. 이 후, 무전해 도금법을 이용하여 보호막 패턴(24a)을 형성한다. 이 때, 상기 재료가 흡착된 제1 예비 절연막(12)의 친수성을 가지기 때문에, 상기 무전해 도금을 실시하더라도 상기 보호막 패턴(24a)이 형성되지 않는다. 따라서, 상기 배선 패턴(20) 상에만 보호막 패턴(24a)이 형성될 수 있다. 이 후, 세정 공정을 통해 상기 제1 예비 절연막(12)의 표면에 흡착된 재료를 제거한다. 상기 보호막 패턴(24a)으로 사용될 수 있는 금속은 코발트를 포함할 수 있다. 상기 보호막 패턴(24a)의 예로는 Co, CoSi2, CoWP, CoPRu 등을 들 수 있다.
그런데, 상기 제1 및 제2 산화물(22a, 22b)은 도전성을 갖지 않으므로, 상기 베리어 금속 패턴(16a) 및 금속 패턴(18a)의 표면에 제1 및 제2 산화물(22a, 22b)이 남아 있으면 상기 보호막 패턴(24a)이 형성되지 않는 부위가 생기게 된다. 그러나, 본 실시예의 경우, 이 전의 공정에서 제1 및 제2 산화물(22a, 22b)을 완전하게 제거하였으므로, 상기 금속 패턴(18a)과 상기 베리어 금속 패턴(16a) 상부 표면을 덮는 보호막 패턴(24a)을 형성할 수 있다.
다른 예로, 상기 보호막 패턴(24a)은 코발트를 포함하는 전구체를 사용하여 화학기상 증착법으로 형성될 수 있다. 이 경우에도, 코발트를 포함하는 재료가 금속 물질 상부면에만 선택적으로 증착될 수 있으므로, 상기 제1 베리어 금속막 및 제1 금속 패턴 상에는 코발트를 포함하는 제1 보호막 패턴이 형성되고, 상기 제2 베리어 금속막 및 제2 금속 패턴 상에는 코발트를 포함하는 제2 보호막 패턴이 형성된다. 그러나, 상기 제1 예비 유전막 상에는 코발트가 증착되지 않으므로 제3 보호막 패턴은 형성되지 않는다.
이 후, 도 9 및 도 10을 참조로 설명한 공정을 동일하게 수행하여 도 1에 도시된 반도체 소자의 금속 배선 구조물을 제조할 수 있다.
도 11은 본 발명의 일 실시예에 따른 반도체 소자의 금속 배선 구조물을 나타내는 단면도이다.
도 11을 참조하면, 제1 영역 및 제2 영역이 구분되는 반도체 기판(100)이 마련된다. 상기 제1 영역은 배선 라인들이 제1 간격(d1)으로 이격되면서 배치되는 부위이고, 상기 제2 영역은 배선 라인들이 상기 제1 간격(d1)보다 좁은 제2 간격(d2)으로 배치되는 부위일 수 있다. 상기 반도체 기판(100) 상에는 트랜지스터들과 같은 하부 소자들이 형성되어 있을 수 있다. 또한, 상기 하부 소자들을 덮는 하부 층간 절연막(102)이 더 구비될 수 있다.
상기 제1 영역의 하부 층간 절연막(102) 상에는 제1 유전막(104a)이 구비된다. 상기 제1 유전막(104a)은 4.0정도의 유전 상수를 갖는 실리콘 산화물(SiO2)일 수 있다. 바람직하게는, 상기 제1 유전막(104a)은 3.5 미만의 유전상수를 갖는 물질을 포함할 수 있다. 반도체 소자의 집적도가 높아질수록 배선들 간의 간격이 가까워져서 더 낮은 유전 상수를 갖는 물질이 사용되어야 한다. 일 예로, 28nm급 소자의 경우 약 2.5 정도의 유전 상수를 갖는 물질을 사용할 수 있다.
상기 제1 유전막(104a)은 예를들어, 실리콘, 탄소, 산소 및 수소 원소로 구성되는 SiCHO 의 형태일 수 있다. 또는 상기 제1 유전막(104a)은 탄소 도핑된 실리콘 산화물(SiOC)의 형태일 수 있다.
상기 제1 유전막(104a)을 관통하여 제1 트렌치 및 상기 제1 트렌치 하부와 연통되는 제1 콘택홀들을 포함하는 제1 개구부들이 구비된다. 상기 제1 트렌치들은 상기 제1 간격으로 이격될 수 있다.
상기 제1 개구부의 측벽 및 저면을 따라 제1 베리어 금속 패턴(120)이 구비된다. 상기 제1 베리어 금속 패턴(120) 상에 제1 콘택 플러그(122b) 및 제1 금속 패턴(122a)이 구비된다. 즉, 상기 제1 콘택홀 내부에는 제1 콘택 플러그가 구비되고, 상기 제1 트렌치 내에는 제1 방향으로 연장되는 라인 형상의 제1 금속 패턴(122a)이 구비된다. 상기 제1 베리어 금속 패턴(120)은 상기 제1 콘택 플러그(122b)의 측벽 및 저면과 상기 제1 금속 패턴(122a)의 측벽과 저면을 따라 구비된다. 그러므로, 상기 제1 베리어 금속 패턴(120)은 상기 제1 콘택 플러그(122b) 및 제1 금속 패턴(122a)을 둘러싸는 형상을 갖는다.
이하에서, 상기 제1 금속 패턴(122a) 및 제1 베리어 금속 패턴(120)은 제1 배선 패턴이라 하면서 설명한다. 상기 제1 배선 패턴들 사이는 제1 간격으로 이격될 수 있다. 상기 제1 배선 패턴들 사이 및 상기 제1 콘택 플러그들(122b) 사이에는 실리콘 산화물(SiO2)보다 낮은 유전율을 갖는 물질로 이루어지는 제1 유전막(104a)이 구비된다.
상기 제2 영역의 하부 층간 절연막(102) 상에는 제2 유전막(104b)이 구비된다. 상기 제2 유전막(104b)을 관통하여 제2 베리어 금속 패턴(124) 및 제2 콘택 플러그(126b)가 구비된다. 상기 제2 유전막(104b)은 상기 제1 유전막(104a)과 동일한 물질일 수 있다. 즉, 상기 제2 콘택 플러그(126b) 사이에는 저유전율을 갖는 물질이 구비된다. 상기 제2 콘택 플러그(126b)는 상기 제1 콘택 플러그(122b)와 동일한 상부면 높이를 가질 수 있다. 따라서, 상기 제2 유전막(104b)의 상부면은 상기 제1 유전막(104a)의 상부면보다 낮을 수 있다. 상기 제2 유전막(104b) 상에 상기 제2 베리어 금속 패턴(124) 및 제2 금속 패턴(126a)이 구비될 수 있다. 상기 제2 금속 패턴(126a)은 제1 방향으로 연장되는 라인 형상을 가질 수 있다. 상기 제2 베리어 금속 패턴(124)은 상기 제2 콘택 플러그(126b)의 측벽 및 저면과 상기 제2 금속 패턴(126a)의 측벽과 저면을 따라 구비된다.
이하에서, 상기 제2 금속 패턴(126a) 및 제2 베리어 금속 패턴(124)은 제2 배선 패턴이라 하면서 설명한다. 상기 제2 배선 패턴들 사이는 상기 제1 간격보다 더 좁은 제2 간격으로 이격될 수 있다. 상기 제2 배선 패턴들 사이에는 에어 갭(142)이 포함되어 있다.
상기 제1 및 제2 베리어 금속 패턴들(120, 124)은 동일한 물질을 포함한다. 또한, 상기 제1 및 제2 금속 패턴들(122a, 126a) 과 상기 제1 및 제2 콘택 플러그들(122b, 126b)은 동일한 금속 물질을 포함한다. 예를들어, 상기 제1 및 제2 베리어 금속 패턴(120, 124)은 탄탈륨 함유막, 티타늄 함유막 또는 텅스텐 함유막을 포함할 수 있다. 일 실시예에서, 상기 베리어 금속막은 탄탈륨 질화막 및 탄탈륨이 적층되는 형상을 가질 수 있다. 상기 제1 및 제2 금속 패턴(122a, 126a)은 구리 또는 구리를 포함하는 재료를 포함할 수 있다.
이와같이, 패턴들 사이의 간격이 상대적으로 넓은 상기 제1 배선 패턴들 사이에는 저유전율을 갖는 제1 유전막(104a)이 구비된다. 또한, 패턴들 사이의 간격이 상대적으로 좁은 상기 제2 배선 패턴들 사이에 선택적으로 에어 갭(142)이 구비된다. 즉, 상기 에어 갭 구조는 반도체 소자의 배선 패턴 전체에 구비되지 않고, 빠른 응답속도가 요구되는 특정 배선이나 패턴간 간격이 매우 좁아서 기생 커패시턴스가 증가되는 배선 패턴들에만 일부 구비된다. 따라서, 상기 반도체 소자는 상기 에어 갭 구조가 배선 패턴 전체에 구비되는 경우에 비해 보다 안정된 구조를 가질 수 있으며, 높은 신뢰성을 가질 수 있다. 또한, 상기 반도체 소자는 기계적으로도 안정한 특성을 가짐으로써 패키지 공정 시에 발생되는 불량도 감소될 수 있다.
상기 제1 베리어 금속 패턴(120) 및 제1 금속 패턴(122a)의 상부면을 덮는 제1 보호막 패턴(130a)이 구비된다. 또한, 상기 제2 베리어 금속 패턴(124) 및 제2 금속 패턴(126a)의 상부면을 덮는 제2 보호막 패턴(130b)이 구비된다. 상기 제1 유전막(104a) 상에는 희생막 패턴이 구비된다.
상기 제1 및 제2 보호막 패턴(130a, 130b)은 동일한 물질이며, 금속 또는 금속 질화물을 포함할 수 있다. 상기 제1 및 제2 보호막 패턴(130a, 130b)을 이루는 물질은 산소 원자를 포함하지 않을 수 있다. 일 실시예에서, 상기 제1 및 제2 보호막 패턴(130a, 130b)은 알루미늄 질화물을 포함할 수 있다.
상기 제1 영역에 위치하는 상기 제1 보호막 패턴(130a) 및 희생막 패턴(132) 상에 제3 유전막 패턴(134a)이 구비된다. 상기 제3 유전막 패턴(134a)은 상기 제2 영역 상에는 구비되지 않는다. 상기 제3 유전막 패턴(134a)은 저 유전율을 갖는 물질을 포함할 수 있으며, 예를들어 SiCN을 포함할 수 있다.
상기 제3 유전막 패턴(134a)과 제2 배선 패턴의 상부면 및 제2 배선 패턴 사이에 절연막(140)이 구비된다. 상기 절연막(140)은 상기 제2 배선 패턴들 사이의 에어 갭(142)의 윗부분을 덮는 형상을 가질 수 있다. 따라서, 상기 제2 배선 패턴들 사이 및 상기 절연막(140) 아래에는 에어 갭(142)이 생성된다. 상기 절연막(140)은 상기 제2 배선 패턴의 측벽 부위에도 일부 구비될 수 있다.
상기 절연막(140)은 컨포멀하지 않은 증착 특성을 갖는 절연 물질을 포함할 수 있다. 상기 절연막(140)은 실리콘 산화물(SiO2)보다 저유전율을 가지면서 높은 탄성을 갖는 물질로 형성하는 것이 바람직하다. 일 예로, 상기 절연막(140)은 SiCN을 포함할 수 있다.
설명한 것과 같이, 상기 제2 베리어 금속 패턴 및 제2 금속 패턴의 상부면에 상기 제2 보호막 패턴이 구비됨으로써, 상기 제2 금속 패턴의 손상이 억제된다. 따라서, 상기 제2 금속 패턴이 부식되는 등의 문제가 감소되고 상기 제2 배선 패턴은 저저항을 가질 수 있다.
도 12 내지 도 17은 도 11에 도시된 반도체 소자의 금속 배선 구조물을 형성하는 방법을 나타내는 단면도이다.
도 12를 참조하면, 제1 영역 및 제2 영역이 구분되는 반도체 기판(100) 상에 FEOL 공정을 수행하여 소자들을 형성하고 이를 덮는 하부 층간 절연막(102)을 형성한다.
상기 하부 층간 절연막(102) 상에 제1 예비 유전막(104)을 형성한다. 상기 제1 예비 유전막(104)은 약 4.0정도의 유전 상수를 갖는 실리콘 산화물(SiO2)보다 낮은 유전 상수를 갖는 물질을 포함할 수 있다. 상기 제1 예비 유전막(104)은 예를들어, 실리콘, 탄소, 산소 및 수소 원소로 구성되는 SiCHO 의 형태일 수 있다. 또는 상기 제1 예비 유전막(104)은 탄소 도핑된 실리콘 산화물(SiOC)의 형태일 수 있다. 상기 제1 예비 유전막(104)의 형성 공정은 도 1의 제1 예비 절연막 형성 공정과 동일할 수 있다.
상기 제1 영역에 위치한 상기 제1 예비 유전막(104)의 일부를 식각하여 제1 콘택홀(108) 및 제1 트렌치(106)를 포함하는 제1 개구부들(110)을 형성한다. 상기 식각 공정을 통해, 상기 제2 영역의 제1 예비 유전막(104)에는 제2 콘택홀(114) 및 제2 트렌치(112)를 포함하는 제2 개구부들(116)을 형성한다. 상기 제1 트렌치(106)의 저면과 연통하여 적어도 1개의 제1 콘택홀(108)이 형성될 수 있다. 또한, 상기 제2 트렌치(112)의 저면과 연통하여 적어도 1개의 제2 콘택홀(114)이 형성될 수 있다. 상기 제1 트렌치들(106)은 제1 배선 패턴들을 형성하기 위한 몰드 패턴이고, 상기 제2 트렌치들(112)은 제2 배선 패턴들을 형성하기 위한 몰드 패턴이다.
도 12는 단면도이므로, 상기 제1 및 제2 트렌치(106, 112) 아래에 콘택홀이 구비되지 않는 부위가 있을 수 있다. 상기 제1 트렌치들(106)은 제1 간격으로 이격되고, 상기 제2 트렌치들(112)은 상기 제1 간격보다 좁은 제2 간격으로 이격될 수 있다.
도 13을 참조하면, 상기 제1 및 제2 개구부들(110, 116)의 표면 및 제1 예비 유전막(104)의 상부면을 따라 베리어 금속막을 형성한다. 상기 베리어 금속막 상에 상기 제1 및 제2 개구부들(110, 116)을 충분하게 충전하도록 금속막을 형성한다. 상기 베리어 금속막 및 금속막을 형성하는 공정은 도 2를 참조로 설명한 것과 동일할 수 있다. 예를들어, 상기 베리어 금속막은 탄탈륨 질화막 및 탄탈륨막을 포함할 수 있다. 상기 금속막은 저저항을 갖는 구리 또는 구리를 포함하는 재료일 수 있다.
이 후, 상기 제1 예비 유전막(104) 상에 형성되어 있는 금속막 및 베리어 금속막을 화학기계적 연마 공정을 통해 평탄화시킨다. 따라서, 상기 제1 영역에는 제1 베리어 금속 패턴들(120), 제1 콘택 플러그(122b) 및 제1 금속 패턴들(122a)을 형성한다. 또한, 상기 제2 영역에는 제2 베리어 금속 패턴들(124), 제2 콘택 플러그(126b) 및 제2 금속 패턴들(126a)을 형성한다. 상기 제1 및 제2 금속 패턴들(122a, 126a)은 라인 형상을 가질 수 있다.
이 때, 외부에 노출되는 상기 제1 및 제2 베리어 금속 패턴들(120, 124)과 상기 제1 및 제2 금속 패턴들(122a, 126a)의 상부면이 자연 산화될 수 있다. 따라서, 상기 제1 및 제2 금속 패턴(122a, 126a)의 상부면에는 제1 산화물(128a)이 생성되고, 상기 제1 및 제2 베리어 금속 패턴(120, 124)은 제2 산화물(128b)이 생성될 수 있다. 예를들어, 상기 제1 산화물(128a)은 구리 산화물(CuOx)일 수 있다. 상기 제2 산화물(128b)은 탄탈륨 산화물(TaOx)일 수 있다.
도 14를 참조하면, 상기 제1 및 제2 산화물(128a, 128b)을 제거하기 위하여, 표면에 UV를 노출하는 UV 전 처리를 수행한다. 상기 UV 전처리 공정을 수행할 때 진공 챔버 내에 수소를 포함하는 환원 가스를 플로우할 수 있다. 상기 환원 가스의 예로는 H2, NH3 등을 들 수 있으며, 이들 중 적어도 하나의 가스를 플로우할 수 있다. 상기 공정에 의해, 상기 제1 및 제2 산화물(128a, 128b)이 제거될 수 있다.
추가적으로, 진공 분위기를 유지한 상태에서 NH3 플라즈마 처리 공정을 수행할 수 있다. 상기 NH3 플라즈마 처리 공정을 수행하면, 상기 제1 및 제2 산화물(128a, 128b)이 남아있는 경우 환원 반응에 의해 완전하게 제거될 수 있다.
상기 전처리 공정들은 도 3 및 도 4를 참조로 설명한 것과 동일할 수 있다.
도 15를 참조하면, 진공 분위기를 유지한 상태에서 1회의 증착 공정을 수행하여, 상기 제1 베리어 금속 패턴(120) 및 제1 금속 패턴(122a) 상에 선택적으로 제1 보호막 패턴(130a)을 형성하고, 상기 제2 베리어 금속 패턴(124) 및 제2 금속 패턴(126a) 상에 선택적으로 제2 보호막 패턴(130b)을 형성한다. 상기 제1 및 제2 보호막 패턴(130a, 130b)은 동일한 물질로 형성된다. 또한, 상기 제1 예비 유전막(104) 상에는 상기 제1 및 제2 보호막 패턴(130a, 130b)과 다른 물질인 희생막 패턴(132)을 형성한다.
상기 증착 공정은 하지막에 따라 다른 물질막이 형성되도록 할 수 있다. 상기 제1 및 제2 보호막 패턴(130a, 130b)은 금속 질화물로 형성하고, 상기 희생막 패턴(132)은 금속 산 질화물로 형성할 수 있다. 일 예로, 알루미늄 질화물을 화학 기상 증착법으로 증착할 수 있다. 이 경우, 상기 제1 및 제2 보호막 패턴(130a, 130b)은 알루미늄 질화물로 형성되고, 상기 희생막 패턴은(132)은 알루미늄 산 질화물로 형성될 수 있다.
다음에, 상기 제1 및 제2 보호막 패턴(130a, 130b)과 희생막 패턴(132) 상에 제3 유전막(134)을 형성한다. 상기 제3 유전막(134)은 실리콘 산화물(SiO2)보다 저유전율을 갖는 물질로 형성될 수 있으며, 예를들어 SiCN을 포함할 수 있다.
도 16을 참조하면, 상기 제1 영역에 형성되는 제3 유전막(134)을 덮고, 상기 제2 영역에 형성되는 제3 유전막(134)을 노출하는 마스크 패턴(136)을 형성한다. 상기 마스크 패턴(136)은 포토레지스트 패턴일 수 있다.
상기 마스크 패턴(136)을 이용하여, 상기 제3 유전막(134)을 식각하고, 상기 희생막 패턴(132)을 제거한다. 상기 희생막 패턴(132)을 제거하는 공정에서, 상기 제2 보호막 패턴(130b)은 제거되지 않는다. 계속하여, 상기 희생막 패턴(132) 하부의 제1 예비 유전막(104)을 식각하여 리세스부(138)를 형성한다. 상기 제1 예비 유전막(104)은 상기 제2 금속 패턴(126a)의 높이의 중심과 상기 제2 금속 패턴(126a)의 저면부 사이 부위까지 제거할 수 있다. 또는, 상기 제1 예비 유전막(104)은 상기 제2 금속 패턴(126a)의 저면부와 인접하는 부위까지 제거할 수 있다.
한편, 제1 영역은 상기 마스크 패턴에 의해 덮혀 있기 때문에, 상기 제1 보호막 패턴(130a) 및 희생막 패턴(132)이 그대로 남아있다.
상기 식각 공정들은 습식 식각 공정인 것이 바람직하다. 상기 제3 유전막(134), 희생막 패턴(132) 및 제1 예비 유전막(104)은 희석된 불산을 이용하여 제거할 수 있다.
상기 제1 예비 유전막(104)의 일부가 식각됨으로써, 상기 제1 영역에는 제1 유전막(104a)이 형성되고 상기 제2 영역에는 상기 제1 유전막(104a)보다 낮은 높이를 갖는 제2 유전막(104b)이 형성된다. 또한, 상기 제3 유전막(134)의 일부가 식각됨으로써, 상기 제1 영역에는 제3 유전막 패턴(134a)이 형성된다.
이 후, 상기 마스크 패턴(136)을 제거한다.
도 17을 참조하면, 상기 제3 유전막 패턴(134a)과, 상기 제2 보호막 패턴(130b) 상부면과 상기 제2 배선 패턴들 사이를 덮는 절연막(140)을 형성한다. 따라서, 상기 제2 배선 패턴들 사이에 고립된 에어 갭(142)이 형성된다.
상기 절연막(140)을 형성하는 공정은 도 10에서 제2 절연막을 형성하는 것과 동일한 공정일 수 있다. 이 후, 상기 절연막(140) 상에 금속 층간 절연막(144, IMD)을 더 형성할 수 있다.
상기 공정에 의하면, 상기 제2 금속 패턴의 손상이나 부식이 최소화하면서 상기 제2 배선 패턴들 사이에 에어 갭을 생성시킬 수 있다. 또한, 이격 거리가 상대적으로 넓은 상기 제1 배선 패턴 사이에는 저유전율을 갖는 제1 유전막이 형성될 수 있다.
도 18은 본 발명의 일 실시예에 따른 반도체 소자의 금속 배선 구조물을 나타내는 단면도이다.
도 18은 상기 제1 영역 상에 희생막 패턴이 구비되지 않는 것을 제외하고는 도 11에 도시된 반도체 소자의 금속 배선 구조물과 동일하다.
도 18을 참조하면, 상기 제1 베리어 금속 패턴(120) 및 제1 금속 패턴(122a)의 상부면을 덮는 제1 보호막 패턴(130a)이 구비된다. 또한, 상기 제2 베리어 금속 패턴(124) 및 제2 금속 패턴(126a)의 상부면을 덮는 제2 보호막 패턴(130b)이 구비된다. 그러나, 상기 제1 유전막(104a) 상에는 희생막 패턴이 구비되지 않는다.
상기 제1 및 제2 보호막 패턴(130a, 130b)은 동일한 물질이며, 금속 물질 상에서만 선택적으로 증착되는 물질일 수 있다. 상기 제1 및 제2 보호막 패턴(130a, 130b)으로 사용될 수 있는 물질은 코발트를 포함할 수 있다. 예를들어, 상기 제1 및 제2 보호막 패턴(130a, 130b)으로 사용될 수 있는 물질은 Co, CoSi2, CoWP, CoPRu 등을 들 수 있다.
상기 제1 영역에 위치하는 제1 유전막(104a) 및 제1 보호막 패턴(130a) 상에 제3 유전막 패턴(134a)이 구비된다. 상기 제3 유전막 패턴(134a)은 상기 제2 영역 상에는 구비되지 않는다.
도 19 및 도 20은 도 18에 도시된 반도체 소자의 금속 배선 구조물 제조 방법을 나타내는 단면도이다.
도 12 내지 도 14를 참조로 설명한 것과 동일한 공정을 수행하여 도 14에 도시된 구조를 형성한다.
도 19를 참조하면, 상기 제1 베리어 금속 패턴(120) 및 제1 금속 패턴(122a) 상에 제1 보호막 패턴(130a)을 형성한다. 상기 제2 베리어 금속 패턴(124) 및 제2 금속 패턴(126a) 상에 제2 보호막 패턴(130b)을 형성한다. 그러나, 상기 예비 제1 유전막(104) 상에는 희생막이 형성되지 않는다.
일 예로, 상기 제1 및 제2 보호막 패턴(130a, 130b)은 무전해 도금법을 통해 형성할 수 있으며, 코발트를 포함하는 물질일 수 있다. 상기 제1 및 제2 보호막 패턴은 Co, CoSi2, CoWP, CoPRu로 이루어진 군에서 선택된 적어도 하나의 물질을 포함할 수 있다.
도 20을 참조하면, 상기 제1 및 제2 보호막 패턴(130a, 130b)과 상기 예비 제1 유전막(104) 상에 제3 유전막(134)을 형성한다. 상기 제3 유전막(134)은 실리콘 산화물(SiO2)보다 저유전율을 갖는 물질로 형성될 수 있으며, 예를들어 SiCN을 포함할 수 있다.
이 후, 도 16 및 도 17을 참조로 설명한 공정들을 수행하여 도 18의 반도체 소자의 금속 배선 구조물을 형성할 수 있다.
도 21a 및 도 21b는 본 발명의 일 실시예에 따른 반도체 소자의 금속 배선 구조물을 나타내는 단면도 및 사시도이다.
도 21a 및 도 21b에 도시된 반도체 소자의 금속 배선 구조물은 배선 패턴들의 측벽 부위에 절연 물질이 구비되지 않는 것을 제외하고는 도 1a 및 도 1b에 도시된 금속 배선 구조물과 동일하다.
도 21a 및 도 21b를 참조하면, 상기 기판(10) 상에 제1 절연막(12)이 구비된다. 상기 제1 절연막(12) 상에 베리어 금속 패턴(16a) 및 금속 패턴(18a)을 포함하는 복수의 배선 패턴(20)이 구비된다. 상기 각각의 배선 패턴(20) 상에는 보호막 패턴(24a)이 구비된다.
상기 제1 절연막(12), 배선 패턴들(20) 및 보호막 패턴들(24a)은 도 1a 및 도 1b에서 설명한 것과 동일할 수 있다.
상기 보호막 패턴들(24a) 상부면 및 상기 배선 패턴들(20) 사이의 에어 갭(28a)의 윗부분을 덮는 제2 절연막(40)이 구비된다. 상기 제2 절연막(40)은 투과성 물질(permeable material)일 수 있다. 상기 제2 절연막(40)은 상기 배선 패턴들(20)의 측벽 및 상기 제1 절연막(12) 상부면에는 구비되지 않는다. 따라서, 상기 에어 갭(28a)은 상기 제2 절연막(40), 상기 배선 패턴(20)의 측벽과 상기 제1 절연막(12) 상부면에 의해 한정되는 공간일 수 있다.
도 22 내지 도 24는 도 21a 및 도 21b에 도시된 반도체 소자의 금속 배선 구조물의 제조 방법을 나타내는 단면도들이다.
먼저, 도 2 내지 도 9를 참조로 설명한 것과 동일한 공정을 수행하여, 도 9에 도시된 구조를 형성한다.
도 22를 참조하면, 상기 리세스부(25) 내부를 채우도록 희생막을 형성한다. 상기 희생막은 다공성의 폴리머를 포함할 수 있다. 상기 희생막은 산소 가스 또는 오존을 이용한 에싱 공정을 통해 용이하게 제거될 수 있는 물질일 수 있다. 상기 희생막은 C-H 결합을 포함하는 막일 수 있다.
상기 희생막을 형성한 후, 상기 보호막 패턴(24a)이 노출되도록 평탄화 공정을 수행하여 희생막 패턴(38)을 형성한다. 상기 평탄화 공정은 화학 기계적 연마 공정 또는 에치백 공정을 포함할 수 있다. 상기 희생막 패턴(38)은 상기 배선 패턴들 사이에 위치하게 된다. 상기 희생막 패턴(38)은 후속 공정에서 에어 갭이 생성될 부위이다.
도 23을 참조하면, 상기 보호막 패턴(24a) 및 희생막 패턴(38) 상에 제2 절연막(40)을 형성한다. 상기 제2 절연막(40)은 투과성의 물질일 수 있다. 상기 제2 절연막은 탄소를 포함하는 절연 물질을 포함할 수 있다.
도 24를 참조하면, 산소 가스 또는 오존을 이용한 에싱 공정을 수행한다. 상기 제2 절연막(40)에 포함되는 탄소는 산소와 결합하여 제거됨으로써, 상기 제2 절연막(40)은 상기 탄소가 제거된 부위에 기공이 생성되어 다공성을 갖게 된다. 따라서, 상기 기공을 통해 산소를 포함하는 가스 또는 이온들이 하부의 희생막 패턴(38)으로 유입되어, 상기 희생막 패턴(38)이 제거된다. 따라서, 상기 희생막 패턴(38)이 제거된 부위에는 에어 갭(28a)이 생성된다.
상기 설명한 공정들을 수행하여 도 21a 및 도 21b에 도시된 반도체 소자의 금속 배선 구조물을 제조할 수 있다.
도 25는 본 발명의 일 실시예에 따른 반도체 소자의 금속 배선 구조물을 나타내는 단면도이다.
도 25에 도시된 반도체 소자의 금속 배선 구조물은 배선 패턴들의 측벽 부위에 스페이서 형태의 에어 갭이 포함된다.
도 25를 참조하면, 기판(10) 상에 제1 유전막(50)이 구비된다. 상기 제1 유전막(50)은 약 4.0정도의 유전 상수를 갖는 실리콘 산화물(SiO2)보다 낮은 유전 상수를 갖는 물질을 포함할 수 있다.
상기 제1 유전막(50)에는 트렌치 형상의 개구부들이 생성되어 있다. 상기 각각의 개구부들 내부에는 베리어 금속 패턴(56) 및 금속 패턴(58)을 포함하는 배선 패턴(59)이 구비된다. 상기 배선 패턴들(59) 상에는 보호막 패턴들(60)이 구비된다. 상기 보호막 패턴(60)은 상기 베리어 금속 패턴(56) 및 금속 패턴(58) 이외의 다른 부위에는 구비되지 않는다. 상기 보호막 패턴(60)은 도 1a 및 도 1b를 참조로 설명한 것과 동일할 수 있다.
상기 개구부들 측벽과 상기 배선 패턴(59)의 측벽 사이에는 에어 갭(62)이 생성되어 있다. 즉, 상기 배선 패턴(59)의 양 측으로 스페이서 형상의 에어 갭(62)이 생성되어 있다. 상기 배선 패턴(59)의 측벽과 접촉하는 절연막이 구비되지 않는다.
상기 제1 유전막(50) 및 상기 보호막 패턴(60) 상에 상기 에어 갭(62)을 덮는 절연막(64)이 구비된다. 상기 절연막(64)은 상기 에어 갭(62) 내부를 채우지 않도록 형성된다. 따라서, 상기 에어 갭(62)은 절연막(64) 아래에 상기 배선 패턴(59)의 측벽과 상기 개구부의 측벽에 의해 한정되는 공간일 수 있다.
도 26 내지 도 29는 도 25에 도시된 반도체 소자의 금속 배선 구조물 제조 방법을 나타내는 단면도들이다.
도 26을 참조하면, 반도체 기판(10) 상에 제1 유전막(50)을 형성한다. 상기 제1 유전막(50)은 약 4.0정도의 유전 상수를 갖는 실리콘 산화물보다 낮은 유전 상수를 갖는 물질을 포함할 수 있다. 상기 제1 유전막(50)은 예를들어, 실리콘, 탄소, 산소 및 수소 원소로 구성되는 SiCHO 의 형태일 수 있다. 또는 상기 제1 유전막(50)은 탄소 도핑된 실리콘 산화물(SiOC)의 형태일 수 있다.
상기 제1 유전막(50)의 일부분을 식각하여 개구부들(52)을 형성한다. 후속 공정을 통해, 상기 개구부들(52) 내부에는 배선 패턴 및 에어 갭이 각각 형성된다. 따라서, 상기 개구부들(52)은 형성하고자하는 배선 패턴의 폭보다 더 넓은 너비를 갖도록 형성할 수 있다.
상기 개구부(52) 내벽 및 제1 유전막(50) 상에 희생 스페이서막을 형성하고 이를 이방성 식각한다. 따라서, 상기 개구부(52) 측벽에 희생 스페이서(54)를 형성한다. 상기 희생 스페이서(54)는 상기 제1 유전막(50)과 선택적인 식각이 가능한 물질로 형성될 수 있다. 일 예로, 상기 희생 스페이서(54)는 실리콘 질화물을 포함할 수 있다. 상기 희생 스페이서(54)는 에어 갭이 형성되는 부위가 된다. 그러므로, 상기 희생 스페이서막의 증착 두께는 상기 에어 갭의 너비가 된다. 상기 희생 스페이서막의 증착 두께를 조절함으로써 상기 에어 갭의 너비를 용이하게 조절할 수 있다.
도 27을 참조하면, 상기 희생 스페이서(54)가 형성된 상기 개구부(52) 내부에 베리어 금속 패턴(56) 및 금속 패턴(58)을 포함하는 배선 패턴(59)을 형성한다. 상기 배선 패턴(59) 상에 형성된 자연 산화물을 환원 가스를 플로우하면서 UV 전처리하여 제거한다. 또한, 상기 자연 산화물을 NH3 플라즈마 처리를 통해 제거한다. 이 후, 상기 배선 패턴(59) 상에 보호막 패턴(60)을 형성한다. 상기 공정들은 도 3 내지 도 8을 참조로 설명한 것과 동일할 수 있다.
도 28을 참조하면, 상기 희생 스페이서(54)를 선택적으로 제거하여 배선 패턴(59)의 양 측으로 에어 갭(62)을 형성한다. 상기 희생 스페이서(54)를 제거하는 공정은 습식 식각 공정일 수 있다. 예를들어, 상기 희생 스페이서(54)는 희석된 불산(Diluted HF)을 사용하여 제거할 수 있다.
상기 배선 패턴(59) 상에 상기 보호막 패턴(60)이 형성되어 있으므로, 상기 희생 스페이서(54)를 제거할 때 상기 금속 패턴(58)의 부식과 같은 불량이 감소된다.
도 29를 참조하면, 상기 제1 유전막(50) 및 보호막 패턴(60) 상에 상기 에어 갭(62) 상부를 덮는 절연막(64)을 형성한다. 상기 절연막(64)은 상기 에어 갭 내부를 채우지 않도록 형성된다.
상기 공정에 의해 도 25에 도시된 반도체 소자의 금속 배선 구조물을 형성할 수 있다.
비교 실험 1
샘플 1
샘플 1은 기판 상에 베리어 금속막으로 사용되는 탄탈륨막을 형성하고, 상기 탄탈륨막에 H2 및 NH3 가스를 플로우하면서 UV 전처리하였다. 이 후, NH3 플라즈마 처리한 후, 알루미늄 질화막을 형성하였다.
비교 샘플 1
비교 샘플 1은 기판 상에 베리어 금속막으로 사용되는 탄탈륨막을 형성하고, NH3 플라즈마 처리한 후, 알루미늄 질화막을 형성하였다. 즉, 상기 UV 전처리 공정을 수행하지 않았다.
도 30은 샘플 1 및 비교 샘플 1의 막에서 산소 성분에 대한 SIMS 프로파일을 나타낸다.
도 30에서, 도면부호 70은 샘플 1에서의 산소 성분이고, 도면부호 72는 비교 샘플 1에서의 산소 성분이다.
도 30을 참조하면, 알루미늄 질화막과 탄탈륨막 사이의 계면 부위에서 샘플 1의 산소의 함량이 비교 샘플 1의 산소 함량보다 상당히 낮음을 알 수 있었다. 또한, 상기 샘플 1에서는 탄탈륨막 상에 형성되는 알루미늄 질화막에 산소가 거의 포함되어 있지 않음을 알 수 있었다. 반면에, 비교 샘플 1에서는 탄탈륨막 상에 형성되는 알루미늄 질화막에 상대적으로 산소의 함량이 많음을 알 수 있었다.
그 결과, 상기 UV 전처리를 수행함으로써, 탄탈륨막 상에 산소를 거의 포함하지 않는 알루미늄 질화막이 형성됨을 알 수 있었다. 따라서, 상기 UV 전처리 공정을 수행함으로써, 베리어 금속막 상에 생성된 자연 산화막이 제거됨을 알 수 있었다.
비교 실험 2
샘플 2
샘플 2는 기판 상에 절연막을 형성하고 상기 절연막에 비아홀들 및 상기 비아홀들 상에 트렌치들을 포함하는 개구부를 형성하였다.
상기 개구부 내에 도 3 내지 10을 참조로 설명한 공정들을 동일하게 수행하였다. 베리어 금속 패턴은 탄탈륨 질화물 및 탄탈륨으로 형성하고, 금속 패턴은 구리로 형성하였다. 보호막 패턴은 알루미늄 질화막 패턴으로 형성하였다. 상기 보호막 패턴을 형성하기 전에, H2 및 NH3 가스를 플로우하면서 UV 전처리하고 난 다음, NH3 플라즈마 처리하였다. 따라서, 상기 절연막에 복수의 비아 콘택들 및 배선 라인들을 포함하는 비아 체인 구조를 형성하였다. 상기 비아 체인 구조에서 상기 배선 라인들 사이에는 에어 갭이 구비된다.
비교 샘플 2
비교 샘플 2는 샘플 1과 동일한 공정으로 비아 체인 구조를 형성하였다. 다만, 상기 보호막 패턴을 형성하기 전에, UV 전처리하는 공정을 수행하지 않았으며, NH3 플라즈마 처리만 수행하였다.
도 31은 샘플 2 및 비교 샘플 2의 막에서 각 비아 콘택 저항에 따른 수율을 나타낸다.
도 31에서, 도면부호 80으로 표시된 것은 샘플 2에서의 각 비아 콘택 저항에 따른 수율이고, 도면부호 82로 표시된 것은 비교 샘플 2에서의 각 비아 콘택 저항에 따른 수율이다.
도 31을 참조하면, 상기 비아 체인 구조에서 하나의 비아 콘택 저항값을 30Ω이하가 될 때 정상이라고 판정하는 경우, 샘플 2의 비아 체인 구조의 경우 약 99%의 수율을 나타내었다. 반면에, 하나의 비아 콘택에 대한 저항을 30Ω이하를 정상의 기준으로 잡을 경우, 비교 샘플 2의 비아 체인 구조의 경우 약 80%의 수율을 나타내었다.
즉, 상기 보호막을 형성하기 이 전에 UV 전처리를 수행하는 경우, 비아 체인 구조의 저항에 대한 수율이 약 19% 정도 상승함을 알 수 있었다. 상기 UV 전처리 공정을 수행함으로써 비아 체인 구조의 저항 상승 원인인 금속 배선의 부식이 매우 감소됨을 알 수 있었다. 또한, 금속 배선의 수율이 상승함을 알 수 있었다.
이와같이, 상기 보호막을 형성하기 이 전에 UV 전처리하여 베리어 금속 패턴 상에 형성된 자연 산화물을 완전하게 제거함으로써, 금속 패턴의 부식에 따른 저항 증가 등의 문제를 감소시킬 수 있다.
본 발명은 반도체 소자의 금속 배선에 다양하게 이용될 수 있다. 특히, 고집적화되면서 고성능을 요구하는 반도체 소자의 금속 배선으로 사용될 수 있다.
10, 100 : 기판 12a : 제1 절연막
14 : 개구부들 16a : 베리어 금속 패턴
18a : 금속 패턴 22a, 128a : 제1 산화물
22b, 128b : 제2 산화물 24a : 보호막 패턴
24b : 희생막 패턴 26 : 제2 절연막
28, 142 : 에어갭 25, 138 : 리세스부
104a, 104b : 제1 및 제2 유전막
120, 124 : 제1 및 제2 베리어 금속 패턴
122a, 126a : 제1 및 제2 금속 패턴
122b, 126b : 제1 및 제2 콘택 플러그
130a, 130b : 제1 및 제2 보호막 패턴
132 : 희생막 패턴 134a : 제3 유전막 패턴

Claims (20)

  1. 기판 상에 구비되는 제1 절연막;
    상기 제1 절연막 상에 구비되고, 금속 패턴들 및 금속 패턴들의 측벽 및 저면을 둘러싸는 베리어 금속 패턴들을 포함하는 배선 패턴들;
    상기 배선 패턴들과 직접 접촉하면서 상기 배선 패턴들 상부면을 덮고, 하부막에 따라 성막 특성이 다른 물질을 포함하는 보호막 패턴들; 및
    상기 배선 패턴들 사이에 고립된 에어 갭을 생성하면서 상기 보호막 패턴 상에 구비되는 제2 절연막을 포함하는 반도체 소자의 배선 구조물.
  2. 제1항에 있어서, 상기 보호막 패턴은 금속 또는 금속 질화물을 포함하는 반도체 소자의 배선 구조물.
  3. 제1항에 있어서, 상기 보호막 패턴은 알루미늄 질화물 또는 코발트를 포함하는 금속 물질인 반도체 소자의 배선 구조물.
  4. 기판 상에, 개구부들을 포함하는 제1 절연막을 형성하는 단계;
    상기 개구부들의 측벽 및 저면에 베리어 금속막을 형성하는 단계;
    상기 베리어 금속막 상에 상기 개구부들을 채우는 금속막을 형성하는 단계;
    상기 제1 절연막의 상부면이 노출되도록 상기 금속막을 평탄화하여, 상부 표면에 제1 산화물이 생성된 금속 패턴들 및 상부 표면에 제2 산화물이 생성된 베리어 금속 패턴들을 각각 형성하는 단계;
    상기 제1 및 제2 산화물에 환원 가스를 유입하면서 UV를 노출하는 UV 전처리 공정을 통해 상기 제1 및 제2 산화물을 제거하여, 상기 베리어 금속 패턴 및 금속 패턴을 포함하는 배선 패턴들을 형성하는 단계;
    상기 배선 패턴들과 직접 접촉하면서 상기 배선 패턴들 상부면을 덮고, 하부막에 따라 성막 특성이 다른 물질을 포함하는 보호막 패턴들을 형성하는 단계;
    상기 제1 절연막을 부분적으로 제거하여 상기 배선 패턴들 양 측에 리세스부를 형성하는 단계; 및
    상기 배선 패턴들 사이에 고립된 에어 갭을 생성하면서, 상기 보호막 패턴 상에 제2 절연막을 형성하는 단계를 포함하는 반도체 소자의 배선 구조물 형성 방법.
  5. 제4항에 있어서, 상기 UV 전처리 공정 및 보호막 패턴들을 형성하는 공정은 진공 상태가 계속 유지된 상태에서 수행되는 반도체 소자의 배선 구조물 형성 방법.
  6. 제4항에 있어서, 상기 UV 전처리 공정시에 사용되는 상기 환원 가스는 H2 와 NH3 중 적어도 하나를 포함하는 반도체 소자의 배선 구조물 형성 방법.
  7. 제4항에 있어서, 상기 UV 전처리 공정은 250 내지 400℃의 온도에서 수행하는 반도체 소자의 배선 구조물 형성 방법.
  8. 제4항에 있어서, 상기 UV 전처리 공정을 수행한 이 후에 NH3를 이용한 플라즈마 처리 공정을 더 수행하는 반도체 소자의 배선 구조물 형성 방법.
  9. 제8항에 있어서, 상기 UV 전처리 공정과 NH3 플라즈마 전처리 공정은 진공 상태를 유지하면서 서로 다른 진공 챔버에서 진행하는 반도체 소자의 배선 구조물 형성 방법
  10. 제4항에 있어서, 상기 베리어 금속막은 탄탈륨(Ta), 탄탈륨 질화막(TaN), TaC, TaCN, 티타늄(Ti), 티타늄 질화막(TiN), WN으로 이루어지는 군에서 선택된 적어도 하나를 포함하는 반도체 소자의 배선 구조물 형성 방법.
  11. 제4항에 있어서, 상기 금속막은 구리 또는 구리를 포함하는 재료로 형성되는 반도체 소자의 배선 구조물 형성 방법.
  12. 제4항에 있어서, 상기 보호막 패턴은 금속 또는 금속 질화물을 포함하는 반도체 소자의 배선 구조물 형성 방법.
  13. 제12항에 있어서, 상기 보호막 패턴을 형성하는 증착 공정에서, 상기 보호막 패턴은 금속 질화물을 포함하고, 상기 제1 절연막 상에 금속 산 질화물을 포함하는 제1 희생막 패턴을 함께 증착하는 반도체 소자의 배선 구조물 형성 방법.
  14. 제13항에 있어서, 상기 보호막 패턴을 형성하는 공정에서, 알루미늄 질화물 전구체를 이용하여 화학 기상 증착법을 수행하여, 알루미늄 질화물을 포함하는 보호막 패턴 및 알루미늄 산 질화물을 포함하는 제1 희생막 패턴을 형성하는 반도체 소자의 배선 구조물 형성 방법.
  15. 제13항에 있어서, 상기 제1 절연막을 부분적으로 제거하기 이 전에 상기 제1 희생막 패턴을 선택적으로 제거하는 반도체 소자의 배선 구조물 형성 방법.
  16. 제12항에 있어서, 상기 보호막 패턴은 Co, CoSi2, CoWP, CoPRu로 이루어지는 군에서 선택된 적어도 하나를 포함하는 반도체 소자의 배선 구조물 형성 방법.
  17. 제4항에 있어서, 상기 리세스부를 형성한 이 후에,
    상기 리세스부를 채우는 제2 희생막 패턴을 형성하는 단계;
    상기 제2 희생막 패턴 및 제1 보호막 패턴 상에 다공성의 절연막을 형성하는 단계; 및
    상기 다공성의 절연막에 포함된 기공을 통해 상기 제2 희생막 패턴을 선택적으로 제거하는 단계를 더 포함하는 반도체 소자의 배선 구조물 형성 방법.
  18. 제1 영역의 기판 상에 구비되고 개구부들을 포함하는 제1 유전막;
    제2 영역의 기판 상에 구비되고 상기 제1 유전막보다 낮은 상부면을 갖는 제2 유전막;
    상기 제1 유전막의 개구부들 내부에 각각 구비되고, 제1 금속 패턴 및 제1 금속 패턴의 측벽 및 저면을 둘러싸는 제1 베리어 금속 패턴을 포함하고, 제1 간격으로 이격되면서 배치되는 제1 배선 패턴들;
    상기 제2 유전막 상에 구비되고, 제2 금속 패턴들 및 제2 금속 패턴들의 측벽 및 저면을 둘러싸는 제2 베리어 금속 패턴들을 포함하고, 상기 제1 간격보다 좁은 제2 간격으로 이격되면서 배치되는 제2 배선 패턴들;
    상기 제1 배선 패턴들과 직접 접촉하면서 상기 제1 배선 패턴들 상부면을 덮고, 하부막에 따라 성막 특성이 다른 물질을 포함하는 제1 보호막 패턴들;
    상기 제2 배선 패턴들과 직접 접촉하면서 상기 제2 배선 패턴들 상부면을 덮고, 상기 제1 보호막 패턴과 동일한 물질을 포함하는 제2 보호막 패턴들; 및
    상기 제2 배선 패턴들 사이에만 고립된 에어 갭을 생성하면서, 상기 제1 유전막, 제1 보호막 패턴 및 제2 보호막 패턴 상에 구비되는 절연막을 포함하는 반도체 소자의 배선 구조물.
  19. 제1 및 제2 영역이 구분된 기판 상에, 제1 및 제2 개구부들을 포함하는 예비 유전막을 형성하는 단계;
    상기 제1 개구부들 내부에는 제1 베리어 금속 패턴 및 제1 금속 패턴을 포함하고 제1 간격으로 서로 이격되는 제1 배선 패턴들과, 상기 제2 개구부들 내부에 제2 베리어 금속 패턴 및 제2 금속 패턴을 포함하고 상기 제1 간격보다 좁은 제2 간격으로 서로 이격되는 제2 배선 패턴들을 형성하고, 상기 제1 및 제2 배선 패턴들 상부면에는 자연 산화물이 생성되는 단계;
    상기 자연 산화물이 생성된 제1 및 제2 금속 패턴에 환원 가스를 유입하면서 UV를 노출하는 UV 전처리 공정을 통해 상기 자연 산화물을 제거하는 단계;
    상기 제1 및 제2 배선 패턴들과 직접 접촉하면서 상기 제1 및 제2 배선 패턴들 상부면을 각각 덮고, 하부막에 따라 성막 특성이 물질을 포함하는 제1 및 제2 보호막 패턴들을 형성하는 단계;
    상기 제2 영역에 위치하는 상기 예비 유전막을 부분적으로 제거하여 상기 제2 배선 패턴들 양측에 리세스부를 형성하여, 상기 제1 및 제2 영역에 각각 제1 유전막 및 제2 유전막을 형성하는 단계; 및
    상기 제2 배선 패턴들 사이에만 고립된 에어 갭을 생성하면서, 상기 제1 유전막, 제1 보호막 패턴 및 제2 보호막 패턴 상에 절연막을 형성하는 단계를 포함하는 반도체 소자의 배선 구조물의 형성 방법.
  20. 제19항에 있어서, 상기 UV 전처리 공정시에 사용되는 상기 환원 가스는 H2 와 NH3 중 적어도 하나를 포함하는 반도체 소자의 배선 구조물 형성 방법.
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