KR20150064691A - 메모리 디바이스 및 그 제조 방법 - Google Patents

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시 창 리우
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치아시웅 차이
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Abstract

디바이스는 기판 위의 제어 게이트 구조물, 기판 위의 메모리 게이트 구조물 ― 제어 게이트 구조물과 메모리 게이트 구조물 사이에는 전하 저장층이 형성됨 ― , 메모리 게이트 구조물의 측벽을 따르는 제1 스페이서, 제어 게이트 구조물의 측벽을 따르는 제2 스페이서, 메모리 게이트 구조물의 상부면 위의 산화물층, 산화물층 위의 상부 스페이서, 메모리 게이트 구조물에 인접하여 기판 내에 형성된 제1 드레인/소스 영역, 및 제어 게이트 구조물에 인접하여 기판 내에 형성된 제2 드레인/소스 영역을 포함한다.

Description

메모리 디바이스 및 그 제조 방법 {MEMORY DEVICES AND METHOD OF FABRICATING SAME}
노트북 컴퓨터와 같은 현대식 전자 디바이스는 정보를 저장하기 위한 다양한 메모리를 포함한다. 메모리 회로는 2개의 주요 카테고리를 포함한다. 하나는 휘발성 메모리이고, 다른 하나는 비휘발성 메모리이다. 휘발성 메모리는 2개의 서브-카테고리, 즉 정적 랜덤 액세스 메모리(static random access memory: SRAM) 및 동적 랜덤 액세스 메모리(dynamic random access memory: DRAM)로 더 분할될 수 있는 랜덤 액세스 메모리(random access memory: RAM)를 포함한다. SRAM 및 DRAM의 모두는 이들이 전원 차단될 때 이들 메모리가 저장하는 정보를 손실할 수 있을 것이기 때문에 휘발성이다. 다른 한편으로, 비휘발성 메모리는 이들 메모리 상에 데이터를 계속 저장할 수 있다. 비휘발성 메모리는 판독 전용 메모리(read-only-memory: ROM), 전기 소거가능 프로그램가능 판독 전용 메모리(electrically erasable programmable read-only memory: EEPROM) 및 플래시 메모리와 같은 다양한 서브-카테고리를 포함한다.
일 유형의 EEPROM 메모리 디바이스는 플래시 메모리 디바이스라 칭한다. 플래시 메모리는 최근에 인기가 증가하고 있다. 전형적인 플래시 메모리는 행 및 열로 배열된 다수의 메모리 셀을 갖는 메모리 어레이를 포함한다. 각각의 메모리 셀은 드레인 영역, 소스 영역, 제어 게이트 및 부유 게이트를 갖는 전계 효과 트랜지스터로서 제조된다.
부유 게이트는 기판 위에 배치된다. 부유 게이트는 소스 영역과 드레인 영역 사이에 있지만, 산화물층에 의해 이들로부터 분리된다. 부유 게이트는 다결정질 실리콘("폴리") 및/또는 소정의 다른 도전성 재료와 같은 적합한 재료로 형성될 수도 있다. 산화물층은 이산화실리콘(SiO2) 등으로 형성될 수도 있다. 제어 게이트는 부유 게이트 위에 배치될 수도 있다. 제어 게이트 및 부유 게이트는 얇은 산화물층에 의해 분리될 수도 있다.
동작시에, 부유 게이트는 전하를 보유하는 것이 가능하고, 산화물층에 의해 기판에 포함된 소스 영역 및 드레인 영역으로부터 분리된다. 각각의 메모리 셀은 기판으로부터 산화물층을 통해 전자를 주입함으로써 전기적으로 하전될 수도 있다. 전하는 소거 동작 중에 소거 게이트 또는 소스 영역으로 전자를 터널링함으로써 부유 게이트로부터 제거될 수도 있다. 따라서, 플래시 메모리 셀 내의 데이터는 부유 게이트 내의 전기 전하의 존재 또는 부재(absence)에 의해 결정된다.
실시예에 따르면, 방법은 기판 위에 제어 게이트 구조물을 형성하는 것과, 제어 게이트 구조물 위에 전하 저장층을 성막하는 것과, 전하 저장층 위에 메모리 게이트층을 성막하는 것과, 제1 메모리 게이트 구조물 및 제2 메모리 게이트 구조물을 형성하도록 메모리 게이트층에 제1 에칭 프로세스를 적용하는 것으로서, 제1 메모리 게이트 구조물 및 제2 메모리 게이트 구조물은 제어 게이트 구조물의 대향 측벽들을 따라 형성되는 것인 제1 에칭 프로세스를 적용하는 것과, 제2 메모리 게이트 구조물을 제거하는 것을 포함한다.
방법은 L-형 전하 저장층을 형성하도록 전하 저장층에 제2 에칭 프로세스를 적용하는 것으로서, L-형 전하 저장층은 제1 메모리 게이트 구조물과 제어 게이트 구조물 사이에 위치되는 것인 제2 에칭 프로세스를 적용하는 것과, 기판 위에 제1 스페이서층을 형성하는 것과, 제1 메모리 게이트 구조물의 측벽을 따르는 제1 박형 스페이서 및 제어 게이트 구조물의 측벽을 따르는 제2 박형 스페이서를 형성하도록 제1 스페이서층에 제3 에칭 프로세스를 적용하는 것과, 메모리 게이트 구조물 위에 상부 스페이서를 형성하는 것과, 메모리 게이트 구조물에 인접한 제1 드레인/소스 영역 및 제어 게이트 구조물에 인접한 제2 드레인/소스 영역을 형성하는 것을 더 포함한다.
실시예에 따르면, 방법은 기판 위에 제어 게이트 구조물을 형성하는 것과, 제어 게이트 구조물 위에 산화물-질화물-산화물층을 형성하는 것과, 산화물-질화물-산화물층 위에 메모리 게이트층을 성막하는 것과, 제1 에칭 프로세스를 통해 제1 메모리 게이트 구조물 및 제2 메모리 게이트 구조물을 형성하는 것으로서, 제1 메모리 게이트 구조물 및 제2 메모리 게이트 구조물은 제어 게이트 구조물의 대향 측벽들을 따라 형성되는 것인 제1 메모리 게이트 구조물 및 제2 메모리 게이트 구조물을 형성하는 것과, 제2 에칭 프로세스를 통해 제2 메모리 게이트 구조물을 제거하는 것과, 산화물-질화물-산화물층의 상부 산화물층 및 실리콘 질화물층에 제3 에칭 프로세스를 적용하는 것을 포함한다.
방법은 제1 메모리 게이트 구조물의 측벽을 따르는 제1 박형 스페이서 및 제어 게이트 구조물의 측벽을 따르는 제2 박형 스페이서를 형성하는 것과, 메모리 게이트층에 제4 에칭 프로세스를 적용하는 것과, 메모리 게이트 구조물 위에 상부 스페이서를 형성하는 것과, 메모리 게이트 구조물에 인접한 제1 드레인/소스 영역 및 제어 게이트 구조물에 인접한 제2 드레인/소스 영역을 형성하는 것을 더 포함한다.
실시예에 따르면, 장치는 기판 위의 제어 게이트 구조물, 기판 위의 메모리 게이트 구조물로서, 전하 저장층이 제어 게이트 구조물과 메모리 게이트 구조물 사이에 형성되어 있는 것인 메모리 게이트 구조물, 메모리 게이트 구조물의 측벽을 따르는 제1 스페이서, 제어 게이트 구조물의 측벽을 따르는 제2 스페이서, 메모리 게이트 구조물의 상부면 위의 산화물층, 산화물층 위의 상부 스페이서, 기판 내에 형성되고 메모리 게이트 구조물에 인접한 제1 드레인/소스 영역 및 기판 내에 형성되고 제어 게이트 구조물에 인접한 제2 드레인/소스 영역을 포함한다.
본 발명 및 그 장점의 더 완전한 이해를 위해, 이제 첨부 도면과 함께 취해진 이하의 상세한 설명을 참조한다.
도 1은 본 발명의 다양한 실시예에 따른 메모리 구조물의 단면도.
도 2는 본 발명의 다양한 실시예에 따른 기판 위에 형성된 제어 게이트를 갖는 반도체 디바이스의 단면도.
도 3은 본 발명의 다양한 실시예에 따른 산화물-질화물-산화물(O-N-O) 구조물이 도 2에 도시되어 있는 게이트 구조물 위에 형성된 후에 도 2에 도시되어 있는 반도체 디바이스의 단면도.
도 4는 본 발명의 다양한 실시예에 따른 메모리 게이트 전극층이 기판 위에 성막된 후에 도 3에 도시되어 있는 반도체 디바이스의 단면도.
도 5는 본 발명의 다양한 실시예에 따른 에칭 프로세스가 반도체 디바이스에 적용된 후에 도 4에 도시되어 있는 반도체 디바이스의 단면도.
도 6은 본 발명의 다양한 실시예에 따른 패터닝 프로세스가 포토레지스트층에 적용된 후에 도 5에 도시되어 있는 반도체 디바이스의 단면도.
도 7a는 본 발명의 다양한 실시예에 따른 에칭 프로세스가 반도체 디바이스에 적용된 후에 도 6에 도시되어 있는 반도체 디바이스의 단면도.
도 7b는 본 발명의 다양한 실시예에 따른 등방성 건식-에칭 프로세스의 챔버의 개략도.
도 8은 본 발명의 다양한 실시예에 따른 포토레지스트 제거 프로세스가 나머지 포토레지스트층에 적용된 후에 도 7a에 도시되어 있는 반도체 디바이스의 단면도.
도 9는 본 발명의 다양한 실시예에 따른 에칭 프로세스가 제2 산화물층 및 실리콘 질화물층에 적용된 후에 도 8에 도시되어 있는 반도체 디바이스의 단면도.
도 10은 본 발명의 다양한 실시예에 따른 스페이서층이 반도체 디바이스 위에 형성된 후에 도 9에 도시되어 있는 반도체 디바이스의 단면도.
도 11은 본 발명의 다양한 실시예에 따른 복수의 스페이서가 형성된 후에 도 10에 도시되어 있는 반도체 디바이스의 단면도.
도 12는 본 발명의 다양한 실시예에 따른 에칭 프로세스가 반도체 디바이스에 적용된 후에 도 11에 도시되어 있는 반도체 디바이스의 단면도.
도 13은 본 발명의 다양한 실시예에 따른 스페이서 성막이 반도체 디바이스에 적용된 후에 도 12에 도시되어 있는 반도체 디바이스의 단면도.
도 14는 본 발명의 다양한 실시예에 따른 에칭 프로세스가 도 13에 도시되어 있는 스페이서층에 적용된 후에 도 13에 도시되어 있는 반도체 디바이스의 단면도.
도 15는 본 발명의 다양한 실시예에 따른 드레인/소스 영역, 실리사이드(silicide) 영역 및 콘택 에칭 스탑층(contact etch stop layer: CESL)이 반도체 디바이스 상에 형성된 후에 도 14에 도시되어 있는 반도체 디바이스의 단면도.
도 16은 본 발명의 다양한 실시예에 따른 층간 유전(inter-layer dielectric: ILD) 층이 CESL 층 위에 형성되고 화학 기계적 연마(chemical mechanical polish: CMP) 프로세스가 반도체 디바이스의 상부면에 적용된 후에 도 15에 도시되어 있는 반도체 디바이스의 단면도.
도 17은 본 발명의 다양한 실시예에 따른 다양한 콘택이 반도체 디바이스에 형성된 후에 도 16에 도시되어 있는 반도체 디바이스의 단면도.
도 18은 본 발명의 다양한 실시예에 따른 메모리 구조물의 평면도.
도 19는 본 발명의 다양한 실시예에 따른 메모리 구조물의 평면도 및 단면도.
상이한 도면들에서 대응 도면 부호 및 기호는 달리 지시되지 않으면, 일반적으로 대응 부분을 나타낸다. 도면들은 다양한 실시예의 관련 양태를 명백하게 예시하도록 도시되어 있고, 반드시 실제 축적대로 도시되어 있는 것은 아니다.
본 발명의 실시예를 구성하고 사용하는 것이 이하에 상세히 설명된다. 그러나, 본 발명은 광범위한 특정 환경에서 실시될 수 있는 다수의 적용 가능한 발명적 개념을 제공한다는 것이 이해되어야 한다. 설명된 특정 실시예는 단지 본 발명을 구성하고 사용하기 위한 특정 방식의 예시일 뿐이고, 본 발명의 범주를 한정하는 것은 아니다.
본 발명은 특정 환경, 즉 플래시 메모리 디바이스에서 실시예들과 관련하여 설명될 것이다. 그러나, 본 발명의 실시예는 또한 다양한 메모리 디바이스에 적용될 수도 있다. 이하, 다양한 실시예들이 첨부 도면을 참조하여 상세히 설명될 것이다.
도 1은 본 발명의 다양한 실시예에 따른 메모리 구조물의 단면도를 도시하고 있다. 몇몇 실시예에서, 메모리 구조물(100)은 제1 드레인/소스 영역(104) 및 제2 드레인/소스 영역(106)을 갖는 플래시 메모리 셀일 수도 있다.
메모리 구조물(100)은 제어 게이트(114) 및 메모리 게이트(112)를 포함하는 게이트 구조물을 포함한다. 제어 게이트(114)와 메모리 게이트(112)의 모두는 기판(102) 위에 형성된다. 메모리 구조물(100)은 전하 저장층(116)을 더 포함한다. 도 1에 도시되어 있는 바와 같이, 전하 저장층(116)은 L-형층이다. L-형층의 수평측은 기판(102)과 메모리 게이트(112) 사이에 형성된다. L-형층의 수직측은 메모리 게이트(112)와 제어 게이트(114) 사이에 형성된다. 전하 저장층(116)은 유전 재료에 의해 포위되는 것이 주목되어야 한다. 그 결과, 전하 저장층(116)은 메모리 게이트(112), 제어 게이트(114) 및 기판(102)으로부터 각각 격리된다.
도 1에 도시되어 있는 바와 같이, 메모리 게이트(112)의 상부면은 실리콘 질화물층(117) 등과 같은 유전체층에 의해 보호된다. 이러한 유전체층은 살리사이드(salicide)가 메모리 게이트(112)의 상부에 형성되는 것을 방지하는 것을 돕는다. 게다가, 도 1에 도시되어 있는 바와 같이 메모리 게이트(112)의 상부면과 실리콘 질화물층(117) 사이에 형성된 유전체층(120)이 존재할 수도 있다. 몇몇 실시예에서, 유전체층(120)은 산화물층이다.
도 1은 또한 메모리 게이트(112)의 측벽을 따라 형성된 제1 박형 스페이서층(118)이 존재할 수도 있다는 것을 도시하고 있다. 이러한 스페이서층(118)은 메모리 게이트(112)의 측벽을 보호하고, 자기 정렬 방식으로 드레인/소스 영역을 형성하는 것을 돕는다. 마찬가지로, 제어 게이트(114)의 측벽을 따라 형성된 제2 박형 스페이서층(119)이 존재할 수도 있다. 제1 박형 스페이서층(118) 및 제2 박형 스페이서층(119)의 상세한 형성 프로세스가 도 10 및 도 11과 관련하여 이하에 상세히 설명될 것이다.
메모리 구조물(100)은 다양한 반도체 영역을 포함할 수도 있다. 다양한 실시예의 발명적 양태를 명백하게 예시하기 위해, 단지 몇개의 영역만이 본 명세서에 상세히 설명된다. 메모리 구조물(100)의 반도체 영역의 나머지는 도 2 내지 도 17과 관련하여 이하에 설명될 것이다.
도 2 내지 도 17은 본 발명의 다양한 실시예에 따른 도 1에 도시되어 있는 메모리 구조물을 제조하는 중간 단계를 도시하고 있다. 도 2는 본 발명의 다양한 실시예에 따른 기판 위에 형성된 제어 게이트를 갖는 반도체 디바이스의 단면도를 도시하고 있다. 도 2에 도시되어 있는 바와 같이, 복수의 게이트 구조물(201, 203)이 기판(102) 위에 형성될 수도 있다. 도 2는 2개의 게이트 구조물을 도시하고 있지만, 반도체 디바이스(200)는 임의의 수의 게이트 구조물을 수용할 수도 있다는 것이 주목되어야 한다.
기판(102)은 실리콘으로 형성될 수도 있지만, 실리콘, 게르마늄, 갈륨, 비소 및 이들의 조합과 같은 다른 III족, IV족 및/또는 V족 원소로 또한 형성될 수도 있다. 기판(102)은 또한 벌크 기판 또는 실리콘-온-절연체(silicon-on-insulator: SOI) 기판의 형태일 수도 있다.
도 2에 도시되어 있는 게이트 구조물(201, 203)을 형성할 때에, 게이트 유전체층(202)이 기판(102) 위에 성막되고, 폴리층(204)과 같은 게이트 전극층이 게이트 유전체층(202) 위에 형성된다. 산화물층(206) 및 질화물층(208)을 포함하는 하드 마스크 구조물이 폴리층(204) 위에 형성된다. 도 2에 도시되어 있는 게이트 구조물(201, 203)을 형성하기 위해, 포토레지스트층(도시 생략)이 하드 마스크 구조물 위에 형성될 수도 있고, 패터닝 프로세스가 포토레지스트층에 적용된다. 에칭 프로세스 후에, 게이트 구조물(201, 203)은 도 2에 도시되어 있는 바와 같이 형성된다.
게이트 유전체층(202)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 산화물, 질소-함유 산화물, 이들의 조합 등과 같은 유전 재료일 수도 있다. 게이트 유전체층(202)은 약 4 초과의 상대 유전율값을 가질 수도 있다. 이러한 재료의 다른 예는 알루미늄 산화물, 란탄 산화물, 하프늄 산화물, 지르코늄 산화물, 하프늄 산질화물 또는 이들의 조합을 포함한다.
몇몇 실시예에서, 게이트 전극층(204)은 폴리-실리콘으로 형성될 수도 있다. 게이트 전극층(204)은 저압 화학 기상 성막(low-pressure chemical vapor deposition: LPCVD)에 의해 도핑 또는 미도핑 폴리-실리콘을 약 400 Å 내지 약 2,400 Å의 범위, 예를 들어 약 1,400 Å의 두께로 성막함으로써 형성될 수도 있다.
대안 실시예에서, 게이트 전극층(204)은 금속(예를 들어, 탄탈, 티타늄, 몰리브덴, 텅스텐, 플래티늄, 알루미늄, 하프늄, 루테늄), 금속 실리사이드(예를 들어, 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드, 탄탈 실리사이드), 금속 질화물(예를 들어, 티타늄 질화물, 탄탈 질화물), 도핑된 다결정질 실리콘, 다른 도전성 재료, 이들의 조합 등과 같은 도전성 재료를 포함할 수도 있다.
도 3은 본 발명의 다양한 실시예에 따른 산화물-질화물-산화물(O-N-O) 구조물이 도 2에 도시되어 있는 게이트 구조물 위에 형성된 후에 도 2에 도시되어 있는 반도체 디바이스의 단면도를 도시하고 있다. O-N-O 구조물은 제1 산화물층(302), 실리콘 질화물층(304) 및 제2 산화물층(306)을 포함한다. 도 3에 도시되어 있는 바와 같이, 제1 산화물층(302)은 기판(102)의 상부면, 게이트 구조물의 측벽 및 게이트 구조물의 상부면 위에 성막된다. 몇몇 실시예에서, 제1 산화물층(302)은 약 50 Å의 두께이다.
실리콘 질화물층(304)은 제1 산화물층(302) 위에 형성된다. 몇몇 실시예에서, 실리콘 질화물층(304)은 약 100 Å의 두께이다. 실리콘 질화물층(304)은 플라즈마 향상 화학 기상 성막(plasma enhanced chemical vapor deposition: PECVD) 등과 같은 적합한 성막 기술을 사용하여 형성될 수도 있다.
도 3에 도시되어 있는 바와 같이, 제2 산화물층(306)은 적합한 반도체 성막 기술을 통해 실리콘 질화물층(304)의 상부면 위에 성막된다. 몇몇 실시예에서, 제2 산화물층(306)은 약 100 Å의 두께이다.
도 4는 본 발명의 다양한 실시예에 따른 메모리 게이트 전극층이 기판 위에 성막된 후에 도 3에 도시되어 있는 반도체 디바이스의 단면도를 도시하고 있다. 메모리 게이트 전극층(402)은 폴리-실리콘과 같은 적합한 재료로 형성될 수도 있다. 메모리 게이트 전극층(402)은 화학 기상 성막(CVD) 등과 같은 적합한 성막 기술을 사용하여 반도체 디바이스(200) 위에 성막된다. 메모리 게이트 전극층(402)이 반도체 디바이스(200) 위에 성막된 후에, 제어 게이트 구조물(201, 203)은 메모리 게이트 전극층(402) 내에 매립될 수도 있다.
도 5는 본 발명의 다양한 실시예에 따른 에칭 프로세스가 반도체 디바이스에 적용된 후에 도 4에 도시되어 있는 반도체 디바이스의 단면도를 도시하고 있다. 에칭 프로세스는 반도체 디바이스(200)에 적용된다. 에칭 프로세스의 강도 및 방향을 제어함으로써, 메모리 게이트 전극층(402)의 부분이 제거되어 있다. 에칭 프로세스는 제2 산화물층(306)의 상부면 상에서 정지한다.
도 5에 도시되어 있는 바와 같이, 에칭 프로세스가 완료된 후에, 4개의 최종 메모리 게이트 구조물, 즉 제1 메모리 게이트 구조물(502), 제2 메모리 게이트 구조물(504), 제3 메모리 게이트 구조물(506) 및 제4 메모리 게이트 구조물(508)이 존재할 수도 있다. 도 5에 도시되어 있는 바와 같이, 제1 메모리 구조물(502) 및 제2 메모리 게이트 구조물(504)은 제1 제어 게이트 구조물(201)의 대향 측벽들을 따라 형성된다. 마찬가지로, 제3 메모리 게이트 구조물(506) 및 제4 메모리 게이트 구조물(508)은 제2 제어 게이트 구조물(203)의 대향 측벽들을 따라 형성된다.
도 6은 본 발명의 다양한 실시예에 따른 패터닝 프로세스가 포토레지스트층에 적용된 후에 도 5에 도시되어 있는 반도체 디바이스의 단면도를 도시하고 있다. 반도체 디바이스(200)의 소스/드레인 영역의 개구는 포토레지스트층(602)을 성막하고 패터닝하기 위해 포토리소그래피 기술을 사용함으로써 형성될 수도 있다. 포토레지스트층(602)의 부분은 드레인/소스 영역의 위치 및 형상에 따라 노출된다. 포토레지스트층(602)의 부분의 제거는 공지되어 있는 리소그래피 작업을 수반하고, 따라서 본 명세서에서 더 설명되지 않는다.
도 7a는 본 발명이 다양한 실시예에 따른 에칭 프로세스가 반도체 디바이스에 적용된 후에 도 6에 도시되어 있는 반도체 디바이스의 단면도를 도시하고 있다. 등방성 건식 에칭 프로세스(CDE)와 같은 적합한 에칭 프로세스가 반도체 디바이스(200)의 노출된 드레인/소스 영역에 적용될 수도 있다. 에칭 프로세스의 강도 및 방향을 제어함으로써, 제2 메모리 게이트 구조물(504) 및 제3 메모리 게이트 구조물(506)(도시되어 있지 않지만, 도 5에 각각 도시되어 있음)이 제거되어 있다. 에칭 프로세스는 제2 산화물층(306)의 상부면 상에서 정지한다.
도 7b는 본 발명의 다양한 실시예에 따른 등방성 건식 에칭 프로세스의 챔버의 개략도를 도시하고 있다. 반도체 디바이스(200)는 챔버(702) 내부의 정전척(electrostatic chuck: ESC) 상에 배치될 수도 있다. 에칭 프로세스의 플라즈마 소스가 반도체 디바이스(200)를 손상하는 것을 방지하기 위해, 플라즈마 소스는 도 7b에 도시되어 있는 바와 같이 챔버(702) 외부에 배치된다. 건식 에칭 프로세스의 반응성 가스는 튜브(704)를 통해 챔버(702) 내로 공급된다.
몇몇 실시예에서, 건식 에칭 프로세스의 활성종은 챔버(702)로부터 이격된 위치에서 발생되어 튜브(704)를 통해 챔버(702) 내로 운반된다. 에칭 프로세스는 다운-플로우(down-flow) 에칭 프로세스로서 구현된다. 이러한 다운-플로우 에칭 프로세스는 반도체 디바이스(200)의 표면의 균일성을 향상시키는 것을 돕는다. 도 7b에 도시되어 있는 ESC는 반도체 디바이스(200)가 에칭 프로세스 중에 안정한 온도를 갖도록 반도체 디바이스(200)의 온도를 조정하는 것이 가능하다. 더욱이, 자동 압력 제어기(automatic pressure controller: APC)가 챔버(702) 내에 안정한 압력 레벨을 유지하는 데 이용된다.
건식 에칭 프로세스의 반응성 가스는 제1 가스와 제2 가스의 혼합물을 포함한다. 제1 가스는 CF4, CH2F2, CHF3, 이들의 임의의 조합 등과 같은 CxHyFz형 에칭 가스일 수도 있다. 제2 가스는 산소일 수도 있다. 몇몇 실시예에서, 제1 가스 대 제2 가스의 비는 약 0.5 내지 약 1.5의 범위이다. 에칭 프로세스 압력은 약 200 mT 내지 약 800 mT의 범위이다. 에칭 프로세스 전력은 약 200 W 내지 약 800 W의 범위이다.
반응성 가스의 유량은 약 300 분당 표준 입방 센티미터(Standard Cubic Centimeters per Minute: SCCM) 내지 약 800 SCCM의 범위이다. 실리콘/산화물의 에칭 선택도는 약 5 내지 약 10의 범위로 유지된다. 마찬가지로, 질화물/산화물이 에칭 선택도는 약 5 내지 약 10의 범위로 유지된다.
도 8은 본 발명의 다양한 실시예에 따른 포토레지스트 제거 프로세스가 나머지 포토레지스트층에 적용된 후에 도 7a에 도시되어 있는 반도체 디바이스의 단면도를 도시하고 있다. 도 7a에 도시되어 있는 나머지 포토레지스트층은 화학적 용제 세척, 플라즈마 애싱(ashing), 건식 스트립핑 등과 같은 적합한 포토레지스트 스트립핑 기술을 사용하여 제거될 수도 있다. 포토레지스트 스트립핑 기술은 공지되어 있고, 따라서 중복을 회피하기 위해 본 명세서에서 더 상세히 설명되지 않는다.
도 9는 본 발명의 다양한 실시예에 따른 에칭 프로세스가 제2 산화물층 및 실리콘 질화물층에 적용된 후에 도 8에 도시되어 있는 반도체 디바이스의 단면도를 도시하고 있다. 습식 에칭 프로세스와 같은 에칭 프로세스가 제2 산화물층(306) 및 실리콘 질화물층(304)(도시되어 있지 않지만, 도 8에는 도시되어 있음)에 적용된다. 도 9에 도시되어 있는 바와 같이, 대부분의 제2 산화물층(306) 및 실리콘 질화물층(304)은 그 결과로서 제거되어 있다. 제2 산화물층의 나머지 부분은 메모리 게이트[예를 들어, 메모리 게이트(112)]와 이들의 각각의 제어 게이트[예를 들어, 제어 게이트(114)] 사이에 위치된 2개의 L-형 구조물을 포함한다.
마찬가지로, 실리콘 질화물층의 나머지 부분은 2개의 L-형 구조물을 포함한다. 층(116)과 같은 L-형 실리콘 질화물층은 반도체 디바이스(200)를 위한 전하 저장층으로서 기능할 수도 있다.
도 10은 본 발명의 다양한 실시예에 따른 스페이서층이 반도체 디바이스 위에 형성된 후에 도 9에 도시되어 있는 반도체 디바이스의 단면도를 도시하고 있다. 스페이서층(1002)은 반도체 디바이스(200) 위에 하나 이상의 스페이서층을 블랭킷 성막함으로써 형성될 수도 있다. 스페이서층(1002)은 SiN, 산질화물, SiC, SiON, 산화물 등과 같은 적합한 재료를 포함할 수도 있고, CVD, PECVD, 스퍼터링 및 당 기술 분야에 공지된 다른 방법과 같은 통상적으로 사용된 방법에 의해 형성될 수도 있다.
도 11은 본 발명의 다양한 실시예에 따른 복수의 스페이서가 형성된 후에 도 10에 도시되어 있는 반도체 디바이스의 단면도를 도시하고 있다. 스페이서층(1002)은, 예를 들어 등방성 또는 이방성 에칭에 의해 패터닝될 수도 있어, 이에 의해 도 11에 도시되어 있는 바와 같이 구조물의 수평면으로부터 스페이서층을 제거하고 스페이서(1102, 1104, 1106, 1108)를 형성한다. 도 11에 도시되어 있는 바와 같이, 제1 박형 스페이서층(1102)은 메모리 게이트(112)의 측벽을 따라 형성된다. 제2 박형 스페이서층(1104)은 제어 게이트(114)의 측벽을 따라 형성된다. 유사하게, 제3 박형 스페이서층(1106)은 다른 제어 게이트의 측벽을 따라 형성되고, 제4 박형 스페이서층(1108)이 도 11에 도시되어 있는 바와 같이 다른 메모리 게이트의 측벽을 따라 형성된다.
도 12는 본 발명의 다양한 실시예에 따른 에칭 프로세스가 반도체 디바이스에 적용된 후에 도 11에 도시되어 있는 반도체 디바이스의 단면도를 도시하고 있다. 등방성 건식 에칭 프로세스와 같은 적합한 에칭 프로세스가 메모리 게이트(112)의 노출된 부분에 적용된다. 그 결과, 메모리 게이트(112)의 상부 부분은 제거되어 있다. 등방성 건식 에칭 프로세스는 도 7a 및 도 7b와 관련하여 전술되어 있고, 따라서 불필요한 중복을 회피하기 위해 재차 설명되지 않는다.
도 13은 본 발명의 다양한 실시예에 따른 스페이서 성막이 반도체 디바이스에 적용된 후에 도 12에 도시되어 있는 반도체 디바이스의 단면도를 도시하고 있다. 스페이서층(1302)은 반도체 디바이스(200) 위에 하나 이상의 스페이서층을 블랭킷 성막함으로써 형성될 수도 있다. 스페이서층(1302)은 SiN 등을 포함할 수도 있고, CVD, PECVD, 스퍼터링 및 당 기술 분야에 공지된 다른 방법과 같은 통상적으로 사용된 방법에 의해 형성될 수도 있다.
도 14는 본 발명의 다양한 실시예에 따른 에칭 프로세스가 도 13에 도시되어 있는 스페이서층에 적용된 후에 도 13에 도시되어 있는 반도체 디바이스의 단면도를 도시하고 있다. 스페이서층(1302)은 예를 들어, 등방성 또는 이방성 에칭에 의해 패터닝될 수도 있어, 이에 의해 드레인/소스 영역 위의 스페이서층 및 제어 게이트 위의 스페이서층을 제거한다. 도 14에 도시되어 있는 바와 같이, 메모리 게이트(112)의 상부면은 스페이서층(1302)의 나머지 부분에 의해 덮여 있다는 것이 주목되어야 한다. 이러한 스페이서층은 살리사이드층이 메모리 게이트(112) 위에 형성되는 것을 방지하는 것을 돕는다.
도 15는 본 발명의 다양한 실시예에 따른 드레인/소스 영역, 실리사이드 영역 및 콘택 에칭 스탑층(CESL)이 반도체 디바이스 상에 형성된 후에 도 14에 도시되어 있는 반도체 디바이스의 단면도를 도시하고 있다. 드레인/소스 영역(104, 106)은 이온 주입 프로세스를 통해 형성될 수도 있다. 당 기술 분야의 숙련자들에게 공지된 바와 같이, 주입 단계에서 도펀트 원자들의 사용은 특정 도전형(conductivity type)을 갖는 드레인/소스 영역(104, 106)을 형성할 수도 있다. 상이한 용례에 따라, 드레인/소스 영역(104, 106)은 n-형 또는 p-형일 수도 있다.
몇몇 실시예에서, 드레인/소스 영역(104, 106)은 p-형 영역일 수도 있다. 붕소, 갈륨 등과 같은 적절한 p-형 도펀트가 기판(102) 내에 주입되어 드레인/소스 영역(104, 106)을 형성한다. 대안적으로, 드레인/소스 영역(104, 106)은 n-형 영역일 수도 있다. 인, 비소 등과 같은 적절한 n-형 도펀트가 기판(102) 내에 주입되어 드레인/소스 영역(104, 106)을 형성한다.
실리사이드 영역(1502, 1504, 1506)은 살리사이드 프로세스에 의해 형성된다. 살리사이드 프로세스에서, 얇은 금속층이 노출된 드레인/소스 영역을 갖는 반도체 웨이퍼 위에 블랭킷 성막된다. 웨이퍼는 이어서 하나 이상의 어닐링 단계를 받게 된다. 이 어닐링 프로세스는 금속이 소스/드레인 영역의 노출된 실리콘과 선택적으로 반응하게 하여, 이에 의해 드레인/소스 영역 위에 금속 실리사이드 영역(1502, 1504, 1506)을 형성한다. 프로세스는 실리사이드층이 단지 금속 재료가 실리콘 드레인/소스 영역 및 게이트 전극에 접촉하는 위치에만 형성되기 때문에 자기 정렬 실리사이드화 프로세스라 칭한다.
몇몇 실시예에서, 실리사이드 영역(1502, 1504, 1506)은 티타늄, 플래티늄, 코발트 등과 같은 실리콘과 반응하는 금속을 포함한다. 그러나, 망간, 팔라듐 등과 같은 다른 금속이 또한 사용될 수 있다.
CESL(1508)은 실리콘 질화물, 실리콘 산질화물, 실리콘 옥시카바이드, 실리콘 카바이드, 이들의 조합 및 이들의 다층과 같은 통상적으로 사용되는 유전 재료를 포함할 수도 있다. CESL(1508)은 스퍼터링, CVD 등과 같은 적합한 성막 기술을 통해 반도체 디바이스 위에 성막된다.
도 16은 본 발명의 다양한 실시예에 따른 층간 유전(inter-layer dielectric: ILD) 층(1502)이 CESL 층 위에 형성될 수도 있고 화학 기계적 연마(chemical mechanical polish: CMP) 프로세스가 반도체 디바이스의 상부면에 적용된 후에 도 15에 도시되어 있는 반도체 디바이스의 단면도를 도시하고 있다. 층간 유전(ILD) 층(1602)은 CESL(1508) 위에 형성될 수도 있다. ILD 층(1602)은 예를 들어 테트라-에틸-오소-실리케이트(tetra-ethyl-ortho-silicate: TEOS) 및 산소를 전구체로서 사용하여, ILD를 형성하기 위해 당 기술 분야에 공지되고 사용되는 화학 기상 성막, 스퍼터링 또는 임의의 다른 방법에 의해 형성될 수도 있다. ILD 층(1602)은 약 4,000 Å 내지 약 13,000 Å의 두께일 수도 있지만, 다른 두께가 사용될 수도 있다. ILD 층(1602)은 도핑 또는 미도핑 실리콘 산화물을 포함할 수도 있지만, 실리콘 질화물 도핑 실리케이트 글래스, 고-k 재료, 이들의 조합 등과 같은 다른 재료들이 대안적으로 이용될 수도 있다.
CMP, 에치백 단계 등과 같은 평탄화 프로세스가 ILD 층(1602)의 상부면을 평탄화하도록 수행될 수도 있다. 도 16에 도시되어 있는 바와 같이, ILD 층(1602)의 부분은 결과로서 제거되어 있다.
도 17은 본 발명의 다양한 실시예에 따른 다양한 콘택이 반도체 디바이스 내에 형성된 후에 도 16에 도시되어 있는 반도체 디바이스의 단면도를 도시하고 있다. 유전체층(1702)이 ILD 층(1602) 위에 형성된다. 복수의 개구(도시 생략)가 유전체층(1702) 뿐만 아니라 ILD 층(1602)을 에칭함으로써 형성될 수도 있다. CESL 층(1302)의 도움으로, 유전체층(1702)과 ILD 층(1602)의 에칭 프로세스는 더 정밀하게 제어된다. 개구들 내의 CESL 층(1302), ILD 층(1602) 및 유전체층(1702)은 또한 제거되어, 이에 의해 드레인/소스 영역(104, 106) 위에 기초 실리사이드 영역을 노출한다.
텅스텐, 티타늄, 알루미늄, 구리, 이들의 임의의 조합 등을 포함하는 금속 재료가 개구 내에 충전되어, 콘택 플러그(1704, 1706)를 형성한다.
도 18은 본 발명의 다양한 실시예에 따른 메모리 구조물의 평면도를 도시하고 있다. 메모리 구조물(1802)은 행 및 열로 배열된 복수의 메모리 셀을 포함한다. 도 18에 도시되어 있는 바와 같이, 메모리 게이트 구조물(1804) 및 제어 게이트 구조물(1806)은 평행하게 배치된다. 제어 게이트 구조물(1806)은 도 18에 도시되어 있는 바와 같이 그 자신의 콘택(1808)을 갖는다. 메모리 게이트 구조물의 콘택의 형성은 메모리 게이트 구조물(1804)에 인접한 개구를 형성하는 것과, 도전성 영역을 형성하기 위해 개구 내에 도전성 재료 또는 다양한 도전성 재료를 충전하는 것으로서, 도전성 영역은 메모리 게이트 구조물(1804)에 전기적으로 결합되는 것인 도전성 재료 또는 다양한 도전성 재료를 충전하는 것과, 도전성 영역 위에 복수의 콘택 플러그를 형성하는 것을 포함한다.
도 19는 본 발명의 다양한 실시예에 따른 메모리 구조물의 평면도 및 단면도를 도시하고 있다. 평면도(1901)는 도 18에 도시되어 있는 평면도의 부분을 도시하고 있다. 도 19에 도시되어 있는 단면도는 평면도(1901)의 라인 a-a'를 따라 취한 것이다. 도 19에 도시되어 있는 바와 같이, 제1 메모리 게이트(1912) 및 제1 제어 게이트(1914)는 평행하게 배치된다. 마찬가지로, 제2 메모리 게이트(1922) 및 제2 제어 게이트(1924)는 평행하게 배치된다. 3개의 콘택 플러그(1902, 1904, 1906)가 도 19에 도시되어 있는 바와 같이 드레인/소스 영역 위에 형성된다.
본 발명의 실시예 및 그 장점이 상세히 설명되었지만, 다양한 변화, 치환 및 변경이 첨부된 청구범위에 의해 규정된 바와 같이 본 발명의 사상 및 범주로부터 벗어나지 않고 본 명세서에서 행해질 수 있다는 것이 이해되어야 한다.
더욱이, 본 출원의 범주는 본 명세서에 설명되어 있는 프로세스, 기계, 제조, 물질의 조성, 수단, 방법 및 단계의 특정 실시예에 한정되도록 의도된 것은 아니다. 당 기술 분야의 숙련자가 본 개시 내용으로부터 즉시 이해할 수 있을 것과 같이, 본 명세서에 설명되어 있는 대응 실시예와 실질적으로 동일한 기능을 수행하거나 또는 실질적으로 동일한 결과를 성취하는, 현재 존재하거나 이후에 개발될 프로세스, 기계, 제조, 물질의 조성, 수단, 방법 또는 단계가 본 발명에 따라 이용될 수도 있다. 이에 따라, 첨부된 청구범위는 이러한 프로세스, 기계, 제조, 물질의 조성, 수단, 방법 또는 단계를 이들의 범주 내에 포함하도록 의도된다.
100: 메모리 구조물 102: 기판
104: 제1 드레인/소스 영역 106: 제2 드레인/소스 영역
112: 메모리 게이트 114: 제어 게이트
116: 전하 저장층 118: 스페이서층
119: 스페이서층 200: 반도체 디바이스
201, 203: 게이트 구조물 202: 게이트 유전체층
206: 산화물층 208: 질화물층

Claims (10)

  1. 방법에 있어서,
    기판 위에 제어 게이트 구조물을 형성하는 단계;
    상기 제어 게이트 구조물 위에 전하 저장층을 성막하는 단계;
    상기 전하 저장층 위에 메모리 게이트층을 성막하는 단계;
    제1 메모리 게이트 구조물 및 제2 메모리 게이트 구조물을 형성하기 위해 상기 메모리 게이트층에 제1 에칭 프로세스를 적용하는 단계 ― 상기 제1 메모리 게이트 구조물 및 상기 제2 메모리 게이트 구조물은 상기 제어 게이트 구조물의 대향 측벽들을 따라 형성됨 ― ;
    상기 제2 메모리 게이트 구조물을 제거하는 단계;
    L-형 전하 저장층을 형성하기 위해 상기 전하 저장층에 제2 에칭 프로세스를 적용하는 단계 ― 상기 L-형 전하 저장층은 상기 제1 메모리 게이트 구조물과 상기 제어 게이트 구조물 사이에 위치됨 ― ;
    상기 기판 위에 제1 스페이서층을 형성하는 단계;
    상기 제1 메모리 게이트 구조물의 측벽을 따르는 제1 박형 스페이서(thin spacer) 및 상기 제어 게이트 구조물의 측벽을 따르는 제2 박형 스페이서를 형성하기 위해 상기 제1 스페이서층에 제3 에칭 프로세스를 적용하는 단계;
    상기 메모리 게이트 구조물 위에 상부 스페이서를 형성하는 단계; 및
    상기 메모리 게이트 구조물에 인접한 제1 드레인/소스 영역 및 상기 제어 게이트 구조물에 인접한 제2 드레인/소스 영역을 형성하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 제1 드레인/소스 영역 위에 제1 살리사이드(salicide) 영역을 형성하는 단계; 및
    상기 제2 드레인/소스 영역 위에 제2 살리사이드 영역을 형성하는 단계
    를 더 포함하는 방법.
  3. 제1항에 있어서,
    상기 기판 위에 게이트 유전체층을 성막하는 단계;
    상기 게이트 유전체층 위에 제어 게이트 전극층을 성막하는 단계;
    상기 제어 게이트 전극층 위에 제1 하드 마스크층을 성막하는 단계;
    상기 제1 하드 마스크층 위에 제2 하드 마스크층을 성막하는 단계; 및
    패터닝 프로세스를 통해 상기 제어 게이트 구조물을 형성하는 단계
    를 더 포함하는 방법.
  4. 제1항에 있어서,
    상기 기판 및 상기 제어 게이트 구조물 위에 제1 산화물층을 형성하는 단계;
    상기 제1 산화물층 위에 상기 전하 저장층을 형성하는 단계 ― 상기 전하 저장층은 실리콘 질화물층임 ― ; 및
    상기 전하 저장층 위에 제2 산화물층을 형성하는 단계
    를 더 포함하는 방법.
  5. 제1항에 있어서,
    상기 제1 메모리 게이트 구조물의 측벽을 따르는 제1 박형 스페이서 및 상기 제어 게이트 구조물의 측벽을 따르는 제2 박형 스페이서를 형성하기 위해 상기 제1 스페이서층에 제3 에칭 프로세스를 적용하는 단계 이후에, 상기 메모리 게이트층에 제4 에칭 프로세스를 적용하는 단계를 더 포함하는 방법.
  6. 제1항에 있어서,
    상기 메모리 게이트 구조물 및 상기 제어 게이트 구조물 위에 에칭 스탑층을 형성하는 단계;
    콘택 에칭 스탑층 위에 층간 유전체층을 성막하는 단계 ― 상기 메모리 게이트 구조물 및 상기 제어 게이트 구조물은 상기 층간 유전체층 내에 매립됨 ― ;
    상기 제어 게이트의 상부면이 노출될 때까지 상기 층간 유전체층에 대해 화학 기계적 연마 프로세스를 수행하는 단계; 및
    상기 제1 드레인/소스 영역 및 상기 제2 드레인/소스 영역에 결합된 콘택 플러그를 형성하는 단계
    를 더 포함하는 방법.
  7. 방법에 있어서,
    기판 위에 제어 게이트 구조물을 형성하는 단계;
    상기 제어 게이트 구조물 위에 산화물-질화물-산화물층을 형성하는 단계;
    상기 산화물-질화물-산화물층 위에 메모리 게이트층을 성막하는 단계;
    제1 에칭 프로세스를 통해 제1 메모리 게이트 구조물 및 제2 메모리 게이트 구조물을 형성하는 단계 ― 상기 제1 메모리 게이트 구조물 및 상기 제2 메모리 게이트 구조물은 상기 제어 게이트 구조물의 대향 측벽들을 따라 형성됨 ― ;
    제2 에칭 프로세스를 통해 상기 제2 메모리 게이트 구조물을 제거하는 단계;
    상기 산화물-질화물-산화물층의 상부 산화물층 및 실리콘 질화물층에 제3 에칭 프로세스를 적용하는 단계;
    상기 제1 메모리 게이트 구조물의 측벽을 따르는 제1 박형 스페이서 및 상기 제어 게이트 구조물의 측벽을 따르는 제2 박형 스페이서를 형성하는 단계;
    상기 메모리 게이트층에 제4 에칭 프로세스를 적용하는 단계;
    상기 메모리 게이트 구조물 위에 상부 스페이서를 형성하는 단계; 및
    상기 메모리 게이트 구조물에 인접한 제1 드레인/소스 영역 및 상기 제어 게이트 구조물에 인접한 제2 드레인/소스 영역을 형성하는 단계
    를 포함하는 방법.
  8. 제7항에 있어서,
    상기 기판 및 상기 제어 게이트 구조물 위에 하부 산화물층을 형성하는 단계;
    상기 하부 산화물층 위에 상기 실리콘 질화물층을 형성하는 단계; 및
    상기 실리콘 질화물층 위에 상기 상부 산화물층을 형성하는 단계
    를 더 포함하는 방법.
  9. 제7항에 있어서,
    상기 메모리 게이트 구조물에 인접한 개구를 형성하는 단계;
    도전성 영역을 형성하도록 상기 개구 내에 복수의 도전성 재료를 충전하는 단계 ― 상기 도전성 영역은 상기 메모리 게이트 구조물에 전기적으로 결합됨 ― ; 및
    상기 도전성 영역 위에 콘택 플러그를 형성하는 단계 ― 상기 콘택 플러그는 상기 도전성 영역에 전기적으로 결합됨 ―
    를 더 포함하는 방법.
  10. 장치에 있어서,
    기판 위의 제어 게이트 구조물;
    상기 기판 위의 메모리 게이트 구조물 ― 상기 제어 게이트 구조물과 상기 메모리 게이트 구조물 사이에 전하 저장층이 형성됨 ― ;
    상기 메모리 게이트 구조물의 측벽을 따르는 제1 스페이서;
    상기 제어 게이트 구조물의 측벽을 따르는 제2 스페이서;
    상기 메모리 게이트 구조물의 상부면 위의 산화물층;
    상기 산화물층 위의 상부 스페이서;
    상기 메모리 게이트 구조물에 인접하여 상기 기판 내에 형성된 제1 드레인/소스 영역; 및
    상기 제어 게이트 구조물에 인접하여 상기 기판 내에 형성된 제2 드레인/소스 영역
    을 포함하는 장치.
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