KR20140134375A - 반도체 기판, 발광 소자 및 전자 소자 - Google Patents

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Abstract

반도체 기판은 기판 상에 제1 도전형 반도체층과, 기판과 제1 도전형 반도체층 사이에 배치된 제어층을 포함한다. 제어층은 Al을 포함하는 제1 질화물 반도체층과, 제1 질화물 반도체층 상에 배치된 다수의 나노 구조물과, 제1 질화물 반도체층 상에 배치되고, Ga을 포함하는 제2 질화물 반도체층을 포함한다.

Description

반도체 기판, 발광 소자 및 전자 소자{Semiconductor substrate, light emitting device, and Electronic device}
실시예는 반도체 기판에 관한 것이다.
실시예는 발광 소자에 관한 것이다.
실시예는 전자 소자에 관한 것이다.
화합물 반도체 재질을 이용한 다양한 전자 소자나 발광 소자가 개발되고 있다.
전자 소자로는 태양 전지, 광 검출기 또는 전력 소자가 사용될 수 있다.
이러한 전자 소자나 발광 소자는 반도체 기판을 기반으로 제조될 수 있다. 반도체 기판은 성장 기판과 그 위에 성장되는 화합물 반도체층을 포함한다.
이러한 반도체 기판에서, 성장 기판과 화합물 반도체층 사이에 격자 상수 및 열 팽창 계수로 인해 다양한 결함이 발생될 수 있다.
종래의 반도체 기판은 성장 기판과 화합물 반도체층 간의 격자 상수 차이로 인해 전위(dislocation)이 발생되어 결정성이 악화되는 문제가 있다.
아울러, 성장 기판과 화합물 반도체층 간의 열 팽창 계수 차이로 응력(strain)이 발생되고, 이러한 응력에 의해 화합물 반도체층에 크랙(cracks)이 발생되거나 성장 기판이 깨진다.
이와 같이, 종래의 반도체 기판은 화합물 반도체층에 크랙이 발생되기 때문에, 발광 소자나 전자 소자로서의 실질적인 기능을 하는 반도체층를 양질로 두껍게 성장시킬 수 없는 문제가 있다.
실시예는 신뢰성을 확보할 수 있는 반도체 기판을 제공한다.
실시예는 전위를 차단하여 결정성을 향상시킬 수 있는 반도체 기판을 제공한다.
실시예는 응력을 제어하여 크랙을 방지하여 수율을 향상시킬 수 있는 반도체 기판을 제공한다.
실시예는 반도체 기판을 이용한 발광 소자를 제공한다.
실시예는 반도체 기판을 이용한 전자 소자를 제공한다.
제1 실시예에 따르면, 반도체 기판은, 기판; 상기 기판 상에 제1 도전형 반도체층; 및 상기 기판과 상기 제1 도전형 반도체층 사이에 배치된 제어층을 포함하고, 상기 제어층은, Al을 포함하는 제1 질화물 반도체층; 상기 제1 질화물 반도체층 상에 배치된 다수의 나노 구조물; 및 상기 제1 질화물 반도체층 상에 배치되고, Ga을 포함하는 제2 질화물 반도체층을 포함한다.
제2 실시예에 따르면, 발광 소자는, 제1 실시예에 의한 반도체 기판; 상기 반도체 기판 상에 배치된 활성층; 및 상기 활성층 상에 배치되고 상기 반도체 기판의 상기 제1 도전형 반도체층의 제1 도펀트와 반대 극성인 제2 도펀트를 포함하는 제2 도전형 반도체층을 포함한다.
제3 실시예에 따르면, 전자 소자는, 제1 실시예에 의한 반도체 기판; 상기 반도체 기판의 양측 영역 상에 배치되고 상기 반도체 기판의 상기 제1 도전형 반도체층의 제1 도펀트와 반대 극성인 제2 도펀트를 포함하는 제2 도전형 반도체층; 상기 반도체 기판의 중앙 영역 상에 배치된 채널층; 상기 채널층 상에 배치된 게이트 전극; 및 상기 반도체 기판의 양측 영역 상에 배치된 상기 제2 도전형 반도체층 상에 형성된 소오스 전극 및 드레인 전극을 포함한다.
실시예에 따르면, 성장 기판과 도전형 반도체층 사이에 제어층을 형성하여, 응력을 제어하여 성장 기판의 깨짐과 크랙을 방지할 수 있다.
실시예에 따르면, 성장 기판과 도전형 반도체층 사이에 형성된 제어층에 의해 아래로부터 발생되어 위로 올라오는 전위가 차단되어 전위가 더 이상 도전형 반도체층으로 올라가지 않게 되어 도전형 반도체층의 결정성이 향상될 수 있다.
도 1은 실시예에 따른 반도체 기판을 도시한 단면도이다.
도 2는 제1 실시예에 따른 제어층을 도시한 단면도이다.
도 3은 제2 실시예에 따른 제어층을 도시한 단면도이다.
도 4는 제3 실시예에 따른 제어층을 도시한 단면도이다.
도 5는 제4 실시예에 따른 제어층을 도시한 단면도이다.
도 6은 제5 실시예에 따른 제어층을 도시한 단면도이다.
도 7은 제6 실시예에 따른 제어층을 도시한 단면도이다.
도 8은 제7 실시예에 따른 제어층을 도시한 단면도이다.
도 9는 제8 실시예에 따른 제어층을 도시한 단면도이다.
도 10은 실시예에 따른 발광 소자를 도시한 단면도이다.
도 11은 실시예에 따른 발광 소자 패키지를 도시한 단면도이다.
도 12는 실시예에 따른 MOSFET를 도시한 단면도이다.
발명에 따른 실시 예의 설명에 있어서, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)는 두개의 구성 요소들이 서로 직접 접촉되거나 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 배치되어 형성되는 것을 모두 포함한다. 또한 “상(위) 또는 하(아래)”으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
도 1은 실시예에 따른 반도체 기판을 도시한 단면도이다.
도 1을 참조하면, 실시예에 따른 반도체 기판(10)은 성장 기판(1), 제어층(7) 및 도전형 반도체층(9)을 포함할 수 있다.
실시예에 따른 반도체 기판(10)은 상기 성장 기판(1)과 상기 제어층(7) 사이에 버퍼층(3)을 더 포함할 수 있다.
실시에에 따른 반도체 기판(10)은 상기 성장 기판(1)과 상기 제어층(7) 사이 또는 상기 버퍼층(3)과 상기 제어층(7) 사이에 비 도전형 반도체층(5)을 더 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 버퍼층(3), 상기 비 도전형 반도체층(5), 상기 제어층(7) 및 상기 도전형 반도체층(9)은 II-VI족 또는 III-V족 화합물 반도체 재질로 이루어지는 AlxInyGa(1-x-y)N(0<x<1, 0<y<1, 0<x+y<1)로 형성될 수 있다. 예컨대, 상기 버퍼층(3), 상기 비 도전형 반도체층(5), 상기 제어층(7) 및 상기 도전형 반도체층(9)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 및 AlInN로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 버퍼층(3), 상기 비 도전형 반도체층(5), 상기 제어층(7) 및 상기 도전형 반도체층(9)은 단일 장비, 예컨대 MOCVD 장비를 이용하여 일괄적으로 그리고 순차적으로 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 즉, MOCVD 장치의 챔버 속에 상기 성장 기판(1)을 로딩하여 안착시킨 다음, II-VI족 또는 III-V족 화합물 반도체 재질의 순 원료, 트리메틸갈륨(TMGa), 트리메틸인듐(TMIn), 트리메틸알루미늄(TMAl), 암모니아 가스(NH3), 질소 가스(N2) 등을 주입하여, 상기 버퍼층(3), 상기 비 도전형 반도체층(5), 상기 제어층(7) 및 상기 도전형 반도체층(9)이 형성될 수 있다. 상기 도전형 반도체층(9)은 위의 순 원료(raw material) 이외에 도펀트로 사용되기 위해, 예컨대 실란 가스(SiH4)(n형 도펀트) 또는 비세틸 사이클로 펜타디에닐 마그네슘(EtCp2Mg) 등이 더 주입될 수 있다.
실시예에 따른 반도체 기판(10)은 그 위에 추가적인 층들이 더 형성되어, 발광 소자나 전자 소자로 제조될 수 있다. 다시 말해, 실시예에 따른 반도체 기판(10)은 발광 소자나 전자 소자를 제조하기 위한 기판 부재로 사용될 수 있다. 따라서, 상기 반도체 기판(10)에 발생될 수 있는 결함, 예컨대 전위(11)(dislocation), 피트(13)(pit), 크랙(crack), 응력 불균형(non-uniform stress)을 최소화시키거나 완전히 없애는 것이 중요하다.
상기 성장 기판(1)은 상기 도전형 반도체층(9)을 성장시키는 한편 상기 도전형 반도체층(9)을 지지하는 역할을 하며, 반도체 물질의 성장에 적합한 물질로 형성될 수 있다. 상기 성장 기판(1)은 상기 도전형 반도체층(9)의 격자 상수와 유사하고 열적 안정성을 갖는 재질로 형성될 수 있으며, 전도성 기판, 화합물 반도체 기판 및 절연성 기판 중 하나일 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 상기 성장 기판(1)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, GaP, InP 및 Ge로 이루어지는 그룹으로부터 선택된 적어도 하나로 형성될 수 있다.
상기 성장 기판(1)은 도전성을 갖도록 도펀트를 포함할 수도 있지만, 이에 대해서는 한정하지 않는다. 상기 도펀트를 포함하는 상기 성장 기판(1)은 전극층으로 사용될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 도전형 반도체층(9)과 비슷한 격자 상수를 갖는 성장 기판(1)을 사용한다 하더라도, 여전히 상기 성장 기판(1)과 상기 도전형 반도체층(9) 사이에는 격자 상수 차이 및 열 팽창률 차이가 존재하여, 전위(11)나 크랙과 같은 결함이 발생될 수 있다.
이러한 결함을 줄여주기 위해, 상기 성장 기판(1)과 상기 도전형 반도체층(9) 사이에 버퍼층(3)이 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 버퍼층(3)은 상기 성장 기판(1)과 상기 도전형 반도체층(9) 사이의 격자 상수 차이를 완화시켜 주거나 상기 성장 기판(1)의 물질이 상기 도전형 반도체층(9)으로 확산되는 것을 방지하여 줄 수 있다. 또한, 상기 버퍼층(3)은 상기 성장 기판(1)의 상면에 결함(melt-back) 현상에 의해 리세스가 형성되는 것을 방지하여 주거나 응력을 제어하여 도전형 반도체층(9)에 크랙이 발생되거나 성장 기판(1)이 깨지는 것을 방지하여 줄 수 있지만, 이에 대해서는 한정하지 않는다.
상기 버퍼층(3)은 위에 언급한 다양한 기능을 충족하기 위해 Al을 포함하는 화합물 반도체 재질로 형성될 수 있다. 예컨대, 상기 버퍼층(3)은 AlN 또는 InAlGaN을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 비 도전형 반도체층(5)이 상기 버퍼층(3) 상에 형성될 수 있다. 상기 비 도전형 반도체층(5)은 우수한 결정성을 얻고 표면의 평탄화하기 위해 형성될 수 있다.
아울러, 상기 비 도전형 반도체층(5)은 그 위에 형성되는 도전형 반도체층(9)을 용이하게 형성하기 위한 시드층으로서의 역할을 할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 도전형 반도체층(9)은 도펀트를 포함할 수 있다. 예컨대, 상기 도전형 반도체층(9)은 n형 도펀트를 포함하는 n형 반도체층일 수 있지만, 이에 대해서는 한정하지 않는다. 상기 n형 도펀트는 Si, Ge, Sn, Se 및 Te 중 적어도 하나를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 도전형 반도체층(9)은 전자를 생성하는 도전층일 수 있지만, 이에 대해서는 한정하지 않는다. 상기 도전형 반도체층(9)은 2㎛ 이상으로 두껍게 형성될 수 있다.
하지만, 상기 도전형 반도체층(9)과 상기 성장 기판(1) 사이에 격자 상수 차이 및 열팽창 차이로 인해 응력(stress)가 발생하고, 이러한 응력에 의해 상기 도전형 반도체층(9)에 크랙이 발생되거나 상기 성장 기판(1)이 깨지게 될 수 있다. 따라서, 상기 도전형 반도체층(9)의 두께는 이러한 응력을 제어 정도에 의해 결정될 수 있다.
실시예에 따르면, 응력을 제어하여 성장 기판(1)의 깨짐과 크랙을 방지할 수 있도록 상기 성장 기판(1)과 상기 도전형 반도체층(9) 사이에 제어층(7)이 형성될 수 있다. 아울러, 상기 제어층(7)은 아래로부터 발생되어 위로 올라오는 전위(11)를 차단하여 더 이상 도전형 반도체층(9)으로 올라가지 않도록 하여 상기 도전형 반도체층(9)의 결정성을 향상시킬 수 있다.
도 2는 제1 실시예에 따른 제어층을 도시한 단면도이다.
도 2를 참조하면, 제1 실시예에 따른 제어층(7)은 제1 질화물 반도체층(15), 다수의 나노 구조물(17) 및 제2 질화물 반도체층(19)을 포함할 수 있다.
상기 제1 질화물 반도체층(15) 및 상기 제2 질화물 반도체층(19)은 반도체층은 II-VI족 또는 III-V족 화합물 반도체 재질로 이루어지는 AlxInyGa(1-x-y)N(0<x<1, 0<y<1, 0<x+y<1)로 형성될 수 있다. 예컨대, 상기 버퍼층(3), 상기 비 도전형 반도체층(5), 상기 제어층(7) 및 상기 도전형 반도체층(9)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 및 AlInN로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제1 질화물 반도체층(15)은 예컨대 Al 기반 질화물 반도체층일 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대 상기 제1 질화물 반도체층(15)은 AlN 또는 AlGaN일 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제2 질화물 반도체층(19)은 예컨대 Ga 기반 질화물 반도체층일 수 있지만, 이에 대해서는 한정하지 않는다, 예컨대 상기 제2 질화물 반도체층(19)은 GaN 또는 AlGaN일 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제1 및 제2 질화물 반도체층(19) 중 적어도 하나의 질화물 반도체층은 도펀트를 포함하거나 포함하지 않을 수 있다.
상기 비 도전형 반도체층(5)에서 발생된 전위(11)는 상기 제1 질화물 반도체층(15)으로 타고 올라갈 수 있다. 이러한 경우, 상기 제1 질화물 반도체층(15)에도 전위(11)가 발생될 수 있다. 상기 제1 질화물 반도체층의 상면에는 내부로 움푹 들어간 피트(13)(pit)가 형성될 수도 있고 상기 제1 질화물 반도체층(15)의 상하면이 관통되는 핀 홀(pin hole)(미도시)이 형성될 수 있다.
상기 제1 질화물 반도체층(15)의 상면이나 내부에 다수의 나노 구조물(17)이 형성될 수 있다. 여기서, 내부라 함은 피트(13)나 핀 홀을 의미할 수 있다. 상기 나노 구조물(17)은 랜덤(random)하게 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
. 상기 나노 구조물(17)은 수평 방향을 따라 서로 간에 이격되도록 배치될 수 있다. 상기 각 나노 구조물(17)은 높이 측정이 되지 않을 정도로 매우 얇을 수 있다. 상기 각 나노 구조물(17)은 랜덤하게 형성되므로, 서로 상이한 높이를 가질 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 상기 나노 구조물(17)의 두께는 3Å 내지 50Å 이하일 수 있지만, 이에 대해서는 한정하지 않는다.
상기 나노 구조물(17)은 SiN을 포함하는 IV-V족 화합물 반도체 재질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 나노 구조물(17)은 하나 또는 둘 이상의 집합체 형태로 형성될 수 있지만, 상기 제1 질화물 반도체층(15)의 전 영역을 덮는 막(film)이나 층(layer) 형태로는 형성되지 않는다. 이는 상기 나노 구조물(17)이 제2 질화물 반도체층(19)을 형성하기 위한 시드층으로 사용될 수 없기 때문이다. 상기 나노 구조물(17)의 직경은 발광 소자의 종류나 사이즈에 따라 수 nm 내지 수백 nm로 다양하게 선택될 수 있다.
상기 제2 질화물 반도체층(19)은 상기 제1 질화물 반도체층(15) 및 상기 나노 구조물(17) 상에 형성될 수 있다.
상기 제2 질화물 반도체층(19)은 상기 나노 구조물(17) 상에서는 용이하지 성장되지 않게 된다. 따라서, 상기 나노 구조물(17)이 상기 제1 질화물 반도체층(15)의 상면에 국부적으로 형성되도록 하여 상기 제1 질화물 반도체층(15)이 상기 나노 구조물(17)에 의해 노출될 수 있다. 이에 따라, 상기 노출된 제1 질화물 반도체층(15)을 시드로 하여 상기 제2 질화물 반도체층(19)이 용이하게 성장될 수 있다.
상기 나노 구조물(17)은 상기 제1 질화물 반도체층(15)의 상면, 피트(13) 또는 핀 홀 내에 랜덤하게 형성될 수 있다. 상기 나노 구조물(17)은 피트(13)나 핀 홀 내부를 완전하게 채우도록 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 나노 구조물(17)에 의해 상기 제1 질화물 반도체층(15)의 상면에 노출된 전위(11)가 막히는 한편, 상기 나노 구조물(17)이 제1 질화물 반도체층(15)의 상면에 형성된 피트(13) 그리고 상하로 관통된 핀 홀에 채워진다. 따라서, 상기 나노 구조물(17)에 의해 상기 제1 질화물에 존재하는 결함이 제거될 수 있다.
예컨대, 상기 제1 질화물 반도체층(15), 상기 나노 구조물(17) 및 상기 제2 질화물 반도체층(19)은 모두 예컨대 MOCVD 장비를 이용하여 일괄적으로 형성될 수 있다.
예컨대, 먼저 MOCVD 장비의 챔버에 트리메틸알루미늄(TMAl), 암모니아(NH3) 및 질소 가수(N2)를 주입하여 AlN을 포함하는 제1 질화물 반도체층(15)이 형성될 수 있다. 이어서, 동일 MOCVD 장비의 챔버에 실란가스(SiH4), 암모니아(NH4) 및 질소 가스(N2)를 주입하여 SiN를 포함하는 나노 구조물(17)이 형성될 수 있다. 이어서, 동일 MOCVD 장비의 챔버에 트리메틸갈륨(TMGa), 암모니아(NH3) 및 질소 가스(N2)를 주입하여 제2 질화물 반도체층(19)이 형성될 수 있다.
상기 제1 질화물 반도체층(15)의 두께는 1nm 내지 150nm일 수 있지만, 이에 대해서는 한정하지 않는다. 상기 제2 질화물 반도체층(19)의 두께는 10nm 내지 3㎛일 수 있지만, 이에 대해서는 한정하지 않는다. 다시 말해, 상기 제2 질화물 반도체층(19)의 두께는 상기 제1 질화물 반도체층(15)의 두께의 10배 내지 20배일 수 있지만, 이에 대해서는 한정하지 않는다.
앞서 언급한 바와 같이, 상기 제2 질화물 반도체층(19)은 상기 제1 질화물 반도체층(15) 상에서는 성장이 용이하지만, 상기 나노 구조물(17) 상에서는 성장이 용이하지 않게 된다. 따라서, 상기 제2 질화물 반도체층(19)은 상기 나노 구조물(17) 사이의 상기 제1 질화물 반도체층(15) 위로 상부 방향으로 1차 성장되고, 이어서 상기 나노 구조물(17) 위로 수평 방향 그리고 상기 제3 반도체층 위로 수직 방향으로 2차 성장될 수 있다. 즉, 상기 제2 질화물 반도체층(19)은 ELO(epitaxial lateral overgrowth) 공정으로 성장될 수 있다.
따라서, 상기 제1 질화물 반도체층(15)을 타고 올라온 전위(11)는 제2 질화물 반도체층(19)에서 수평 방향으로의 2차 성장에 의해 구부러지므로(bending), 전위(11)가 더 이상 상부 방향으로 진행되지 않게 되어 전위(11) 차단이 가능하다.
나노 구조물(17)들 사이에는 제2 질화물 반도체층(19)이 형성되지 않게 되므로, 피트(13)나 핀 홀 내부에 형성된 나노 구조물(17) 사이는 공기로 채워질 수 있다. 따라서, 상기 제2 질화물 반도체층(19)의 상면에 형성된 나노 구조물(17) 또는 피트(13)나 핀 홀 내부에 형성된 나노 구조물(17)과 공기는 상기 제2 질화물 반도체층(19)과 서로 상이한 굴절률을 가지게 되므로, 광이 나노 구조물(17)이나 공기에 의해 굴절되어 광이 산란되거나 반사될 수 있다.
상기 제1 질화물 반도체층(15)과 상기 제2 질화물 반도체층(19)이 수축형 응력(compressive stress)를 가지게 되어, 상기 제1 및 제2 질화물 반도체층(19)에 의한 수축형 응력이 후공정에 의한 반도체 기판(10)의 냉각시의 인장형 응력(tensile stress)과 응력 평형이 되어 상기 도전형 기판에 발생되는 크랙이 방지되고 상기 성장 기판(1)이 깨지지 않게 된다. 여기서, 응력 평형이란 수축형 응력의 세기와 인장형 응력의 세기가 같거나 거의 유사한 것을 의미할 수 있다. 예컨대, 측정시 수축형 응력은 (-)의 방향으로 표시되고, 인장형 응력은 (+) 방향으로 표시될 수 있다. 이러한 경우, 응력 평형이 되면, 제로(0)이나 거의 제로에 근접한 응력 세기가 측정될 수 있다.
도 3은 제2 실시예에 따른 제어층을 도시한 단면도이다.
제2 실시예는 제1 질화물 반도체층(15), 다수의 나노 구조물(17) 및 제2 질화물 반도체층(19)을 1 주기(A)로 하여 이를 B회 반복 형성한 것을 제외하고는 제1 실시예와 유사하다. 제2 실시예에서 제1 실시예와 동일한 기능이나 동일한 형상을 갖는 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명을 생략한다.
도 3을 참조하면, 제2 실시예에 따른 제어층(7A)은 제1 질화물 반도체층(15), 다수의 나노 구조물(17) 및 제2 질화물 반도체층(19)을 1 주기(A)로 하여 B회 반복 형성될 수 있다. 여기서, B회는50회 이하일 수 있지만, 이에 대해서는 한정하지 않는다.
제2 실시예에 따른 제어층(7A)은 상기 제1 질화물 반도체층(15), 상기 다수의 나노 구조물(17) 및 상기 제2 질화물 반도체층(19)가 B회 형성된 초격자 구조(superlattice structure)로 갖도록 매우 얇은 두께로 형성할 수 있다.
앞서 언급한 바와 같이, 상기 제1 질화물 반도체층(15)의 두께는 1nm 내지 150nm일 수 있지만, 이에 대해서는 한정하지 않는다. 상기 제2 질화물 반도체층(19)의 두께는 10nm 내지 3㎛일 수 있지만, 이에 대해서는 한정하지 않는다. 상기 나노 구조물(17)은 수평 방향을 따라 서로 간에 이격되도록 배치될 수 있다. 상기 각 나노 구조물(17)은 높이 측정이 되지 않을 정도로 매우 얇을 수 있다. 상기 각 나노 구조물(17)은 랜덤하게 형성되므로, 서로 상이한 높이를 가질 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 상기 나노 구조물(17)의 두께는 3Å 내지 50Å 이하일 수 있지만, 이에 대해서는 한정하지 않는다.
제2 실시예는 B회의 주기를 갖는 제1 질화물 반도체층(15), 나노 구조물(17) 및 제2 질화물 반도체층(19)을 형성함으로써, 수축형 응력을 더욱 강화하여 반도체 기판(10)의 냉각시의 인장형 응력(tensile stress)과 응력 평형이 되도록 응력 제어가 용이할 수 있다.
아울러, 제2 실시예는 제2 질화물 반도체층(19)에 의해 전위(11)가 기울어져, 전위(11)가 더 이상 위로 올라가지 못하게 되는데, 이러한 제2 질화물 반도체층(19) 또한 B회 형성됨으로써 더욱 더 전위(11) 차단이 완벽해지게 된다. 즉, 제1 주기의 제2 질화물 반도체층(19)에 의해 차단되지 않은 전위(11)가 발생된다 하더라고, 제2 주기의 질화물 반도체층에 의해 이러한 전위(11)가 차단될 수 있다. 만일 제2 주기의 제2 질화물 반도체층(19)에 의해 차단되지 않은 전위(11)는 제3 주기의 제2 질화물 반도체층(19)에 의해 차단될 수 있다.
도 4는 제3 실시예에 따른 제어층을 도시한 단면도이다.
제3 실시예는 제2 질화물 반도체층(19) 상에 제3 질화물 반도체층(21)이 형성되는 것을 제외하고는 제1 실시예와 거의 유사하다. 제2 실시예에서 제1 실시예와 동일한 기능이나 동일한 형상을 갖는 동일한 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명은 생략한다.
도 4를 참조하면, 제3 실시예에 따른 제어층(7B)은 제1 질화물 반도체층(15), 다수의 나노 구조물(17), 제2 질화물 반도체층(19) 및 제3 질화물 반도체층(21)을 포함할 수 있다.
상기 제1 질화물 반도체층(15), 상기 나노 구조물(17) 및 상기 제2 질화물 반도체층(19)은 기능이나 형상 측면에서 제1 실시예와 실질적으로 동일하므로, 상세한 설명은 생략한다.
제3 질화물 반도체층(21)은 예컨대 Ga 기반 질화물 반도체층일 수 있지만, 이에 대해서는 한정하지 않는다, 예컨대 상기 제3 질화물 반도체층(21)은 GaN 또는 AlGaN일 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제2 질화물 반도체층(19) 및 상기 제3 질화물 반도체층(21)과 동일한 종류의 화합물 반도체 재질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대 상기 제2 질화물 반도체층(19) 및 상기 제3 질화물 반도체층(21)은 GaN을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제3 질화물 반도체층(21)은 도펀트를 포함할 수 있다. 예컨대, 상기 도펀트는 Si, Ge, Sn, Se 및 Te 중 적어도 하나를 포하는 n형 도펀트일 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제3 질화물 반도체층(21)의 두께는 10nm 내지 3㎛일 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제3 질화물 반도체층(21)의 두께는 상기 제2 질화물 반도체층(19)의 두께와 동일하거나 이와 유사할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제3 질화물 반도체층(21)은 수축형 응력의 세기가 증가되도록 저농도의 도펀트를 포함할 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 상기 제3 질화물 반도체층(21)의 도펀트 농도는 1E18/cm3 이하일 수 있지만, 이에 대해서는 한정하지 않는다.
따라서, 제3 질화물 반도체층(21)은 단 1개라도 도펀트가 있으면 되고, 최대 1E18/cm3의 도펀트를 가질 수 있지만, 이에 대해서는 한정하지 않는다. 즉, 상기 제3 질화물 반도체층(21)의 도펀트 농도는 1/cm3 내지 11E18/cm3일 수 있지만, 이에 대해서는 한정하지 않는다.
만일 상기 제3 질화물 반도체층(21)에 고농도의 도펀트가 포함되는 경우, 상기 제3 질화물 반도체층(21)은 인장형 응력을 가지게 되고, 이는 나중에 반도체 기판(10)의 냉각시에 응력 평형이 되지 않게 하는 요인이 될 수 있다.
제3 실시예는 제1 실시예에 더하여, 제3 질화물 반도체층(21)이 추가되고, 제3 질화물 반도체층(21)에 의해 수축형 응력의 세기를 증가시켜 주어, 응력 평형을 유지하기 용이하게 하여 줄 수 있다.
도 5는 제4 실시예에 따른 제어층을 도시한 단면도이다.
제4 실시예는 제1 질화물 반도체층(15), 다수의 나노 구조물(17), 제2 질화물 반도체층(19) 및 제3 질화물 반도체층(21)을 1 주기(C)로 하여 이를 D회 반복 형성한 것을 제외하고는 제3 실시예와 유사하다. 제4 실시예에서 제3 실시예와 동일한 기능이나 동일한 형상을 갖는 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명을 생략한다.
도 5를 참조하면, 제4 실시예에 따른 제어층(7C)은 제1 질화물 반도체층(15), 다수의 나노 구조물(17), 제2 질화물 반도체층(19) 및 제3 질화물 반도체층(21)을 1 주기(C)로 하여 D회 반복 형성될 수 있다. 여기서, D회는50회 이하일 수 있지만, 이에 대해서는 한정하지 않는다.
제4 실시예에 따른 제어층(7C)은 상기 제1 질화물 반도체층(15), 상기 다수의 나노 구조물(17), 상기 제2 질화물 반도체층(19) 및 제3 질화물 반도체층(21)이 D회 형성된 초격자 구조(superlattice structure)로 갖도록 매우 얇은 두께로 형성할 수 있다.
제4 실시예는 D회의 주기를 갖는 제1 질화물 반도체층(15), 나노 구조물(17), 제2 질화물 반도체층(19) 및 제3 질화물 반도체층(21)을 형성함으로써, 수축형 응력을 더욱 강화하여 반도체 기판(10)의 냉각시의 인장형 응력(tensile stress)과 응력 평형이 되도록 응력 제어가 용이할 수 있다.
제4 실시예는 제2 질화물 반도체층(19)에 의해 전위(11)가 기울어져, 전위(11)가 더 이상 위로 올라가지 못하게 되는데, 이러한 제2 질화물 반도체층(19) 또한 B회 형성됨으로써 더욱 더 전위(11) 차단이 완벽해지게 된다. 즉, 제1 주기의 제2 질화물 반도체층(19)에 의해 차단되지 않은 전위(11)가 발생된다 하더라고, 제2 주기의 질화물 반도체층에 의해 이러한 전위(11)가 차단될 수 있다. 만일 제2 주기의 제2 질화물 반도체층(19)에 의해 차단되지 않은 전위(11)는 제3 주기의 제2 질화물 반도체층(19)에 의해 차단될 수 있다.
제4 실시예는 각 주기(C)마다 수축형 응력의 세기를 강화한 제3 질화물 반도체층(21)을 형성하고 이러한 제3 질화물 반도체층(21)이 D회 누적됨으로써, 수축형 응력의 세기를 키워주어, 응력 제어를 보다 용이하게 하여 줄 수 있다.
도 6은 제5 실시예에 따른 제어층을 도시한 단면도이다.
제5 실시예는 제1 질화물 반도체층(15), 다수의 나노 구조물(17) 및 제2 질화물 반도체층(19) 또한 반복 형성하는 것을 제외하고는 제4 실시예와 유사하다. 제5 실시예에서 제3 및/또는 제4 실시예와 동일한 기능이나 동일한 형상을 갖는 동일한 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명은 생략한다.
도 6을 참조하면, 제5 실시예에 따른 제어층(7D)은 제1 질화물 반도체층(15), 다수의 나노 구조물(17) 및 제2 질화물 반도체층(19)을 1 주기(E)로 하여 F회 반복 형성되고, 상기 제1 질화물 반도체층(15), 상기 다수의 나노 구조물(17), 상기 제2 질화물 반도체층(19) 및 제3 질화물 반도체층(21)을 1 주기(G)로 하여 H회 반복 형성될 수 있다. 여기서, F회 및/또는 H회는50회 이하일 수 있지만, 이에 대해서는 한정하지 않는다.
도 7은 제6 실시예에 따른 제어층을 도시한 단면도이다.
제6 실시예는 제2 질화물 반도체층(19) 상에 제4 질화물 반도체층(23)이 형성되는 것을 제외하고는 제1 실시예와 거의 유사하다. 제6 실시예에서 제1 실시예와 동일한 기능이나 동일한 형상을 갖는 동일한 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명은 생략한다.
도 7을 참조하면, 제6 실시예에 따른 제어층(7E)은 제1 질화물 반도체층(15), 다수의 나노 구조물(17), 제2 질화물 반도체층(19) 및 제4 질화물 반도체층(23)을 포함할 수 있다.
상기 제1 질화물 반도체층(15), 상기 나노 구조물(17) 및 상기 제2 질화물 반도체층(19)은 기능이나 형상 측면에서 제1 실시예와 실질적으로 동일하므로, 상세한 설명은 생략한다.
상기 제4 질화물 반도체층(23)은 예컨대 Ga 기반 질화물 반도체층일 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 상기 제4 질화물 반도체층(23)은 GaN 또는 AlGaN일 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제4 질화물 반도체층(23) 및 상기 제2 질화물 반도체층과 동일한 종류의 화합물 반도체 재질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대 상기 제4 질화물 반도체층(23) 및 상기 제2 질화물 반도체층은 GaN을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제4 질화물 반도체층(23)은 도펀트를 포함하지 않을 수 있다. 즉, 상기 제4 질화물 반도체층(23)은 도펀트를 포함하지 않은 비 도전형 질화물 반도체층일 수 있다.
상기 제4 질화물 반도체층(23)의 두께는 10nm 내지 3㎛일 수 있지만, 이에 대해서는 한정하지 않는다. 상기 제4 질화물 반도체층(23)의 두께는 적어도 상기 제2 질화물 반도체층(19)의 두께의 1배 내지 3배일 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제4 질화물 반도체층(23)은 상기 제1 질화물 반도체층(15)과 상기 제2 질화물 반도체층(19)에 의한 막질이 좋지 않게 되는 것을 보완하여 줄 수 있다. 즉, 상기 제4 질화물 반도체층(23)은 상기 제2 질화물 반도체층(19) 상에 우수한 막질을 유지하여 성장됨으로써, 상기 제4 질화물 반도체츠의 상면의 표면 거질기를 최소화하여 평탄한 면을 가질 수 있다.
제6 실시예는 제1 실시예에 더하여, 제4 질화물 반도체층(23)이 추가되고, 제4 질화물 반도체층(23)에 의해 평탄한 면을 형성하여 주어 그 위에 형성되는 도전형 반도체층(9)이 우수한 막질과 평탄한 면을 가지도록 할 수 있다.
도 8은 제7 실시예에 따른 제어층을 도시한 단면도이다.
제7 실시예는 제1 질화물 반도체층(15), 다수의 나노 구조물(17), 제2 질화물 반도체층(19) 및 제4 질화물 반도체층(23)을 1 주기(I)로 하여 이를 J회 반복 형성한 것을 제외하고는 제6 실시예와 유사하다. 제7 실시예에서 제6 실시예와 동일한 기능이나 동일한 형상을 갖는 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명을 생략한다.
도 8을 참조하면, 제7 실시예에 따른 제어층(7F)은 제1 질화물 반도체층(15), 다수의 나노 구조물(17), 제2 질화물 반도체층(19) 및 제4 질화물 반도체층(23)을 1 주기(I)로 하여 J회 반복 형성될 수 있다. 여기서, J회는50회 이하일 수 있지만, 이에 대해서는 한정하지 않는다.
제7 실시예에 따른 제어층(7F)은 상기 제1 질화물 반도체층(15), 상기 다수의 나노 구조물(17), 상기 제2 질화물 반도체층(19) 및 제4 질화물 반도체층(23)이 J회 형성된 초격자 구조(superlattice structure)로 갖도록 매우 얇은 두께로 형성할 수 있다.
제7 실시예는 J회의 주기를 갖는 제1 질화물 반도체층(15), 나노 구조물(17), 제2 질화물 반도체층(19) 및 제4 질화물 반도체층(23)을 형성함으로써, 수축형 응력을 더욱 강화하여 반도체 기판(10)의 냉각시의 인장형 응력(tensile stress)과 응력 평형이 되도록 응력 제어가 용이할 수 있다.
제7 실시예는 제2 질화물 반도체층(19)에 의해 전위(11)가 기울어져, 전위(11)가 더 이상 위로 올라가지 못하게 되는데, 이러한 제2 질화물 반도체층(19) 또한 B회 형성됨으로써 더욱 더 전위(11) 차단이 완벽해지게 된다.
제7 실시예는 각 주기(I)마다 평탄한 면을 갖는 제4 도전형 질화물 반도체층을 형성하고 이러한 제4 질화물 반도체층(23)이 J회 누적됨으로써, 더욱 더 막질이 우수한 도전형 반도체층(9)이 형성되어 광학적 특성 및 전기적 특성이 향상될 수 있다.
도 9는 제8 실시예에 따른 제어층을 도시한 단면도이다.
제8 실시예는 제1 질화물 반도체층(15), 다수의 나노 구조물(17) 및 제2 질화물 반도체층(19) 또한 반복 형성하는 것을 제외하고는 제7 실시예와 유사하다. 제8 실시예에서 제6 및/또는 제7 실시예와 동일한 기능이나 동일한 형상을 갖는 동일한 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명은 생략한다.
도 9를 참조하면, 제8 실시예에 따른 제어층(7G)은 제1 질화물 반도체층(15), 다수의 나노 구조물(17) 및 제2 질화물 반도체층(19)을 1 주기(K)로 하여 L회 반복 형성되고, 상기 제1 질화물 반도체층(15), 상기 다수의 나노 구조물(17), 상기 제2 질화물 반도체층(19) 및 제4 질화물 반도체층(23)을 1 주기(M)로 하여 N회 반복 형성될 수 있다. 여기서, L회 및/또는 N회는50회 이하일 수 있지만, 이에 대해서는 한정하지 않는다.
도 10은 실시예에 따른 발광 소자를 도시한 단면도이다.
실시예에 따른 발광 소자(100)는 제1 내지 제8 실시예에 따른 반도체 기판(10)을 이용하여 제조될 수 있다. 실시예에서 제1 내지 제8 실시예에 따른 반도체 기판(10)과 동일한 기능이나 동일한 형상을 갖는 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명은 생략한다.
도 10을 참조하면, 실시예에 따른 발광 소자(100)는 성장 기판(1), 버퍼층(3), 비 도전형 반도체층(5), 제어층(7), 제1 도전형 반도체층(9), 활성층(25) 및 제2 도전형 반도체층(27)을 포함할 수 있다.
상기 성장 기판(1), 상기 버퍼층(3), 상기 비 도전형 반도체층(5), 상기 제어층(7) 및 상기 제1 도전형 반도체층(9)은 제1 내지 제8 실시예에 따른 반도체 기판(10)일 수 있지만, 이에 대해서는 한정하지 않는다.
상기 성장 기판(1), 상기 버퍼층(3), 상기 비 도전형 반도체층(5) 및 상기 제어층(7)은 이미 설명한 바 있으므로, 자세한 설명은 생략한다.
상기 제1 도전형 반도체층(9), 상기 활성층(25) 및 상기 제2 도전형 반도체층(27)은 발광 구조물(29)을 구성할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제1 도전형 반도체층(9), 상기 활성층(25) 및 상기 제2 도전형 반도체층(27)은 II-VI족 또는 III-V족 화합물 반도체 재질로 이루어지는 AlxInyGa(1-x-y)N(0<x<1, 0<y<1, 0<x+y<1)로 형성될 수 있다. 예컨대, 상기 제1 도전형 반도체층(9), 상기 활성층(25) 및 상기 제2 도전형 반도체층(27)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 및 AlInN로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제1 도전형 반도체층(9)은 앞서 언급한 바와 같이, n형 도펀트를 포함하는 n형 반도체층일 수 있지만, 이에 대해서는 한정하지 않는다. 상기 n형 도펀트는 Si, Ge, Sn, Se 및 Te 중 적어도 하나를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 활성층(25)은 상기 제1 도전형 반도체층(9) 상에 형성될 수 있다. 상기 활성층(25)은 상기 제1 도전형 반도체층(9)의 전자와 상기 제2 도전형 반도체층(27)의 정공의 재결합에 의해 상기 활성층(25)의 형성 물질에 따른 에너지 밴드갭(Energy Band Gap)에 상응하는 파장을 갖는 빛을 방출할 수 있다.
상기 활성층(25)은 다중 양자 우물 구조(MQW), 양자점 구조 또는 양자선 구조 중 어느 하나를 포함할 수 있다. 상기 활성층(25)은 우물층과 배리어층을 한 주기로 하여 우물층과 배리어층이 반복적으로 형성될 수 있다. 상기 우물층과 배리어층의 반복주기는 발광 소자(100)의 특성에 따라 변형 가능하므로, 이에 대해서는 한정하지 않는다.
상기 활성층(25)은 예를 들면, InGaN/GaN의 주기, InGaN/AlGaN의 주기, InGaN/InGaN의 주기 등으로 형성될 수 있다. 상기 배리어층의 밴드갭은 상기 우물층의 밴드갭보다 크게 형성될 수 있다.
상기 제2 도전형 반도체층(27)은 p형 도펀트를 포함하는 p형 반도체층일 수 있지만, 이에 대해서는 한정하지 않는다. 상기 p형 도펀트는 Mg, Zn, Ca, Sr 및 Ba 중 적어도 하나를 포함하지만, 이에 대해서는 한정하지 않는다.
도시되지 않았지만, 상기 발광 구조물(29)의 종류에 따라 상기 제2 도전형 반도체층(27) 상에 반사 전극층 또는 투명 전극층이 형성될 수 있다.
도시되지 않았지만, 상기 제1 도전형 반도체층(9) 상에 제1 전극이 형성되고, 상기 제2 도전형 반도체층(27) 상에 제2 전극이 형성될 수 있다. 아울러, 상기 제1 도전형 반도체층(9) 아래에 제1 전극이 형성되고, 상기 제2 도전형 반도체층(27) 상에 제2 전극이 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 상기 제1 전극은 상기 성장 기판(1)이 제거된 후 상기 제1 도전형 반도체층(9)과 접촉할 수도 있고, 상기 성장 기판(1) 아래에 형성될 수도 있지만, 이에 대해서는 한정하지 않는다. 상기 제2 전극은 광을 반사시킬 수 있는 반사 금속 물질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제1 및 제2 전극은 예컨대 Al, Ti, Cr, Ni, Pt, Au, W, Cu 및 Mo으로 이루어지는 그룹으로부터 선택된 하나 또는 다층 구조를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
도 11은 실시예에 따른 발광 소자 패키지를 도시한 단면도이다.
실시예에 따른 발광 소자 패키지는 도 10의 발광 소자를 이용하여 제조될 수 있다.
도 11을 참조하면, 실시예에 따른 발광 소자 패키지는 몸체와, 상기 몸체에 설치된 제1 전극층(103) 및 제2 전극층(105)과, 상기 몸체에 설치되어 상기 제1 전극층(1030 및 제2 전극층(105)으로부터 전원을 공급받고 도 10에 도시된 발광 소자(100)와, 상기 발광 소자(100)를 포위하는 몰딩부재(113)를 포함한다.
상기 몸체는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있으며, 상기 발광 소자(100)의 주위에 경사면이 형성될 수 있다.
상기 제1 전극층(103) 및 제2 전극층(105)은 서로 전기적으로 분리되며, 상기 발광 소자(100)에 전원을 제공한다.
또한, 상기 제1 및 제2 전극층(103, 105)은 상기 발광 소자(100)에서 발생된 빛을 반사시켜 광 효율을 증가시킬 수 있으며, 상기 발광 소자(100)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.
상기 발광 소자(100)는 상기 제1 전극층(103), 제2 전극층(105) 및 상기 몸체 중 어느 하나 위에 설치될 수 있으며, 와이어 방식, 다이 본딩 방식 등에 의해 상기 제1 및 제2 전극층(103, 105)에 전기적으로 연결될 수 있으나, 이에 대해 한정하지는 않는다.
실시예에서는 한 개의 와이어를 통해 발광 소자(100)를 상기 제1 및 제2 전극층(103, 105) 중 하나의 전극층에 전기적으로 연결시키는 것이 예시되어 있으나, 이에 한정하지 않고 2개의 와이어를 이용하여 발광 소자(100)를 상기 제1 및 제2 전극층(103, 105)에 전기적으로 연결시킬 수도 있으며, 와이어를 사용하지 않고 발광 소자(100)를 상기 제1 및 제2 전극층(103, 105)에 전기적으로 연결시킬 수도 있다.
상기 몰딩부재(113)는 상기 발광 소자(100)를 포위하여 상기 발광 소자(100)를 보호할 수 있다. 또한, 상기 몰딩부재(113)에는 형광체가 포함되어 상기 발광 소자(100)에서 방출된 광의 파장을 변화시킬 수 있다.
실시예에 따른 발광 소자 패키지는 COB(Chip On Board) 타입을 포함하며, 상기 몸체의 상면은 평평하고, 상기 몸체에는 복수의 발광 소자가 설치될 수도 있다.
실시예에 따른 발광 소자(100)나 발광 소자 패키지는 라이트 유닛에 적용될 수 있다. 상기 라이트 유닛은 표시 장치와 조명 장치, 예컨대 조명등, 신호등, 차량 전조등, 전광판, 지시등과 같은 유닛에 적용될 수 있다.
도 12는 실시예에 따른 MOSFET를 도시한 단면도이다.
MOSFET는 스위칭 소자로서, 전자 소자의 일종이다.
도 12를 참조하면, 실시예에 따른 MOSFET는 성장 기판(1), 버퍼층(3), 비 도전형 반도체층(5), 제어층(7), 제1 도전형 반도체층(9), 제2 도전형 반도체층(31), 채널층(33), 게이트 전극(35), 소오스 전극(37) 및 드레인 전극(39)을 포함할 수 있다.
상기 성장 기판(1), 상기 버퍼층(3), 상기 비 도전형 반도체층(5), 상기 제어층(7) 및 상기 제1 도전형 반도체층(9)은 제1 내지 제8 실시예에 따른 반도체 기판(10)일 수 있지만, 이에 대해서는 한정하지 않는다.
상기 성장 기판(1), 상기 버퍼층(3), 상기 비 도전형 반도체층(5) 및 상기 제어층(7)은 이미 설명한 바 있으므로, 자세한 설명은 생략한다.
상기 제1 도전형 반도체층(9)은 n형 도펀트를 포함하는 n형 반도체층이고, 상기 제2 도전형 반도체층(31)은 p형 도펀트를 포함하는 p형 반도체층일 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제2 도전형 반도체층(31)은 상기 제1 도전형 반도체층(9)의 양측 영역 상에 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제2 도전형 반도체층(31)의 배면은 상기 제1 도전형 반도체층(9)과 접촉될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 채널층(33)은 상기 제1 도전형 반도체층(9)의 중앙 영역, 즉 상기 인접하는 제2 도전형 반도체층(31) 사이의 상기 제1 도전형 반도체층(9) 상에 형성될 수 있다. 상기 채널층(33)은 상기 제1 도전형 반도체층(9)의 상면에 접촉하며 상기 제2 도전형 반도체층(31)의 상면의 일부 영역 및 측면에 접촉할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 채널층(33) 상에 게이트 전극(35)이 형성되며, 상기 인접하는 제2 도전형 반도체층(31) 각각의 위에 소오스 전극(37) 및 드레인 전극(39)이 형성될 수 있다.
상기 게이트 전극(35)의 사이즈는 상기 채널층(33)의 사이즈와 동일할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 소오스 전극(37) 및 상기 드레인 전극(39) 각각은 상기 게이트 전극(35)으로부터 이격되도록 형성될 수 있다. 상기 소오스 전극(37) 및 상기 드레인 전극(39) 각각은 상기 제2 도전형 반도체층(31)의 일부 영역 상에 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 게이트 전극(35)으로 공급된 제어 신호에 의해 상기 채널층(33)이 도통되어 상기 드레인 전극(39)으로부터 상기 소오스 전극(37)으로 신호가 전달될 수 있다.
실시예에 따른 MOSFET는 질화물 반도체 기반으로 제작되므로, 제1 도전형 반도체층(9)에 의한 전자 이동도가 기존의 MOSFET의 Si 기반 대비 현저하게 크기 때문에 고속 스위칭이 가능하다.
1: 성장 기판
3: 버퍼층
5: 비 도전형 반도체층
7, 7A, 7B, 7C, 7D, 7E, 7F, 7G: 제어층
9, 27, 31: 도전형 반도체층
10: 반도체 기판
11: 전위
13: 피트
15: 제1 질화물 반도체층
17: 나노 구조물
19: 제2 질화물 반도체층
21: 제3 질화물 반도체층
23: 제4 질화물 반도체층
25: 활성층
29: 발광 구조물
33: 채널층
35: 게이트 전극
37: 소오스 전극
39: 드레인 전극
100: 발광 소자

Claims (18)

  1. 기판;
    상기 기판 상에 제1 도전형 반도체층; 및
    상기 기판과 상기 제1 도전형 반도체층 사이에 배치된 제어층을 포함하고,
    상기 제어층은,
    Al을 포함하는 제1 질화물 반도체층;
    상기 제1 질화물 반도체층 상에 배치된 다수의 나노 구조물; 및
    상기 제1 질화물 반도체층 상에 배치되고, Ga을 포함하는 제2 질화물 반도체층을 포함하는 반도체 기판.
  2. 제1항에 있어서,
    상기 나노 구조물은 상기 제1 질화물 반도체층의 피트나 핀 홀에 형성되는 반도체 기판.
  3. 제1항에 있어서,
    상기 나노 구조물은 SiN을 포함하는 반도체 기판.
  4. 제1항에 있어서,
    상기 제2 질화물 반도체층의 두께는 상기 제1 질화물 반도체층의 두께의 10배 내지 20배인 반도체 기판.
  5. 제1항에 있어서,
    상기 제어층은 초격자 구조를 갖는 반도체 기판.
  6. 제1항 내지 제5항 중 어느 하나의 항에 있어서,
    상기 제어층은 상기 제1 질화물 반도체층, 상기 나노 구조물 및 상기 제2 질화물 반도체층을 1주기로 하여 반복 형성되는 반도체 기판.
  7. 제1항 내지 제5항 중 어느 하나의 항에 있어서,
    상기 제2 질화물 반도체층 상에 배치된 제3 질화물 반도체층을 더 포함하는 반도체 기판.
  8. 제7항에 있어서,
    상기 제3 질화물 반도체층은 n형 도펀트를 포함하는 반도체 기판.
  9. 제8항에 있어서,
    상기 n형 도펀트의 농도는 1E18/cm3 이하인 반도체 기판.
  10. 제7항에 있어서,
    상기 제어층은 상기 제1 질화물 반도체층, 상기 나노 구조물, 상기 제2 질화물 반도체층 및 상기 제3 질화물 반도체층을 1주기로 하여 반복 형성되는 반도체 기판.
  11. 제10항에 있어서,
    상기 제1 질화물 반도체층, 상기 나노 구조물 및 상기 제2 질화물 반도체층을 1주기로 하여 반복 형성되는 반도체 기판.
  12. 제1항 내지 제5항 중 어느 하나의 항에 있어서,
    상기 제2 질화물 반도체층 상에 배치된 제4 질화물 반도체층을 더 포함하는 반도체 기판.
  13. 제12항에 있어서,
    상기 제4 질화물 반도체층은 도펀트를 포함하지 않는 반도체 기판.
  14. 제12항에 있어서,
    상기 제4 질화물 반도체층의 두께는 제2 질화물 반도체층의 두께의 1배 내지 3배인 반도체 기판.
  15. 제12항에 있어서,
    상기 제어층은 상기 제1 질화물 반도체층, 상기 나노 구조물, 상기 제2 질화물 반도체층 및 상기 제4 질화물 반도체층을 1주기로 하여 반복 형성되는 반도체 기판.
  16. 제15항에 있어서,
    상기 제1 질화물 반도체층, 상기 나노 구조물 및 상기 제2 질화물 반도체층을 1주기로 하여 반복 형성되는 반도체 기판.
  17. 제1항 내지 제5항 중 어느 하나에 항에 의한 반도체 기판;
    상기 반도체 기판 상에 배치된 활성층; 및
    상기 활성층 상에 배치되고 상기 반도체 기판의 상기 제1 도전형 반도체층의 제1 도펀트와 반대 극성인 제2 도펀트를 포함하는 제2 도전형 반도체층을 포함하는 발광 소자.
  18. 제1항 내지 제5항 중 어느 하나에 항에 의한 반도체 기판;
    상기 반도체 기판의 양측 영역 상에 배치되고 상기 반도체 기판의 상기 제1 도전형 반도체층의 제1 도펀트와 반대 극성인 제2 도펀트를 포함하는 제2 도전형 반도체층;
    상기 반도체 기판의 중앙 영역 상에 배치된 채널층;
    상기 채널층 상에 배치된 게이트 전극; 및
    상기 반도체 기판의 양측 영역 상에 배치된 상기 제2 도전형 반도체층 상에 형성된 소오스 전극 및 드레인 전극을 포함하는 전자 소자.
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